JPS6360526A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6360526A JPS6360526A JP20496086A JP20496086A JPS6360526A JP S6360526 A JPS6360526 A JP S6360526A JP 20496086 A JP20496086 A JP 20496086A JP 20496086 A JP20496086 A JP 20496086A JP S6360526 A JPS6360526 A JP S6360526A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し、もっと詳しくは
ｍ−Ｖ族化合物半導体基板上にオーミンク電極を形成す
る方法に関する。
ｍ−Ｖ族化合物半導体基板上にオーミンク電極を形成す
る方法に関する。
従来技術
従来の口型 Ｇ ａＡ ５（ｆｆリウムヒ素）結晶基板
上にオーミック電極を形成するには、ｎ型ＧａＡｓ基板
上にＡｕ（會） −Ｇ ｅ（デルマニツム）合金膜とＮ
ｉ（二ンケル）薄ｐＡ層とＡｕ薄膜層とを順次積層し、
その後これらを合金化するため熱処理が施されてオーミ
ック電極が形成される。
上にオーミック電極を形成するには、ｎ型ＧａＡｓ基板
上にＡｕ（會） −Ｇ ｅ（デルマニツム）合金膜とＮ
ｉ（二ンケル）薄ｐＡ層とＡｕ薄膜層とを順次積層し、
その後これらを合金化するため熱処理が施されてオーミ
ック電極が形成される。
発明が解決しようとする問題点
上記先行技術では、オーミンク電極の形成工程中には、
合金化処理の過程が必要である。しかしこのＡ ｕＧ
ｅ薄膜層、Ｎ１薄校層、Ａｕ薄膜層で構成される電極に
おいては、熱処理過程で合金化反応が不均一に起こり、
電極金属が凝集して、所望の？１１極形状を維持できず
、また表面の平坦性に乏しくなるという欠点、および合
金化が不均一に起こり、接触抵抗が十分小さくならない
という欠点があった。さらにこの熱処理の過程において
ＧａＡｓ界面近傍よりＧａが上部Ａｕ？ｉｊ膜層の表面
に拡散して、このＧａのＡ ｕ表面への拡散が原因で、
熱処理を行なった後の電極へのリード線のボンディング
性が著しく劣化するという問題があった。
合金化処理の過程が必要である。しかしこのＡ ｕＧ
ｅ薄膜層、Ｎ１薄校層、Ａｕ薄膜層で構成される電極に
おいては、熱処理過程で合金化反応が不均一に起こり、
電極金属が凝集して、所望の？１１極形状を維持できず
、また表面の平坦性に乏しくなるという欠点、および合
金化が不均一に起こり、接触抵抗が十分小さくならない
という欠点があった。さらにこの熱処理の過程において
ＧａＡｓ界面近傍よりＧａが上部Ａｕ？ｉｊ膜層の表面
に拡散して、このＧａのＡ ｕ表面への拡散が原因で、
熱処理を行なった後の電極へのリード線のボンディング
性が著しく劣化するという問題があった。
ホ／ドブレート７０イ法による熱処理で上記問題、Ｑｆ
、を改善する方法もあるが、しかしこの方法によっても
ノ＼、Ａ面へのＧａの拡散を完全には阻止できず、Ａ
ｕＧ ｅ／ Ｎ ｉ／ Ａ ｕ構造の？ｌ極は、上記に
述べた様な欠点を持つものであった。
、を改善する方法もあるが、しかしこの方法によっても
ノ＼、Ａ面へのＧａの拡散を完全には阻止できず、Ａ
ｕＧ ｅ／ Ｎ ｉ／ Ａ ｕ構造の？ｌ極は、上記に
述べた様な欠点を持つものであった。
本発明の目的は、上述の技術的課題を解決し、熱処理後
の凝集がなく、接触抵抗が低く、かつワイヤボンディン
グ性も良好なオーミック電極を形成することができるよ
うにした半導体装置の製造方法を提供することである。
の凝集がなく、接触抵抗が低く、かつワイヤボンディン
グ性も良好なオーミック電極を形成することができるよ
うにした半導体装置の製造方法を提供することである。
間に点を解決するための手段
本発明は、ｎ型 ■−Ｖ族化合物半導体基板上にＡｕＧ
ｅ薄膜層とＮｉ薄膜層とＭｏ薄膜層とＡｕ薄膜層とをこ
の順序で積層し、その後熱処理を行なって前記基板上に
オーミック電極を形成することをｖｔ徴とする半導体装
置の！！遣方法である。
ｅ薄膜層とＮｉ薄膜層とＭｏ薄膜層とＡｕ薄膜層とをこ
の順序で積層し、その後熱処理を行なって前記基板上に
オーミック電極を形成することをｖｔ徴とする半導体装
置の！！遣方法である。
作 用
本発明に従えば、合金化熱処理時にＭｏ薄膜層が有効な
拡散バリアとして働く、シたがって凝集のない、接触抵
抗が低い、良好なオーミック電極が形成される。またＡ
ｕｒｇ膜層表面へのＧａへの拡散が阻止されるため、本
発明に従うオーミック電極へのワイヤボンディング性が
従来構造の電極よりも大きく向上される。
拡散バリアとして働く、シたがって凝集のない、接触抵
抗が低い、良好なオーミック電極が形成される。またＡ
ｕｒｇ膜層表面へのＧａへの拡散が阻止されるため、本
発明に従うオーミック電極へのワイヤボンディング性が
従来構造の電極よりも大きく向上される。
実施例
１１図は本発明の一実施例の製造工程を説明するための
図である。この実施例では、半導体装置としてＧａＡｓ
ホール素子の電極形成過程を：５１図を参照して説明す
る。半絶縁性Ｇ ａ Ａ ｓ基板１の一方の主面１ａに
Ｓｉ（シリコン）原子をイオン注入し、＋１層２およＶ
ｎＮ３を形成する０次に５ｉＮ（チツ化シリコン）から
成る保護膜４を被覆し、その後Ｎ２雰囲気中にて熱処理
を行ない、ｎ＋膜層お上り１層３を活性化する（第１図
（１）参照）。
図である。この実施例では、半導体装置としてＧａＡｓ
ホール素子の電極形成過程を：５１図を参照して説明す
る。半絶縁性Ｇ ａ Ａ ｓ基板１の一方の主面１ａに
Ｓｉ（シリコン）原子をイオン注入し、＋１層２およＶ
ｎＮ３を形成する０次に５ｉＮ（チツ化シリコン）から
成る保護膜４を被覆し、その後Ｎ２雰囲気中にて熱処理
を行ない、ｎ＋膜層お上り１層３を活性化する（第１図
（１）参照）。
次に７オトエツチング法により所望のオーミック電極孔
６を形成した後、ＡｕＧｅ薄膜層５ａとＮｉ薄膜層５ｂ
とＭｏ（モリブテン）Ｔｉ膜層５ｃとＡｕ薄膜層５ｄと
をこの順序でスパッタ法で順次積層し、電極材料層５を
形成する。ここでＡｕＧｅ薄膜層５ａの厚みは２０００
人で、Ｎｉ薄膜層５ｂのノγみは８００人で、Ｍｏ薄膜
／ｌ ５ ｃの厚みは２５００人で、Ａｕ薄ｖｔｒｆＩ
５ｄノ厚ミ！土４０００人に選＋ｒ ｈ ７１゜次に７
オトエツチング法により電極材料ｐ！ｉ５の所定の電極
パターンを形成し、４４０℃で７分間熱処理をＮ２〃ス
雰囲気中で行なうことによってホール素子１０が得られ
る（第１図（３）参照）。
６を形成した後、ＡｕＧｅ薄膜層５ａとＮｉ薄膜層５ｂ
とＭｏ（モリブテン）Ｔｉ膜層５ｃとＡｕ薄膜層５ｄと
をこの順序でスパッタ法で順次積層し、電極材料層５を
形成する。ここでＡｕＧｅ薄膜層５ａの厚みは２０００
人で、Ｎｉ薄膜層５ｂのノγみは８００人で、Ｍｏ薄膜
／ｌ ５ ｃの厚みは２５００人で、Ａｕ薄ｖｔｒｆＩ
５ｄノ厚ミ！土４０００人に選＋ｒ ｈ ７１゜次に７
オトエツチング法により電極材料ｐ！ｉ５の所定の電極
パターンを形成し、４４０℃で７分間熱処理をＮ２〃ス
雰囲気中で行なうことによってホール素子１０が得られ
る（第１図（３）参照）。
第２図は本件発明者による実験結果を示すグラフである
。第２図はオージェ電子分析法を用いて熱処理後のｎ型
ＧａＡｓ結晶基板へのオーミック電極の深さ方向の組
成を示している。この実験では、４４０℃で７分間熱処
理をイテなったｎ型ＧａＡｓ結晶基板について実験した
ものである。なお、第２図（１）は、−Ａ ｕＧ ｅ薄
膜層（厚み２０００人）と、Ｎｉ薄膜層（厚み８００人
）とＡｕ薄膜層 （厚み４０００人）とから構成される
従来構造の電極についてであり、第２図（２）は、Ａｕ
Ｇｅ薄膜層 （厚み２０００人）と、Ｎｉ薄膜層（厚み
８００人）と、Ｍｏｉ膜層（厚ミ２−５００人）と、Ａ
ｕ薄膜層（厚ｈ ４０００人）とから構成される本発明
の電極についてである。ｆｊＳ２図（１）ではエツチン
グ時間が０分〜８０分の間でＧａが拡散してＡｕ薄膜表
面に析出していることがわかる。一方ｒ５２図（２）で
は、Ｍｏ薄膜層がエツチングされている５０分〜１５０
分の間では、ＭｏＴ？！膜層より下層のＧａなどが露出
していないことが理解される。すなわち Ｍｏ薄膜層に
よってＭｏ薄膜層 より下層の金属元素がＡｕ薄膜層に
拡散することを防止していることが理解される。
。第２図はオージェ電子分析法を用いて熱処理後のｎ型
ＧａＡｓ結晶基板へのオーミック電極の深さ方向の組
成を示している。この実験では、４４０℃で７分間熱処
理をイテなったｎ型ＧａＡｓ結晶基板について実験した
ものである。なお、第２図（１）は、−Ａ ｕＧ ｅ薄
膜層（厚み２０００人）と、Ｎｉ薄膜層（厚み８００人
）とＡｕ薄膜層 （厚み４０００人）とから構成される
従来構造の電極についてであり、第２図（２）は、Ａｕ
Ｇｅ薄膜層 （厚み２０００人）と、Ｎｉ薄膜層（厚み
８００人）と、Ｍｏｉ膜層（厚ミ２−５００人）と、Ａ
ｕ薄膜層（厚ｈ ４０００人）とから構成される本発明
の電極についてである。ｆｊＳ２図（１）ではエツチン
グ時間が０分〜８０分の間でＧａが拡散してＡｕ薄膜表
面に析出していることがわかる。一方ｒ５２図（２）で
は、Ｍｏ薄膜層がエツチングされている５０分〜１５０
分の間では、ＭｏＴ？！膜層より下層のＧａなどが露出
していないことが理解される。すなわち Ｍｏ薄膜層に
よってＭｏ薄膜層 より下層の金属元素がＡｕ薄膜層に
拡散することを防止していることが理解される。
このような原理は、本発明に従う半導体装置の製造方法
においては、ｎ型ＧａＡｓ基板１上にＡｕＧｅ薄ｇ！層
５ａ、ＮｉＴｉ１膜層５ｂを被着し、さらにその上にＭ
ｏ薄膜層５ｃを被着してからＡｕ薄膜層５ｄを被着する
ことで合金化熱処理時にＭｏ？ｉ９膜層５ｃが有効な拡
散バリアとして働き、凝集のない接触抵抗の低い良好な
オーミック電極が形成されるためである。さらにＡｕＷ
！膜層５ｂ表面へのＧａの拡散が阻止されるため、この
電極上へのワイヤボンディング性が従来枯逍の電極より
も大きく向上される。
においては、ｎ型ＧａＡｓ基板１上にＡｕＧｅ薄ｇ！層
５ａ、ＮｉＴｉ１膜層５ｂを被着し、さらにその上にＭ
ｏ薄膜層５ｃを被着してからＡｕ薄膜層５ｄを被着する
ことで合金化熱処理時にＭｏ？ｉ９膜層５ｃが有効な拡
散バリアとして働き、凝集のない接触抵抗の低い良好な
オーミック電極が形成されるためである。さらにＡｕＷ
！膜層５ｂ表面へのＧａの拡散が阻止されるため、この
電極上へのワイヤボンディング性が従来枯逍の電極より
も大きく向上される。
このような効果はＡｕＧｅ薄膜層５ａ％Ｎｉ薄模層５ｂ
、Ｍｏ薄膜層５ｃ、Ａｕ薄膜層５ｄの層厚を前述の実施
例と同様にし、かつ５００℃で１５分間合金化熱処理を
行なった場合にも同様な結果が得られることが本件発明
者の実験結果によって確認されている。
、Ｍｏ薄膜層５ｃ、Ａｕ薄膜層５ｄの層厚を前述の実施
例と同様にし、かつ５００℃で１５分間合金化熱処理を
行なった場合にも同様な結果が得られることが本件発明
者の実験結果によって確認されている。
効 果
以上のように本発明によれば、熱処理の過程で合金化反
応が均一に生じ、電極金属の凝集を防ぎ、表面が平坦で
あって新型の電極形状を維持でき、かつ接触抵抗が低い
オーミック電極を得ることが可能となる。また先行技術
に比べ、ワイヤボンディング性が向上される。したがっ
て電界効果トランジスタ（Ｆ Ｅ Ｔ ）やレーザーダ
イオードなどの■−■族化合物半導体素子のオーミック
電極として広範囲に利用することができる。
応が均一に生じ、電極金属の凝集を防ぎ、表面が平坦で
あって新型の電極形状を維持でき、かつ接触抵抗が低い
オーミック電極を得ることが可能となる。また先行技術
に比べ、ワイヤボンディング性が向上される。したがっ
て電界効果トランジスタ（Ｆ Ｅ Ｔ ）やレーザーダ
イオードなどの■−■族化合物半導体素子のオーミック
電極として広範囲に利用することができる。
第１図は本発明の一実施例のホール素子の製造工程を示
す断面図、第２図（１）は従来のＡ ｕＧ ｅ／Ｎｉ／
Ａｕ構造の合金化熱処理後の電極の深さ方向の組成を示
すグラフであり、第２図（２）は本発明に従うＡ ｕＧ
ｅ／ Ｎ ｉ／ Ｍ ｏ／ Ａ ｕ構造の合金化熱処
理後の電極の深さ方向の組成を示すグラフである。 １・・・ＧａＡｓ基板、２・・・ｎ層層、３・・・ｎ層
、４・・・ＳｉＮ／１，５・・・電気材料層、５ａ・・
・ＡｕＧｅ薄膜層、５ ｂ−Ｎ ｉ７１膜層、５ ｃ−
Ｍ ｏ薄膜層、５ｄ−Ａｕ薄膜層 図面の浄書（内容に変更なし） 第 １ 区 手続補正書（方式） 昭和６１年１１月２８０ 特ゑ１昭Ｇ１−２０４９６０ ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 出願人 住所 大阪市阿倍野区民池町２２番２２号住 所 大阪
市西区西本町１丁目１３＄３８寸話興産ビル国際置ＥＸ
０５２５−５９８５ １ＮＴＡＰＴ Ｊ国際ＦＡＸ
ＧＩＩｌ＆Ｇｎ （０１３）５３８−０２４７昭和６１
年１１月２５日（発送日） ６、補正の対象 図 面 ７、補正の内容 図面の浄書（内容に変更なし）。 以 上
す断面図、第２図（１）は従来のＡ ｕＧ ｅ／Ｎｉ／
Ａｕ構造の合金化熱処理後の電極の深さ方向の組成を示
すグラフであり、第２図（２）は本発明に従うＡ ｕＧ
ｅ／ Ｎ ｉ／ Ｍ ｏ／ Ａ ｕ構造の合金化熱処
理後の電極の深さ方向の組成を示すグラフである。 １・・・ＧａＡｓ基板、２・・・ｎ層層、３・・・ｎ層
、４・・・ＳｉＮ／１，５・・・電気材料層、５ａ・・
・ＡｕＧｅ薄膜層、５ ｂ−Ｎ ｉ７１膜層、５ ｃ−
Ｍ ｏ薄膜層、５ｄ−Ａｕ薄膜層 図面の浄書（内容に変更なし） 第 １ 区 手続補正書（方式） 昭和６１年１１月２８０ 特ゑ１昭Ｇ１−２０４９６０ ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 出願人 住所 大阪市阿倍野区民池町２２番２２号住 所 大阪
市西区西本町１丁目１３＄３８寸話興産ビル国際置ＥＸ
０５２５−５９８５ １ＮＴＡＰＴ Ｊ国際ＦＡＸ
ＧＩＩｌ＆Ｇｎ （０１３）５３８−０２４７昭和６１
年１１月２５日（発送日） ６、補正の対象 図 面 ７、補正の内容 図面の浄書（内容に変更なし）。 以 上
Claims (1)
- ｎ型III−Ｖ族化合物半導体基板上に、ＡｕＧｅ薄膜層
とＮｉ薄膜層とＭｏ薄膜層とＡｕ薄膜層とをこの順序で
積層し、その後熱処理を行なって前記基板上にオーミッ
ク電極を形成することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20496086A JPS6360526A (ja) | 1986-08-30 | 1986-08-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20496086A JPS6360526A (ja) | 1986-08-30 | 1986-08-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6360526A true JPS6360526A (ja) | 1988-03-16 |
Family
ID=16499155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20496086A Pending JPS6360526A (ja) | 1986-08-30 | 1986-08-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6360526A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0402936A2 (en) * | 1989-06-16 | 1990-12-19 | Sumitomo Electric Industries, Ltd. | Electrode structure for III-V compound semiconductor element and method of manufacturing the same |
| US5179041A (en) * | 1989-06-16 | 1993-01-12 | Sumitomo Electric Industries, Ltd. | Method for manufacturing an electrode structure for III-V compound semiconductor element |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5352362A (en) * | 1976-10-25 | 1978-05-12 | Toshiba Corp | Compound semiconductor device |
| JPS5880872A (ja) * | 1981-11-09 | 1983-05-16 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
-
1986
- 1986-08-30 JP JP20496086A patent/JPS6360526A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5352362A (en) * | 1976-10-25 | 1978-05-12 | Toshiba Corp | Compound semiconductor device |
| JPS5880872A (ja) * | 1981-11-09 | 1983-05-16 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0402936A2 (en) * | 1989-06-16 | 1990-12-19 | Sumitomo Electric Industries, Ltd. | Electrode structure for III-V compound semiconductor element and method of manufacturing the same |
| EP0402936A3 (en) * | 1989-06-16 | 1991-05-02 | Sumitomo Electric Industries, Ltd. | Electrode structure for iii-v compound semiconductor element and method of manufacturing the same |
| US5077599A (en) * | 1989-06-16 | 1991-12-31 | Sumitomo Electric Industries, Ltd. | Electrode structure for iii-v compound semiconductor element and method of manufacturing the same |
| US5179041A (en) * | 1989-06-16 | 1993-01-12 | Sumitomo Electric Industries, Ltd. | Method for manufacturing an electrode structure for III-V compound semiconductor element |
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