JPS58223375A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58223375A JPS58223375A JP10715282A JP10715282A JPS58223375A JP S58223375 A JPS58223375 A JP S58223375A JP 10715282 A JP10715282 A JP 10715282A JP 10715282 A JP10715282 A JP 10715282A JP S58223375 A JPS58223375 A JP S58223375A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置の製造方法に係り、特にＰＩＮ構
造を有する半導体装置の製造方法に関する。
造を有する半導体装置の製造方法に関する。
従来、たとえばＰＩＮダイオードは第１図のように製造
していた。すなわち、まず第１図（Ａ）に示すように、
比抵抗が５００乃至５０００Ω−副の１層となるＮ形半
導体基板ｌの表裏面に酸化硅素保設膜２，３を形成する
。そして、この保護膜のうち一方の保護膜２上にフォト
レジスト膜４を塗布し、このレノスト膜４を選択エツチ
ングして窓５を形成する。次に第１図の）に示すように
、レジスト膜４をマスクとして保護膜２１３を選択エツ
チングする。次に第１図Ｃ）に示すように、レジスト膜
４を除去し、しかるのち露用した基板１の表面に固体ソ
ースを用いて高濃度なＰ＋拡散層６を形成する。この場
合、同時に基板１の裏面にも低濃度なＰ拡散層７が形成
され、その不純物濃度は３桁以上低い。次に第１図（０
に示すように、表裏面に熱酸化によシ酸化膜８゜９を形
成する。次に第１図■）に示すように、周知の写真蝕刻
法によシチャンネルストッノｊ用のＮ層形成のための窓
ｊ’０．Ｉｌ’ｆｆ：あけると同時に裏面の酸化膜９を
エツチング除去する。このエツチングされた領域に気体
ソースを用いてＮ形不鈍物ケ高溪度に拡散することによ
り、チャンネルストッパ用の耐領域１２．１３およびＰ
ＩＮ構造のｒ領域１４を形成する。このＮ＋領域１４１
１．ｔｌすでにＰ形にされているその濃度分を完全に補
償するために１０１９ｃｍ−”以上の不純物濃度に形成
される。しかる後、電極を形成することによりＰＩＮダ
イオードが得られる。
していた。すなわち、まず第１図（Ａ）に示すように、
比抵抗が５００乃至５０００Ω−副の１層となるＮ形半
導体基板ｌの表裏面に酸化硅素保設膜２，３を形成する
。そして、この保護膜のうち一方の保護膜２上にフォト
レジスト膜４を塗布し、このレノスト膜４を選択エツチ
ングして窓５を形成する。次に第１図の）に示すように
、レジスト膜４をマスクとして保護膜２１３を選択エツ
チングする。次に第１図Ｃ）に示すように、レジスト膜
４を除去し、しかるのち露用した基板１の表面に固体ソ
ースを用いて高濃度なＰ＋拡散層６を形成する。この場
合、同時に基板１の裏面にも低濃度なＰ拡散層７が形成
され、その不純物濃度は３桁以上低い。次に第１図（０
に示すように、表裏面に熱酸化によシ酸化膜８゜９を形
成する。次に第１図■）に示すように、周知の写真蝕刻
法によシチャンネルストッノｊ用のＮ層形成のための窓
ｊ’０．Ｉｌ’ｆｆ：あけると同時に裏面の酸化膜９を
エツチング除去する。このエツチングされた領域に気体
ソースを用いてＮ形不鈍物ケ高溪度に拡散することによ
り、チャンネルストッパ用の耐領域１２．１３およびＰ
ＩＮ構造のｒ領域１４を形成する。このＮ＋領域１４１
１．ｔｌすでにＰ形にされているその濃度分を完全に補
償するために１０１９ｃｍ−”以上の不純物濃度に形成
される。しかる後、電極を形成することによりＰＩＮダ
イオードが得られる。
しかしながら、上述した従来の製造方法では、Ｐ＋拡散
層６の形成後に裏面の耐拡散層１４を形成する製造工程
であるため、Ｐ拡散層６の深さが必要以上深く形成され
る結果となるばかりでなく、Ｐ拡散層６の不純物濃度プ
ロファイルが急峻でなくなり、順バイアスでのＰＩＮダ
イオードのシリーズ抵抗（Ｒｓ）の増加を招く欠点があ
る。また、Ｐ拡散層６が深くなるとＰ 拡散層６の表面
濃度も低下し、その後の工程で電極を形成した時の接触
抵抗が増加してしまう欠点がある。さらに、Ｐ＋拡散層
６の上記欠点の考慮から耐領域１４を十分深く形成する
ことが難しく、このため後の工程の組立工程時ＶこＮ領
域１４上にＡｕ−８ｉの共晶マウントを行うと、Ａｕが
Ｎ 領域１４を突き抜け、１層の基板１まで熱拡散し、
シリーズ抵抗（Ｒｍ ）の増加を招く欠点があった。
層６の形成後に裏面の耐拡散層１４を形成する製造工程
であるため、Ｐ拡散層６の深さが必要以上深く形成され
る結果となるばかりでなく、Ｐ拡散層６の不純物濃度プ
ロファイルが急峻でなくなり、順バイアスでのＰＩＮダ
イオードのシリーズ抵抗（Ｒｓ）の増加を招く欠点があ
る。また、Ｐ拡散層６が深くなるとＰ 拡散層６の表面
濃度も低下し、その後の工程で電極を形成した時の接触
抵抗が増加してしまう欠点がある。さらに、Ｐ＋拡散層
６の上記欠点の考慮から耐領域１４を十分深く形成する
ことが難しく、このため後の工程の組立工程時ＶこＮ領
域１４上にＡｕ−８ｉの共晶マウントを行うと、Ａｕが
Ｎ 領域１４を突き抜け、１層の基板１まで熱拡散し、
シリーズ抵抗（Ｒｍ ）の増加を招く欠点があった。
この発明は上記事情に鑑みてなされたもので、その目的
とするところは、電極を導出する深さの異なる不純物拡
散領域を有する半導体素子のシリーズ抵抗を小ならしめ
、良好なシリーズ抵抗の特性分布が得られる半導体装置
の製造方法全提供することにある。
とするところは、電極を導出する深さの異なる不純物拡
散領域を有する半導体素子のシリーズ抵抗を小ならしめ
、良好なシリーズ抵抗の特性分布が得られる半導体装置
の製造方法全提供することにある。
この発明は、電極が設けられ深さの異なる不純物拡散領
域を有する半導体素子の形成に際し、上記深い方の不純
物拡散領域を形成した後の工程で浅い方の不純物拡散領
域を形成することにより、電極と拡散領域間に良好なシ
リーズ抵抗を有するようにしたものである。
域を有する半導体素子の形成に際し、上記深い方の不純
物拡散領域を形成した後の工程で浅い方の不純物拡散領
域を形成することにより、電極と拡散領域間に良好なシ
リーズ抵抗を有するようにしたものである。
以下、本発明の一実施例について図面を参照して説明す
る。
る。
まず第２図（Ａ）に示すように、比抵抗が５００乃至５
０００Ω−副の１層となるＮ形半導体基板、たとえばＮ
形シリコン基板２１の表裏面上に酸化膜２２，２３５形
成する。この酸化膜２２゜２３は、たとえば温度１１０
０℃の酸化性雰囲気中で２時間熱処理することによシ、
厚さ１μｍ形成する。次に第２図（Ｂ）に示すように、
酸化膜２３のエツチングおよび酸化膜２２を選択エツチ
ングすることによシ、チャンネルスト、ツバ形成用の窓
２４を形成する。次に第２図Ｃ）に示す５− ように、電極が形成される不純物拡散領域のうち深い方
の不純物拡散領域、たとえばＰＩＮ構造のＮ”％散領域
を先に形成する。すなわち、シリコン基板２１の露出面
にＮ彫工鈍物を高濃度に拡散する。たとえば気体ソース
のオキシ塩化燐を拡散不純物源としてデポアントスラン
ピングの２段拡散によシ、深さ約１０μｍのＮ拡散領域
２５．２６を形成する。この場合、表面側のＮ＋拡散領
域２５はチャンネルストツノ４として作用し、裏面側の
Ｎ 拡散領域２６はＰＩＮダイオードの陰極として作用
する。このＮ拡散領域２５゜２６の形成工程のスランビ
ングの際、同時に表裏面に厚さ約０．５乃至０．６μｍ
程度の酸化膜２７゜２８が形成される。
０００Ω−副の１層となるＮ形半導体基板、たとえばＮ
形シリコン基板２１の表裏面上に酸化膜２２，２３５形
成する。この酸化膜２２゜２３は、たとえば温度１１０
０℃の酸化性雰囲気中で２時間熱処理することによシ、
厚さ１μｍ形成する。次に第２図（Ｂ）に示すように、
酸化膜２３のエツチングおよび酸化膜２２を選択エツチ
ングすることによシ、チャンネルスト、ツバ形成用の窓
２４を形成する。次に第２図Ｃ）に示す５− ように、電極が形成される不純物拡散領域のうち深い方
の不純物拡散領域、たとえばＰＩＮ構造のＮ”％散領域
を先に形成する。すなわち、シリコン基板２１の露出面
にＮ彫工鈍物を高濃度に拡散する。たとえば気体ソース
のオキシ塩化燐を拡散不純物源としてデポアントスラン
ピングの２段拡散によシ、深さ約１０μｍのＮ拡散領域
２５．２６を形成する。この場合、表面側のＮ＋拡散領
域２５はチャンネルストツノ４として作用し、裏面側の
Ｎ 拡散領域２６はＰＩＮダイオードの陰極として作用
する。このＮ拡散領域２５゜２６の形成工程のスランビ
ングの際、同時に表裏面に厚さ約０．５乃至０．６μｍ
程度の酸化膜２７゜２８が形成される。
次に、電極が形成される不純物拡散領域のうち浅い方の
不純物拡散領域、つまりＰＩＮ構造のＰ＋拡散領域を選
択的に形成する。すなわち、第２図（ハ）に示すように
、酸化膜２２．２１上にレジスト膜を塗布し、周知の写
真蝕刻法によフ酸化膜２２の選択エツチングおよび酸化
膜２８を６− エツチング処理する。しかる後、第２図＠）に示すよう
に、露出したシリコン基板２１上にＣＶＤ法（ケミカル
ベーパデポジション）によりＢＳＧ膜２９を厚さ約０．
１μｍ形成し、このＢＳＧ膜２膜上９上ＤＯ膜（７ンｌ
−”−ゾの酸化膜）３０ｋＣＶＴ）法により厚さ約０．
４μｍ形成する。引き続き温度１１００℃で１時間の熱
処理を行うことにより、Ｂ５Ｇ１１ｉ２９から不純物？
ロンが深さ２乃至３μｍ拡散し、表面不純物濃度５１０
口／’ｔＴｎ”のＰ１拡散領域３１が形成される。なお
、上記ＴＪＤＯ膜３０は、熱拡散工程時に不純物が蒸発
してＮ拡散領域２６内に混入されるのを防止するための
ものである。しかして、ＢＳＧ膜２９およびＴＪＤＯ膜
３０全３０し、露出したＰ 拡散領域３ノおよびｒ拡散
領域２６上にＡｕを蒸着し、高温処理を行うことによｐ
Ａｕ−８１共晶による電極を形成できＰＩＮダイオード
が得られる。
不純物拡散領域、つまりＰＩＮ構造のＰ＋拡散領域を選
択的に形成する。すなわち、第２図（ハ）に示すように
、酸化膜２２．２１上にレジスト膜を塗布し、周知の写
真蝕刻法によフ酸化膜２２の選択エツチングおよび酸化
膜２８を６− エツチング処理する。しかる後、第２図＠）に示すよう
に、露出したシリコン基板２１上にＣＶＤ法（ケミカル
ベーパデポジション）によりＢＳＧ膜２９を厚さ約０．
１μｍ形成し、このＢＳＧ膜２膜上９上ＤＯ膜（７ンｌ
−”−ゾの酸化膜）３０ｋＣＶＴ）法により厚さ約０．
４μｍ形成する。引き続き温度１１００℃で１時間の熱
処理を行うことにより、Ｂ５Ｇ１１ｉ２９から不純物？
ロンが深さ２乃至３μｍ拡散し、表面不純物濃度５１０
口／’ｔＴｎ”のＰ１拡散領域３１が形成される。なお
、上記ＴＪＤＯ膜３０は、熱拡散工程時に不純物が蒸発
してＮ拡散領域２６内に混入されるのを防止するための
ものである。しかして、ＢＳＧ膜２９およびＴＪＤＯ膜
３０全３０し、露出したＰ 拡散領域３ノおよびｒ拡散
領域２６上にＡｕを蒸着し、高温処理を行うことによｐ
Ａｕ−８１共晶による電極を形成できＰＩＮダイオード
が得られる。
このようにして製造したＰＩＮダイオードは、不純物拡
散の深さが深い拡散の要求される耐拡散領域２６を先の
工程で形成するので、Ｐ＋拡散領域３１の所望する不純
物濃度プロファイル、つまシ急峻な不純物濃度プロファ
イルを得ることができ、拡散層の抵抗を充分小さくでき
る。また、Ｐ拡散領域３１の表面濃度も高く維持でき、
接触抵抗も小さくできる。さらに、深い拡散が必要な耐
拡散領域２６にし、充分必要な深さに形成できるので、
Ａｕ−８１共晶のマウント工程時にＡｕが１層のシリコ
ン基板２１まで拡散するのを防止でき、１層における電
気的キャリアのライフタイムを高く維持することができ
る。
散の深さが深い拡散の要求される耐拡散領域２６を先の
工程で形成するので、Ｐ＋拡散領域３１の所望する不純
物濃度プロファイル、つまシ急峻な不純物濃度プロファ
イルを得ることができ、拡散層の抵抗を充分小さくでき
る。また、Ｐ拡散領域３１の表面濃度も高く維持でき、
接触抵抗も小さくできる。さらに、深い拡散が必要な耐
拡散領域２６にし、充分必要な深さに形成できるので、
Ａｕ−８１共晶のマウント工程時にＡｕが１層のシリコ
ン基板２１まで拡散するのを防止でき、１層における電
気的キャリアのライフタイムを高く維持することができ
る。
したがって、所望する良好なシリーズ抵抗の特性分布を
得ることができる。
得ることができる。
すなわち、順バイアスでのＰＩＮダイオードのシリーズ
抵抗Ｒ＠は、 Ｒｓ ＝ Ｒ１＋ Ｒｅ ・・・・・・・・・・・・
・・・・・・・・・・・・ （１）で表わされる。ここ
に、Ｒ１はＰＩＮダイオードの１層の抵抗、ＲｅはＮｒ
Ｐ 拡散領域の抵抗と２つのメタル−千尋体接触抵抗と
でそれぞれ次式％式％ （２） １１１層における電気的キャリアのライフタイム Ｉ：順電流 μｅ、μｌｌ：電子、ホールのドリフトモービヂリティ ρＮ＋ ｌρ、＋二Ｎ＋とＰ＋層の比抵抗１ 、ｌ
：Ｎ＋とＰ＋層の厚さ Ｎ＋ Ｐ＋ ρＣＮ＋ ’メタルと耐層の固有接触抵抗ρＣＰ
＋ ”メタルとＰ 層の固有接触抵抗Ａ ：
ダイオードの面積 上記（２）式から、耐拡散領域２６のＡｕ−８ｉ 共
晶マウント形成時、Ａｕが１層のシリコン基板２１まで
拡散するのを防止でき、丁を高く維持できる。また、上
記（３）式において、Ｐ拡散領域３１について急峻な不
純物濃度プロファイルを得ることができるので、ρＰ＋
ｌ、＋／Ａの項を小さくてき′、さらに表面濃度も高く
できるので９− ρＣＰ＋／Ａの項も小さくできる。これらの効果を綜合
し、Ｉ＝１０ｍＡにおけるシリーズ抵抗（Ｒｓ）の特性
分布を第３図に示す。ここに、破線で示す特性分布は従
来の方法によるもの、実線で示す特性分布は本発明の方
法によるものである。
抵抗Ｒ＠は、 Ｒｓ ＝ Ｒ１＋ Ｒｅ ・・・・・・・・・・・・
・・・・・・・・・・・・ （１）で表わされる。ここ
に、Ｒ１はＰＩＮダイオードの１層の抵抗、ＲｅはＮｒ
Ｐ 拡散領域の抵抗と２つのメタル−千尋体接触抵抗と
でそれぞれ次式％式％ （２） １１１層における電気的キャリアのライフタイム Ｉ：順電流 μｅ、μｌｌ：電子、ホールのドリフトモービヂリティ ρＮ＋ ｌρ、＋二Ｎ＋とＰ＋層の比抵抗１ 、ｌ
：Ｎ＋とＰ＋層の厚さ Ｎ＋ Ｐ＋ ρＣＮ＋ ’メタルと耐層の固有接触抵抗ρＣＰ
＋ ”メタルとＰ 層の固有接触抵抗Ａ ：
ダイオードの面積 上記（２）式から、耐拡散領域２６のＡｕ−８ｉ 共
晶マウント形成時、Ａｕが１層のシリコン基板２１まで
拡散するのを防止でき、丁を高く維持できる。また、上
記（３）式において、Ｐ拡散領域３１について急峻な不
純物濃度プロファイルを得ることができるので、ρＰ＋
ｌ、＋／Ａの項を小さくてき′、さらに表面濃度も高く
できるので９− ρＣＰ＋／Ａの項も小さくできる。これらの効果を綜合
し、Ｉ＝１０ｍＡにおけるシリーズ抵抗（Ｒｓ）の特性
分布を第３図に示す。ここに、破線で示す特性分布は従
来の方法によるもの、実線で示す特性分布は本発明の方
法によるものである。
この図から明らかなように、従来の製法に比較してＲ−
の平均値が低く、かつバラツキも小さい良好な特性分布
が得られる。
の平均値が低く、かつバラツキも小さい良好な特性分布
が得られる。
なお、前記実施例では、ＰＩＮダイオードの製造に適用
した場合について説明したが、これに限らず、たとえば
ＰＮ接合、ＰＮＰ接合、ＮＰＮ接合などを有する半導体
素子の製造に適用しても同様な効果が得られることは説
明するまでもないことでおる。
した場合について説明したが、これに限らず、たとえば
ＰＮ接合、ＰＮＰ接合、ＮＰＮ接合などを有する半導体
素子の製造に適用しても同様な効果が得られることは説
明するまでもないことでおる。
以上詳述したようにこの発明によれば、電極を導出する
深さの異なる不純物拡散領域を有する半導体素子のシリ
ーズ抵抗を小ならしめ、良好なシリーズ抵抗の特性分布
が得られるなど、種々の効果が期待できる半導体装置の
製造方法１０− を提供できる。
深さの異なる不純物拡散領域を有する半導体素子のシリ
ーズ抵抗を小ならしめ、良好なシリーズ抵抗の特性分布
が得られるなど、種々の効果が期待できる半導体装置の
製造方法１０− を提供できる。
第１図（Ａ）〜（ト））は従来の製造方法を説明するた
めの工程順に示す構造断面図、第２図（４）〜（Ｅ）は
２１・・・Ｎ形シリコン基板（Ｉ層）１．？２゜２３．
２７．２８・・・酸化膜、２４・・・窓、２５゜２６・
・・耐拡散領域、２９・・・ＢＳＧ膜、３０・・・ＵＤ
Ｏ膜、３Ｉ・・・Ｐ 拡散領域。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
めの工程順に示す構造断面図、第２図（４）〜（Ｅ）は
２１・・・Ｎ形シリコン基板（Ｉ層）１．？２゜２３．
２７．２８・・・酸化膜、２４・・・窓、２５゜２６・
・・耐拡散領域、２９・・・ＢＳＧ膜、３０・・・ＵＤ
Ｏ膜、３Ｉ・・・Ｐ 拡散領域。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
Claims (5)
- （１）電極が設けられ深さの異なる不純物拡散領域を有
する半導体素子の形成に際し、前記深い方の不純物拡散
領域を形成した後の工程で浅い方の不純物拡散領域を形
成することを特徴とする半導体装置の製造方法。 - （２）前記不純物拡散は熱拡散である特許請求の範囲第
１項記載の半導体装置の製造方法。 - （３） 前記浅い方の不純物拡散は選択拡散である特
許請求の範囲第１項記載の半導体装置の製造方法。 - （４） 前記半導体素子はＰＩＮダイオードである特
許請求の範囲第１項記載の半導体装置の製造方法。 - （５） 半導体基板の一方面にＮ形またはＰ形の高不
純物濃度拡散領域を形成した後、前記基板の他方面に反
対導電形不純物を高濃度に選択拡散することを特徴とす
る特許請求の範囲第４項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10715282A JPS58223375A (ja) | 1982-06-22 | 1982-06-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10715282A JPS58223375A (ja) | 1982-06-22 | 1982-06-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58223375A true JPS58223375A (ja) | 1983-12-24 |
Family
ID=14451821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10715282A Pending JPS58223375A (ja) | 1982-06-22 | 1982-06-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58223375A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248075A (ja) * | 1985-08-28 | 1987-03-02 | Toshiba Components Kk | メサ型ダイオ−ドの製造方法 |
| EP0361320A2 (de) * | 1988-09-27 | 1990-04-04 | Asea Brown Boveri Aktiengesellschaft | Leistungshalbleiterdiode |
-
1982
- 1982-06-22 JP JP10715282A patent/JPS58223375A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248075A (ja) * | 1985-08-28 | 1987-03-02 | Toshiba Components Kk | メサ型ダイオ−ドの製造方法 |
| EP0361320A2 (de) * | 1988-09-27 | 1990-04-04 | Asea Brown Boveri Aktiengesellschaft | Leistungshalbleiterdiode |
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