JPS6154640A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPS6154640A JPS6154640A JP17698184A JP17698184A JPS6154640A JP S6154640 A JPS6154640 A JP S6154640A JP 17698184 A JP17698184 A JP 17698184A JP 17698184 A JP17698184 A JP 17698184A JP S6154640 A JPS6154640 A JP S6154640A
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- JP
- Japan
- Prior art keywords
- type
- oxide film
- layers
- separation layer
- layer
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
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- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体装置の製法に関するものである。
シリコンバイポーラＩＣプロセスによって、フォトダイ
オードとバイポーラトランジスタを簗積した半導体装置
には、いろいろな寄生素子があるが、分離層でも寄生抵
抗が発生している。すなわち、Ｐ形基板とＮ形エピタキ
シャル層のＰＮ接合面において寄生フォトダイオードが
形成されている。そのため、ここでは光電流が発生し、
Ｐ形基板に流れるようになっている。そこで、分離層で
接地電極をとり、光電流をそこで落とすよう工夫されて
いる。しかし、分離層の抵抗が大きいと、光電流が流れ
た時接地の電位が上昇する可能性が”あり、周波数特性
に問題が生じる。
オードとバイポーラトランジスタを簗積した半導体装置
には、いろいろな寄生素子があるが、分離層でも寄生抵
抗が発生している。すなわち、Ｐ形基板とＮ形エピタキ
シャル層のＰＮ接合面において寄生フォトダイオードが
形成されている。そのため、ここでは光電流が発生し、
Ｐ形基板に流れるようになっている。そこで、分離層で
接地電極をとり、光電流をそこで落とすよう工夫されて
いる。しかし、分離層の抵抗が大きいと、光電流が流れ
た時接地の電位が上昇する可能性が”あり、周波数特性
に問題が生じる。
他方、酸化膜のエツチングはフッ酸系のエツチング（た
とえば、フッ酸とフッ化アンモニウム液の混合液）で行
われ、エツチング時間は酸化膜の厚いところを基準に行
われるが、酸化膜厚のばらつきの大きいコンタクト孔開
口時には、酸化膜の薄いところでは、サイドエツチング
が進み、加工精度が落ちることがある。
とえば、フッ酸とフッ化アンモニウム液の混合液）で行
われ、エツチング時間は酸化膜の厚いところを基準に行
われるが、酸化膜厚のばらつきの大きいコンタクト孔開
口時には、酸化膜の薄いところでは、サイドエツチング
が進み、加工精度が落ちることがある。
この発明は、分離層に発生する寄生抵抗を小さくし、さ
らに、コンタクト孔開口時に酸化膜の薄いところに発生
ずるサイドエツチングを防ぐことを目的とする。
らに、コンタクト孔開口時に酸化膜の薄いところに発生
ずるサイドエツチングを防ぐことを目的とする。
この発明は、Ｐ形のシリコン基板に、Ｐ形の分離層で分
離された状態でＮＰＮバイポーラトランジスタ素子が設
けられている半導体集積回路装置を作るにあたり、上記
分離層がベース拡散工程時にもＰ形不純物の拡散を受け
るようにすることを特徴とする半導体装置の製法をその
要旨とするものである。
離された状態でＮＰＮバイポーラトランジスタ素子が設
けられている半導体集積回路装置を作るにあたり、上記
分離層がベース拡散工程時にもＰ形不純物の拡散を受け
るようにすることを特徴とする半導体装置の製法をその
要旨とするものである。
すなわち、この発明は、ベース拡散工程時に、分離層に
もＰ形不純物の拡散を行うようにするので分離層には都
合２度の拡散が行われることになり、不純物濃度が高く
なるため、寄生抵抗減少に貢献する。また、酸化膜厚の
ばらつきの大きいコンタクト孔開口のエツチングは、最
も酸化膜の厚い分離層部分を基準に行われるが、この酸
化膜は、この発明の場合、ベース拡散工程以後のもので
あるので、他の部分と変わらず酸化膜厚の薄い部分での
サイドエツチングの進行を防ぐことができる。
もＰ形不純物の拡散を行うようにするので分離層には都
合２度の拡散が行われることになり、不純物濃度が高く
なるため、寄生抵抗減少に貢献する。また、酸化膜厚の
ばらつきの大きいコンタクト孔開口のエツチングは、最
も酸化膜の厚い分離層部分を基準に行われるが、この酸
化膜は、この発明の場合、ベース拡散工程以後のもので
あるので、他の部分と変わらず酸化膜厚の薄い部分での
サイドエツチングの進行を防ぐことができる。
つぎに、この発明を実施例にもとづいて詳しく説明する
。
。
第１図はこの発明に用いるバイポーラＩＣの分離層形成
後の構成図である。すなわち、１はＰ形シリコン基板、
２はＮ＋埋込層、３は分離層４によって分離されたＮ形
エピタキシャル層である。
後の構成図である。すなわち、１はＰ形シリコン基板、
２はＮ＋埋込層、３は分離層４によって分離されたＮ形
エピタキシャル層である。
つぎにベース拡散を行うが、その際、第２ＦＩ！Ｊのご
とく、Ｎ形エピタキシャル層３の酸化膜のみでなく、分
離層４の酸化膜も除去しておき、Ｐ形不純物を拡散する
。それが第３図にあられれる５ａと５ｂで、５ａはベー
ス領域、５ｂは分離層に接地電極を接続する部分となる
。このようにベース拡散時に分離層４にもＰ形不純物を
拡散することにより分離層の不純物濃度があがり、寄生
抵抗の減少に貢献する。さらに分離層上部の酸化膜は、
ベース拡散工程以後のものとなるのでコンタクト孔開口
時の酸化膜厚の差は小さいものとなり、酸化膜厚の薄い
部分に発生するサイドエツチングが防止できる。第４図
はエミッタ拡散でＮ＋層を形成した後電極形成をしたも
のである。
とく、Ｎ形エピタキシャル層３の酸化膜のみでなく、分
離層４の酸化膜も除去しておき、Ｐ形不純物を拡散する
。それが第３図にあられれる５ａと５ｂで、５ａはベー
ス領域、５ｂは分離層に接地電極を接続する部分となる
。このようにベース拡散時に分離層４にもＰ形不純物を
拡散することにより分離層の不純物濃度があがり、寄生
抵抗の減少に貢献する。さらに分離層上部の酸化膜は、
ベース拡散工程以後のものとなるのでコンタクト孔開口
時の酸化膜厚の差は小さいものとなり、酸化膜厚の薄い
部分に発生するサイドエツチングが防止できる。第４図
はエミッタ拡散でＮ＋層を形成した後電極形成をしたも
のである。
以上のようにこの発明は、ベース拡散工程で、分離層に
も拡散を行うので、分離層の不純物濃度があがって寄生
抵抗が減少し、分離層の酸化膜厚が、ベース拡散工程以
後のものであって、分離層形成時の酸化膜を持たない他
の部分の酸化膜とあまり変わらないので、コンタクト孔
開口時のサイドエツチングの程度を抑えることができ、
加工精度を高めることができる。
も拡散を行うので、分離層の不純物濃度があがって寄生
抵抗が減少し、分離層の酸化膜厚が、ベース拡散工程以
後のものであって、分離層形成時の酸化膜を持たない他
の部分の酸化膜とあまり変わらないので、コンタクト孔
開口時のサイドエツチングの程度を抑えることができ、
加工精度を高めることができる。
つぎに説明する半導体装置を用いるようにすると、寄生
抵抗を小さくすることができる。
抵抗を小さくすることができる。
第５図は、この半導体装置の分離拡散工程後を示す。図
において１はＰ形基板、２はＮ１埋込層、３は分離Ｍ４
によって分離されたＮ形エピタキシャル層、ａは分離層
拡散工程で形成された酸化膜、ｂはエピタキシャル成長
後に形成された酸化膜に分離層拡散工程時に形成された
膜ａを加えたものである。分離層酸化膜ａの形成は、た
とえば、酸化温度１０００〜１２００℃、ドライ酸素３
００〜６００ ｃｃ／ｌｌｌ１ｎ、ドライ窒素３０００
〜５０００ｃｃ／ｌｌ１ｎの雰囲気中で１０〜６０分行
い、約５００Å以下の酸化膜を形成する。従来の分離層
形成時の酸化膜は、約４０００人である。酸化膜を薄く
することにより、Ｐ形不純物ボロンが酸化膜に入る、ボ
ロン抜けという現象を防ぐことができ、シリコン基板表
面近（の濃度低下が押さえられ、分離層の寄生抵抗が、
小さくなる。つぎの工程がベース拡散工程であるので、
分離層表面の酸化膜ａは薄くても問題はない。ただし、
酸化膜すは、ベース拡散工程時、拡散マスクの役割を果
たすことになるので、エピタキシャル成長後に形成され
る酸化膜厚はそれに耐える厚みである必要がある。
において１はＰ形基板、２はＮ１埋込層、３は分離Ｍ４
によって分離されたＮ形エピタキシャル層、ａは分離層
拡散工程で形成された酸化膜、ｂはエピタキシャル成長
後に形成された酸化膜に分離層拡散工程時に形成された
膜ａを加えたものである。分離層酸化膜ａの形成は、た
とえば、酸化温度１０００〜１２００℃、ドライ酸素３
００〜６００ ｃｃ／ｌｌｌ１ｎ、ドライ窒素３０００
〜５０００ｃｃ／ｌｌ１ｎの雰囲気中で１０〜６０分行
い、約５００Å以下の酸化膜を形成する。従来の分離層
形成時の酸化膜は、約４０００人である。酸化膜を薄く
することにより、Ｐ形不純物ボロンが酸化膜に入る、ボ
ロン抜けという現象を防ぐことができ、シリコン基板表
面近（の濃度低下が押さえられ、分離層の寄生抵抗が、
小さくなる。つぎの工程がベース拡散工程であるので、
分離層表面の酸化膜ａは薄くても問題はない。ただし、
酸化膜すは、ベース拡散工程時、拡散マスクの役割を果
たすことになるので、エピタキシャル成長後に形成され
る酸化膜厚はそれに耐える厚みである必要がある。
第１図は、バイポーラＩＣの分離層形成後の構成図、第
２図はベース拡散工程のための開口を終えた状態を示す
説明図、第３図は、ベース拡散後の構成図、第４図は、
電極形成後の構成図、第５図は、寄生抵抗を小さくする
別の半導体装置の分離拡散工程を終えた状態を示す説明
図である。 １・・・Ｐ形基板 ２・・・Ｎ＋形埋込層 ３・・・Ｎ
形エピタキシャル層 ４・・・分離層 ５ａ・・・ベー
ス領域代理人 弁理士 松 本 武 彦 第１図 第２図 一一一一一一 第３図 第４図 第５図 一一一一一一
２図はベース拡散工程のための開口を終えた状態を示す
説明図、第３図は、ベース拡散後の構成図、第４図は、
電極形成後の構成図、第５図は、寄生抵抗を小さくする
別の半導体装置の分離拡散工程を終えた状態を示す説明
図である。 １・・・Ｐ形基板 ２・・・Ｎ＋形埋込層 ３・・・Ｎ
形エピタキシャル層 ４・・・分離層 ５ａ・・・ベー
ス領域代理人 弁理士 松 本 武 彦 第１図 第２図 一一一一一一 第３図 第４図 第５図 一一一一一一
Claims (2)
- （１）Ｐ形のシリコン基板に、Ｐ形の分離層で分離され
た状態でＮＰＮバイポーラトランジスタ素子が設けられ
ている半導体集積回路装置を作るにあたり、上記分離層
がベース拡散工程時にもＰ形不純物の拡散を受けるよう
にすることを特徴とする半導体装置の製法。 - （２）ベース拡散工程時に窓明けするときに、分離層表
面にも窓明けすることにより、分離層が再びＰ型不純物
拡散を受けるようにする特許請求の範囲第１項記載の半
導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17698184A JPS6154640A (ja) | 1984-08-24 | 1984-08-24 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17698184A JPS6154640A (ja) | 1984-08-24 | 1984-08-24 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6154640A true JPS6154640A (ja) | 1986-03-18 |
Family
ID=16023090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17698184A Pending JPS6154640A (ja) | 1984-08-24 | 1984-08-24 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6154640A (ja) |
-
1984
- 1984-08-24 JP JP17698184A patent/JPS6154640A/ja active Pending
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