JPH0745841A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0745841A JPH0745841A JP5186298A JP18629893A JPH0745841A JP H0745841 A JPH0745841 A JP H0745841A JP 5186298 A JP5186298 A JP 5186298A JP 18629893 A JP18629893 A JP 18629893A JP H0745841 A JPH0745841 A JP H0745841A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- anode
- platinum
- silicon wafer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】
【目的】漏れ電流を低減させた上で、順電圧を低下させ
て損失を低減することが可能なＰＩＮ構造の半導体装置
の製造方法を提供する。 【構成】アノード表面不純物濃度Ｎｓを５×１０19cm-3
以上にし、アノード深さＸｊを１０μm 以上にしてアノ
ード領域１６を形成した後に、ライフタイムキラーの白
金層２３を形成して９００°Ｃ以上の温度で拡散させ
る。アノード表面不純物濃度Ｎｓを高くするとホールの
注入が増えるため、順電圧ＶF が低下する。また、アノ
ード深さＸｊを１０μm 以上にすることにより、漏れ電
流ＩL を減少させることができる。
て損失を低減することが可能なＰＩＮ構造の半導体装置
の製造方法を提供する。 【構成】アノード表面不純物濃度Ｎｓを５×１０19cm-3
以上にし、アノード深さＸｊを１０μm 以上にしてアノ
ード領域１６を形成した後に、ライフタイムキラーの白
金層２３を形成して９００°Ｃ以上の温度で拡散させ
る。アノード表面不純物濃度Ｎｓを高くするとホールの
注入が増えるため、順電圧ＶF が低下する。また、アノ
ード深さＸｊを１０μm 以上にすることにより、漏れ電
流ＩL を減少させることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、詳しくは、アノードに高濃度の白金を拡散させた
ＰＩＮ構造のダイオードに関するものである。
係り、詳しくは、アノードに高濃度の白金を拡散させた
ＰＩＮ構造のダイオードに関するものである。
【０００２】
【従来の技術】従来、ＰＩＮ構造のダイオードの製造方
法においては、ライフタイムキラーとして白金を代表と
する比抵抗補償効果の少ない物質を使用する技術につい
て、種々の提案がなされている。
法においては、ライフタイムキラーとして白金を代表と
する比抵抗補償効果の少ない物質を使用する技術につい
て、種々の提案がなされている。
【０００３】このようなＰＩＮ構造のダイオードでは、
例えば、Ｐ型不純物（ボロンなど）を拡散させて形成し
たアノード領域のＰ層の上に、ライフタイムキラーとし
て白金層を被着させ、熱処理によってＰ層中に高濃度の
白金を拡散させて、キャリアのライフタイムを調整して
いる。
例えば、Ｐ型不純物（ボロンなど）を拡散させて形成し
たアノード領域のＰ層の上に、ライフタイムキラーとし
て白金層を被着させ、熱処理によってＰ層中に高濃度の
白金を拡散させて、キャリアのライフタイムを調整して
いる。
【０００４】このように製造したＰＩＮ構造のダイオー
ドは、例えば、インバータの帰還ダイオードなどの高い
スイッチング速度（ｔrr＝１００nsec以下）が要求され
る用途に使われている。
ドは、例えば、インバータの帰還ダイオードなどの高い
スイッチング速度（ｔrr＝１００nsec以下）が要求され
る用途に使われている。
【０００５】ところで、一般に、良好なオーミック接触
を得るには、５×１０19cm-3以上の表面不純物濃度が必
要であるとされている。しかしながら、そのような高濃
度の拡散を行うと、拡散後のアノード領域のＰ層中には
かなりの結晶欠陥が生じることになる。さらに、その結
晶欠陥が生じたＰ層中に高濃度の白金を拡散させると、
白金の偏析が生じやすくなる。その結果、漏れ電流が増
加し、製造歩留を悪化させていた。
を得るには、５×１０19cm-3以上の表面不純物濃度が必
要であるとされている。しかしながら、そのような高濃
度の拡散を行うと、拡散後のアノード領域のＰ層中には
かなりの結晶欠陥が生じることになる。さらに、その結
晶欠陥が生じたＰ層中に高濃度の白金を拡散させると、
白金の偏析が生じやすくなる。その結果、漏れ電流が増
加し、製造歩留を悪化させていた。
【０００６】そこで、特開昭５９−１０５３２４号公報
に開示されるように、アノード領域またはカソード領域
の表面不純物濃度を２×１０19cm-3以下にして結晶欠陥
数を少なくし、その後に、白金を９００°Ｃ以上の温度
で拡散させる方法が提案されている。同公報では、この
方法により、白金の偏析が減少して、漏れ電流が低減す
るとしている。
に開示されるように、アノード領域またはカソード領域
の表面不純物濃度を２×１０19cm-3以下にして結晶欠陥
数を少なくし、その後に、白金を９００°Ｃ以上の温度
で拡散させる方法が提案されている。同公報では、この
方法により、白金の偏析が減少して、漏れ電流が低減す
るとしている。
【０００７】
【発明が解決しようとする課題】しかしながら、アノー
ド表面不純物濃度を下げるとホールの注入が減るため、
順電圧が高くなって損失が大きくなるという問題があっ
た。
ド表面不純物濃度を下げるとホールの注入が減るため、
順電圧が高くなって損失が大きくなるという問題があっ
た。
【０００８】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、漏れ電流を低減させた
上で、順電圧を低下させて損失を低減することができる
ＰＩＮ構造の半導体装置の製造方法を提供することにあ
る。
れたものであって、その目的は、漏れ電流を低減させた
上で、順電圧を低下させて損失を低減することができる
ＰＩＮ構造の半導体装置の製造方法を提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明は上記問題点を解
決するため、請求項１記載の発明は、ＰＩＮ構造の半導
体装置において、すくなくとも一方の主面の表面不純物
濃度を５×１０19cm-3以上にし、その一方の主面を１０
μm 以上の厚さに形成した後に、ライフタイムキラーの
白金を拡散させることをその要旨とする。
決するため、請求項１記載の発明は、ＰＩＮ構造の半導
体装置において、すくなくとも一方の主面の表面不純物
濃度を５×１０19cm-3以上にし、その一方の主面を１０
μm 以上の厚さに形成した後に、ライフタイムキラーの
白金を拡散させることをその要旨とする。
【００１０】また、請求項２記載の発明は、請求項１記
載の半導体装置の製造方法において、ライフタイムキラ
ーの白金を９００°Ｃ以上の温度で拡散させることをそ
の要旨とする。
載の半導体装置の製造方法において、ライフタイムキラ
ーの白金を９００°Ｃ以上の温度で拡散させることをそ
の要旨とする。
【００１１】
【作用】従って、請求項１記載の発明によれば、ＰＩＮ
構造の半導体装置の一方の主面の表面不純物濃度を５×
１０19cm-3以上にするため、ホールの注入が増えて順電
圧が低下する。また、その一方の主面の厚さを１０μm
以上にすることにより、漏れ電流を減少させることがで
きる。
構造の半導体装置の一方の主面の表面不純物濃度を５×
１０19cm-3以上にするため、ホールの注入が増えて順電
圧が低下する。また、その一方の主面の厚さを１０μm
以上にすることにより、漏れ電流を減少させることがで
きる。
【００１２】また、請求項２記載の発明によれば、ライ
フタイムキラーの白金を９００°Ｃ以上の温度で拡散さ
せることにより、白金の拡散濃度が高くなるため、高い
スイッチング速度を得ることができる。
フタイムキラーの白金を９００°Ｃ以上の温度で拡散さ
せることにより、白金の拡散濃度が高くなるため、高い
スイッチング速度を得ることができる。
【００１３】
【実施例】以下、本発明を具体化した一実施例の製造工
程を図１〜図１７に従い、順を追って説明する。
程を図１〜図１７に従い、順を追って説明する。
【００１４】工程１（図１）：厚さ２２０μm の高濃度
のＮ+ 層１１（カソード領域）の上に、厚さ４５μm の
低濃度のＮ- 層１２（不純物濃度は５×１０13〜１×１
０14cm-3）を形成したシリコンウェハを準備する。
のＮ+ 層１１（カソード領域）の上に、厚さ４５μm の
低濃度のＮ- 層１２（不純物濃度は５×１０13〜１×１
０14cm-3）を形成したシリコンウェハを準備する。
【００１５】工程２（図２）：シリコンウェハの表面全
面にフィールド酸化膜１３を形成する。 工程３（図３）：Ｎ- 層１２上のフィールド酸化膜１３
を、フォトエッチングによって所定のパターン形状にす
る。
面にフィールド酸化膜１３を形成する。 工程３（図３）：Ｎ- 層１２上のフィールド酸化膜１３
を、フォトエッチングによって所定のパターン形状にす
る。
【００１６】工程４（図４）：ボロン・ナイトライド板
を用いた気相反応（一般に、ＢＮデポと呼ばれる）によ
り、シリコンウェハの表面全面にボロン・シリケート・
ガラス（ＢＳＧ）膜１４を形成する。
を用いた気相反応（一般に、ＢＮデポと呼ばれる）によ
り、シリコンウェハの表面全面にボロン・シリケート・
ガラス（ＢＳＧ）膜１４を形成する。
【００１７】工程５（図５）：Ｎ- 層１２表面のパター
ニングされた部分のＢＳＧ膜１４を残して、不要なＢＳ
Ｇ膜１４を除去する。 工程６（図６）：Ｎ- 層１２表面のパターニングされた
部分にボロンを２段拡散（ドライブイン）させて、高濃
度のＰ+ 層によるアノード領域１６とガードリング１７
とを形成する。このとき、拡散条件を制御して、アノー
ド領域１６およびガードリング１７のＰ+ 層の表面不純
物濃度Ｎｓを５×１０19cm-3以上、厚さ（アノード深さ
Ｘｊ）を１０μm 以上にする。そして、シリコンウェハ
の表面全面にシリコン酸化膜１８を再度形成する。
ニングされた部分のＢＳＧ膜１４を残して、不要なＢＳ
Ｇ膜１４を除去する。 工程６（図６）：Ｎ- 層１２表面のパターニングされた
部分にボロンを２段拡散（ドライブイン）させて、高濃
度のＰ+ 層によるアノード領域１６とガードリング１７
とを形成する。このとき、拡散条件を制御して、アノー
ド領域１６およびガードリング１７のＰ+ 層の表面不純
物濃度Ｎｓを５×１０19cm-3以上、厚さ（アノード深さ
Ｘｊ）を１０μm 以上にする。そして、シリコンウェハ
の表面全面にシリコン酸化膜１８を再度形成する。
【００１８】工程７（図７）：シリコンウェハの周縁部
（Ｎ- 層１２上）のシリコン酸化膜１８を、フォトエッ
チングによってイクイ・ポテンシャル・リング（以下、
ＥＱＲとする）のパターン形状にする。
（Ｎ- 層１２上）のシリコン酸化膜１８を、フォトエッ
チングによってイクイ・ポテンシャル・リング（以下、
ＥＱＲとする）のパターン形状にする。
【００１９】工程８（図８）：ＰＯＣａ3 ガスを用いた
気相反応（一般に、Ｐデポと呼ばれる）により、シリコ
ンウェハの表面全面にリン・シリケート・ガラス（ＰＳ
Ｇ）膜１９を形成する。
気相反応（一般に、Ｐデポと呼ばれる）により、シリコ
ンウェハの表面全面にリン・シリケート・ガラス（ＰＳ
Ｇ）膜１９を形成する。
【００２０】工程９（図９）：Ｎ- 層１２表面のパター
ニングされた部分のＰＳＧ膜１９を残して、不要なＰＳ
Ｇ膜１９を除去する。 工程１０（図１０）：Ｎ- 層１２表面のパターニングさ
れた部分にリンを熱拡散させて、高濃度のＮ+ 層による
ＥＱＲ２０を形成する。そして、シリコンウェハの表面
全面にシリコン酸化膜２１を再度形成する。
ニングされた部分のＰＳＧ膜１９を残して、不要なＰＳ
Ｇ膜１９を除去する。 工程１０（図１０）：Ｎ- 層１２表面のパターニングさ
れた部分にリンを熱拡散させて、高濃度のＮ+ 層による
ＥＱＲ２０を形成する。そして、シリコンウェハの表面
全面にシリコン酸化膜２１を再度形成する。
【００２１】工程１１（図１１）：Ｎ- 層１２上のシリ
コン酸化膜２１を、フォトエッチングによって所定のパ
ターン形状にする。それと同時に、Ｎ+ 層１１表面のシ
リコン酸化膜２１を除去する。
コン酸化膜２１を、フォトエッチングによって所定のパ
ターン形状にする。それと同時に、Ｎ+ 層１１表面のシ
リコン酸化膜２１を除去する。
【００２２】工程１２（図１２）：エレクトロン・ビー
ム（ＥＢ）蒸着により、シリコンウェハの表面全面に厚
さ５００Å程度の白金層２２を形成する。 工程１３（図１３）：シリコンウェハを５５０°Ｃの水
素と窒素の混合ガス雰囲気中に３０分間さらしてシンタ
リングを行い、アノード領域１６の表面に白金シリサイ
ド層２３を形成する。そして、不要な白金層２２を王水
ボイルによって除去する。
ム（ＥＢ）蒸着により、シリコンウェハの表面全面に厚
さ５００Å程度の白金層２２を形成する。 工程１３（図１３）：シリコンウェハを５５０°Ｃの水
素と窒素の混合ガス雰囲気中に３０分間さらしてシンタ
リングを行い、アノード領域１６の表面に白金シリサイ
ド層２３を形成する。そして、不要な白金層２２を王水
ボイルによって除去する。
【００２３】工程１４（図１４）：シリコンウェハを９
００°Ｃ以上の窒素雰囲気中に１〜２時間さらし、白金
シリサイド層２３中の白金をアノード領域１６中に拡散
させる。このとき、白金はシリコンウェハの裏面（Ｎ+
層１１の表面側）まで拡散していくが、白金の高濃度部
分１６ａはアノード領域１６の表面から深さ５μm 程度
までである。尚、図中の１６ｂは、逆電圧をかけたとき
の（すなわち、逆バイアス時における）空乏層領域であ
る。
００°Ｃ以上の窒素雰囲気中に１〜２時間さらし、白金
シリサイド層２３中の白金をアノード領域１６中に拡散
させる。このとき、白金はシリコンウェハの裏面（Ｎ+
層１１の表面側）まで拡散していくが、白金の高濃度部
分１６ａはアノード領域１６の表面から深さ５μm 程度
までである。尚、図中の１６ｂは、逆電圧をかけたとき
の（すなわち、逆バイアス時における）空乏層領域であ
る。
【００２４】工程１５（図１５）：ＥＢ蒸着により、ア
ノード領域１６，ＥＱＲ２０，シリコン酸化膜２１上に
アルミニウム層２４を形成する。 工程１６（図１６）：アルミニウム層２４をフォトエッ
チングによって所定のパターン形状にして、アノード電
極２５およびＥＱＲ電極２６を形成する。そして、シン
タリングを行い、各電極２５，２６とアノード領域１
６，ＥＱＲ２０との界面にアルミニウム・シリサイド層
を形成して、各電極２５，２６とアノード領域１６，Ｅ
ＱＲ２０とのオーミック接触を確保する。
ノード領域１６，ＥＱＲ２０，シリコン酸化膜２１上に
アルミニウム層２４を形成する。 工程１６（図１６）：アルミニウム層２４をフォトエッ
チングによって所定のパターン形状にして、アノード電
極２５およびＥＱＲ電極２６を形成する。そして、シン
タリングを行い、各電極２５，２６とアノード領域１
６，ＥＱＲ２０との界面にアルミニウム・シリサイド層
を形成して、各電極２５，２６とアノード領域１６，Ｅ
ＱＲ２０とのオーミック接触を確保する。
【００２５】工程１７（図１７）：Ｎ+ 層１１の表面
に、クロム、ニッケル、金の各層を順次形成し、カソー
ド電極２７を形成する。 本実施例において、アノード領域１６の表面不純物濃度
Ｎｓを変化させた場合の順電圧ＶF の変化を、図１８に
示す（但し、電流密度は１６５Ａ／cm2 ）。
に、クロム、ニッケル、金の各層を順次形成し、カソー
ド電極２７を形成する。 本実施例において、アノード領域１６の表面不純物濃度
Ｎｓを変化させた場合の順電圧ＶF の変化を、図１８に
示す（但し、電流密度は１６５Ａ／cm2 ）。
【００２６】アノード表面不純物濃度Ｎｓを高くすると
ホールの注入が増えるため、順電圧ＶF が低下すること
がわかる。ここで、アノード表面不純物濃度Ｎｓを高く
するほど順電圧ＶF は低下するが、アノード表面不純物
濃度Ｎｓが５×１０19cm-3以上であれば、実用上、十分
に低い順電圧ＶF を得ることができると考えられる。
ホールの注入が増えるため、順電圧ＶF が低下すること
がわかる。ここで、アノード表面不純物濃度Ｎｓを高く
するほど順電圧ＶF は低下するが、アノード表面不純物
濃度Ｎｓが５×１０19cm-3以上であれば、実用上、十分
に低い順電圧ＶF を得ることができると考えられる。
【００２７】また、本実施例において、アノード深さＸ
ｊを変化させた場合の漏れ電流ＩLの変化を、図１９に
示す（但し、逆電圧ＶR は６００Ｖ）。アノード深さＸ
ｊを１０μm 以上にすると、漏れ電流ＩL は一定値（１
μＡ）をとるようになる。これは、アノード深さＸｊを
深くすることにより、図１４に示すように、逆電圧をか
けたときのアノード側の空乏層領域１６ｂが、白金の高
濃度部分１６ａ（アノード領域１６の表面から深さ５μ
m 程度）まで届かなくなるためであると考えられる。
ｊを変化させた場合の漏れ電流ＩLの変化を、図１９に
示す（但し、逆電圧ＶR は６００Ｖ）。アノード深さＸ
ｊを１０μm 以上にすると、漏れ電流ＩL は一定値（１
μＡ）をとるようになる。これは、アノード深さＸｊを
深くすることにより、図１４に示すように、逆電圧をか
けたときのアノード側の空乏層領域１６ｂが、白金の高
濃度部分１６ａ（アノード領域１６の表面から深さ５μ
m 程度）まで届かなくなるためであると考えられる。
【００２８】このように、本実施例においては、アノー
ド表面不純物濃度Ｎｓを５×１０19cm-3以上にし、アノ
ード深さＸｊを１０μm 以上にしてアノード領域１６を
形成した後に、ライフタイムキラーの白金を９００°Ｃ
以上の温度で拡散させている。その結果、漏れ電流ＩL
を低減させた上で、順電圧ＶF を低下させて損失を低減
することができる。加えて、一般に、拡散温度を高くす
ると白金の拡散濃度は高くなるが、９００°Ｃ以上の温
度で拡散させた場合、スイッチング速度ｔrrは１００ns
ec以下になるため、高速性を得る上で特に有効になる。
ド表面不純物濃度Ｎｓを５×１０19cm-3以上にし、アノ
ード深さＸｊを１０μm 以上にしてアノード領域１６を
形成した後に、ライフタイムキラーの白金を９００°Ｃ
以上の温度で拡散させている。その結果、漏れ電流ＩL
を低減させた上で、順電圧ＶF を低下させて損失を低減
することができる。加えて、一般に、拡散温度を高くす
ると白金の拡散濃度は高くなるが、９００°Ｃ以上の温
度で拡散させた場合、スイッチング速度ｔrrは１００ns
ec以下になるため、高速性を得る上で特に有効になる。
【００２９】尚、本発明は上記実施例に限定されるもの
ではなく、以下のように実施してもよい。 １）工程４におけるＢＳＧ膜１４を、モノシラン（Ｓｉ
Ｈ4 ）の酸化の系にディボラン（Ｂ2 Ｈ6 ）を添加する
ことによって形成する。
ではなく、以下のように実施してもよい。 １）工程４におけるＢＳＧ膜１４を、モノシラン（Ｓｉ
Ｈ4 ）の酸化の系にディボラン（Ｂ2 Ｈ6 ）を添加する
ことによって形成する。
【００３０】２）工程８におけるＰＳＧ膜１９を、モノ
シラン（ＳｉＨ4 ）の酸化の系にフォスフィン（Ｐ
Ｈ3 ）を添加することによって形成する。 ３）上記実施例ではプレーナ形のダイオードに具体化し
たが、ベベル構造をもつメサ形のダイオードに具体化す
る。
シラン（ＳｉＨ4 ）の酸化の系にフォスフィン（Ｐ
Ｈ3 ）を添加することによって形成する。 ３）上記実施例ではプレーナ形のダイオードに具体化し
たが、ベベル構造をもつメサ形のダイオードに具体化す
る。
【００３１】４）上記実施例の各層１１，１２，１６の
導電型を全て逆にして、白金をカソード領域に拡散させ
るようにする。この場合は、カソード表面不純物濃度を
５×１０19cm-3以上にし、カソード深さを１０μm 以上
にしてカソード領域を形成した後に、ライフタイムキラ
ーの白金を９００°Ｃ以上の温度で拡散させる。これに
より、上記実施例と同様の作用・効果を得ることができ
る。
導電型を全て逆にして、白金をカソード領域に拡散させ
るようにする。この場合は、カソード表面不純物濃度を
５×１０19cm-3以上にし、カソード深さを１０μm 以上
にしてカソード領域を形成した後に、ライフタイムキラ
ーの白金を９００°Ｃ以上の温度で拡散させる。これに
より、上記実施例と同様の作用・効果を得ることができ
る。
【００３２】
【発明の効果】以上詳述したように本発明によれば、漏
れ電流を低減させた上で、順電圧を低下させて損失を低
減することが可能なＰＩＮ構造の半導体装置の製造方法
を提供することができるという優れた効果がある。
れ電流を低減させた上で、順電圧を低下させて損失を低
減することが可能なＰＩＮ構造の半導体装置の製造方法
を提供することができるという優れた効果がある。
【図１】本発明を具体化した一実施例の製造工程を示す
シリコンウェハの断面図である。
シリコンウェハの断面図である。
【図２】一実施例の製造工程を示すシリコンウェハの断
面図である。
面図である。
【図３】一実施例の製造工程を示すシリコンウェハの断
面図である。
面図である。
【図４】一実施例の製造工程を示すシリコンウェハの断
面図である。
面図である。
【図５】一実施例の製造工程を示すシリコンウェハの断
面図である。
面図である。
【図６】一実施例の製造工程を示すシリコンウェハの断
面図である。
面図である。
【図７】一実施例の製造工程を示すシリコンウェハの断
面図である。
面図である。
【図８】一実施例の製造工程を示すシリコンウェハの断
面図である。
面図である。
【図９】一実施例の製造工程を示すシリコンウェハの断
面図である。
面図である。
【図１０】一実施例の製造工程を示すシリコンウェハの
断面図である。
断面図である。
【図１１】一実施例の製造工程を示すシリコンウェハの
断面図である。
断面図である。
【図１２】一実施例の製造工程を示すシリコンウェハの
断面図である。
断面図である。
【図１３】一実施例の製造工程を示すシリコンウェハの
断面図である。
断面図である。
【図１４】一実施例の製造工程を示すシリコンウェハの
断面図である。
断面図である。
【図１５】一実施例の製造工程を示すシリコンウェハの
断面図である。
断面図である。
【図１６】一実施例の製造工程を示すシリコンウェハの
断面図である。
断面図である。
【図１７】一実施例の製造工程を示すシリコンウェハの
断面図である。
断面図である。
【図１８】一実施例において、アノード領域１６の表面
不純物濃度Ｎｓを変化させた場合の順電圧ＶF の変化を
示す測定図である。
不純物濃度Ｎｓを変化させた場合の順電圧ＶF の変化を
示す測定図である。
【図１９】一実施例において、アノード深さＸｊを変化
させた場合の漏れ電流ＩL の変化を示す測定図である。
させた場合の漏れ電流ＩL の変化を示す測定図である。
１１…高濃度のＮ+ 層によるカソード領域、１２…低濃
度のＮ- 層、１６…高濃度のＰ+ 層によるアノード領域
度のＮ- 層、１６…高濃度のＰ+ 層によるアノード領域
Claims (2)
- 【請求項１】 ＰＩＮ構造の半導体装置において、すく
なくとも一方の主面の表面不純物濃度を５×１０19cm-3
以上にし、その一方の主面を１０μm 以上の厚さに形成
した後に、ライフタイムキラーの白金を拡散させること
を特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、ライフタイムキラーの白金を９００°Ｃ以上の
温度で拡散させることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5186298A JPH0745841A (ja) | 1993-07-28 | 1993-07-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5186298A JPH0745841A (ja) | 1993-07-28 | 1993-07-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745841A true JPH0745841A (ja) | 1995-02-14 |
Family
ID=16185877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5186298A Pending JPH0745841A (ja) | 1993-07-28 | 1993-07-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745841A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006179823A (ja) * | 2004-12-24 | 2006-07-06 | Matsushita Electric Ind Co Ltd | サージ保護用半導体装置とその製造方法 |
| JP2012054532A (ja) * | 2010-08-04 | 2012-03-15 | Denso Corp | 横型ダイオードを有する半導体装置 |
-
1993
- 1993-07-28 JP JP5186298A patent/JPH0745841A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006179823A (ja) * | 2004-12-24 | 2006-07-06 | Matsushita Electric Ind Co Ltd | サージ保護用半導体装置とその製造方法 |
| JP2012054532A (ja) * | 2010-08-04 | 2012-03-15 | Denso Corp | 横型ダイオードを有する半導体装置 |
| US8742534B2 (en) | 2010-08-04 | 2014-06-03 | Denso Corporation | Semiconductor device having lateral diode |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2577330B2 (ja) | 両面ゲ−ト静電誘導サイリスタの製造方法 | |
| US5156981A (en) | Method of making a semiconductor device of a high withstand voltage | |
| EP2006894B1 (en) | Method for producing a semiconductor device | |
| JP2883017B2 (ja) | 半導体装置およびその製法 | |
| JPH05347413A (ja) | 半導体装置の製造方法 | |
| JP3727827B2 (ja) | 半導体装置 | |
| US4080618A (en) | Insulated-gate field-effect transistor | |
| US5223442A (en) | Method of making a semiconductor device of a high withstand voltage | |
| US20050037559A1 (en) | Method of manufacturing a semiconductor device | |
| US5753943A (en) | Insulated gate type field effect transistor and method of manufacturing the same | |
| JPH0745841A (ja) | 半導体装置の製造方法 | |
| US3909319A (en) | Planar structure semiconductor device and method of making the same | |
| KR100366353B1 (ko) | 태양전지용 접합층 형성방법 | |
| US5734194A (en) | Semiconductor device and method of making | |
| EP0144545A2 (en) | Diffusion method for producing a thyristor | |
| JP2008004704A (ja) | 半導体素子の製造方法 | |
| KR850001097B1 (ko) | 고주파 반도체 소자의 제조방법 | |
| JP3300645B2 (ja) | 半導体装置及びその製造方法 | |
| JPS59225566A (ja) | 半導体素子の製造方法 | |
| JPS58186940A (ja) | 半導体装置の製造方法 | |
| JP3211349B2 (ja) | 半導体装置、およびその製造方法 | |
| KR100218536B1 (ko) | 바이폴라트랜지스터의제조방법 | |
| JP2000252466A (ja) | パワー半導体デバイス及びその製造方法 | |
| JPS58223375A (ja) | 半導体装置の製造方法 | |
| JPH0888233A (ja) | 縦型ｍｏｓ半導体素子の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20040318 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20040413 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Effective date: 20040614 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040907 |
|
| A02 | Decision of refusal |
Effective date: 20050125 Free format text: JAPANESE INTERMEDIATE CODE: A02 |