TWI582851B - Electrode structure and semiconductor device - Google Patents

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TWI582851B
TWI582851B TW104141414A TW104141414A TWI582851B TW I582851 B TWI582851 B TW I582851B TW 104141414 A TW104141414 A TW 104141414A TW 104141414 A TW104141414 A TW 104141414A TW I582851 B TWI582851 B TW I582851B
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後藤裕史
岩成裕美
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神戶製鋼所股份有限公司
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Description

電極結構與半導體裝置
本發明是有關於一種電極結構。本發明是有關於一種例如功率半導體(power semiconductor)中的電極結構。
近年來，絕緣閘雙極電晶體(Insulated Gate Bipolar Transistor，IGBT)或功率金屬氧化物半導體場效電晶體(power Metal-Oxide-Semiconductor Field-Effect Transistor，power MOSFET；功率MOS型場效電晶體)等絕緣閘型的半導體裝置作為控制大功率的功率器件而普及。
參照圖1對通常的IGBT的構成進行說明。於p型的集電極層(collector layer)2連接有集電極(collector electrode)1。此外，集電極1經由焊料層固定．連接於圖1中未圖示的電路基板等。集電極層2之上形成有n型的基底層3。n型的基底層3的上部形成有p型的主體區域4，於所述主體區域4的內部形成有n型的射極層(emitter layer)5。處於兩個射極層5之間的n型的基底層3的區域為通道區域，該通道區域上形成有閘極絕緣膜6、閘電極7及層間絕緣膜8。另外，射極層5的上部形成有射極電極作為電極層9。通常而言，該些n型區域或p型區域是藉由如下方式形成：於包含矽(Si)等的基板中原本便含有磷(P)或硼(B)，或以根據區域而決定的劑量、加速電壓、注入角度將磷或砷(As)、硼離子注入後，以根據區域而決定的溫度、時間來進行活性化的熱處理。
通道區域為p型的IGBT中，於對作為電極層9的射極電極施加負的偏壓（bias）、對作為背面電極的集電極1施加正的偏壓的同時，對閘電極7施加正的偏壓，藉此於通道區域形成反轉層，藉由反轉層將射極層5與n型基底層3連接而使電流流動。該電流流至集電極1。
對於用以將電流自晶片上的電極取出至外部的金屬接合線（bonding wire），先前一直使用鋁(Al)或金(Au)。但是，IGBT等功率半導體伴隨著用途擴大而功率密度逐年增大，伴隨於此，所處理的電流值亦增大，因而變得無法無視接合線自身的發熱或接合線與晶片的連接部的發熱。因此，最近提出有使用為導電性或導熱性高的銅(Cu)或銅合金的線或帶而與外部端子連接的方法作為所述發熱對策。以下，將所述為銅或銅合金的線的接合（bonding）稱為「銅線接合」，將該接合中所使用的包含銅或銅合金的線稱為「銅線」。
通常，金屬接合線的接合是一邊對金屬接合線與電極施加負荷而進行壓接，一邊在加熱的同時施加超音波而使其振動，從而形成金屬結合而電性連接。銅線與先前的鋁或金等的接合線相比而言硬度高，因而有於銅線的接合時，因強的負荷與振動而元件破損，即容易於基板產生龜裂等問題。另外，於接合線與電極之間的接合強度不充分的情形時，有於連接部處線斷開而導致元件的運作不良等問題。由此，要求金屬接合線與電極的接合強度高，接合的可靠性、即連接可靠性高的半導體電極結構。
例如專利文獻1中，揭示有包括以碳化矽(SiC)或氮化鎵(GaN)為主成分的半導體基板與接合於所述半導體基板上的多個金屬層的半導體裝置。詳細而言，揭示有如下半導體裝置：所述多個金屬層於最外層包括用以進行與外部的電性連接的配線金屬層，所述配線金屬層是以銀(Ag)為主成分，並添加有銅、鋁、鈹(Be)、銻(Sb)中至少一種的微量的溶質元素的合金層，溶質元素對於所述配線金屬層所含的銀的添加量分別為0.1 at% 銅以上、0.3 at% 鋁以上、0.1 at% 鈹以上、0.15 at% 銻以上。即，專利文獻1中揭示有：為了超過安裝時的再結晶溫度而提高耐久性，將用以進行線接合的最外封裝的金屬電極設為銀合金電極。
然而，所述專利文獻1記載的是以獲得於150℃以上的運作溫度下配線金屬的電阻率亦不易變化而可穩定地運作的半導體為目的，可考慮金線、銅線、鋁線等作為金屬線，並未特別限定金屬線的種類。即專利文獻1並非是以使用銅線為前提，且鑒於銅線結合時容易產生元件破損的情況，對接合後的接合強度確保進行研究。
另一方面，專利文獻2中，鑒於銅容易被氧化、使用銅線的接合容易引起不良、特別是於高溫下保管的情形時容易劣化的情形，提出有如下半導體裝置。即，提出有一種半導體裝置，具有：搭載於基板的半導體元件、設置於所述半導體元件的電極墊、將設置於所述基板的連接端子與所述電極墊連接的銅線、以及將所述半導體元件及所述銅線密封的密封樹脂，且自與所述銅線的接合面沿深度方向3 μm以下的範圍中的所述電極墊的區域含有較鋁而言離子化傾向小的金屬作為主成分，所述銅線中的硫含量相對於所述銅線整體而言為15 ppm以上且100 ppm以下。即，所述專利文獻2中，使與銅線連接的電極墊的區域以較鋁而言離子化傾向小的金屬為主成分，藉此，減輕於銅線與連接的電極表面之間產生的電池效果所引起的腐蝕，改善耐濕性與高溫保管性。但是，專利文獻2並非亦考慮到半導體裝置的製造步驟中的熱歷程，而可確實地提高銅線與電極的接合強度地進行了研究。
為了獲得於所述線接合後亦具有高接合強度的半導體裝置，構成半導體裝置的材料亦必須對半導體裝置的製造步驟中受到的熱歷程表現出高耐久性、即優異的耐熱性。詳細而言，所述IGBT等的製造製程中，於形成射極電極後自基板的背面進行集電極層的離子注入。繼而，藉由進行450℃以下的熱處理來實現所注入的離子的活性化。由此，對於構成電極結構的材料，亦要求對該些熱的耐久性。
對於與金屬接合線的接合，亦要求與晶圓製程的匹配性優異。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2013-125922號公報 [專利文獻2]國際公開第2013/140746號
[發明所欲解決之課題]
本發明是著眼於所述各種情況而成者，其目的在於提供一種於經過負荷與振動大的銅線接合後，電極與銅線的接合強度亦高，從而可靠性高的半導體電極結構。
另外，本發明的另一目的在於提供一種與晶圓製程的匹配性優異的半導體電極結構。此外，本發明中所謂「與晶圓製程的匹配性優異」，是指如後述實施例2中所評價般，可良好地將銀合金與障壁層的積層一併蝕刻。 [解決課題之手段]
可解決所述課題的本發明的電極結構設置於半導體基板上，所述電極結構在如下方面具有特徵：包括電極層、設置於所述電極層上的障壁層、設置於所述障壁層上的第1金屬層、設置於所述第1金屬層上的第2金屬層、以及接合於所述第2金屬層的線電極，所述第1金屬層為含有釹(Nd)：0.10原子%以上且2.0原子%以下、及鉍(Bi)：0.08原子%以上且2.0原子%以下中的至少一種作為合金元素的銀合金，所述第2金屬層為銅或銅合金，所述線電極為銅或銅合金。
本發明的較佳實施形態中，所述第1金屬層為進而含有超過0原子%且2.0原子%以下的銅作為合金元素的銀合金。
本發明的較佳實施形態中，所述第2金屬層為藉由壓延或鍍敷而形成的銅箔或銅合金箔。
本發明的較佳實施形態中，所述障壁層為選自由鉬(Mo)、鉬合金、鉬氮化物、及氧化銦鋅(indium zinc oxide，IZO)所組成的組群中的任一種。
本發明的較佳實施形態中，所述電極層為鈦(Ti)、鉬、鎳(Ni)、鋁、金、或該些的合金的任一種。
本發明中，亦包含在包括所述電極結構方面具有特徵的半導體裝置。
此外，下述說明中，以電極結構中的電極層用於為鋁或鋁合金的射極電極的情形為例進行說明，但本發明並不限定於此，亦包含所述電極層為閘電極的墊部分的情形等。另外，以下有時將所述鋁或鋁合金稱為「鋁系」，將所述銅或銅合金稱為「銅系」。 [發明的效果]
根據本發明，可提供一種使用銅線進行接合，並可提高線與電極的接合強度的電極結構。特別是本發明的電極結構中，銅線與同材質的銅系連接，因而連接可靠性優異。另外，根據本發明的電極結構，於銅線接合時電極層、障壁層、第1電極層及第2電極層的積層結構發揮緩衝（cushion）的作用，即便銅線被按入元件側，亦可抑制因斷線而引起的元件破損。另外，由於本發明的電極結構具有障壁層，因而於實施了用以將集電極側的離子活性化的400℃下的熱處理後，亦無銀的凝聚，可防止銀與鋁(Al)的相互擴散。
進而，本發明的半導體電極結構於以與鋁線的接合為前提而設計的現在通常所用的IGBT晶片中，如本發明的構成般，於作為電極層而形成的射極電極上，亦依序積層障壁層、第1金屬層、第2金屬層，藉此可進行銅線接合，從而可容易地獲得銅線與電極的接合強度高的半導體電極結構。
本發明者等人為了解決所述課題而反覆進行潛心研究。特別是為了獲得如下半導體電極結構而反覆進行潛心研究，所述半導體電極結構於經過負荷與振動大的銅線接合後，電極與銅線的接合強度亦高，從而可靠性高。詳細而言，從材料、厚度、硬度、鍍敷或薄膜塗佈等形成方法等各種觀點出發，對電極結構進行了潛心研究。
其結果發現：若於電極層與為銅或銅合金的線電極之間，依序形成障壁層；作為第1金屬層的後述的規定的銀合金；以及作為第2金屬層的銅或銅合金，並對該第2金屬層接合為銅或銅合金的線電極，則可獲得接合強度高的電極結構。進而佳的是，若使用推薦者作為障壁層，則對製造步驟中所受的熱歷程的耐久性更高，可進一步提高接合強度。另外，所述製造過程中，可將所述第1金屬層與障壁層一併蝕刻。
以下，使用圖式對本發明的電極結構的一態樣進行說明。
圖2是示意性地表示本發明的電極結構的剖面圖。如該圖2所示，本發明的電極結構設置於半導體基板10上，包括：電極層9、障壁層11、第1金屬層12、第2金屬層13、及線電極14。本發明的電極結構可應用於使用矽作為半導體基板10的基板，除此以外，碳化矽、氮化鎵、金剛石(diamond)等半導體材料亦可適宜地用作基板。可應用本發明的電極結構的半導體元件的種類並無特別限定。例如可於IGBT或MOSFET之類的開關元件、或二極體（diode）之類的整流元件中，適宜地應用本發明的電極結構。
例如於縱型結構的IGBT的情形時，於圖2的半導體基板10，自圖2中未圖示的所述圖1的集電極層2至層間絕緣膜8為止形成有半導體元件。於圖2的半導體基板10的與電極層9相反側的面形成圖2中未示出的集電極。集電極與半導體封裝體直接連接，可取出至外部。形成射極電極作為圖2的電極層9。該射極電極藉由線電極14而與引線端子（lead terminal）連接。
以下，對藉由線而連接的一側的電極結構進行詳述，具體而言，對圖2的電極層9至線電極14為止的各層進行詳述。
電極層 於半導體基板10上形成電極層9。作為電極層9，例如可使用：鈦、鉬、鎳、鋁、金；或該些金屬元素的合金，即，以鈦、鉬、鎳、鋁或金為基礎的合金；或者該些金屬元素的化合物。
於使用所述合金作為所述電極層9的情形時，合金元素可使用選自由鉭(Ta)、鈮(Nb)、錸(Re)、鋯(Zr)、鎢(W)、鉬、釩(V)、鉿(Hf)、鈦、鉻(Cr)、鉑(Pt)及稀土元素所組成的X群中的至少一種X群元素。該些元素是有助於提高高溫下的耐熱性的元素。藉由含有所述X群元素，即便於半導體製造步驟中受到400℃左右的熱歷程的情形時，亦表現出優異的耐熱性。
所述稀土元素可單獨添加，亦可倂用兩種以上。此處，所謂稀土元素，是指鑭系元素，即，週期表中，自原子編號57的鑭(La)至原子編號71的鑥(Lu)為止的合計15種元素加上鈧與釔而成的元素群。
所述X群元素的含量較佳為設為以合計計為0.1原子%～5原子%。
於使用所述合金作為所述電極層9的情形時，合金元素亦可含有鎳及鈷(Co)的至少一種元素、或鍺(Ge)及銅的至少一種元素。除了同時含有該些元素與所述X群元素以外，亦可僅使用該些元素，而不使用所述X群元素。
進而，為了防止電極層9的金屬元素朝半導體區域內擴散，亦可於電極層9與半導體基板之間設置圖2中未圖示的電極層-半導體基板間的障壁層。該電極層-半導體基板間的障壁層例如可藉由如下方式獲得：利用濺鍍法、離子鍍法、電子束蒸鍍法、或真空蒸鍍法等來形成鈦、氮化鈦(TiN)、鈦鎢(TiW)、氮化鉭(TaN)等的金屬、合金或化合物。
就流動大電流或確保線接合時的緩衝性的觀點而言，本發明的電極層的厚度較佳為設為1 μm以上。所述厚度更佳為2 μm以上，進而佳為4 μm以上。另一方面，就以形成的效率或裝置小型化為目的而實現薄膜化的觀點而言，較佳為設為10 μm以下，更佳為8 μm以下，進而佳為5 μm以下。
障壁層 介於所述電極層與所述第1金屬層之間的障壁層11具有如下作用。即，例如若將為鋁的電極層9與為銀合金的第1金屬層12直接積層，則容易產生相互擴散。若在此期間產生相互擴散而形成銀化合物，則電極結構的電阻提高，即導電率下降，於各層的界面產生脆的相互擴散層，因而元件的性能劣化。另外，若自第1金屬層12擴散至電極層9的銀原子進而擴散至下層的半導體基板10中，則半導體特性明顯劣化。藉由將障壁層11形成於所述電極層9與第1金屬層12之間，可防止所述相互擴散。
本發明者等人製作了作為例子的為鋁的電極層、所述障壁層及為銀合金的第1金屬層的積層結構，並模擬製造步驟中的熱歷程而於400℃下實施了1小時的熱處理，然後進行了該積層結構的厚度方向剖面的SEM觀察。而且，利用掃描式電子顯微鏡-能量分散式X射線光譜法（Scanning Electron Microscope-Energy Dispersive X-ray spectrometry，SEM-EDX）確認相互擴散的有無。其結果確認到：藉由設置所述障壁層，銀合金與鋁的相互擴散並未產生。
對所述障壁層亦要求如下特性。即，為了如所述般於電極中流動大電流，而對障壁層要求導電性。進而，為了於電極的製造步驟中容易地進行圖案形成，要求可同時對障壁層與後述銀合金進行蝕刻加工。特別是於使用酸作為蝕刻液的情形時，由於銀合金的蝕刻速度非常快，因而對障壁層要求能夠以與所述銀合金大致相同的速度容易地進行蝕刻。
作為兼具該些特性的障壁層，除了作為障壁層而通用的鉬以外，可列舉：鉬合金、鉬氮化物、氧化銦鋅、以及鈦、鉻、鉭(Ta)、鎢(W)、及以該些金屬元素為基礎的合金或該金屬的氮化物等。該些中，較佳為選自由鉬、鉬合金、鉬氮化物、及氧化銦鋅所組成的組群中的任一種，更佳為選自由鉬合金、鉬氮化物、及氧化銦鋅所組成的組群中的任一種。以下，對含有鉬合金、鉬氮化物、及氧化銦鋅的障壁層進行說明。
作為所述鉬合金，可列舉合金元素使用鈮、鈦、鉭、鎢、鉻、鎳的至少一種者。例如於合金元素為所述鈮的情形時，可列舉含有5質量%～15質量%的鈮的鉬-鈮(Mo-Nb)合金。
所述鉬-鈮合金與鉬相比而言耐蝕性高，於恆溫恆濕試驗等的濕潤環境下的氧化得到抑制。另外，所述鉬-鈮合金與鉬相比而言蝕刻速度慢，因而適於積層結構的電極中需要調整蝕刻形狀的情形。
其次，對鉬氮化物進行說明。構成鉬氮化物的氮原子不會如過渡金屬原子般於矽半導體的能隙中產生能級而成為使特性劣化的污染（contamination）。另外，藉由添加氮來進行非晶化。結果，如以下說明般，成為擴散路徑的晶粒界的形成受到抑制，較將鉬用於障壁層的情形而言，擴散受到抑制。即，於將所述鉬例如用作作為電極層的鋁-矽(Al-Si)射極電極與作為第1金屬層的銀合金之間的障壁層的情形時，若製程溫度上升，則逐漸開始產生界面反應或擴散。特別是若鉬的厚度薄，則存在以薄的部分為起點而產生擴散的擔憂。以往的實驗中，已知於使鋁、鉬及銀的積層逐漸升溫時，自大致超過400℃起電阻逐漸增加。由此可知，已開始產生鉬與其他層的界面反應或擴散。所述擴散自擴散速度快的晶粒界開始。即，成為擴散路徑的晶粒界越多，擴散越容易產生。相對於此，關於經非晶化的鉬氮化物，可認為與晶粒界所減少的量相應地，擴散亦受到抑制。
氧化銦鋅為以銦-鋅-氧(In-Zn-O)所表示的氧化物。用作透明導電層，且包含30質量%的氧化鋅(ZnO)。該氧化銦鋅可藉由磷酸硝酸乙酸來進行蝕刻。另外，氧化銦鋅是廣泛用作顯示器的透明畫素電極的材料，製程適應性高。進而，氧化銦鋅為非晶，並無粒界，因而不易產生以粒界為路徑的擴散。
除氧化銦鋅以外，亦可將氧化銦鎵(indium gallium oxide，IGO)即銦-鎵-氧(In-Ge-O)、或掺鎢氧化銦(tungsten-doped indium oxide，IWO)即銦-鎢-氧(In-W-O)作為以銦(In)氧化物為基底的透明導電膜而用於障壁層。
所述障壁層中，鉬、鉬合金、鉬氮化物、及氧化銦鋅可藉由濺鍍法形成，且可使用與用作電極層的鋁-矽電極或作為第1金屬層的銀合金相同的蝕刻液、例如磷酸硝酸乙酸的蝕刻加工。由此，可與上層的銀合金一併蝕刻。即，由於可適用現有的製程，因而可謂製程適應性高。此外，與鉬相比而言，鉬合金、鉬氮化物、及氧化銦鋅的蝕刻速度均小。即，若將銀合金與該些的積層一併蝕刻，則銀合金容易被蝕刻。但是，由於相對於錐部的尺寸而言電極的尺寸大，因而認為即便銀合金的側蝕進展，亦不是成為問題的水準。
於障壁層的厚度薄的情形時，有時於熱處理後容易產生相互擴散。例如，於使用鋁系作為電極層，且障壁層包含金屬的情形時，該障壁層為多晶，且含有粒界。由此，若於高溫下進行熱處理，則有時銀原子經由粒界擴散至鋁中。產生此種情況的原因在於：粒界中的銀原子的擴散速度非常快，銀與鋁於低溫下亦容易形成化合物。為了抑制此種現象，而充分防止作為電極層的鋁系與作為第1金屬層的銀合金之間的擴散，障壁層的厚度較佳為設為200 nm以上，更佳為300 nm以上。另一方面，若障壁層過厚，則產生因應力而引起的剝離，或相較於厚度方向而言更進行朝橫方向的蝕刻等，而難以進行良好的蝕刻，因而較佳為設為1000 nm以下，更佳為500 nm以下。
第1金屬層 本發明的電極結構中，所述第1金屬層為特定的銀合金。該銀合金為例如用以確保使相當於射極電極的端子的所述鋁系與作為第2金屬層的銅系直接接觸而電性導通所必需的接合層。
另外，如以下所說明般，本發明中，藉由設為特定的銀合金，可對於電極結構的製造步驟中所受的熱歷程，確保耐熱性。
即，於將銀用於接合層的情形時，藉由電極結構的製造步驟中所受的400℃的熱，銀的表面容易凝聚而產生表面粗糙。銀的凝聚起因於因熱而引起的遷移。若對產生凝聚而產生了表面粗糙的銀表面形成作為第2電極層的銅系，則於該些界面產生空隙，導致接合強度的降低、即密接性的降低，進而導致接合的可靠性降低。另外，若銀合金的表面粗糙轉印至銅系表面，則於之後的銅線接合時，無法充分獲得銅線與作為第2電極層的銅系的接觸面，接合強度降低，該情形時接合的可靠性亦降低。由此，必須於電極的製造步驟中所受的300℃～400℃的熱處理中抑制所述遷移。
因此，本發明中使用可抑制所述遷移的銀合金。若為本發明所規定的銀合金，則所添加的合金元素抑制因熱而引起的銀的表面遷移，因而不產生凝聚而可維持平坦性。其結果，可提高形成於所述銀合金上的銅系與該銀合金的接合強度。進而，可獲得形成於所述銀合金上的銅系的表面亦平坦者，亦可提高該銅系與銅線的接合強度。而且，其結果，可獲得電極與銅線的連接可靠性高的半導體電極結構。
所述銀合金含有釹：0.10原子%以上且2.0原子%以下、及鉍：0.08原子%以上且2.0原子%以下中的至少一種作為合金元素。
釹的原子半徑大於銀，因而具有藉由封閉（trap）空孔而抑制銀擴散的效果。該效果在僅將銅添加於銀的情形時無法看到。為了發揮該效果，而含有0.10原子%以上的釹。釹的含量較佳為0.12原子%以上，更佳為0.15原子%以上，進而佳為0.20原子%以上。另一方面，若過剩地含有釹，則電阻率提高，故釹的含量設為2.0原子%以下，較佳為設為1.5原子%以下。
另外，鉍為抑制所述因熱而引起的銀的遷移、不產生凝聚而維持平坦性的效果大的元素。進而，關於鉍與釹，藉由微量添加而抑制熱處理後的銀的晶粒成長，因而可抑制引起表面粗糙的原因的銀的異常晶粒成長。為了發揮該效果，而含有0.08原子%以上的鉍。鉍的含量較佳為0.10原子%以上，更佳為0.12原子%以上。另一方面，若過剩地含有鉍，則電阻率提高，故鉍的含量設為2.0原子%以下，較佳為設為1.5原子%以下。
所述釹與鉍可單獨使用，或合併使用。作為本發明的銀合金，可列舉含有所述量的所述合金元素、且包含剩餘部銀及不可避免的雜質者。
所述第1金屬層亦可進而含有超過0原子%且2.0原子%以下的銅作為合金元素。銅的含量較佳為0.10原子%以上。
例如，同時含有所述量的釹與所述量的銅的銀合金如後述實施例所示般，相較於含有所述量的釹的銀合金而言耐熱性高，對於電極結構的製造步驟中所受的300℃～400℃的熱歷程發揮優異的耐熱性。
就良好地接合作為電極層的鋁系與作為第2金屬層的銅系的觀點或確保對熱歷程的耐熱性的觀點而言，第1金屬層的厚度較佳為設為300 nm以上，更佳為500 nm以上。另一方面，若第1金屬層過厚，則相較於厚度方向而言變得更容易進行朝橫方向的蝕刻，而難以進行良好的蝕刻。由此，第1金屬層的厚度較佳為設為1000 nm以下，更佳為700 nm以下。
第2金屬層 作為第2金屬層的銅系是為了使與所述銅線容易地連接而形成。藉由設置該第2金屬層，而使銅線與同材質的材料連接，因而連接可靠性優異。另外，亦可藉由將硬度堅固、厚度厚的銅系用於銅線的對象材料，來防止接合時對元件的機械損傷。就容易進行厚膜化的觀點而言，作為第2金屬層的銅系較佳為藉由壓延或鍍敷而形成的銅箔或銅合金箔。更佳為對應於轉印法的、預先施加了電極圖案的帶有圖案的壓延箔或鍍敷箔。作為銅系，除了銅以外，可使用通常以銅合金箔的形式而流通的銅-0.15原子%錫(Sn)、銅-0.3原子%鉻-0.25原子%錫-0.2原子%鋅(Zn)、銅-0.03原子%鋯等銅合金。
就可容易地與所述銅線連接而確保接合強度的觀點而言，第2金屬層的厚度較佳為設為3 μm以上，更佳為5 μm以上。另一方面，若第2金屬層過厚，則亦難以加工成電極圖案，因而第2金屬層的厚度較佳為設為35 μm以下，更佳為15 μm以下。
本發明的電極結構是對所述銅系接合線電極而成者。所述接合所使用的線電極只要使用先前以來一直使用的銅或銅合金即可。
根據本發明的電極結構，在供於銅線接合時，於最表面形成有硬質的所述銅系，並且自半導體基板側起，電極層、障壁層、第1金屬層、及第2金屬層依序形成積層結構，因而於銅線接合時，即便銅線被按入元件側，所述積層結構亦可發揮緩衝的作用，抑制因斷線而引起的元件破損，從而提高接合的可靠性。
以下，以圖2為例對本發明的電極結構的製造步驟進行說明。
半導體基板10只要是可使用銅線的功率半導體中通常使用的基板即可。例如，除了下述實施例中所用的矽基板以外，可列舉碳化矽基板、氮化鎵基板、金剛石基板等。
電極層9可藉由濺鍍法或離子鍍法、電子束蒸鍍法、真空蒸鍍法等來獲得，但理想的是藉由濺鍍法使用濺鍍靶材來形成。以下，有時將所述濺鍍靶材簡稱為「靶材」。
繼而，實施蝕刻而形成電極層9。該蝕刻可藉由通常的方法來進行，例如於電極層9應用鋁或鋁-矽的情形時，可列舉使用磷酸硝酸乙酸的蝕刻。
關於障壁層11的形成方法，由於理想的是相較於後述作為第1金屬層的銀合金或作為第2金屬層的銅系而言比較薄，因而較佳為藉由例如直流磁控濺鍍（direct current magnetron sputter，DC磁控濺鍍）法等濺鍍法、蒸鍍法來形成。鉬氮化物可藉由反應性濺鍍來形成。
於形成鉬或鉬合金作為障壁層11的情形時，只要使用鉬或與所述鉬合金成分組成相同的鉬合金靶材作為靶材來進行濺鍍即可。另外，作為障壁層11，於形成氧化銦鋅或氧化銦錫(indium tin oxide，ITO)、氧化銦鎵、掺鎢氧化銦的情形時，只要使用各自相同組成的IZO靶材、ITO靶材、IGO靶材、IWO靶材來進行濺鍍即可。
所述鉬或鉬-鈮合金具有晶粒界。該些如所述般，與經非晶化的鉬氮化物等相比而言容易產生擴散。然而，若將該些的厚度增厚為500 nm、且對形成條件進行控制等而減小粒界密度，即增大結晶粒徑，則可抑制擴散。另一方面，鉬氮化物或IZO、ITO為非晶，不存在粒界，因而難以產生銀原子的擴散。
所述金屬或合金、IZO等氧化物的濺鍍法中的形成條件並無特別限定，例如較佳為採用如下般的條件。 ･基板溫度：室溫～150℃ ･環境氣體：氬(Ar)等惰性氣體 ･形成時的氣體壓力，例如氬氣體壓力：1.0 mTorr～5.0 mTorr ･濺鍍功率：100 W～2000 W ･到達真空度：1×10-5 Torr以下
鉬氮化物可藉由反應性濺鍍來形成。詳細而言，例如可使用以流量比例如17%～44%含有氮氣的氬+氮氣體作為濺鍍氣體，並以如下般的條件來形成。 ･基板溫度：室溫～150℃ ･形成時的總氣體壓力：1.0 mTorr～5.0 mTorr ･濺鍍功率：100 W～2000 W ･到達真空度：1×10-5 Torr以下
例如於形成約500 nm的厚度的鉬作為所述障壁層11的情形時，若以通常的氣體壓力條件、例如2 mTorr來形成，則應力變大，而容易產生剝離。為了防止該情況，推薦所述厚度的障壁層的形成採用應力降低的比較高的氣體壓力。
其次，形成作為第1金屬層12的銀合金。作為銀合金的形成方法，可列舉：DC磁控濺鍍法等濺鍍法、蒸鍍法、電解電鍍法、網版印刷法、噴墨法等。作為藉由所述濺鍍法的形成條件，可列舉：使用與所述銀合金成分組成相同的Ag合金靶材，並採用例如以下的條件。 ･基板溫度：室溫～150℃ ･環境氣體：氬等惰性氣體 ･形成時的氣體壓力，例如氬氣體壓力：1 mTorr～5 mTorr ･濺鍍功率：100 W～2000 W ･到達真空度：1×10-5 Torr以下
繼而，對障壁層11與第1金屬層12的積層塗佈光阻劑並藉由微影術（lithography）形成抗蝕劑圖案。根據本發明所推薦的障壁層與規定的銀合金的積層結構，可使用磷酸硝酸乙酸對該些的積層一併進行濕式蝕刻。對於所述光阻劑，例如可列舉在液溫40℃下使用長瀨化成（Nagase ChemteX）製造的商品名：AC-101作為磷酸硝酸乙酸。
其次，使用東京應化工業製造的商品名：TOK104作為剝離液，將抗蝕劑剝離。之後，進行圖2中未圖示的晶圓背面的集電極層的離子注入，並且藉由濺鍍法形成鋁作為集電極，繼而例如於真空中在400℃下進行活性化熱處理。根據本發明，該熱處理中，銀合金的遷移得到抑制，因而於所述熱處理後銀合金的表面亦能保持平滑。
繼而，形成作為第2金屬層13的銅系。對於銅系的形成，除了壓延、鍍敷、濺鍍、蒸鍍法以外，可列舉網版印刷或噴墨法。該些中，較佳的是藉由壓延或鍍敷來形成銅箔或銅合金箔。作為所述鍍敷法，通常而言可列舉電解電鍍法，但亦可進行無電解電鍍法。該無電解電鍍法中，可列舉基於自觸媒反應的銅皮膜形成；或於以成為觸媒的鈀或銅為基底的基礎上，選擇性地將鍍敷浴中的銅離子還原的銅皮膜形成。該無電解電鍍法中，膜厚容易變薄，因而亦可進一步進行電解電鍍而將膜厚增厚。另外，於應用所述壓延法或鍍敷法的情形時，例如可應用如下的「銅箔圖案轉印法」，即：對預先施加了電極圖案的壓延銅箔或電解銅箔一邊進行加熱一邊進行壓接而轉印至Ag合金上。
於藉由所述濺鍍法或蒸鍍法來形成銅系的情形時，在銅系形成後必須進行使用微影術的圖案加工。濺鍍法或蒸鍍法的優點是能夠以奈米（nm）級別控制厚度，且均勻性優異。但是，於濺鍍法或蒸鍍法的情形時，就為了抑制銅線的損傷而必須將銅系厚膜化的觀點而言，形成的效率較其他方法差。
另外，關於所述鍍敷法，使用鹼金屬作為添加物，於該些在元件中擴散而產生晶圓污染的情形時，元件特性劣化，故必須注意。另外，於鍍敷法中，作為缺點，存在鍍敷浴或廢液的管理等負擔。
於所述作為第2金屬層的銅系上，使用銅線作為線電極14進行接合。詳細而言，若使銅系與銅線壓接而施加超音波振動，則銅系與銅線的表面的氧化層破裂而獲得本質性面，可藉由銅元素彼此的金屬間鍵結而容易地進行接合。為了獲得銅系與銅線之間的接合強度，所述接合通常在惰性氣體中進行。若為在惰性氣體中，則可防止銅表面的氧化層的形成，並能夠藉由如下方式接合：利用超音波振動使本質性面露出而進行壓接。另外，亦有於接合中的環境中添加氫等而於還原性環境下進行的情形。 [實施例]
以下，列舉實施例來對本發明更具體地進行說明，但本發明原本便不受下述實施例限制，當然亦能夠在可適合前･後述的主旨的範圍內適當地加以變更來實施，該些的任一者均包含於本發明的技術範圍內。
實施例1 為了對第1金屬層所使用的Ag合金的表面粗糙度進行評價，準備於Si基板上形成有作為障壁層的厚度為500 nm的Mo與厚度為1000 nm的表1所示的各種Ag合金的試料。另外，亦準備代替所述Ag合金而形成有Ag的試料。表1中「at%」為「原子%」。所述Mo是於濺鍍氣體：氬、氣體壓力：10 mTorr、濺鍍功率：DC260W的條件下形成。另外，所述Ag或Ag合金是藉由DC磁控濺鍍法，於基板溫度：室溫～150℃、環境氣體：Ar等惰性氣體、Ar氣體壓力：2 mTorr、濺鍍功率：DC260W的條件下形成。
本實施例中，作為對接合良率造成影響的表面粗糙度的指標，對與該表面粗糙度相關的反射率進行測定。
所述Ag系的反射率如下般進行測定。即，使用所述試料，於真空中以熱處理溫度300℃或400℃進行1小時熱處理後，以日本工業標準（Japanese Industrial Standard，JIS）R 3106為基準，藉由D65光源下的波長380 nm～780 nm的光，使用分光光度計（日本分光股份有限公司製造：可見･紫外分光光度計「V-570」）對可見光反射率進行測定。具體而言，求出所述製作的試料的反射光強度（測定值）相對於標準鏡的反射光強度的比例、即[試料的反射光強度/標準鏡的反射光強度]×100%作為「反射率」。而且，本實施例中，以下述標準對λ=400 nm下的反射率進行評價。而且，於反射率為70%以上的A及B的情形時，表面粗糙度小，視為與Cu系的接合強度得以確保，而評價為合格；於反射率低於70%的C的情形時，表面粗糙度大，視為與Cu系的接合強度不足，而評價為不合格。將其結果示於表1。反射率的評價標準 A：反射率為80%以上 B：反射率為70%以上且未滿80% C：反射率未滿70%
[表1]
由該表1得知以下情況。作為比較例，使用Ag與Mo的積層結構的No.1中，因熱而Ag的表面容易凝聚，於300℃的熱處理溫度下反射率下降，於400℃的熱處理溫度下表面明顯粗糙，反射率急劇下降。另外，為Ag合金但Nd的含量不足的No.2或Bi的含量不足的No.8的反射率亦下降。另外，不含Nd或Bi，而僅含Cu作為合金元素的No.5～No.7的反射率亦下降。相對於此，如No.3、No.4、No.9～No.12般，於形成含有規定量的Nd、Bi的至少一種的Ag合金的情形下，任一者均可於300℃的熱處理下確保80%以上的反射率，進而於進行了400℃的熱處理後亦可確保70%以上的反射率，表面的粗糙得到抑制。
關於表1的No.1的Ag、No.11的Ag-0.7 at%Nd-0.9 at%Cu、No.12的Ag-0.2 at%Nd-0.35 at%Bi，於熱處理條件進而為「不進行熱處理」「熱處理溫度200℃」及「熱處理溫度500℃」的情形時，亦對反射率進行測定。將該些熱處理條件與反射率的關係示於圖3。
由該圖3得知以下情況。即，相較於合金而言Ag更容易於熱處理後凝聚，若熱處理溫度超過300℃，則反射率急劇下降。相對於此，本發明所規定的為Ag合金的Ag-0.7 at%Nd-0.9 at%Cu與Ag-0.2 at%Nd-0.35 at%Bi於真空中400℃下的熱處理後反射率的下降亦小，另外，於500℃下的熱處理後反射率的下降亦小而保持鏡面。該些中，特別是Ag-0.7 at%Nd-0.9 at%Cu，熱處理溫度300℃或400℃下的反射率下降小，可謂耐凝聚性更高。
由所述表1及圖3的結果得知：若形成規定的Ag合金，則可確保該Ag合金與直接接觸的Cu系的高接合強度，結果可提高電極結構的可靠性。另外，亦可期待確保Cu系表面的平坦性而提高該Cu系與Cu線接合的接合強度。
實施例2 於Si基板上，形成膜厚為500 nm的表2所示的障壁層與膜厚為1000 nm且與表1的No.11、No.12成分組成相同的、相當於第1金屬層的Ag合金，獲得評價用樣品。作為表2中的障壁層，Mo以與實施例1相同的方式形成，Mo氮化物、Mo-Nb合金、IZO、ITO、Ti於下述條件下形成。
Mo氮化物的形成中，使用Mo靶材，濺鍍氣體使用氬與氮的混合氣體。此時，氮氣相對於氬+氮的總氣體流量的流量比設為30%。以下示出Mo氮化物的濺鍍條件。 Mo氮化物的濺鍍條件 ･濺鍍氣體：氬+氮（氮氣流量比30%） ･氣體壓力：2 mTorr ･功率：RF500 W
Mo-Nb合金的形成中，將含有8 at%的Nb的Mo-Nb合金用於靶材。以下示出Mo-Nb合金的濺鍍條件。 Mo-Nb合金的濺鍍條件 ･濺鍍氣體：氬 ･氣體壓力：2 mTorr ･功率：DC260 W
IZO為以In-Zn-O表示、含有30質量%的氧化鋅(ZnO)的氧化物。另外，ITO為以In-Sn-O表示、含有30質量%的氧化錫(SnO)的氧化物。以下示出IZO與ITO的濺鍍條件。 IZO與ITO的濺鍍條件 ･濺鍍氣體：氬、氧的混合氣體 ･氣體壓力：2 mTorr ･功率：DC260 W
另外，表2的作為障壁層的Ti是於下述條件下使用Ti濺鍍靶材進行濺鍍而得。 Ti的濺鍍條件 ･濺鍍氣體：氬 ･氣體壓力：2 mTorr ･功率：DC260 W
於形成所述各障壁層後，假定Al-Si電極的圖案寬，形成設計上的線寬1000 μm見方的接合墊的圖案，獲得評價用樣品。然後，使用磷酸硝酸乙酸對該評價用樣品進行濕式蝕刻。詳細而言，使用為長瀨化成製造的商品名：AC-101且液溫為40℃的磷酸硝酸乙酸系蝕刻液進行蝕刻。而且，將未產生蝕刻殘留，且蝕刻後的線寬超過所述線寬的80%的情形，評價為一併蝕刻OK。另一方面，將蝕刻後的線寬為所述線寬的80%以下的情形，評價為一併蝕刻NG。另外，關於產生障壁層或Ag合金的蝕刻殘留的情形；或極度的底切（undercut），具體而言，障壁層的蝕刻快而上層的Ag合金以檐狀殘留的情形；產生剝離的情形，均評價為一併蝕刻NG。將該些結果示於表2。
根據表2得知以下情況。由表2得知：Mo氮化物、Mo-Nb合金、IZO能夠與Ag同時藉由磷酸硝酸乙酸一併蝕刻，但ITO與Ti無法一併蝕刻。
雖已對本發明詳細地或參照特定的實施態樣進行了說明，但顯然對於本領域技術人員而言，可不脫離本發明的精神與範圍地加以各種變更或修正。
本申請案是基於2014年12月11日提出申請的日本專利申請案(日本專利特願2014-250684)而成者，其內容作為參照而併入至本申請案中。
[產業上之可利用性]
本發明的電極結構於經過負荷與振動大的Cu線接合後，電極與Cu線的接合強度亦高，可提高連接可靠性，尤其於半導體、特別是功率半導體的電極結構中有用。
1‧‧‧集電極
2‧‧‧集電極層
3‧‧‧基底層
4‧‧‧主體區域
5‧‧‧射極層
6‧‧‧閘極絕緣膜
7‧‧‧閘電極
8‧‧‧層間絕緣膜
9‧‧‧電極層
10‧‧‧半導體基板
11‧‧‧障壁層
12‧‧‧第1金屬層
13‧‧‧第2金屬層
14‧‧‧線電極
圖1是表示通常的IGBT的構成的概略剖面圖。 圖2是表示本發明的電極結構的概略剖面圖。 圖3是表示熱處理溫度與銀系的反射率的關係的圖。
9‧‧‧電極層
10‧‧‧半導體基板
11‧‧‧障壁層
12‧‧‧第1金屬層
13‧‧‧第2金屬層
14‧‧‧線電極

Claims (6)

  1. 一種電極結構，其設置於半導體基板上，所述電極結構的特徵在於包括： 電極層； 障壁層，設置於所述電極層上； 第1金屬層，設置於所述障壁層上； 第2金屬層，設置於所述第1金屬層上；以及 線電極，接合於所述第2金屬層，且 所述第1金屬層為含有釹：0.10原子%以上且2.0原子%以下及鉍：0.08原子%以上且2.0原子%以下中的至少一種作為合金元素的銀合金， 所述第2金屬層為銅或銅合金， 所述線電極為銅或銅合金。
  2. 如申請專利範圍第1項所述的電極結構，其中所述第1金屬層為進而含有超過0原子%且2.0原子%以下的銅作為合金元素的銀合金。
  3. 如申請專利範圍第1項所述的電極結構，其中所述第2金屬層為藉由壓延或鍍敷而形成的銅箔或銅合金箔。
  4. 如申請專利範圍第1項所述的電極結構，其中所述障壁層為選自由鉬、鉬合金、鉬氮化物、及氧化銦鋅所組成的組群中的任一種。
  5. 如申請專利範圍第1項所述的電極結構，其中所述電極層為鈦、鉬、鎳、鋁、金、或該些的合金的任一種。
  6. 一種半導體裝置，其特徵在於包括如申請專利範圍第1項所述的電極結構。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108093655B (zh) * 2016-09-21 2022-03-29 新电元工业株式会社 半导体装置
KR102011974B1 (ko) * 2017-12-21 2019-10-21 울산과학기술원 수증기 발생 장치, 및 이를 포함하는 정수 장치
JP7195086B2 (ja) * 2018-08-29 2022-12-23 新電元工業株式会社 炭化ケイ素半導体装置及び炭化ケイ素半導体装置の製造方法
WO2021240748A1 (ja) 2020-05-28 2021-12-02 三菱電機株式会社 半導体装置およびその製造方法ならびに電力変換装置
DE112021003392B4 (de) 2020-07-27 2024-03-28 Rohm Co., Ltd. Halbleiterbauelement
CN116134593A (zh) * 2020-08-03 2023-05-16 三菱电机株式会社 半导体装置、半导体装置的制造方法以及电力变换装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63148649A (ja) * 1986-12-12 1988-06-21 Mitsubishi Electric Corp 半導体装置の電極構造
TW201038124A (en) * 2008-11-10 2010-10-16 Kobe Steel Ltd Reflective anode and wiring film for organic el display device
JP2014082367A (ja) * 2012-10-17 2014-05-08 Nippon Micrometal Corp パワー半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010225586A (ja) * 2008-11-10 2010-10-07 Kobe Steel Ltd 有機ｅｌディスプレイ用の反射アノード電極および配線膜
JP2013125922A (ja) * 2011-12-16 2013-06-24 Hitachi Automotive Systems Ltd 半導体装置または回路基板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63148649A (ja) * 1986-12-12 1988-06-21 Mitsubishi Electric Corp 半導体装置の電極構造
TW201038124A (en) * 2008-11-10 2010-10-16 Kobe Steel Ltd Reflective anode and wiring film for organic el display device
JP2014082367A (ja) * 2012-10-17 2014-05-08 Nippon Micrometal Corp パワー半導体装置

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