JPH03109725A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03109725A JPH03109725A JP24638789A JP24638789A JPH03109725A JP H03109725 A JPH03109725 A JP H03109725A JP 24638789 A JP24638789 A JP 24638789A JP 24638789 A JP24638789 A JP 24638789A JP H03109725 A JPH03109725 A JP H03109725A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法に関し、
ある物体の所望の領域に選択的に金属膜を形成する方法
、特に、相互に分離はされているが、極めて近接して複
数の金属膜を形成する工程を有する半導体装置の製造方
法を提供することを目的とし、 上記の目的は、第１の物質よりなる物体の表面上の一部
領域に酸化薄膜を形成し、この一部領域に酸化薄膜が形
成されている前記の第１の物質よりなる物体に酸性ハロ
ゲン化パラジウム液を接触させた後、水洗し、前記の酸
化薄膜の存在しない領域のみにパラジウム膜を形成し、
この一部領域にパラジウム膜を有する前記の第１の物質
よりなる物体に無電界金属メッキを施して、前記のパラ
ジウム膜上のみにこの金属の膜を選択的に形成する工程
を有する半導体装置の製造方法をもって構成される。
、特に、相互に分離はされているが、極めて近接して複
数の金属膜を形成する工程を有する半導体装置の製造方
法を提供することを目的とし、 上記の目的は、第１の物質よりなる物体の表面上の一部
領域に酸化薄膜を形成し、この一部領域に酸化薄膜が形
成されている前記の第１の物質よりなる物体に酸性ハロ
ゲン化パラジウム液を接触させた後、水洗し、前記の酸
化薄膜の存在しない領域のみにパラジウム膜を形成し、
この一部領域にパラジウム膜を有する前記の第１の物質
よりなる物体に無電界金属メッキを施して、前記のパラ
ジウム膜上のみにこの金属の膜を選択的に形成する工程
を有する半導体装置の製造方法をもって構成される。
本発明は、半導体装置の製造方法に関する。特に、相互
に分離されているが、極めて近接して複数の金属膜を形
成する工程を有する半導体装置の製造方法に関する。
に分離されているが、極めて近接して複数の金属膜を形
成する工程を有する半導体装置の製造方法に関する。
相互に分離はされているが、極めて近接して複数の金属
膜を形成する必要がある場合がある０例えば電界効果ト
ランジスタ（以下、ＦＥＴと云う。）のゲート電極とソ
ース・ドレイン電極等である。
膜を形成する必要がある場合がある０例えば電界効果ト
ランジスタ（以下、ＦＥＴと云う。）のゲート電極とソ
ース・ドレイン電極等である。
ＦＥＴの特性を向上するためには、寄生領域の抵抗を低
減することが必要である０例えば、高速性能を示す性能
指数の一つである相互コンダクタンスｇ、は、ソースと
ゲートとの間の寄生抵抗をＲ１とすると、次の式をもっ
て表される。
減することが必要である０例えば、高速性能を示す性能
指数の一つである相互コンダクタンスｇ、は、ソースと
ゲートとの間の寄生抵抗をＲ１とすると、次の式をもっ
て表される。
ｇ＋ｍ１
８“−１＋ Ｒ＠ ｇａ を
ニーで、ｇａ直はトランジスタ本来の相互コンダクタン
スである。
スである。
寄生抵抗Ｒ１が大きい場合には、トランジスタの相互コ
ンダクタンスｇ、は、トランジスタの本来の相互コンダ
クタンスｇｅｔよりも、むしろ寄生抵抗Ｒ１によって決
まってしまうので、寄生抵抗Ｒ１を低減することがトラ
ンジスタの高速性能を向上する上において必須な条件で
ある。この条件はＳ １−ＭＯＳＦＥＴ、ＪＦＥＴＳＧ
ａＡｓ−ＭＥＳＦＥＴ、ＨＥＭＴ、、ＩｎＰ−ＭＩＳＦ
ＥＴ等はとんどすべてのＦＥＴに対して共通している。
ンダクタンスｇ、は、トランジスタの本来の相互コンダ
クタンスｇｅｔよりも、むしろ寄生抵抗Ｒ１によって決
まってしまうので、寄生抵抗Ｒ１を低減することがトラ
ンジスタの高速性能を向上する上において必須な条件で
ある。この条件はＳ １−ＭＯＳＦＥＴ、ＪＦＥＴＳＧ
ａＡｓ−ＭＥＳＦＥＴ、ＨＥＭＴ、、ＩｎＰ−ＭＩＳＦ
ＥＴ等はとんどすべてのＦＥＴに対して共通している。
−例として、ｎ型ＧａＡｓＭＥＳＦＥＴの場合における
従来の寄生抵抗低減方法について以下に説明する。
従来の寄生抵抗低減方法について以下に説明する。
第１１図に初期のｎ型Ｃ，ａＡｓＭＥＳＦＥＴの断面を
示す０図において、１は半絶縁性ＧａＡｓ基板であり、
２はｎ型ＧａＡｓ層であり、３はゲート電極であり、８
はソース電極であり、９はドレイン電極であり、ソース
とゲートとの間に大きな寄生抵抗Ｒ１が存在する。この
寄生抵抗Ｒ１を低減する方法として以下に述べる２つの
方法が知られている。
示す０図において、１は半絶縁性ＧａＡｓ基板であり、
２はｎ型ＧａＡｓ層であり、３はゲート電極であり、８
はソース電極であり、９はドレイン電極であり、ソース
とゲートとの間に大きな寄生抵抗Ｒ１が存在する。この
寄生抵抗Ｒ１を低減する方法として以下に述べる２つの
方法が知られている。
第１の方法は、第１２図に示すように、半絶縁性ＧａＡ
ｓ基板１上にｎ型ＧａＡｓ層２とｎ３型ＣａＡｓ層１１
とを順次形成し、ｎ′″型ＧａＡｓ層１１をパターニン
グしてゲート電極形成領域に開口を形成し、この開口内
にゲート電極３を形成し、さらにｎ４型ＧａＡｓ層１１
上にソース電極８とドレイン電極９とを形成する。
ｓ基板１上にｎ型ＧａＡｓ層２とｎ３型ＣａＡｓ層１１
とを順次形成し、ｎ′″型ＧａＡｓ層１１をパターニン
グしてゲート電極形成領域に開口を形成し、この開口内
にゲート電極３を形成し、さらにｎ４型ＧａＡｓ層１１
上にソース電極８とドレイン電極９とを形成する。
第２の方法は、第１３図に示すように、半絶縁性ＧａＡ
ｓ基板１上にｎ型ＧａＡｓ層２を形成し、その上にゲー
ト電極３を形成した後、ゲート電極３をマスクとしてｎ
型不純物をイオン注入してｎ゛型ＧａＡｓ層１２を形成
し、ｎ０型ＧａＡｓ層１２上にソース電極８とドレイン
電極９とを形成する。
ｓ基板１上にｎ型ＧａＡｓ層２を形成し、その上にゲー
ト電極３を形成した後、ゲート電極３をマスクとしてｎ
型不純物をイオン注入してｎ゛型ＧａＡｓ層１２を形成
し、ｎ０型ＧａＡｓ層１２上にソース電極８とドレイン
電極９とを形成する。
ソース電極８とドレイン電極９とから、それぞれゲート
電極３に向かって伸延するｎ０型ＧａＡｓ層１１または
１２が形成されているので、寄生抵抗Ｒ，はかなり低減
された。しかし、ｎ４型ＧａＡｓ層１１または１２はｎ
９型（不純物濃度１０”Ｃ１１−’程度）であるとはい
え、半導体であるため金属に比べて抵抗が大きく、寄生
抵抗Ｒ６は十分に低くなったとはいえない、もし、ｎ０
型ＧａＡｓ１ｌｌまたは１２に代えて、金属層をゲート
電極３に極めて近接して形成することができれば、寄生
抵抗Ｒ１を大幅に低減することができる。
電極３に向かって伸延するｎ０型ＧａＡｓ層１１または
１２が形成されているので、寄生抵抗Ｒ，はかなり低減
された。しかし、ｎ４型ＧａＡｓ層１１または１２はｎ
９型（不純物濃度１０”Ｃ１１−’程度）であるとはい
え、半導体であるため金属に比べて抵抗が大きく、寄生
抵抗Ｒ６は十分に低くなったとはいえない、もし、ｎ０
型ＧａＡｓ１ｌｌまたは１２に代えて、金属層をゲート
電極３に極めて近接して形成することができれば、寄生
抵抗Ｒ１を大幅に低減することができる。
本発明の目的は、ある物体の所望の領域に選択的に金属
膜を形成する方法、特に、相互に分離はされているが、
極めて近接して複数の金属膜を形成する工程を有する半
導体装置の製造方法を提供することにある。
膜を形成する方法、特に、相互に分離はされているが、
極めて近接して複数の金属膜を形成する工程を有する半
導体装置の製造方法を提供することにある。
上記の目的は、第１の物質よりなる物体（１３）の表面
上の一部頭域に酸化薄膜（４）を形成し、この一部領域
に酸化薄膜（４）が形成されている前記の第１の物質よ
りなる物体（１３）に酸性ハロゲン化パラジウム液を接
触させた後、水洗し、前記の酸化薄膜（４）の存在しな
い領域のみにパラジウムｗｊ４（７）を形成し、この一
部領域にパラジウム膜（７）を有する前記の第１の物質
よりなる物体（１３）に無電界金属メッキを施して、前
記のパラジウム膜（７）上のみに金属の膜を選択的に形
成する工程を有する半導体装置の製造方法によって達成
される。
上の一部頭域に酸化薄膜（４）を形成し、この一部領域
に酸化薄膜（４）が形成されている前記の第１の物質よ
りなる物体（１３）に酸性ハロゲン化パラジウム液を接
触させた後、水洗し、前記の酸化薄膜（４）の存在しな
い領域のみにパラジウムｗｊ４（７）を形成し、この一
部領域にパラジウム膜（７）を有する前記の第１の物質
よりなる物体（１３）に無電界金属メッキを施して、前
記のパラジウム膜（７）上のみに金属の膜を選択的に形
成する工程を有する半導体装置の製造方法によって達成
される。
本発明は、（イ）自然酸化膜等の酸化膜、歯化膜等の上
に酸性ハロゲン化パラジウム液を塗布して形成されたパ
ラジウム膜は、水洗によって容易に除去されるという性
質と、（ロ）パラジウム膜の上には無電界メッキによっ
て金属膜が容易に形成されるという性質とを組み合わせ
て利用したものであり、例えば、第１図に示すように、
（ａ）ある物体１３上にレジスト膜１４を形成し、これ
をパターニングして開口１５を形成し、この間口１５に
露出したある物体１３の表面に酸化膜４を形成し、（ｂ
）レジスト層Ｉ４を除去し、（ｃ）酸性塩化パラジウム
液を塗布してパラジウム膜７を形成し、（ｄ）水洗して
酸化膜４上からパラジウム膜７を除去し、（ｅ）無電界
メッキをなせば、パラジウム膜７の形成された領域のみ
に金属膜１６を形成することかできる。
に酸性ハロゲン化パラジウム液を塗布して形成されたパ
ラジウム膜は、水洗によって容易に除去されるという性
質と、（ロ）パラジウム膜の上には無電界メッキによっ
て金属膜が容易に形成されるという性質とを組み合わせ
て利用したものであり、例えば、第１図に示すように、
（ａ）ある物体１３上にレジスト膜１４を形成し、これ
をパターニングして開口１５を形成し、この間口１５に
露出したある物体１３の表面に酸化膜４を形成し、（ｂ
）レジスト層Ｉ４を除去し、（ｃ）酸性塩化パラジウム
液を塗布してパラジウム膜７を形成し、（ｄ）水洗して
酸化膜４上からパラジウム膜７を除去し、（ｅ）無電界
メッキをなせば、パラジウム膜７の形成された領域のみ
に金属膜１６を形成することかできる。
以下、図面を参照しつ一１本発明の一実施例に係る半導
体装置の製造方法について、ｎ型のＧａＡｓＭＥＳＦＥ
Ｔの製造方法を例として説明する。
体装置の製造方法について、ｎ型のＧａＡｓＭＥＳＦＥ
Ｔの製造方法を例として説明する。
第２図、第３図参照
第３図は第２図のＡ−Ａ断面図である。
半絶縁性ＧａＡｓ基板１上に分子線エピタキシャル成長
法を使用してｎ型ＧａＡｓ層２を形成する。ｎ型の不純
物としてはシリコン等が好適である０次いで、アルミニ
ウム等の金属を蒸着し、これをパターニングしてゲート
電極３を形成する。
法を使用してｎ型ＧａＡｓ層２を形成する。ｎ型の不純
物としてはシリコン等が好適である０次いで、アルミニ
ウム等の金属を蒸着し、これをパターニングしてゲート
電極３を形成する。
ゲート電極３の表面には自然酸化膜４が１０〜１００人
厚に形成される。
厚に形成される。
第４図、第５図参照
第５図は、第４図のＢ−Ｂ断面図である。
全面に酸化窒化シリコン（ＳｉＯＮ）を蒸着して酸化窒
化シリコンＮ５を形成し、これをパターニングしてソー
スとドレインとチャンネルの形成領域から除去して開口
６を形成する。
化シリコンＮ５を形成し、これをパターニングしてソー
スとドレインとチャンネルの形成領域から除去して開口
６を形成する。
第６図、第７図参照
第７図は第６図のＣ−Ｃ断面図である。
１１の水に０．１ｇの塩化パラジウム（ＰｄＣＺ、）と
０．１１の３７％濃度の塩酸（ＨＣｊりとを混合した酸
性パラジウム液を塗布し、水洗する。この結果、酸化窒
化シリコン層５上と、自然酸化膜４がその上に形成され
ているゲート電極３上とからは、パラジウム膜は除去さ
れ、ソース電極とドレイン電極との形成領域のみにパラ
ジウム膜７が形成される。
０．１１の３７％濃度の塩酸（ＨＣｊりとを混合した酸
性パラジウム液を塗布し、水洗する。この結果、酸化窒
化シリコン層５上と、自然酸化膜４がその上に形成され
ているゲート電極３上とからは、パラジウム膜は除去さ
れ、ソース電極とドレイン電極との形成領域のみにパラ
ジウム膜７が形成される。
第８図、第９図参照
第９図は、第８図のＤ−Ｄ断面図である。
無電界メッキ法を使用してメッキをなし、パラジウム膜
７の形成されている領域のみにニッケル合金等の金属膜
を選択的に形成し、ソース電極８とドレイン電極９とを
形成する０次いで、ゲート電極３の接続電極部上から酸
化窒化シリコンＮ５をパターニングしてゲート電極用コ
ンタクト窓１０を形成する。この結果、ゲート電極３と
ソース電極８およびドレイン電極９との間隙は、自然酸
化膜４の厚さ、すなわち１０〜１００人という極めて小
さな値となる。
７の形成されている領域のみにニッケル合金等の金属膜
を選択的に形成し、ソース電極８とドレイン電極９とを
形成する０次いで、ゲート電極３の接続電極部上から酸
化窒化シリコンＮ５をパターニングしてゲート電極用コ
ンタクト窓１０を形成する。この結果、ゲート電極３と
ソース電極８およびドレイン電極９との間隙は、自然酸
化膜４の厚さ、すなわち１０〜１００人という極めて小
さな値となる。
本発明の技術思想は、実施例に示すＧａＡｓＭＥＳＦＥ
”ｌ”等の半導体装置の製造方法のみならず、極めて広
汎な用途がある０例えば、第１０図に示すように、複数
の金属膜を相互に極めて近接して形成することも容易に
可能である。
”ｌ”等の半導体装置の製造方法のみならず、極めて広
汎な用途がある０例えば、第１０図に示すように、複数
の金属膜を相互に極めて近接して形成することも容易に
可能である。
以上説明せるとおり、本発明に係る半導体装置の製造方
法においては、自然酸化膜等の酸化膜、窒化膜等の上に
酸性ハロゲン化パラジウム液を塗布して形成されたパラ
ジウム膜は水洗によって容易に除去されるという性質と
、パラジウム膜の上には無電界メッキによって金属膜が
容易に形成されるという性質とを組み合わせて利用する
ことによって、自然酸化膜の厚さに相当する極めて小さ
い間隙を隔て〜、ソース電極とゲート電極とドレイン電
極とを形成することができる。よって、本発明に係る半
導体装置の製造方法を実施して製造したＦＥＴの寄生抵
抗は小さくなり、高速性能が向上する。
法においては、自然酸化膜等の酸化膜、窒化膜等の上に
酸性ハロゲン化パラジウム液を塗布して形成されたパラ
ジウム膜は水洗によって容易に除去されるという性質と
、パラジウム膜の上には無電界メッキによって金属膜が
容易に形成されるという性質とを組み合わせて利用する
ことによって、自然酸化膜の厚さに相当する極めて小さ
い間隙を隔て〜、ソース電極とゲート電極とドレイン電
極とを形成することができる。よって、本発明に係る半
導体装置の製造方法を実施して製造したＦＥＴの寄生抵
抗は小さくなり、高速性能が向上する。
第１図は、本発明に係る半導体装置の製造方法の原理説
明図である。 第２図〜第９図は、本発明の一実施例に係るｎ型ＣａＡ
ｓＭＥＳＦＥＴの製造方法を説明する工程図である。 第１０図は、本発明の技術思想を使用して形成された近
接して形成された複数の金属膜を示す。 第１１図〜第′１３図は、従来技術に係るｎ型ＧａＡｓ
ＭＥＳＦＥＴの断面図である。 １・・・半絶縁性ＧａＡｓ基板、 ２・・・ｎ型Ｇ ａ Ａ Ｓ Ｉｉｉ％３・・・ゲート
電極、 ４・・・自然酸化膜、 ５・・・酸化窒化シリコン層、 ６・・・開口、 ７・・・パラジウム膜、 ８・・・ソース電極、 ９・・・ドレイン電極、 １０・・・ゲート電極コンタクト窓、 １１、Ｉｓ”・−ｎ”型ＧａＡｓ層、 １３・・・第１の物質よりなる物体、 １４・・・レジスト膜、 １５・・・開口、 １６・・・金属膜。
明図である。 第２図〜第９図は、本発明の一実施例に係るｎ型ＣａＡ
ｓＭＥＳＦＥＴの製造方法を説明する工程図である。 第１０図は、本発明の技術思想を使用して形成された近
接して形成された複数の金属膜を示す。 第１１図〜第′１３図は、従来技術に係るｎ型ＧａＡｓ
ＭＥＳＦＥＴの断面図である。 １・・・半絶縁性ＧａＡｓ基板、 ２・・・ｎ型Ｇ ａ Ａ Ｓ Ｉｉｉ％３・・・ゲート
電極、 ４・・・自然酸化膜、 ５・・・酸化窒化シリコン層、 ６・・・開口、 ７・・・パラジウム膜、 ８・・・ソース電極、 ９・・・ドレイン電極、 １０・・・ゲート電極コンタクト窓、 １１、Ｉｓ”・−ｎ”型ＧａＡｓ層、 １３・・・第１の物質よりなる物体、 １４・・・レジスト膜、 １５・・・開口、 １６・・・金属膜。
Claims (1)
- 【特許請求の範囲】 第１の物質よりなる物体（１３）の表面上の一部領域に
酸化薄膜（４）を形成し、 該一部領域に酸化薄膜（４）が形成されている前記第１
の物質よりなる物体（１３）に酸性ハロゲン化パラジウ
ム液を接触させた後、水洗し、前記酸化薄膜（４）の存
在しない領域のみにパラジウム膜（７）を形成し、 該一部領域にパラジウム膜（７）を有する前記第１の物
質よりなる物体（１３）に金属メッキを施して、前記パ
ラジウム膜（７）上のみに金属の膜を選択的に形成する 工程を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24638789A JPH03109725A (ja) | 1989-09-25 | 1989-09-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24638789A JPH03109725A (ja) | 1989-09-25 | 1989-09-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03109725A true JPH03109725A (ja) | 1991-05-09 |
Family
ID=17147776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24638789A Pending JPH03109725A (ja) | 1989-09-25 | 1989-09-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03109725A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183312A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 電界効果型トランジスタのゲート電極形成方法 |
| JP2011044546A (ja) * | 2009-08-20 | 2011-03-03 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
-
1989
- 1989-09-25 JP JP24638789A patent/JPH03109725A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183312A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 電界効果型トランジスタのゲート電極形成方法 |
| JP2011044546A (ja) * | 2009-08-20 | 2011-03-03 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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