JPS6037171A - 電界効果半導体装置の製造方法 - Google Patents
電界効果半導体装置の製造方法Info
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- JPS6037171A JPS6037171A JP14476883A JP14476883A JPS6037171A JP S6037171 A JPS6037171 A JP S6037171A JP 14476883 A JP14476883 A JP 14476883A JP 14476883 A JP14476883 A JP 14476883A JP S6037171 A JPS6037171 A JP S6037171A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電界効果半導体装置、特にゲートにショットキ
ー障壁を用いるショットキー障壁ゲート型電界効果半導
体装置０製造方法に関するものである。
ー障壁を用いるショットキー障壁ゲート型電界効果半導
体装置０製造方法に関するものである。
一般に、ショットキー障壁Ｆｊｌ電界効果トランジスタ
は、高速・高周波嗜低雑音動作を可能とする素子として
注目されている。
は、高速・高周波嗜低雑音動作を可能とする素子として
注目されている。
現在、普通に使用されているプレーナ帖ショットキー障
壁蟹電界効果トランジスタの構造は、第１図に示すよう
に、半絶縁性のＧａＡｓ基板１上にｎ型ＧａＡｓ薄膜層
２をエピタキノアル成長させ、該ｎ型Ｇ ａ Ａ ｓ薄
膜層２の上に、ショットキー障壁を形成するゲート電極
３と、該ゲート電極３の両側にソース４およびドレイン
５のオーミック電極を設けた構造が用いられている。
壁蟹電界効果トランジスタの構造は、第１図に示すよう
に、半絶縁性のＧａＡｓ基板１上にｎ型ＧａＡｓ薄膜層
２をエピタキノアル成長させ、該ｎ型Ｇ ａ Ａ ｓ薄
膜層２の上に、ショットキー障壁を形成するゲート電極
３と、該ゲート電極３の両側にソース４およびドレイン
５のオーミック電極を設けた構造が用いられている。
ショットキー障壁型電界効果トランジスタの緒特性の中
で、雑音特性を改善するためには、ゲート・ソース間の
容量Ｃｇｓ％ソースおよびゲートの直列抵抗Ｒｓ・几ｇ
の低減、および相互コンダクタンスｇｍ ｋ大きくする
ことが必要であり、このためゲート長Ｌｇを短くする（
Ｃｇｓｆｃ低減し％ｇｍ金増大させるンことが重要とな
る。
で、雑音特性を改善するためには、ゲート・ソース間の
容量Ｃｇｓ％ソースおよびゲートの直列抵抗Ｒｓ・几ｇ
の低減、および相互コンダクタンスｇｍ ｋ大きくする
ことが必要であり、このためゲート長Ｌｇを短くする（
Ｃｇｓｆｃ低減し％ｇｍ金増大させるンことが重要とな
る。
従来、この種のトランジスタのゲート電極形成方法には
、単層レジストにょろり７トオフ法が用いられてきた。
、単層レジストにょろり７トオフ法が用いられてきた。
しかしながら、この方法では０．３μｍ前後の極めて細
いゲートパターン形成が困難であるばかりでなく、ゲー
ト長Ｌｇ ｋ短くするためｌＣは、レジスト膜厚を薄く
して実用上の解像度を上げるため、ゲート電極膜厚全厚
くすることができなくなり、直列抵抗几ｇの増大金招く
という問題があり、現在に至るまでこの解決策は見い出
されていなかった。
いゲートパターン形成が困難であるばかりでなく、ゲー
ト長Ｌｇ ｋ短くするためｌＣは、レジスト膜厚を薄く
して実用上の解像度を上げるため、ゲート電極膜厚全厚
くすることができなくなり、直列抵抗几ｇの増大金招く
という問題があり、現在に至るまでこの解決策は見い出
されていなかった。
本発明は、以上の点にかんがみなされたもので、その目
的は雑音特性が改善された（雑音指数の低い）電界効果
半導体装置を製造する方法全提供することにある。
的は雑音特性が改善された（雑音指数の低い）電界効果
半導体装置を製造する方法全提供することにある。
本発明によると基板上に第１のレジスト層を形成する工
程と、該第１のレジスト層の表面を変質させて変成層を
形成する工程と、該変成層上に所定形状の第２のレジス
ト層を形成する工程と、該第２のレジスト層をマスクと
して前記変成層全選択的に除去する工程と、残った第１
のレジスト層と第２のレジスト層を所定形状に除去する
工程と、前記基板上に金属膜を被着する工程と、残った
レジスト層を除去する工程とを含むことを特徴とする電
界効果半導体装置の製造方法が得られる。
程と、該第１のレジスト層の表面を変質させて変成層を
形成する工程と、該変成層上に所定形状の第２のレジス
ト層を形成する工程と、該第２のレジスト層をマスクと
して前記変成層全選択的に除去する工程と、残った第１
のレジスト層と第２のレジスト層を所定形状に除去する
工程と、前記基板上に金属膜を被着する工程と、残った
レジスト層を除去する工程とを含むことを特徴とする電
界効果半導体装置の製造方法が得られる。
以下本発明の実施例について図面により詳細に説明する
。第２図は本発明の一実施例の工程順の断面図であり、
ＧａＡｓ基板上にゲー）１！極を形成する場合について
のものである。
。第２図は本発明の一実施例の工程順の断面図であり、
ＧａＡｓ基板上にゲー）１！極を形成する場合について
のものである。
まず第２図［ａ）に示すように、半絶縁性のＧａＡｓ基
板１上にｎ型Ｇ ａ Ａ ｓ薄膜２ｆｔエピタキシアル
成長させ、該ｎ型ＧａＡｓ薄膜２上に第１のレジスト１
６を塗布した後、前記レジス）１６０表面を所望の深さ
まで変質させるためプラズマ金照射し変成層１７を形成
する。
板１上にｎ型Ｇ ａ Ａ ｓ薄膜２ｆｔエピタキシアル
成長させ、該ｎ型ＧａＡｓ薄膜２上に第１のレジスト１
６を塗布した後、前記レジス）１６０表面を所望の深さ
まで変質させるためプラズマ金照射し変成層１７を形成
する。
次に、前記変成層１７上に第２のレジス）１Ｂを塗布し
所定のマスクを介して露）Ｌした後、専用現像液で現像
する。この時、同図Ｔｂ）に示すように第２のレジスト
１８のみが現像される。これは前記変成層１７が現＠液
にｔミとんど溶解しないためである。
所定のマスクを介して露）Ｌした後、専用現像液で現像
する。この時、同図Ｔｂ）に示すように第２のレジスト
１８のみが現像される。これは前記変成層１７が現＠液
にｔミとんど溶解しないためである。
次に、同図（Ｃ）に示すように、酸素（ｏ２）プラズマ
により第２のレジスト１８’にマスクにして前記変成層
１７を選択的に除去する。
により第２のレジスト１８’にマスクにして前記変成層
１７を選択的に除去する。
その後、第１のレジスト１６を現像する。この時現像液
に対するレジストの溶解度が第２のレジスト１８よりも
第１のレジスト１６の方が高すような場合、同図（ｄ）
に示すようなきのこ型をしたレジスト断面形状が得られ
る。
に対するレジストの溶解度が第２のレジスト１８よりも
第１のレジスト１６の方が高すような場合、同図（ｄ）
に示すようなきのこ型をしたレジスト断面形状が得られ
る。
次に同図（ｅ）に示すように全面にＡＩｌ、Ｔｊ、 Ｍ
。
。
等の金属膜１３．１３”ｉ所定の角度０を保って斜め方
向から蒸着を行なって被着する。その後残存するレジス
ト１６，１７．１８とレジスト１８の上の金属膜１３′
を有機溶剤等の剥離剤により除去することにより、同図
（ｆ）に示すようなゲート長Ｌｇが極めて短いゲート電
極１３が形成される。
向から蒸着を行なって被着する。その後残存するレジス
ト１６，１７．１８とレジスト１８の上の金属膜１３′
を有機溶剤等の剥離剤により除去することにより、同図
（ｆ）に示すようなゲート長Ｌｇが極めて短いゲート電
極１３が形成される。
かかる製造方法によれば、ゲート長Ｌｇは前記第２のレ
ジストの開口部１ｇと蒸着角度θにより決定され、従来
の方法よりもゲート長を短くできるだけでなく、きのこ
型の二層レジスト構造であるため斜め蒸着によって金属
膜１３がレジスト側面に被着することがないのでり７ト
オ７作業が困難になるという問題も生じない。
ジストの開口部１ｇと蒸着角度θにより決定され、従来
の方法よりもゲート長を短くできるだけでなく、きのこ
型の二層レジスト構造であるため斜め蒸着によって金属
膜１３がレジスト側面に被着することがないのでり７ト
オ７作業が困難になるという問題も生じない。
また、金属膜１３．１３’の厚さはレジストの厚ざｔに
より決定されるのでｌ１ｇ、１１．およびｔを適宜法め
ることにより、ゲート電極１３の断面積全減少させるこ
となく極めて短いゲート長を有するゲート電ｉｔ−形成
することができる。
より決定されるのでｌ１ｇ、１１．およびｔを適宜法め
ることにより、ゲート電極１３の断面積全減少させるこ
となく極めて短いゲート長を有するゲート電ｉｔ−形成
することができる。
以上説明したように本発明は、ゲート抵抗ｎｇを増大さ
せることなくゲート長を極めて短かくすることができる
ため、従来の電界効果半導体装置に比し、雑音指数を低
くすることができるという利点がある。
せることなくゲート長を極めて短かくすることができる
ため、従来の電界効果半導体装置に比し、雑音指数を低
くすることができるという利点がある。
第１図は従来のクロットキー障壁ゲート型電界効果トラ
ンジスタの断面図、第２図［ａ）〜（ｆ）は本発明の一
実施例の工程順の断面図である。 １・・・・・・半絶縁性Ｇ ａ Ａ ｓ基板、２・・・
・・・エピタキシアル層、３．１３・・・・・・ゲート
電極、４．５・・・・・・オーミック電極、１６．１８
・・・・・・レジスト、１７・・・・・・変成層。
ンジスタの断面図、第２図［ａ）〜（ｆ）は本発明の一
実施例の工程順の断面図である。 １・・・・・・半絶縁性Ｇ ａ Ａ ｓ基板、２・・・
・・・エピタキシアル層、３．１３・・・・・・ゲート
電極、４．５・・・・・・オーミック電極、１６．１８
・・・・・・レジスト、１７・・・・・・変成層。
Claims (1)
- 【特許請求の範囲】 ＋１） 基板上に第１のレジスト層を形成する工程と、
該第１のレジスト層の表面を変質させて変成層を形成す
る工程と、核質成層上に所定形状の第２のレジスト層を
形成する工程と、該第２のレジスト層をマスクとして前
記変成層を選択的に除去する工程と、残った第１のレジ
スト層と第２のレジスト層全所定形状に除去する工程と
。 前記基板上に金属膜を被着する工程と、残ったレジスト
層を除去する工程とを含むことを特徴とする電界効果半
導体装置の製造方法。 （２）金属膜を被着する工程における蒸着角度σが０°
〈σ〈９０゜ の範囲にあることを特徴とする特許請求の範囲第（す項
記載の電界効果半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14476883A JPS6037171A (ja) | 1983-08-08 | 1983-08-08 | 電界効果半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14476883A JPS6037171A (ja) | 1983-08-08 | 1983-08-08 | 電界効果半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6037171A true JPS6037171A (ja) | 1985-02-26 |
Family
ID=15369960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14476883A Pending JPS6037171A (ja) | 1983-08-08 | 1983-08-08 | 電界効果半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037171A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6282567U (ja) * | 1985-11-11 | 1987-05-26 | ||
| JPS63209180A (ja) * | 1987-02-25 | 1988-08-30 | Nec Corp | 集積回路の製造方法 |
| JPH0362455U (ja) * | 1989-10-23 | 1991-06-19 |
-
1983
- 1983-08-08 JP JP14476883A patent/JPS6037171A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6282567U (ja) * | 1985-11-11 | 1987-05-26 | ||
| JPS63209180A (ja) * | 1987-02-25 | 1988-08-30 | Nec Corp | 集積回路の製造方法 |
| JPH0362455U (ja) * | 1989-10-23 | 1991-06-19 |
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