JPS63172473A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、電界効果トランジスタの製造方法に係り、特
に、ゲート抵抗が小さく、かつ、ゲート長の均一性・再
現性に優れた微細ゲート長の電界効果トランジスタの製
造方法に関する。

【従来技術〕

本発明に近い第１の従来例の電界効果トランジスタの製
造方法を第３図（ａ）〜（ｃ）に示す。

まず、第３図（ａ）に示すように、ＧａＡｓ　（ガリウ
ムヒ素）半絶縁性半導体基板１上に形成した活性領域２
上にエツチング法またはりフトオフ法を用いて金属膜か
らなるゲート電極３を形成する。

続いて、ゲート電極３を形成した領域の一部を含む領域
にイオン注入を行なう、この際、金属膜（ゲート電極３
）直下の半導体基板１中には注入イオンが到達しないた
め、ゲート電極３に対して。

自己整合的に２つの不純物注入領域（ソース領域および
ドレイン領域４．４′）が形成される（第３図（ｂ）　
）　。

最後に、不純物注入領域４，４′の各々にオーミック接
触の電極（以下、オーミック電極と称する。）５．５’
を形成し、電界効果トランジスタを完成する（第３図（
Ｑ））。

〔発明が解決しようとする問題点〕

この従来方法によると、ゲート長Ｌａ（第３図（Ｃ））
は金属膜（ゲート電極３）を形成した領域の幅ＬＭ（第
３図（Ｃ））と等しく定まる。したがって、電界効果ト
ランジスタの高速化を達成するためにゲート長を短縮す
ると、これに伴って金属膜を形成した領域の幅も縮小さ
れるためゲート抵抗が増大し、その結果、性能向上がは
ばまれるという矛盾した問題が生ずる。

ゲート抵抗の増大は、該金属膜の厚さを厚くすることに
より、ある程度、回避できるが、堆積し得る金属膜厚に
上限が存在するために、また、厚い金属膜は、ゲート長
の高精度な制御を行なう上で不利であるために、本質的
な解決策とはなり得ない。

ゲート長の短縮に伴なうゲート抵抗の増大を回避するた
めの第２の従来例の電界効果トランジスタの製造方法と
して、第４図（ａ）〜（ｄ）に示すものがある。すなわ
ち、ゲート電極として２種の金属からなる２層構造を用
いることにより、ゲート電極の断面形状を丁字形゛とす
る方法である。

まず、ＧａＡｓ半絶縁性基板１１上に、マスクを用いて
、打込みエネルギー１００ｋＶ、ドーズ量５×ｌＯ”Ｑ
ｌ−”の条件でＳｉ（シリコン）をイオン注入して活性
領域１２を形成し、次いで、金属層１３および金属層１
４を堆積した後、ゲート電極形成用にパターン化された
ホトレジスト層１５を形成する（第４図（ａ）　）　。

次に、ホトレジスト膜１５をマスクとして金属層１３．
１４をエツチングし、ゲート電極を形成する（第４図（
ｂ））、このとき、下層の金属層１３のエッチレートが
上層の金属層１４のエッチレートより速くなるように金
属層１３．１４の材料を選ぶことにより、ゲート電極の
断面形状を、第４図（ｂ）に示すように丁字形とするこ
とができる８次に、残存したホトレジスト層１５を除去
した後、打込みエネルギー１００ｋＶ、ドーズ量５Ｘ１
０”ｅｌｌ−”＋７１条件でＳｉをイオン注入し、ソー
スおよびドレイン領域１６．１７を形成する（第４図（
ｃ））、この後、ランプアニールにより、不純物添加領
域（１２，１６゜１７）の活性花を行なう、最後に、Ａ
ｕＧｅ系のオーミック電極１８．１９を形成する（第４
図（ｄ））。

この従来方法では、ゲート金属膜の幅ＬＨ（第４図（ｄ
））を、ゲート長Ｌｅ（第４図（ｄ））より大きくでき
るため、ゲート抵抗を小さくできる利点がある。しかし
、ゲート長Ｌｏを高精度に制御するために、ゲート金属
膜の幅ＬＨとサイドエッチ量Δ（第４図（ｄ））という
２つの量を高精度に制御する必要がある。したがって、
製作プロセスの余裕が少なく、ゲート長の均一性・再現
性を得る上で不利であるという問題点がある。

本発明の目的は、従来の、電界効果トランジスタのゲー
ト長の短縮と共にゲート抵抗が増大するという問題点、
並びに、ゲート長の短縮と共に、ゲート長の均一性・再
現性が低下するという問題点を解消し、ゲート長が極め
て小さく、かつ、ゲート抵抗の小さな電界効果トランジ
スタを均一性・再現性よく形成し得る電界効果トランジ
スタの製造方法を提供することにある。

〔問題点を解決するための手段〕

上記の目的を達成するために１本発明の電界効果トラン
ジスタの製造方法は、活性領域を含む半導体基板の上に
または基板上に形成された活性領域を含む半導体多層膜
の上に、第１の層を形成する第１の工程と、上記活性領
域の一部を含み、微小な間隔を隔てて隣接する第１およ
び第２の半導体領域に、第１の層を通してイオン注入を
行なう第２の工程と、第１の半導体領域および第２の半
導体領域の間の領域上の第１の層を除去する第３の工程
と、上記活性領域、第１の半導体領域の一部および第２
の半導体領域の一部を含む領域の上に、金属膜を形成す
る第４の工程と、第３の工程で除去せずに残した第１の
層を除去する第５の工程と、熱処理により注入不純物を
活性化する第６の工程と、上記第１の領域の一部、およ
び上記第２の領域の一部にオーミック電極を形成する第
７の工程とを含むことを特徴とする。

〔作用〕

上記のような構成により、ゲート金属膜の輻を。

ゲート長よりも大きくすることができるので、ゲート長
の短縮に伴ってゲート抵抗が増大することがない、また
、イオン注入により溶剤に不溶性となる第１の層を通し
て、集束イオン・ビーム法あるいはマスクを用いたイオ
ン注入法により、ソースおよびドレイン形成予定領域に
イオン注入を行なうことにより、不純物添加によるソー
ス、ドレイン領域形成と、ゲート長を定める第１の層の
パターンの形成を同時に行なうことができるので、ゲー
ト長の均一性・再現性が優れている。

〔実施例〕

実施例　１ 本発明の電界効果トランジスタの製造方法の第１の実施
例を第１図（ａ）〜（ｆ）に示す。まず、第１の工程と
して、ＧａＨｓ半絶縁性基板２１上に活性層予定領域に
開口部を持つ厚さ１．ＯｔｌＩｍのホトレジスト層（図
示せず）を形成し、打込みエネルギー１００ｋＶ、ドー
ズ量５　Ｘ　１０”ａ＋１−”の条件でＳｉをイオン注
入し、活性領域２２を形成する。次に、このホトレジス
ト膜を除去した後、新たに厚さ０．３−の薄いホトレジ
スト層２３（ＡＺレジスト）を塗布する（第１図（ａ）
）。

次に、第２の工程として、ソースおよびドレインの形成
予定領域に集束イオンビーム法により、打込みエネルギ
ー１００ｋＶ、ドーズ量５　Ｘ　１０１３Ｃ１１−”の
条件でイオン注入を行なってソース、ドレイン領域２４
．２４′を形成する（第１図（ｂ））。このときのビー
ム径は、例えば０．１．であり、ソース、ドレイン領域
２４．２４′の間隔は例え−ば０，２Ｉ１ｍである。

次に、第３の工程として、ホトレジスト層２３の全面に
、感光するに十分なだけの露光を施した後、現像液に浸
す、これにより、集束イオン・ビーム法でイオン注入し
た領域のホトレジスト層のみを残し、他の領域のホトレ
ジスト層は除去される。

この結果、第１図（ｃ）に示すように、ゲート電極の形
成予定領域にホトレジスト層の開口部２５が形成される
。

次に、第４の工程として、ＷＳｉ膜をスパッタ法により
全面に堆積する。この後、パターン化したホトレジスト
層２７をマスクとして、ＷＳｉｉｉをエツチングし、活
性領域２２、ソース、ドレイン領域２４．２４′の一部
を含む領域上に、第１図（ｄ）に示すような形状のゲー
ト電極２６を形成する。

次に、第５の工程として、酸素プラズマ処理により、ホ
トレジスト膜２３．２３′および２７を除去する（第１
図（ｅ））、この後、第６の工程として。

９００℃、５秒間のランプアニールを行ない、Ｓｉ注入
層２２．２４．２４’を活性化する。

最後に、第７の工程として、ＡｕＧｅ系のオーミック電
極材料を蒸着した後、熱処理を行ない、ソース、および
ドレインのオーミック電極２８．２９を形成する０本実
施例では、オーミック電極２８．２９をゲート電極２６
に対して自己整合的に形成した。

本実施例では、ゲート金属膜の幅ＬＭ（第１図（ｆ））
が、ゲート長Ｌｅ（第３図（ｆ））よりも大きいため、
第３図に示した第１の従来例よりもゲート抵抗が小さい
という利点を持つ、さらに、本実施例では、ゲート長Ｌ
ｅが、集束イオンビーム法を用いた単一の工程により定
まるため、第２の従来例のように、ゲート長を定めるた
めに２つの工程（ゲート金属膜の幅ＬＨを定める工程、
およびサイドエッチ工程）を要する方法よりも、製作プ
ロセスの余裕が大きく、ゲート長の均一性・再現性に優
れている。

すなわち、本発明により、ゲート抵抗が小さく。

かつ、ゲート長の均一性・再現性に優れた微細ゲートの
電界効果トランジスタを製作することが可能である。

なお、第１図（ｃ）で示した第３の工程、すなわち、ゲ
ート電極形成予定領域のホトレジスト層　。

に開口部２５を形成する工程の直後に、ホトレジスト層
に例えば１６０℃、２０分間の熱処理を施し、第２図に
示すように、ホトレジスト層２３．２３’のエツジに丸
みを持たせる工程を付は加えることも有効である。この
工程を付加することにより１次の第４の工程でＷＳｉ膜
を堆積するとき（第１図（ｄ））、ホトレジスト膜２３
．２３’のエツジでＷＳｉ膜のホトレジスト膜の開口部
２５上の部分と。

ホトレジスト膜２３．２３’上の部分が分離する危険性
がなくなり、より確実に良好なゲート電極を形成するこ
とができる。

なお、上記実施例では、オーミック電極をゲート電極に
対して自己整合的に形成したが、自己整合によらず、マ
スク合わせでオーミック電極を形成してもよいことは言
うまでもない、また、自己整合的に形成したことにより
、ゲート電極上にオーミック電極が残置されたが、これ
を除去してもよい。

また、上記実施例では、ＧａＨｓ半絶縁性基板を用いる
場合を示したが、Ｓｉ基板、ＩｎＰ　（インジウムリン
）半絶縁性基板等、他の半導体基板を用いることも可能
である。

さらに、上記実施例では、ＭＥＳＦＥＴの製作工程を示
したが、本発明により、ＭＯＳＦＥＴやペテロ構造のＦ
ＥＴを製作することも可能であることは言うまでもない
０次に、本発明をペテロ構造ＦＥＴに適用した実施例に
ついて述べる。

実施例　２ 第２の実施例として、ペテロ構造ＦＥＴの製作工程を示
す、まず、第１の工程として半絶縁性基板上に１例えば
ＭＬ／　Ｇ　ａ　Ｈｓ系の多層エピタキシャル膜を成長
する０次に、厚さ０．３−の薄いホトレジスト層（ＡＺ
レジスト）を該多層エピタキシャル膜上に塗布する。こ
の工程の後、上述の第１の実施例の第２の工程から最後
の工程までを行なう。

〔発明の効果〕

以上説明したように、本発明の電界効果トランジスタの
製造方法によれば、ゲート抵抗が小さく、かつ、ゲート
長の均一性・再現性に優れた微細ゲートの電界効果トラ
ンジスタの製造が可能であるので、高性能な電界効果ト
ランジスタを均一性・再現性良く製作し得るという効果
がある。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は１本発明の電界効果トランジス
タの製造方法の第１の実施例を示す工程断面図、第２図
は第１の実施例における別の工程を説明する断面図、第
３図（ａ）〜（Ｃ）は、第１の従来例の電界効果トラン
ジスタの製造方法を示す工程断面図、第牛図（ａ）〜（
ｄ）は、第２の従来例の電界効果トランジスタの製造方
法を示す工程断面図である。 １．１１．２ｌ−ＧａＨｓ半絶縁性基板２．１２．２２
・・・活性領域 ３．２６・・・ゲート電極 ４．４′、１６．１７．２４，２４’・・・ソース、ド
レイン領域 ５．５’、　１８．１９．２ｇ、２９・・・オーミック
電極１３、１４・・・金属層 １５．２３．２３′、２７・・・ホトレジスト膜２５・
・・開口部 才１　図 、Ｉ’４　　　　　ｉｉ　　　　　２４−？３　図 −−−−１−一一

Claims (1)

1. 【特許請求の範囲】 １、活性領域を含む半導体基板の上にまたは基板上に形
   成された活性領域を含む半導体多層膜の上に、第１の層
   を形成する第１の工程と、上記活性領域の一部を含み、
   微小な間隔を隔てて隣接する第１および第２の半導体領
   域に、第１の層を通してイオン注入を行なう第２の工程
   と、第１の半導体領域および第２の半導体領域の間の領
   域上の第１の層を除去する第３の工程と、上記活性領域
   、第１の半導体領域の一部および第２の半導体領域の一
   部を含む領域の上に、金属膜を形成する第４の工程と、
   第３の工程で除去せずに残した第１の層を除去する第５
   の工程と、熱処理により注入不純物を活性化する第６の
   工程と、上記第１の領域の一部、および上記第２の領域
   の一部にオーミック接触の電極を形成する第７の工程と
   を含むことを特徴とする電界効果トランジスタの製造方
   法。 ２、上記第３の工程と上記第４の工程との間に、上記第
   １の層を熱処理する工程を含むことを特徴とする特許請
   求の範囲第１項記載の電界効果トランジスタの製造方法
   。 ３、上記第１の層がホトレジスト層であることを特徴と
   する特許請求の範囲第１項または第２項記載の電界効果
   トランジスタの製造方法。