JPS59135773A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59135773A JPS59135773A JP957283A JP957283A JPS59135773A JP S59135773 A JPS59135773 A JP S59135773A JP 957283 A JP957283 A JP 957283A JP 957283 A JP957283 A JP 957283A JP S59135773 A JPS59135773 A JP S59135773A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate
- resist
- difficult
- mushroom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 238000004519 manufacturing process Methods 0.000 title claims description 3
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 239000002184 metal Substances 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims 1
- 230000004888 barrier function Effects 0.000 abstract description 8
- 239000011248 coating agent Substances 0.000 abstract description 2
- 238000000576 coating method Methods 0.000 abstract description 2
- 238000004904 shortening Methods 0.000 abstract 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 230000005669 field effect Effects 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 206010011732 Cyst Diseases 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 208000031513 cyst Diseases 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000029052 metamorphosis Effects 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明に、ショットキー障壁ゲート型電界効果トランジ
スタのター）［極のように細い形状の金属層を有する半
導体装置の製造方法に関するものである。
スタのター）［極のように細い形状の金属層を有する半
導体装置の製造方法に関するものである。
ショットキー障壁型電界効果Ｉ・ランジスタは。
高速・高周波・低雑音動作全可能とする素子として注目
されているが、現在、普通に使用されていルフレ〜す型
ショットキー障壁型電界効果トランジスタの構造は、第
１図に示すように、半絶縁Ｆ′：１′。
されているが、現在、普通に使用されていルフレ〜す型
ショットキー障壁型電界効果トランジスタの構造は、第
１図に示すように、半絶縁Ｆ′：１′。
のＧａ Ａｓ基板１．）＝Ｋｎ型Ｇａ Ａｓ薄膜２をエ
ビタギシアル成長させ、そのｎ型ＧａＡｓ ２とショッ
トキー障壁全形成するゲート電極３とこのグー１１４１
極の両側にソース４およびドレイン５のオーミック電極
とをｎ型（ＪａＡｓ Ｚ上に設けた構造が用いられてい
る。
ビタギシアル成長させ、そのｎ型ＧａＡｓ ２とショッ
トキー障壁全形成するゲート電極３とこのグー１１４１
極の両側にソース４およびドレイン５のオーミック電極
とをｎ型（ＪａＡｓ Ｚ上に設けた構造が用いられてい
る。
ショットキー障壁型１れ弁効果トランジスタの諸％注の
中で雑音％注ヲ改善するためには、ゲート・ソース間の
容ｋｅｇｓ） 、ソースおよびター １・の直列抵抗（
Ｒ・ｓ、Ｒｇ）の低減、および相互コンダクタンス（ｇ
ｍ）ｋ大きくすることが必要であり、このためゲート長
（Ｌｇ）’！ｉ＝短くする（ Ｃｇｓ ｆｆｉ低減し、
ｇｍ全増大させる）ことが１要となる。
中で雑音％注ヲ改善するためには、ゲート・ソース間の
容ｋｅｇｓ） 、ソースおよびター １・の直列抵抗（
Ｒ・ｓ、Ｒｇ）の低減、および相互コンダクタンス（ｇ
ｍ）ｋ大きくすることが必要であり、このためゲート長
（Ｌｇ）’！ｉ＝短くする（ Ｃｇｓ ｆｆｉ低減し、
ｇｍ全増大させる）ことが１要となる。
しかしながら、従来のこの種のトランジスタでリーター
ト？ｌｆ極構造が第１図に示すように矩形の断面形状を
（７ているため、ゲート長（Ｌｇ）ｋ短くし−６いくと
断１１■１積が減少し、ゲート抵抗（ｌｔ、ｇ ）の増
大による々イ（行者ｒ１三の感化という問題があった。
ト？ｌｆ極構造が第１図に示すように矩形の断面形状を
（７ているため、ゲート長（Ｌｇ）ｋ短くし−６いくと
断１１■１積が減少し、ゲート抵抗（ｌｔ、ｇ ）の増
大による々イ（行者ｒ１三の感化という問題があった。
したか−〕で全体としては断面積が大きくコンタクト部
分の面積が小さい構造の金属層全能率よく形成する方法
が望捷れる。
分の面積が小さい構造の金属層全能率よく形成する方法
が望捷れる。
不発明汀１以上の点にかんがみなさｔまたものでその目
的は上記のような構造の金属層を形成する方法を提供す
ることにある。
的は上記のような構造の金属層を形成する方法を提供す
ることにある。
以下本発明をその実施例に′ついて図面により詳細に説
明する。
明する。
第２図は本発明の一実施例の工程断面１ｙ、ｌであり。
（ｊａＡｓ基板上にゲート電極を形成する場合について
のものである。まず、第２図（ａ）に示すように。
のものである。まず、第２図（ａ）に示すように。
ｎ型Ｏａ Ａｓ １１士に第１のレジス） １６ ’ｆ
ｃ ＜ｐ布した後その表面を所望の深さ棟でプラズマ照
射し前記レジスト１６の表面１′ｉ：変成層１７を形Ｆ
５Ｖ、ｔ’る０プラズマ照射の代り【イオン全所Ｗ深さ
１で打ち込んで表面全硬化変質させてもよい。
ｃ ＜ｐ布した後その表面を所望の深さ棟でプラズマ照
射し前記レジスト１６の表面１′ｉ：変成層１７を形Ｆ
５Ｖ、ｔ’る０プラズマ照射の代り【イオン全所Ｗ深さ
１で打ち込んで表面全硬化変質させてもよい。
次に、前記変成層１７の上に第２のレジスト］、８を塗
布し、所定のマスク全弁して４芙−しｆＦ’−Ｕ＜、専
用現像液で現像す２）。この時、Ｉ／レジスト１１Ｊｔ
向）［４状げ同図（１））に示すように第２のし・シス
ト■８のみが現像されている。こｔＬは、前記変成層１
７が現像液にほとんど溶解しないためであ乙。。
布し、所定のマスク全弁して４芙−しｆＦ’−Ｕ＜、専
用現像液で現像す２）。この時、Ｉ／レジスト１１Ｊｔ
向）［４状げ同図（１））に示すように第２のし・シス
ト■８のみが現像されている。こｔＬは、前記変成層１
７が現像液にほとんど溶解しないためであ乙。。
次に、同図（Ｃ）’／て示すよう（て酸素（０２）ガス
プラズマＶＣより第２のレジスト１８ケマスクにし７て
前記変成Ｊｖ１１７全選択的に除去する。
プラズマＶＣより第２のレジスト１８ケマスクにし７て
前記変成Ｊｖ１１７全選択的に除去する。
その後、第１のレジスト１６を１１、ｆ象する。この時
、現１象液に対ノーる溶解度が第１のレジメ）１６より
も第２のレジスト１８の方が高いような場合。
、現１象液に対ノーる溶解度が第１のレジメ）１６より
も第２のレジスト１８の方が高いような場合。
同図（ｄ）（て示す−ようなきのこ型を［７た断面形状
がイ（Ｊらｔγるこのレジストによるきのこ型断面形状
の形成は不発１す４の曹旨とするもので市販のレジスト
、１．・よび現像液金柑いて形成することがでさる３、
例えｉＬ［ｔのＬノジストにシブレー・ファーイース（
・ｒｌ：製のＡＺ−１３５０’ｃ又、第２のレジスｌ□
ＹＣＡＺ−：１ＷＵ（＋を使用し建場合、アルカリ現
像液【い１する浴解度比が、 であるこ復を利用（〜てさのこ型断面形状全形成させる
ことができる。
がイ（Ｊらｔγるこのレジストによるきのこ型断面形状
の形成は不発１す４の曹旨とするもので市販のレジスト
、１．・よび現像液金柑いて形成することがでさる３、
例えｉＬ［ｔのＬノジストにシブレー・ファーイース（
・ｒｌ：製のＡＺ−１３５０’ｃ又、第２のレジスｌ□
ＹＣＡＺ−：１ＷＵ（＋を使用し建場合、アルカリ現
像液【い１する浴解度比が、 であるこ復を利用（〜てさのこ型断面形状全形成させる
ことができる。
次に裁板１１の全面にＡ／、 Ｔｉ、 Ｃｒ 等の金属
膜１３ケ蒸着、スパッタ等により被着した後、残存する
レジスト全有機溶剤等の剥離剤により溶解除去すること
により同図（ｅｌに示′Ｔようなきのこ型断面形状をし
たゲート電極が形成される。
膜１３ケ蒸着、スパッタ等により被着した後、残存する
レジスト全有機溶剤等の剥離剤により溶解除去すること
により同図（ｅｌに示′Ｔようなきのこ型断面形状をし
たゲート電極が形成される。
かかる膜端【よれば、ゲート長（Ｌｇ）は前記第１のレ
ジストの開口部（ｔｇ ）により決２Ｙされ、また金属
膜の厚さげ第２のレジストの１９さく１）により決’ｒ
ｌ サｉｔ ルｃｖ テ、 ｔｇおよびｔを適宜決める
ことに、しりター 上電極の断面積全減少させることな
くゲート装を短くすることができる。こ′ｉ′Ｌにより
、ゲート抵４’ｉ（’、 （１す１ｇ）を増大させるこ
となくゲート長（Ｌｇ）＋短かくすることができるため
、従来のショットキー障壁型半導体装直に比（７，雑音
指数を低くすることがでさるという利点がある。
ジストの開口部（ｔｇ ）により決２Ｙされ、また金属
膜の厚さげ第２のレジストの１９さく１）により決’ｒ
ｌ サｉｔ ルｃｖ テ、 ｔｇおよびｔを適宜決める
ことに、しりター 上電極の断面積全減少させることな
くゲート装を短くすることができる。こ′ｉ′Ｌにより
、ゲート抵４’ｉ（’、 （１す１ｇ）を増大させるこ
となくゲート長（Ｌｇ）＋短かくすることができるため
、従来のショットキー障壁型半導体装直に比（７，雑音
指数を低くすることがでさるという利点がある。
以上の実施例では、同一の現像液に対する溶解度が著し
く異なるレジス）１６，１７．１８ｆｆｉ三層（−でＬ
ｆクリットオフ法ＶＬよっできのこ型の断面形状ケした
ゲート■極♀形成するものであるが、要ＶＸ同一の除去
手段（ガスエッチ、湿式エッチ）にズｊｌで除去さｎ、
やすい層の間Ｖこ除去キノＬＶ′ｃ〈い）＠をはさんだ
三層構造のマスク分用いれば］１的ｒゴ達せられる○之
とえばマスクｍ Ｉ Ａな１６と（７て酸化シリコンを
、第２ｒｔ；１７として窒化ンリコ゛ン全、第３７１１
８として酸化シリコンｆｆいて１ｌｊＪ様のマスク全形
成できる。この場合、必要にｌｔ４、して第１Ｉ＠乃至
、第：３層の全部寸たは一部ケ残存させておいてもよい
。またショットキー陣嘔ゲートの形成ｔＬ限らず、敵手
コンタクトＨｉｊ３ｆ４で、（）っ−Ｃ全体の断ｍ１積
の大きい金属層の形成に前用ｖ（゛きる。
く異なるレジス）１６，１７．１８ｆｆｉ三層（−でＬ
ｆクリットオフ法ＶＬよっできのこ型の断面形状ケした
ゲート■極♀形成するものであるが、要ＶＸ同一の除去
手段（ガスエッチ、湿式エッチ）にズｊｌで除去さｎ、
やすい層の間Ｖこ除去キノＬＶ′ｃ〈い）＠をはさんだ
三層構造のマスク分用いれば］１的ｒゴ達せられる○之
とえばマスクｍ Ｉ Ａな１６と（７て酸化シリコンを
、第２ｒｔ；１７として窒化ンリコ゛ン全、第３７１１
８として酸化シリコンｆｆいて１ｌｊＪ様のマスク全形
成できる。この場合、必要にｌｔ４、して第１Ｉ＠乃至
、第：３層の全部寸たは一部ケ残存させておいてもよい
。またショットキー陣嘔ゲートの形成ｔＬ限らず、敵手
コンタクトＨｉｊ３ｆ４で、（）っ−Ｃ全体の断ｍ１積
の大きい金属層の形成に前用ｖ（゛きる。
第１図げ従来のショットキー障壁ゲート型ｒ１ぴ゛−効
果トランジスタの霞１面図、第２図（ａ）乃至（ｅ）′
Ｄ本不発−笑施例の工程を示す１断面区１である。 １．１１−・・半絶縁１午Ｇａ Ａｓ基板、 ２．
ｌ ２−・・工ビタギ／アル層、３．１３・・・ゲート
電極、４，５・・・オーミック１１Ｌ極、１６．１８・
・・レジスト、１７・・・変成Ｊ脅 ■１ 図 −Ｊ （イ）２に ノ
果トランジスタの霞１面図、第２図（ａ）乃至（ｅ）′
Ｄ本不発−笑施例の工程を示す１断面区１である。 １．１１−・・半絶縁１午Ｇａ Ａｓ基板、 ２．
ｌ ２−・・工ビタギ／アル層、３．１３・・・ゲート
電極、４，５・・・オーミック１１Ｌ極、１６．１８・
・・レジスト、１７・・・変成Ｊ脅 ■１ 図 −Ｊ （イ）２に ノ
Claims (1)
- 基板上に第１のＲ全形成する工程と 該第１の層の表面
に第１の層の除去手段では除去されにくい第２の層を形
成する工程と、該第２の層上に所定形状の第３の層全形
成する工程と、該第３の層全マスクとして前記第２の層
を選択的に除去する工程と、第２の層が除去されにくい
除去手段によって第１の層および第３の層を所定形状に
除去する工程と、該基板上に金属膜を被着する工程とを
有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP957283A JPS59135773A (ja) | 1983-01-24 | 1983-01-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP957283A JPS59135773A (ja) | 1983-01-24 | 1983-01-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59135773A true JPS59135773A (ja) | 1984-08-04 |
Family
ID=11724013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP957283A Pending JPS59135773A (ja) | 1983-01-24 | 1983-01-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59135773A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4959326A (en) * | 1988-12-22 | 1990-09-25 | Siemens Aktiengesellschaft | Fabricating T-gate MESFETS employing double exposure, double develop techniques |
| EP0701272A2 (en) * | 1994-09-12 | 1996-03-13 | Murata Manufacturing Co., Ltd. | Method of making a semiconductor device |
-
1983
- 1983-01-24 JP JP957283A patent/JPS59135773A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4959326A (en) * | 1988-12-22 | 1990-09-25 | Siemens Aktiengesellschaft | Fabricating T-gate MESFETS employing double exposure, double develop techniques |
| EP0701272A2 (en) * | 1994-09-12 | 1996-03-13 | Murata Manufacturing Co., Ltd. | Method of making a semiconductor device |
| EP0701272A3 (ja) * | 1994-09-12 | 1996-03-27 | Murata Manufacturing Co | |
| US5712175A (en) * | 1994-09-12 | 1998-01-27 | Murata Manufacturing Co., Ltd. | Method of making semiconductor device having a schottky gate electrode |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4004835B2 (ja) | 薄膜トランジスタアレイ基板の製造方法 | |
| JP2550412B2 (ja) | 電界効果トランジスタの製造方法 | |
| US6524937B1 (en) | Selective T-gate process | |
| JPS59135773A (ja) | 半導体装置の製造方法 | |
| JP3489183B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP4380243B2 (ja) | 薄膜トランジスタパネルの製造方法 | |
| JP2924503B2 (ja) | 半導体装置のゲート電極形成方法 | |
| JP2853940B2 (ja) | 半導体装置の製造方法 | |
| JPH0265139A (ja) | 半導体装置用電極の形成方法 | |
| JPH0265140A (ja) | 半導体装置用電極の形成方法 | |
| JPH04186640A (ja) | 半導体装置の製造方法 | |
| KR960035905A (ko) | 드레인 오프셋 구조의 박막 트랜지스터 제조 방법 | |
| JPH07335669A (ja) | 半導体装置の製造方法 | |
| JPS63292630A (ja) | 半導体素子の製造方法 | |
| JP2825284B2 (ja) | 半導体装置の製造方法 | |
| JPS58135678A (ja) | 電界効果トランジスタの製造方法 | |
| JPH02285645A (ja) | 半導体装置の製造方法 | |
| KR940010308A (ko) | 박막 트랜지스터 및 그 제조 방법 | |
| JPS6053020A (ja) | 半導体装置の製造方法 | |
| JPH0571176B2 (ja) | ||
| JPS62205666A (ja) | ショットキゲート電界効果トランジスタの製造方法 | |
| JPH02191347A (ja) | 半導体装置用電極の形成方法 | |
| JPS6373671A (ja) | 半導体装置の製造方法 | |
| KR960006080A (ko) | 박막트랜지스터 제조방법 | |
| JPH0247839A (ja) | 電界効果トランジスタの製造方法 |