JPS63292630A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS63292630A JPS63292630A JP12890387A JP12890387A JPS63292630A JP S63292630 A JPS63292630 A JP S63292630A JP 12890387 A JP12890387 A JP 12890387A JP 12890387 A JP12890387 A JP 12890387A JP S63292630 A JPS63292630 A JP S63292630A
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Landscapes
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- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子の製造方法、特に高周波用トランジ
スタ、集積回路などの電極（配線）形成に関する。
スタ、集積回路などの電極（配線）形成に関する。
従来のこの種の半導体素子の電極形成について、第３図
（ａ）〜（Ｃ）を参照して説明する。まず、第３図（ａ
）において、半導体基板１に、拡散法、イオン注入など
によシベース領域２．エミッタ領域３を形成した後、電
極取出し窓のあいた絶縁膜４の上に蒸着、スパッタリン
グなどにより、チタン層５、さらにその上に白金層６を
全面に形成し、次いでフォトレジスト１７のパターンを
形成し、フォトレジスト１７をマスクに金めっき１８を
施す。つぎに第３図［ｂ）に示すように、フォトレジス
ト１７を除去し、つぎに第３図ｔｃ）に示すように、め
っきによ多形成した金めつき層１８をマスクにして電極
パターン以外の白金層６およびチタン層５をイオンミリ
ング法によシ除去し、所望のチタン５゜白金６．金１８
の多層配線の電極構造を得る。
（ａ）〜（Ｃ）を参照して説明する。まず、第３図（ａ
）において、半導体基板１に、拡散法、イオン注入など
によシベース領域２．エミッタ領域３を形成した後、電
極取出し窓のあいた絶縁膜４の上に蒸着、スパッタリン
グなどにより、チタン層５、さらにその上に白金層６を
全面に形成し、次いでフォトレジスト１７のパターンを
形成し、フォトレジスト１７をマスクに金めっき１８を
施す。つぎに第３図［ｂ）に示すように、フォトレジス
ト１７を除去し、つぎに第３図ｔｃ）に示すように、め
っきによ多形成した金めつき層１８をマスクにして電極
パターン以外の白金層６およびチタン層５をイオンミリ
ング法によシ除去し、所望のチタン５゜白金６．金１８
の多層配線の電極構造を得る。
上述したイオンミリング法による従来の製造方法では、
第３図により説明したように、チタン・白金層５．６を
被覆した後に、フォトレジスト１７の厚さを金めっき１
８の厚さよシ厚くする必要があシ、比較的膜厚が厚くと
れるポジタイプのフォトレジストが用いられているが、
超高周波用トランジスタでは電極間隔がサブミクロンオ
ーダーの微細加工を要求されるため、電極パターンを形
成するだめのフォトレジストの断面形状が問題となる。
第３図により説明したように、チタン・白金層５．６を
被覆した後に、フォトレジスト１７の厚さを金めっき１
８の厚さよシ厚くする必要があシ、比較的膜厚が厚くと
れるポジタイプのフォトレジストが用いられているが、
超高周波用トランジスタでは電極間隔がサブミクロンオ
ーダーの微細加工を要求されるため、電極パターンを形
成するだめのフォトレジストの断面形状が問題となる。
すなわち従来の製造方法では、フォトレジストの断面形
状が台形のフォトレジストパターン１７が得られる為、
このフォトレジストをマスクにしためっきによシ得られ
る金属層１８の断面形状が逆台形にな勺、フォトレジス
トを除去して、電極パターンとして得られた金属層１８
をマスクにチタン−白金等の導電体層５，６をイオンミ
リングで除去するとき、イオンＥ＝ＩＪングされた導電
体層１８が第３図ｆｃｌに示すように電極金属層に再付
着９するという欠点がある。
状が台形のフォトレジストパターン１７が得られる為、
このフォトレジストをマスクにしためっきによシ得られ
る金属層１８の断面形状が逆台形にな勺、フォトレジス
トを除去して、電極パターンとして得られた金属層１８
をマスクにチタン−白金等の導電体層５，６をイオンミ
リングで除去するとき、イオンＥ＝ＩＪングされた導電
体層１８が第３図ｆｃｌに示すように電極金属層に再付
着９するという欠点がある。
上記問題点に対し本発明では、半導体基板上の導電体層
上に形成したフォトレジストパターンのレジストの除去
された部分の内壁が深さと共に外方に拡がる逆台形断面
に形成し、このフォトレジスト膜をマスクにして選択的
にその断面形状が台形状の金属層を形成することにより
、イオン中にて前記導電体層をエツチングする際に導電
体層が電極金属層へ再付着する事のない、台形の電極を
形成する。
上に形成したフォトレジストパターンのレジストの除去
された部分の内壁が深さと共に外方に拡がる逆台形断面
に形成し、このフォトレジスト膜をマスクにして選択的
にその断面形状が台形状の金属層を形成することにより
、イオン中にて前記導電体層をエツチングする際に導電
体層が電極金属層へ再付着する事のない、台形の電極を
形成する。
つぎに本発明を実施例により説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例について、製
造工程順に説明するだめの断面図である。まず第１図（
ａ）において、半導体基板１に絶縁膜４を介して選択的
にベース領域２．エミッタ領域３を、拡散法、イオン注
入法などによ多形成する。つぎに導電体層としてチタン
５．白金６を蒸着法またはスパッタ法などにより形成す
る。チタン５の膜厚は約１００ ＯＡ、白金６は約１０
０ＯＡである。つぎに同図（ｂ）に示すように、フォト
レジスト７をチタン５．白金６の上に全面塗布し、マス
キングし、露光現像して電極形成部を選択的に除去した
パターンを形成する。このレジスト除去部分の内壁が、
深さと共に外方に拡がる逆台形になるようにフォトレジ
ストの材質および露光、現像条件を設定する。例えば、
フォトレジストとしてはネガタイプの表面重合型のもの
を用いる。それから、この逆台形のフォトレジストパタ
ーン７をマスクに金めつき法によ多断面が台形状の金め
つき層８を形成する。フォトレジスト７の膜厚は１６０
〜１．２μｍ程度、金めつき層８の膜厚は０．８〜１．
０μｍ程度である。つぎに第１図（Ｃ）のように、フォ
トレジスト７をレジスト剥離液に入れることによシ除去
する。つぎに加速されたＡｒイオンにさらすイオンミリ
ングによシ、第１図ｆｄｌに示すように、金めつき層８
をマスクにして、不要のチタン５．白金６をエツチング
除去する。このイオンミリングによるエツチング速度は
、金で７００Ａ／ｍｉｎ 、白金で４００Ａ／ｍｉｎ
。
造工程順に説明するだめの断面図である。まず第１図（
ａ）において、半導体基板１に絶縁膜４を介して選択的
にベース領域２．エミッタ領域３を、拡散法、イオン注
入法などによ多形成する。つぎに導電体層としてチタン
５．白金６を蒸着法またはスパッタ法などにより形成す
る。チタン５の膜厚は約１００ ＯＡ、白金６は約１０
０ＯＡである。つぎに同図（ｂ）に示すように、フォト
レジスト７をチタン５．白金６の上に全面塗布し、マス
キングし、露光現像して電極形成部を選択的に除去した
パターンを形成する。このレジスト除去部分の内壁が、
深さと共に外方に拡がる逆台形になるようにフォトレジ
ストの材質および露光、現像条件を設定する。例えば、
フォトレジストとしてはネガタイプの表面重合型のもの
を用いる。それから、この逆台形のフォトレジストパタ
ーン７をマスクに金めつき法によ多断面が台形状の金め
つき層８を形成する。フォトレジスト７の膜厚は１６０
〜１．２μｍ程度、金めつき層８の膜厚は０．８〜１．
０μｍ程度である。つぎに第１図（Ｃ）のように、フォ
トレジスト７をレジスト剥離液に入れることによシ除去
する。つぎに加速されたＡｒイオンにさらすイオンミリ
ングによシ、第１図ｆｄｌに示すように、金めつき層８
をマスクにして、不要のチタン５．白金６をエツチング
除去する。このイオンミリングによるエツチング速度は
、金で７００Ａ／ｍｉｎ 、白金で４００Ａ／ｍｉｎ
。
チタンで２５０ Ａ／ｍ ｉｎ程度である。このような
条件で約７分間エツチングする。このとき、金層８は断
面形状が台形であるため、第３図（Ｃ１で示したような
導電体層の再付着９は全く発生しない。
条件で約７分間エツチングする。このとき、金層８は断
面形状が台形であるため、第３図（Ｃ１で示したような
導電体層の再付着９は全く発生しない。
第２図は本発明の実施例２を説明するための断面図であ
る。実施例１ではＴｉ−Ｐｔ−Ａｕ構造をも５一 つトランジスタの実施例について説明したが、実施例２
は、Ｔｉ−Ｐｔ−Ａｕ構造をもつ電界効果トランジスタ
（ＦＥＴ）の場合である。この実施例ではソース領域１
１．ドレイン領域１２．ゲート領域１３を半導体基板１
にそれぞれ選択的に拡散法。
る。実施例１ではＴｉ−Ｐｔ−Ａｕ構造をも５一 つトランジスタの実施例について説明したが、実施例２
は、Ｔｉ−Ｐｔ−Ａｕ構造をもつ電界効果トランジスタ
（ＦＥＴ）の場合である。この実施例ではソース領域１
１．ドレイン領域１２．ゲート領域１３を半導体基板１
にそれぞれ選択的に拡散法。
イオン注入法等によ多形成した後、絶縁膜４の上にチタ
ン５．白金６の導体層を形成し、断面逆台形のフォトレ
ジストパターン７をマスクとして断面台形の金めつき層
８を得ている状態を示す。
ン５．白金６の導体層を形成し、断面逆台形のフォトレ
ジストパターン７をマスクとして断面台形の金めつき層
８を得ている状態を示す。
本発明は上記のトランジスタ、ＦＥＴのみならず、ダイ
オード、集積回路等にも広く適用できる事は言うまでも
なく、又Ｔｉ−Ｐｔ−Ａｕ構造について説明をしたが、
導電体層としてＭｏ、Ｔａ、Ｃｒ等の金属、電極金属と
してＡｌ、Ａｇ等の金属をも広く利用できる。
オード、集積回路等にも広く適用できる事は言うまでも
なく、又Ｔｉ−Ｐｔ−Ａｕ構造について説明をしたが、
導電体層としてＭｏ、Ｔａ、Ｃｒ等の金属、電極金属と
してＡｌ、Ａｇ等の金属をも広く利用できる。
以上説明した様に本発明は、断面形状が逆台形状のレジ
ストをマスクに選択的にその断面形状が台形状の金属層
を得て、イオンミリングによるエツチング加工ができる
ため、従来法の欠点であったイオンミリング時に生ずる
導電体層の金属再付着を発生することなく、所望の電極
形状通シの電極を得る事ができる効果がある。
ストをマスクに選択的にその断面形状が台形状の金属層
を得て、イオンミリングによるエツチング加工ができる
ため、従来法の欠点であったイオンミリング時に生ずる
導電体層の金属再付着を発生することなく、所望の電極
形状通シの電極を得る事ができる効果がある。
第１図ｔａ）ないしＴｄｌは本発明の一実施例を製造工
程順に説明するだめの断面図、第２図は本発明の実施例
２を説明するための断面図、第３図＋ａ）ないしくｅ）
は従来の半導体素子の製造方法を説明するための工程順
の断面図である。 １・・・・・・半導体基板、２・・・・・・ベース領域
、３・・・・・・エミッタ領域、４・・・・・・絶縁膜
、５・・・・・・チタン層、６・・・・・・白金層、７
・・・・−・フォトレジスト、８・・・・・・金層、９
・・・・・・再付着金属。 躬１図
程順に説明するだめの断面図、第２図は本発明の実施例
２を説明するための断面図、第３図＋ａ）ないしくｅ）
は従来の半導体素子の製造方法を説明するための工程順
の断面図である。 １・・・・・・半導体基板、２・・・・・・ベース領域
、３・・・・・・エミッタ領域、４・・・・・・絶縁膜
、５・・・・・・チタン層、６・・・・・・白金層、７
・・・・−・フォトレジスト、８・・・・・・金層、９
・・・・・・再付着金属。 躬１図
Claims (1)
- 基板面に形成したフォトレジストパターンをマスクにし
て電極を形成することを含む半導体素子の製造方法にお
いて、前記フォトレジストパターンのレジスト除去部分
の内壁が深さと共に外方に拡がった断面逆台形に形成し
、断面形状が台形の電極を形成することを特徴とする半
導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12890387A JPS63292630A (ja) | 1987-05-25 | 1987-05-25 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12890387A JPS63292630A (ja) | 1987-05-25 | 1987-05-25 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63292630A true JPS63292630A (ja) | 1988-11-29 |
Family
ID=14996208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12890387A Pending JPS63292630A (ja) | 1987-05-25 | 1987-05-25 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63292630A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100239400B1 (ko) * | 1996-12-03 | 2000-01-15 | 김영환 | 금속 패턴 형성방법 |
| US6022803A (en) * | 1997-02-26 | 2000-02-08 | Nec Corporation | Fabrication method for semiconductor apparatus |
| US6764938B2 (en) * | 1994-07-20 | 2004-07-20 | Fujitsu Limited | Integrated electronic device having flip-chip connection with circuit board and fabrication method thereof |
-
1987
- 1987-05-25 JP JP12890387A patent/JPS63292630A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6764938B2 (en) * | 1994-07-20 | 2004-07-20 | Fujitsu Limited | Integrated electronic device having flip-chip connection with circuit board and fabrication method thereof |
| KR100239400B1 (ko) * | 1996-12-03 | 2000-01-15 | 김영환 | 금속 패턴 형성방법 |
| US6022803A (en) * | 1997-02-26 | 2000-02-08 | Nec Corporation | Fabrication method for semiconductor apparatus |
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