JPS6216534B2 - - Google Patents
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- JPS6216534B2 JPS6216534B2 JP1371179A JP1371179A JPS6216534B2 JP S6216534 B2 JPS6216534 B2 JP S6216534B2 JP 1371179 A JP1371179 A JP 1371179A JP 1371179 A JP1371179 A JP 1371179A JP S6216534 B2 JPS6216534 B2 JP S6216534B2
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- Electrodes Of Semiconductors (AREA)
- Weting (AREA)
- Electron Beam Exposure (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は電子ビーム露光法を駆使した半導体装
置用電極の形成方法に関する。
置用電極の形成方法に関する。
電子ビーム露光法は周知のように微細なパター
ン形成を可能にする方法であり、また、露光、現
像ののちに電子線レジストに形成された開孔の断
面形状がその上部から底部へ向つて幅広となる所
謂アンダカツトをもたらす。このため、電子ビー
ム露光により基板上に形成された電子線レジスト
に所定のパターン形成をなし、こののち全面に金
属膜を蒸着すると、金属膜は電子線レジストの除
去された開孔（パターン）内部分と残存する電子
線レジスタ上部分との間で不連続となり、したが
つて、金属膜形成の後に電子線レジストを除去す
ることにより、この上に被着された金属膜を同時
に取り去るリフトオフが可能となる。リフトオフ
技術は、半導体集積回路における配線、複雑パタ
ーンを有する電極あるいは電界効果トランジスタ
のゲート電極などの金属パターン形成に好適であ
り、リフトオフを可能にする電子ビーム露光法は
上記の金属パターン形成に適した方法といえる。
ン形成を可能にする方法であり、また、露光、現
像ののちに電子線レジストに形成された開孔の断
面形状がその上部から底部へ向つて幅広となる所
謂アンダカツトをもたらす。このため、電子ビー
ム露光により基板上に形成された電子線レジスト
に所定のパターン形成をなし、こののち全面に金
属膜を蒸着すると、金属膜は電子線レジストの除
去された開孔（パターン）内部分と残存する電子
線レジスタ上部分との間で不連続となり、したが
つて、金属膜形成の後に電子線レジストを除去す
ることにより、この上に被着された金属膜を同時
に取り去るリフトオフが可能となる。リフトオフ
技術は、半導体集積回路における配線、複雑パタ
ーンを有する電極あるいは電界効果トランジスタ
のゲート電極などの金属パターン形成に好適であ
り、リフトオフを可能にする電子ビーム露光法は
上記の金属パターン形成に適した方法といえる。
第１図ａ〜ｄは電子ビーム露光法を駆使して半
導体基板上に電極を形成する方法を具体的に示す
図であり、先ず第１図ａで示すように表面全域が
均一な厚みの電子線レジスト膜１で覆われた半導
体基板２を準備し、この半導体基板上の電子線レ
ジスト膜１を矢印で示す方向から電子ビームを照
射して露光する。この電子線レジスト膜１として
ポジ形のレジストを用いるならば、電子ビームに
より照射された部分が分解し、この部分が現像に
より除去される。第１図ｂは現像後の状態を示す
図であり、電子線レジスト膜１には所定のパター
ン幅をもつ開孔３が形成される。ところで、この
ようにして形成された開孔３の断面形状は、上部
においてl1幅を有し、下部に向つて次第に幅広と
なり、最下部で最大の幅l2を有する形状となる。
導体基板上に電極を形成する方法を具体的に示す
図であり、先ず第１図ａで示すように表面全域が
均一な厚みの電子線レジスト膜１で覆われた半導
体基板２を準備し、この半導体基板上の電子線レ
ジスト膜１を矢印で示す方向から電子ビームを照
射して露光する。この電子線レジスト膜１として
ポジ形のレジストを用いるならば、電子ビームに
より照射された部分が分解し、この部分が現像に
より除去される。第１図ｂは現像後の状態を示す
図であり、電子線レジスト膜１には所定のパター
ン幅をもつ開孔３が形成される。ところで、この
ようにして形成された開孔３の断面形状は、上部
においてl1幅を有し、下部に向つて次第に幅広と
なり、最下部で最大の幅l2を有する形状となる。
電子ビーム露光では半導体基板２から後方散乱
される電子ビームも電子線レジスト膜１の露光に
関係し、そのパターン幅は入射する電子ビームと
後方散乱される電子ビームとによつて決定され
る。したがつて、半導体基板表面から最も遠く、
後方散乱の影響を殆んど受けることのない電子線
レジスト膜の最上部ではパターン幅は入射する電
子ビームそのものによつて決定されるところとな
るが、下方へ向うに従つて後方散乱の影響が大き
くなりパターン幅が最上部にくらべて次第に広く
なるアンダカツトの状態が生し、図示したような
断面形状の開孔が形成される。第１図ｃは電子線
レジストにパターン形成をなしたのち、金属膜を
形成した状態を示す図であり、電子線レジスト膜
１の開孔端縁部が鋭角となるため、電子線レジス
ト膜上の金属膜４と開孔内の金属膜５はこの部分
で不連続となり、また、開孔３の内部に露呈され
た半導体基板面に被着される金属膜５の幅は開孔
の最上部の幅l1にほぼ合致する。次いで、電子線
レジスト膜１を除去することによりこの上部に被
着形成された金属膜のみが取り去られ、第１図ｄ
で示すようにパターン幅l1の金属パターン５が半
導体基板上に形成される。
される電子ビームも電子線レジスト膜１の露光に
関係し、そのパターン幅は入射する電子ビームと
後方散乱される電子ビームとによつて決定され
る。したがつて、半導体基板表面から最も遠く、
後方散乱の影響を殆んど受けることのない電子線
レジスト膜の最上部ではパターン幅は入射する電
子ビームそのものによつて決定されるところとな
るが、下方へ向うに従つて後方散乱の影響が大き
くなりパターン幅が最上部にくらべて次第に広く
なるアンダカツトの状態が生し、図示したような
断面形状の開孔が形成される。第１図ｃは電子線
レジストにパターン形成をなしたのち、金属膜を
形成した状態を示す図であり、電子線レジスト膜
１の開孔端縁部が鋭角となるため、電子線レジス
ト膜上の金属膜４と開孔内の金属膜５はこの部分
で不連続となり、また、開孔３の内部に露呈され
た半導体基板面に被着される金属膜５の幅は開孔
の最上部の幅l1にほぼ合致する。次いで、電子線
レジスト膜１を除去することによりこの上部に被
着形成された金属膜のみが取り去られ、第１図ｄ
で示すようにパターン幅l1の金属パターン５が半
導体基板上に形成される。
このように、電子ビーム露光法によれば電極等
の形成に際してリフトオフが可能になるものの、
この電極の断面形状として、電極の幅がその厚さ
方向において階段的に変化する形状が必要とされ
る場合には、上記の電子ビーム露光法によつては
この形状を得ることはできない。
の形成に際してリフトオフが可能になるものの、
この電極の断面形状として、電極の幅がその厚さ
方向において階段的に変化する形状が必要とされ
る場合には、上記の電子ビーム露光法によつては
この形状を得ることはできない。
第２図は上記の電子ビーム露光法を駆使してゲ
ート電極の形成がなされたGaAsシヨツトキ接合
型電界効果トランジスタの構造を示す図であり、
その構造は半絶縁性のGaAs基板６、その上に形
成されたGaAs高抵抗層７、さらにこの上に形成
された厚さが0.2〜0.5μｍ程度のＮ型GaAs活性
層８、同Ｎ型GaAs活性層８に被着形成されてシ
ヨツトキゲート接合を形成するゲート電極９なら
びにＮ型GaAs活性層８にオーミツク接触するド
レインおよびソース電極１０，１１を具備した構
造となつている。
ート電極の形成がなされたGaAsシヨツトキ接合
型電界効果トランジスタの構造を示す図であり、
その構造は半絶縁性のGaAs基板６、その上に形
成されたGaAs高抵抗層７、さらにこの上に形成
された厚さが0.2〜0.5μｍ程度のＮ型GaAs活性
層８、同Ｎ型GaAs活性層８に被着形成されてシ
ヨツトキゲート接合を形成するゲート電極９なら
びにＮ型GaAs活性層８にオーミツク接触するド
レインおよびソース電極１０，１１を具備した構
造となつている。
かかる構造のGaAsシヨツトキ接合型電界効果
トランジスタにおいて、そのゲート電極を電子ビ
ーム露光法によつて形成すると、図示するように
そのパターン幅は電子線レジストのパターン幅l1
で規制され、しかも厚さ方向において均一な幅と
なる。ところで、シヨツトキゲート接合形用のゲ
ート電極は、接合容量が小さくしかも直列抵抗も
小さい２つの要件を満たす構造であることが望ま
しく、前者の要件が満たされるためにはＮ型
GaAs活性層８との接触面積を小さくするべくゲ
ート電極９の幅l1を狭くする必要があるのに対し
て、後者の要件である直列抵抗を小さくするには
ゲート電極９の断面積を大きくするべくゲート電
極９の幅l1を広くする必要があり、かかる相反す
る構造上の要件は第２図で示すゲート電極形状に
よつては満たされない。かかる構造上の要件を満
たすためには、ゲート電極の断面形状を第３図で
示すように上部におけるゲート電極の幅が例えば
l1であるとき、下部におけるゲート電極の幅がl3
（l3＜l1）となるＴ字形状とする必要がある。
トランジスタにおいて、そのゲート電極を電子ビ
ーム露光法によつて形成すると、図示するように
そのパターン幅は電子線レジストのパターン幅l1
で規制され、しかも厚さ方向において均一な幅と
なる。ところで、シヨツトキゲート接合形用のゲ
ート電極は、接合容量が小さくしかも直列抵抗も
小さい２つの要件を満たす構造であることが望ま
しく、前者の要件が満たされるためにはＮ型
GaAs活性層８との接触面積を小さくするべくゲ
ート電極９の幅l1を狭くする必要があるのに対し
て、後者の要件である直列抵抗を小さくするには
ゲート電極９の断面積を大きくするべくゲート電
極９の幅l1を広くする必要があり、かかる相反す
る構造上の要件は第２図で示すゲート電極形状に
よつては満たされない。かかる構造上の要件を満
たすためには、ゲート電極の断面形状を第３図で
示すように上部におけるゲート電極の幅が例えば
l1であるとき、下部におけるゲート電極の幅がl3
（l3＜l1）となるＴ字形状とする必要がある。
本発明は、電子ビーム露光法では形成すること
が困難であつた断面形状がＴ字型の電極を電子ビ
ーム露光法の下で形成することのできる電極形成
方法を提案するべくなされたもので、本発明の電
極形成方法の特徴は、半導体基板上に電子ビーム
に対して所定の感度を有する第１の電子線レジス
ト膜を、さらに同レジスト膜上に電子ビームに対
する感度がこれより大きい第２の電子線レジスト
膜を順次形成したのち、電子ビーム露光処理なら
びに現像処理を施して電子線レジスト膜に所定の
パターンを有する開孔を設け、次いで、全面に電
極金属膜を被着形成し、こののち、電子線レジス
ト膜を除去することにより同時にこの上に被着形
成された電極金属膜を取り去り、前記の開孔の底
部に露呈する半導体基板上に断面形状がＴ字形の
電極を形成するところにある。
が困難であつた断面形状がＴ字型の電極を電子ビ
ーム露光法の下で形成することのできる電極形成
方法を提案するべくなされたもので、本発明の電
極形成方法の特徴は、半導体基板上に電子ビーム
に対して所定の感度を有する第１の電子線レジス
ト膜を、さらに同レジスト膜上に電子ビームに対
する感度がこれより大きい第２の電子線レジスト
膜を順次形成したのち、電子ビーム露光処理なら
びに現像処理を施して電子線レジスト膜に所定の
パターンを有する開孔を設け、次いで、全面に電
極金属膜を被着形成し、こののち、電子線レジス
ト膜を除去することにより同時にこの上に被着形
成された電極金属膜を取り去り、前記の開孔の底
部に露呈する半導体基板上に断面形状がＴ字形の
電極を形成するところにある。
以下に第４図を参照して本発明の電極形成方法
を具体的に説明する。先ず、第４図ａで示すよう
に、たとえば直径が約２インチのシリコン基板２
の一方の表面上に粘度が200センチポイズの
PMMA（ポリメチルメタアクリレート）とキシ
レンを１：２の容量比で混合してなるPMMA溶
液１mlを遠心法（5000rpm）で塗布して厚さが
0.2μｍの第１の電子線レジスト膜１２を形成
し、さらにこの上に、PMMA（ポリメチルメタ
アクリレート）にメタクリル酸と架橋反応剤を添
加してなる第２レジスト溶液１mlを同じく遠心法
（2000rpm）で塗布して厚さが0.5μｍの第２の電
子線レジスト膜１３を形成した試料を準備する。
この試料を160℃の温度で約20分間熱処理（プリ
ベーク）したのち、露光量2.2×10-4クーロン／
cm2で電子ビーム露光し、次いでMIBX（メチルイ
ソブチルケトン）とイソプロピルアルコールを容
量比１：３で混合してなる現像液で約１分間現像
する。この条件の下でのPMMAと第２の電子線
レジストの感度は１：1.2〜2.0の範囲である。第
４図ｂは現像後の電子線レジスト膜の断面形状を
示す図であり、第１および第２の電子線レジスト
膜１２と１３に穿設された開孔１４と１５はとも
にアンダカツトされた断面形状を呈し、また、第
１の電子線レジスト膜（PMMA）１２に穿設さ
れた開孔１４の上部におけるパターン幅l3と第２
の電子線レジスト膜１３に穿設された開孔１５の
上部におけるパターン幅l1との間には、両者の電
子ビームに対する感度差に基きl1＞l3の関係が成
立している。
を具体的に説明する。先ず、第４図ａで示すよう
に、たとえば直径が約２インチのシリコン基板２
の一方の表面上に粘度が200センチポイズの
PMMA（ポリメチルメタアクリレート）とキシ
レンを１：２の容量比で混合してなるPMMA溶
液１mlを遠心法（5000rpm）で塗布して厚さが
0.2μｍの第１の電子線レジスト膜１２を形成
し、さらにこの上に、PMMA（ポリメチルメタ
アクリレート）にメタクリル酸と架橋反応剤を添
加してなる第２レジスト溶液１mlを同じく遠心法
（2000rpm）で塗布して厚さが0.5μｍの第２の電
子線レジスト膜１３を形成した試料を準備する。
この試料を160℃の温度で約20分間熱処理（プリ
ベーク）したのち、露光量2.2×10-4クーロン／
cm2で電子ビーム露光し、次いでMIBX（メチルイ
ソブチルケトン）とイソプロピルアルコールを容
量比１：３で混合してなる現像液で約１分間現像
する。この条件の下でのPMMAと第２の電子線
レジストの感度は１：1.2〜2.0の範囲である。第
４図ｂは現像後の電子線レジスト膜の断面形状を
示す図であり、第１および第２の電子線レジスト
膜１２と１３に穿設された開孔１４と１５はとも
にアンダカツトされた断面形状を呈し、また、第
１の電子線レジスト膜（PMMA）１２に穿設さ
れた開孔１４の上部におけるパターン幅l3と第２
の電子線レジスト膜１３に穿設された開孔１５の
上部におけるパターン幅l1との間には、両者の電
子ビームに対する感度差に基きl1＞l3の関係が成
立している。
なお、露光、現像工程として次のように行うこ
とも可能である。露光量6.8×10-5クーロン／cm2
で電子ビーム露光し、MIBKとイソプロピルアル
コールを容量比１：３で混合してなる現像液で約
12分間現像する。この場合、露光量が低いので
PMMAは溶解せず、第２の電子線レジスト膜１
３にのみ開口１５が形成される。次にMIBKで30
秒現像し、第１の電子線レジストであるPMMA
に開口部１４を形成する。
とも可能である。露光量6.8×10-5クーロン／cm2
で電子ビーム露光し、MIBKとイソプロピルアル
コールを容量比１：３で混合してなる現像液で約
12分間現像する。この場合、露光量が低いので
PMMAは溶解せず、第２の電子線レジスト膜１
３にのみ開口１５が形成される。次にMIBKで30
秒現像し、第１の電子線レジストであるPMMA
に開口部１４を形成する。
このようにして電子線レジスト膜へのパターン
形成を行つたのち、第１の電子線レジスト膜１２
の膜厚より厚く、かつ第１および第２の電子線レ
ジスト膜１２と１３の膜厚の和より薄い範囲、た
とえば0.5μｍに膜厚を選定し、金（Au）電極層
を蒸着する。第４図ｃは金電極層を形成したのち
の状態を示す図であり、図中１６，１７が金電極
層であり、図示するように開孔内に形成された金
電極層１６と電子線レジスト膜１３の上に形成さ
れた金電極層１７は開孔の最上端縁部において分
断されており、また開孔内に形成された金電極層
１６の断面形状は、開孔内にくびれ部１８が存在
することによりＴ字形となる。そして最後にメチ
ルエチルケトンを用いたしや沸によつて電子線レ
ジスト膜を除去することによつて、この電子線レ
ジスト膜上の金電極層１７がリフトオフされ、第
４図ｄで示すように断面形状がＴ字形の電極１６
のみが形成されたシリコン基板１をうることがで
きる。
形成を行つたのち、第１の電子線レジスト膜１２
の膜厚より厚く、かつ第１および第２の電子線レ
ジスト膜１２と１３の膜厚の和より薄い範囲、た
とえば0.5μｍに膜厚を選定し、金（Au）電極層
を蒸着する。第４図ｃは金電極層を形成したのち
の状態を示す図であり、図中１６，１７が金電極
層であり、図示するように開孔内に形成された金
電極層１６と電子線レジスト膜１３の上に形成さ
れた金電極層１７は開孔の最上端縁部において分
断されており、また開孔内に形成された金電極層
１６の断面形状は、開孔内にくびれ部１８が存在
することによりＴ字形となる。そして最後にメチ
ルエチルケトンを用いたしや沸によつて電子線レ
ジスト膜を除去することによつて、この電子線レ
ジスト膜上の金電極層１７がリフトオフされ、第
４図ｄで示すように断面形状がＴ字形の電極１６
のみが形成されたシリコン基板１をうることがで
きる。
したがつて、かかる本発明の電極形成方法をた
とえばGaAsシヨツトキ接合型電界効果トランジ
スタのゲート電極の形成に適用するならば、第３
図で示したような理想的な構造を具備するゲート
電極を形成することができる。
とえばGaAsシヨツトキ接合型電界効果トランジ
スタのゲート電極の形成に適用するならば、第３
図で示したような理想的な構造を具備するゲート
電極を形成することができる。
ところで、本発明においては第１および第２の
電子線レジスト膜の電子ビームに対する感度の選
定が大切である。たとえば、第２の電子線レジス
ト膜の感度が第１の電子線レジスト膜の感度1.2
倍以下であると第４図で示したl1とl3の差が小さ
くなり、くびれ部１８の形成が不足しＴ字形の断
面構造の電極形成が困難になり、一方、2.0倍を
越すと、第１の電子線レジスト膜に適した照射量
で露光した場合、第２の電子線レジスト膜が露光
過多となり、パターン精度が著るしく損われてし
まうばかりでなく電極の廂状部分の水平方向の突
出長が長くなり、これが基板方向へ垂下して基板
表面に接触するなどの不都合を招く。したがつ
て、これらの不都合をきたすことのない範囲内に
第２の電子線レジストの電子ビームに対する感度
は選定することが好ましい。
電子線レジスト膜の電子ビームに対する感度の選
定が大切である。たとえば、第２の電子線レジス
ト膜の感度が第１の電子線レジスト膜の感度1.2
倍以下であると第４図で示したl1とl3の差が小さ
くなり、くびれ部１８の形成が不足しＴ字形の断
面構造の電極形成が困難になり、一方、2.0倍を
越すと、第１の電子線レジスト膜に適した照射量
で露光した場合、第２の電子線レジスト膜が露光
過多となり、パターン精度が著るしく損われてし
まうばかりでなく電極の廂状部分の水平方向の突
出長が長くなり、これが基板方向へ垂下して基板
表面に接触するなどの不都合を招く。したがつ
て、これらの不都合をきたすことのない範囲内に
第２の電子線レジストの電子ビームに対する感度
は選定することが好ましい。
以上説明してきたところから明らかなように、
本発明の電極形成方法は、通常の電子ビーム露光
法では形成が困難であつた断面形状がＴ字形の電
極の形成を可能とするものであり、電子ビーム露
光法による電極形成の多様化をはかる効果が奏さ
れる。なお、以上の説明はGaAsシヨツトキ接合
型電界効果トランジスタを例示してなされたが、
本発明は、半導体装置の電極（相互配線を含む）
の形成に広く適用可能であり、さらに、電子線レ
ジストも実施例で示したものに限定されるもので
はない。
本発明の電極形成方法は、通常の電子ビーム露光
法では形成が困難であつた断面形状がＴ字形の電
極の形成を可能とするものであり、電子ビーム露
光法による電極形成の多様化をはかる効果が奏さ
れる。なお、以上の説明はGaAsシヨツトキ接合
型電界効果トランジスタを例示してなされたが、
本発明は、半導体装置の電極（相互配線を含む）
の形成に広く適用可能であり、さらに、電子線レ
ジストも実施例で示したものに限定されるもので
はない。
第１図ａ〜ｄは電子ビーム露光法を駆使した従
来の電極形成方法を説明するための図、第２図お
よび第３図はGaAsシヨツトキ接合形電界効果ト
ランジスタの構造を示す図、第４図ａ〜ｄは電子
ビーム露光法を駆使した本発明の電極形成方法を
説明するための工程図である。 １３……電子線レジスト膜、２……半導体（シ
リコン基板）、１４，１５……開孔、１６……電
極、１７……電子線レジスト膜上の金属層、１８
……くびれ部。
来の電極形成方法を説明するための図、第２図お
よび第３図はGaAsシヨツトキ接合形電界効果ト
ランジスタの構造を示す図、第４図ａ〜ｄは電子
ビーム露光法を駆使した本発明の電極形成方法を
説明するための工程図である。 １３……電子線レジスト膜、２……半導体（シ
リコン基板）、１４，１５……開孔、１６……電
極、１７……電子線レジスト膜上の金属層、１８
……くびれ部。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に電子ビームに対して所定の感
度を有する第１の電子線レジスト膜と、さらにこ
の上に電子ビームに対する感度がこれより大きい
第２の電子線レジスト膜を形成したのち、電子ビ
ーム露光処理ならびに現像処理を施し、前記の第
１および第２の電子線レジスト膜を貫通し、かつ
所定のパターンを有する開孔を設け、次いで、全
面に前記第１の電子線レジスト膜の膜厚よりも厚
く、かつ、前記第１および第２の電子線レジスト
の膜厚の和より薄い範囲の厚みに選定された電極
金属膜を被着形成し、こののち電子線レジスト膜
を除去して同時にこの上に被着形成された電極金
属膜を取り去り、前記の開孔内に露呈する半導体
基板上に電極を形成することを特徴とする半導体
装置用電極の形成方法。 ２ 第２の電子線レジスト膜の電子ビームに対す
る感度が第１の電子線レジスト膜の電子ビームに
対する感度の1.2〜2.0倍の大きさに選定されてい
ることを特徴とする特許請求の範囲第１項に記載
の半導体装置用電極の形成方法。 ３ 第１の電子線レジスト膜がPMMA（ポリメ
チルメタアクリレート）であり、第２の電子線レ
ジスト膜がPMMAにメタクリル酸と架橋反応剤
を添加したレジスト膜であることを特徴とする特
許請求の範囲第１項記載の半導体装置用電極の形
成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1371179A JPS55105326A (en) | 1979-02-07 | 1979-02-07 | Manufacturing method of electrode of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1371179A JPS55105326A (en) | 1979-02-07 | 1979-02-07 | Manufacturing method of electrode of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55105326A JPS55105326A (en) | 1980-08-12 |
| JPS6216534B2 true JPS6216534B2 (ja) | 1987-04-13 |
Family
ID=11840809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1371179A Granted JPS55105326A (en) | 1979-02-07 | 1979-02-07 | Manufacturing method of electrode of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55105326A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5646536A (en) * | 1979-09-22 | 1981-04-27 | Nippon Telegr & Teleph Corp <Ntt> | Formation of microminiature electrode |
| JPS5814577A (ja) * | 1981-07-17 | 1983-01-27 | Fujitsu Ltd | 電界効果型半導体装置の製造方法 |
| JPS58153375A (ja) * | 1982-03-08 | 1983-09-12 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS58199567A (ja) * | 1982-05-17 | 1983-11-19 | Toshiba Corp | シヨツトキ障壁型電界効果トランジスタ及びその製造方法 |
| JPS60145673A (ja) * | 1984-01-09 | 1985-08-01 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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| JPS61104675A (ja) * | 1984-10-29 | 1986-05-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61125176A (ja) * | 1984-11-22 | 1986-06-12 | Nec Corp | 半導体装置の製造方法 |
| JP2612836B2 (ja) * | 1987-09-23 | 1997-05-21 | シーメンス、アクチエンゲゼルシヤフト | 自己整合ゲートを備えるｍｅｓｆｅｔの製造方法 |
| JP2661237B2 (ja) * | 1989-02-08 | 1997-10-08 | 三菱電機株式会社 | パターン形成方法 |
| JP2667250B2 (ja) * | 1989-06-15 | 1997-10-27 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| US5053348A (en) * | 1989-12-01 | 1991-10-01 | Hughes Aircraft Company | Fabrication of self-aligned, t-gate hemt |
| KR920007357B1 (ko) * | 1990-03-12 | 1992-08-31 | 재단법인 한국전자통신연구소 | 내열성 게이트를 이용한 갈륨비소 반도체 소자의 제조방법 |
| JP2626558B2 (ja) * | 1994-06-13 | 1997-07-02 | 日本電気株式会社 | Ｔ型ゲート電極の作製方法 |
| JP2746539B2 (ja) * | 1994-12-19 | 1998-05-06 | 韓國電子通信研究院 | 電界効果トランジスタのゲート形成方法とその形成領域の形成方法 |
| US7892903B2 (en) * | 2004-02-23 | 2011-02-22 | Asml Netherlands B.V. | Device manufacturing method and substrate comprising multiple resist layers |
-
1979
- 1979-02-07 JP JP1371179A patent/JPS55105326A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55105326A (en) | 1980-08-12 |
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