JPS61104675A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は半導体装置の製造方法、特にリセス内にゲート
電極が形成されてなる電界効果半導体装置を製造する方
法に関する。

〔従来の技術〕

本出願人は、電界効果型半導体装置の製造方法を開発し
、それは特開昭５９−５２８旧号に開示された。かかる
方法によって形成された半導体装置は第２図の断面図に
示され、第２図において、２１は半絶縁性ＧａＡｓ基板
、２２はＧａＡｓハソファ層、２３はＧａ＾Ｓ活性層、
２４はソース電極、２５はトレイン電極、２６はゲート
電極、２７はパソシヘーション８９４．２８は金属、２
９はリセス、をそれぞれ示す。

前記した方法においては、半導体基板」二の活性層上に
ソースおよびドレイン電極を配設した後に、前記半導体
基板表面に例えば電子ビーム用レジストを被覆し、次い
で所望のゲート電極パターンに従って電子ビームによっ
て本露光処理、およびその後または前にゲート電極パタ
ーンから］レイン側に偏倚した補助露光処理を行い、レ
ジストを現像して非対称形状のレジストを形成し、この
レジストをマスクとし前記活性層にリセスを形成し、リ
ロに同レジストをマスクとして活性層表面に金属を被着
してゲート電極を形成するものである。

そして前記方法の目的は、ソース電極とゲート電極との
間の直列抵抗を減少さ一ロ、かつ、ショソトギ耐圧を向
−１−せしめた電昇効果半導体装置を提イｊ（するにあ
る。

ｔｊｌｌ来、ＧａＡｓからなる半導体層を活性層として
いるソジノトギ・バリア型電界効果半導体装置において
は、高周波特性、出力性ＩＴ１、効率を向−］二する人
−め、ソース・ゲート間の歯列抵抗の低減化およびゲー
ト・１１１７間のショクＩ・キｉｉ（圧の向上なと企図
る研究がなされてる。

１１ｎ常、この種の電界効果半導体装置では、前記ｉ’
＋”ｒ　１１１層のソース電極およびｉルーイン電極間
の電流やしきい値電圧νｌｌ＋の調節ば活性層のｑ−７
ｉを制御すイ）ことによって行われる。

ところで、活性層を薄くすると、その抵抗値は１−νＩ
′シ、そのままでは、ソース・ゲート間の直列抵抗も高
くなるので４７ましくない。

そこで、活性層のソース・ＩＸレイン間にリセス（ｒｅ
ｃｅｓｓ　：凹所）を形成してｐ７Ｊを制御する。１−
うにし、このリセス内にゲート電極を形成することによ
り、ソース・チー１−間を見ノこ場合、できるｌ！１１
！リゲートに近いところｉ１′、で活１１１層を厚く絹
持′４−るようにしてソース・デー１間にお＋Ｊる直列
抵抗の」−昇を防止している。

しかし、このようｔ「リセス内６．二ヶー１？Ｉｆｉ極
を形成する場合、リセス幅とチー１−電極とか接ｊルす
るにつれて空乏層が拡がり姐ｆくなり、高電νｌＩＣ１
疲−′るため、ショットキ耐圧が低下する。なお、ショ
ク１ヘキ酎圧が低いと、電界効果半導体装置の’ＪＵｒ
作時にゲート電流が増加し、ゲート電極のエレクトＩ：
Ｉ・マイグレーションが起り、電界効果半導体装置の寿
命を著しく短かくする問題がある。

ショットキ耐圧を向上させる一つの解決としては、活性
層のキャリア濃度を低下させる方法があるが、キャリア
濃度を下げると伽が低下するので高性能の電界効果半導
体装置を得ることができない問題がある。

また、他の方法として、ゲート電極をソース側にオフセ
ットさ−ＩＬることが行われていて、これは、ソース・
チー１−間の直列抵抗を低減し、ゲート・１（７４７間
のンヨソトキ耐圧を向上させるのに有効であるが、オフ
セソトシたゲート電極を形成する技術に娃しい問題があ
る。

従来多用されている方法としては、ゲート電極パターン
を有するマスク膜に斜め蒸着法を適用してオフセソ１−
されたゲート電極を形成する技術が知られているが、ご
の技術によると、オフセントさ・」Ｌる方向が一方向で
あるため、一つの電界効果半導体装置内でソースとドレ
インの位置は統一されな番１ればならず、部分的にソー
スとドレインの位置を逆にすることは不可能であるとい
う問題がある。

そのようなことをしたとすれば、ゲート電極が１”　ｌ
／イン側にオフセットされた状態となる場合が生ずるこ
とになる。

また、斜め蒸着法自体がさほど反復再現性が良い技術と
は言えない状態にあることも事実である。

そこで本出願人は、リセス内でソース側にオフセントさ
せたゲート電極を形成するのに有効な電界効果半導体装
置の製造方法を開発し、ソース・ゲート間の直列抵抗が
低減され、かつ、デーｌ−・ドレイン間のショク］・キ
耐圧が向上された電界効果半導体装置を得られるように
した。

かかる方法について本出願人は特許出願をなした（昭和
５８年特許願第１７１１７６号）。その電Ｆ　’ｊＡ１
果半導体装置の製造方法では、基板」二に半導体活性層
を形成する工程と、次いで、前記半導体活性層上に第１
のレジスト膜の全面に軽度の露光処理を行なって該第１
のレジスト膜の感度を上昇させておく工程と、次いで、
全面に第２のレジスト股を形成する工程と、次いで、前
記第１および第２のレジスト膜にゲート電極パターンに
従う主露光処理およびリセス・パターンに従う補助露光
処理のいずれか一方を先にして順に行う工程と、次いで
、前記第１のレジスト膜をマスクとして前記半導体活性
層を選択的にエツチングしてリセスを形成する工程と、
次いで、前記第２のレジスｌ−膜をマスクとして前記リ
セスの表面にゲート電極を形成する夕「稈とを経ること
によって、ソース電極と１トイン電極との間の半導体活
性層に形成されたリセスの表面にソース側にオフセット
しだケ−１・？（１極か形成されてなる電界効果半導体
装置を容易かつｉ＋＋現性良く製造するものである。な
お、かかる６沈に」、って作られる装置Ｌ１本発明の実
施例で７＃）る第１目出）に示されるものと同一である
。

〔発明が扇”決しよ・うとする問題点〕ｉ蕉来は、レシ
ス１の２層杉旨告、レタス１−／スペー升〆去、電ｒヒ
ーム謹光法等によりオーババング状パターンを形成し、
このパターンを用いて真空中て金属を被着し、リフトオ
フ法により金属パターン例えばり−−１・を形成してい
た。かかる従来法ご（１１、いずれ４）レシスＩ・パタ
ーンを高精度に開口すれ（５，１、容易にリフ１−オフ
法を用いて金属パターンを形成することができるもので
はあるが、１０１段差部、直重極厚み、スロープ状電極
形成等にリフ；オフを適用するとリフＩ・オフが不完全
になり１、＋１ｉ留りが低下する問題があった。

〔問題点を解決するための手段〕

本発明は、」二記問題点をｌＩ！ｌ／Ｉ４した半導体装
置の製造方法を提供するもので、その手段は、基板−１
−に半導体活性１５を形成する」−稈、前記半導体装１
２１層」二に第１のレジスト股を形成する−「稈、全面
に第１のレジスト膜よりは（］（感度の第２のレジスト
膜を形成する工程、前記第１および第２のレジスト膜に
チー１−電極パターンに従・う主ｉＦ’Ａ光処理お、１
びリセス・パターンに従う補助露光処理のいずれか一方
を先にして順に行う工程、前記各レシス１−膜を現像す
る−［程、１ｉｉｉ記第１の１／シスＩ−欣をマスクと
して前記半導体活性ｊ−を選択的にエソチンクしてリセ
スを形成する工程、およびＩ’＋ｉｉ記第２のｌ／レジ
スト膜をマスクとして前記リセスの表面にゲート電極を
形成する工程を含むことを特徴とする半導体装置の製造
方法によってなされる。

〔作用〕

上記方法においては、電子ビーム露光の本露光、補助露
光を絹み合せることにより、十分なオーババング状パタ
ーンが形成できるため、リフトオフが容易であり、高積
度の金属パターンが得られる。

また心・要により、オーババング状パターンを用いて、
ウエソ１−エツチング、］−′ライエツチングおよびウ
ェットエツチング／１ライエツチング併用により基板に
リセスを形成し、このリセス内に金属パターンを形成す
るごとも可能である。補助露光寸法を左右独）”ｆに制
御すれば、オーバハング寸法を左右独立に制御すること
も可能である。

〔実ｈ１０例〕 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図（ａＩないしくｈｌは本発明一実施例を説明する
だめの工程要所におりる半導体装置の要部切断側面図で
あり、以下これらの図を参照しつつ解説する。

第１図（ａ）； 気相エビクキシャル成長法を適用し、半絶縁性ＧａＡｓ
基扱１基板ノン・ドープのＧａＡｓバッファ層２を厚さ
例えば３〜５μｍ稈度に形成する。

次いで気相エピタキシャル成長法を適用し、Ｇａ−Ａｓ
バッファ層上にｎ型ＧａＡｓ活性Ｎ３を厚さ例えば０．
３〜０．７μｍ程度に形成する。このｎ型ＧＩＩＡｓ７
１ｉ性Ｎ３における不純物濃度は１〜３　ｘ　ＩＯ”’
　ｃ、ｍ−’程度である。

蒸着法を適用し、金（Ａｕ）　　・ゲルマニウム（Ｇｅ
：１２重量〔％〕）合金層とＡｕ層の二重層からなる電
極金属層を厚さ例えば４０００〜５０００人程度に形成
する。

フォト・リソグラフィ技術を適用し、前記電極金属層の
パターニングを行い、ソース電極４およびドレイン電極
５を形成する。

温度約４５０°Ｃ程度で熱処理を行い、ソース電極４お
よびドレイン電極５のオーミック・コンタクトを採る。

第１図（ｂ）： スピンコ−１・法を適用し、全面にポジ型電子ビームレ
ジスト（例えば特開昭５４−６６８２９号に開示したＣ
ＭＲ−１００なる名称のレジスト）膜６を形成してから
ベーキング処理を施す。

第１図（Ｃ）： スピンコ−１・法を適用し、全面にレジスト膜６のレン
ズＩ・より４）低感度のポジ型電了ピームレジスＨＩ’
Ｊ７（例えばＰＨＭＡ　）を形成してからヘーキンク処
理を施す。

例えば電子ヒームを用い、ソース電極４側に偏倚した部
分の電子ピームレジスｌ−膜７上にゲート電極パターン
に従う］１露光を行う。

この時の条件は、加速電圧２０ＫｅＶ　、ヒーム電流２
−］００ｘｌＯＡ、１−スＭ　］　〜ｌＯｘ　１Ｏ−１
ｃ／ｃ、〜２程度とすることができる。

例えば電子ヒームを用い、前記ゲート電極パターンを含
むリセス・パターンに従う補助露光を行・う。

この時の条件は、加速電圧２０Ｋｃν、ヒーム電流２−
１０ＸＩＯ−”　　Ａ、］・−ズ１０．２〜５　Ｘ　１
０　　”　ｃ／ｃｍ２稈度とすることができる。

第１図（ｄ）： メチル−イソブチルう一トン（旧ＢＫ）等を用いてレジ
スト１１東７および６の現像処理を行うと、レジスト膜
７にはゲート電極パターンの開ロアＡ７！ｌ＜形成され
、レジスト膜６には前記ゲート電極パターンを含むリセ
ス・パターンの開口６Ａが形成されレジストのオーバハ
ング状パターンが形成される。

このように、レジスト膜６のみにリセス・パターンの開
口６Ａが形成される理由は、前記下１１１！でリセス・
パターンに従う補助露光を与えた際、レジスト膜７には
、それがパターニングされるには部分な露光でなくとも
、レジスト膜６に対しては、それがレジスト膜７よりは
高感度であるのでパターニングされるのに十分な露光と
なり得るからである。

また、開口６への側断面形状は活性層３の表面に近付く
につれて拡がっているが、これは電子ビームの前方散乱
および後方散乱によるものである。

第１図（ｅ）ニ レジスト膜７および６をマスクとして活性層３のエツチ
ングを行い、リセス８を形成する。

このリセス８の幅および深さは電界効果トランジスタの
特性から割出して決定される。

第１図（ｆ）： 蒸着法を適用し、レジスト膜７をマスクとし、例えばア
ルミニラＪ・の真空蒸着を行って、厚ざ例えば０．１ｔ
ｒｍ稈度のアルミニウム膜９を形成する。

この場合、斜め蒸着などは行う必要がない。

第１図（ｇ）ニ レシス日央７および６を溶剤中で除去する。これ番、二
より、レジスト膜７上に形成されていたアルミニラＪｘ
　ｌ漠９が同時に除去され、リフトオフ法によるパター
ニングが行われ、リセス８内に残留するアルミニウム膜
がゲート電極となる。図では、該ゲート電極を記号９Ｇ
で指示しである。

第１図（ｔｄ　： 化学気相成１番法またはスパッタ法等を適用して二酸化
シリコン（５ｉＯ２）からなる厚さ例えば５０００〜６
０００人程度のバソシヘーション膜１０を形成する。

フォト・リソグラフィ技術にてバッジヘーション膜】Ｏ
のパターニングを行い、ソース電極４および１・“レイ
ン電極５上に窓を形成する。

鍍金法を適用し、パンシヘーション膜１０をマスクとし
て金属１１を厚さ例えば０．５〜１．０μｍ程度に形成
する。

このようにして、ＧａＡｓ電界効果半導体装置が完成さ
れる。

本発明は、前記の如き電界効果半導体装置のみならず、
ペテロ接合半導体装置、ＭｒＳ型ｍ−ｖ族化合物半導体
装置等の製造にも適用することが可能である。

〔発明の効果〕

以上説明したように本発明ムこよれば、半導体活性層上
に第１の高感度レジスト膜を形成し、その上に第２のレ
ジスト膜を形成してゲート電極パターンに従う主露光処
理およびリセス・パターンに従う補助露光処理を行い、
それを現像することにより、第２のレジスト膜にはゲー
ト電極パターンを有する開口を、また、第１のレジスト
膜にはリセス・パターンを有する開口を形成し、それら
をマスクとして前記半導体活性層にリセスを形成し、そ
して、ゲート電極を形成することにより、リセス内のソ
ース電極側にオフセントした位置にゲート電極が形成さ
れた電界効果半導体装置を容易にかつ丙現性良（製造す
ることができ、そのようにしてｉｌＩられた電界効果半
導体装置は、ソース・ゲート間の重列抵抗が低減される
ので９ｍが向上する。また、ゲート・トレイン間のショ
ットキ耐圧は向上するので、動作時のグー１−電流は少
なく、エレクトＩＪ・マイグレーションも防止された性
能お３１、び信頼性が高いものとなり、更にまた、ゲー
ト電圧を深く印加して高電源付加効率で動作させること
が可能である。

【図面の簡単な説明】

第１図（ａｌないしく［１）は本発明一実施例を説明す
るための工４′１１要所にお＋Ｊる電界効果半導体装置
の要部１′Ｊ＋断側面図、第２図呑粱孝與番才従来例の
断面図であイ）。 図中、１は半絶縁性ＧａＡｓ基板、２はＧａＡｓハソフ
ァ層、３はｎ型ＧａＡｓ活性層、４はソース電極、５は
トレイン電極、６は第１のレシス日埃であるポジ型電了
ヒーＪ・レジスト欣、７は第２のレジスＩ・股であるポ
ジ型電了ピームレジス１−股、６八および７Ａは開口、
８はリセス、９１１アルミニウム順、９Ｇばゲート電極
、１０はパソシヘーション映、１１は金属、をそれぞれ
示す。 宕 ９９寸 ■ぐ ｑ− 第１図 第２図

Claims (1)

【特許請求の範囲】
1. 　基板上に半導体活性層を形成する工程、前記半導体活
   性層上に第１のレジスト膜を形成する工程、全面に第１
   のレジスト膜よりは低感度の第２のレジスト膜を形成す
   る工程、前記第１および第２のレジスト膜にゲート電極
   パターンに従う主露光処理およびリセス・パターンに従
   う補助露光処理のいずれか一方を先にして順に行う工程
   、前記各レジスト膜を現像する工程、前記第１のレジス
   ト膜をマスクとして前記半導体活性層を選択的にエッチ
   ングしてリセスを形成する工程、および前記第２のレジ
   スト膜をマスクとして前記リセスの表面にゲート電極を
   形成する工程を含むことを特徴とする半導体装置の製造
   方法。