JPS6321877A

JPS6321877A - 半導体素子の製造方法

Info

Publication number: JPS6321877A
Application number: JP16567286A
Authority: JP
Inventors: Yoshiaki Sano; 佐野　芳明; Tadashi Saito; 正齊藤; Seiji Nishi; 清次西; Hironori Inomata; 猪股　博記
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1986-07-16
Filing date: 1986-07-16
Publication date: 1988-01-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は半導体素子の製造方法に関し、特にショットキ
ダート電界効果トランジスタのダート電極形成方法に関
するものである。

（従来の技術）一般にショットキダート電界効果トランジスタ（以下Ｍ
ＥＳ　−ＦＥＴという）は、半絶縁性半導体の基板中に
形成された活性層に対し、オーミック接触のソース・ド
レイン電極、及び電流側脚に用いるショットキ接触のデ
ート電極で構成される。ここで高速で動作するＭＥＳ−
ＦＥＴを得るためには、ソース・ダート電極間の直列寄
性抵抗や寄性容量を極力低減する事が必要である。そこ
で、文献特開昭６１−５４６７２号公報にも記載されて
いるように、ダート長を短くしてダート容量を低減する
方法や、ゲートリセス構造にする方法・ソース・ドレイ
ン領域を低抵抗の高濃度キャリア層で形成する方法等の
改善が行われてきた。この場合のＭＥＳ・ＦＥＴの構造
断面図を第２図に示す。１１は基板、１２はｎ型活性層
、１３及び１４はそれぞれ高濃度ｎ型（以下ｎ＋型とい
う）のソース領域及びドレイン領域、１５及び１６はそ
れぞれソース電極及びドレイン電極であり、１７はｎ型
活性層１２に対してショットキ障壁をなすダート電極で
ある。

ここで、ｎ　型のソース・ドレイン領域１３．１４はソ
ース・ダート電極間及びｙ−ト・ドレイン電極間の容性
抵抗を減少させる。ここでソース・ダート電極１５．１
７間距離Ｌ１はソース電極１５側の直列抵抗とＣｇｓ　
（ソース、ダート電極１５゜１７間容量）との兼合いで
決定する必要があり、長くすると直列抵抗の増大、近ず
けるとＣｇ、の増大により素子の特性が劣化する。ダー
ト・ドレイン電極１７．１６間の距離Ｌ２についても、
ダート・ドレイン電極１７．１６間容性抵抗とＢｖｇ（
ダート・ドレイン電極１７．１６間耐圧）とから最適値
が存在する。

ここで一般のリセス構造のケ゛−ト電極１７形成では、
リセスエッチング領域とケ゛−ト電極１７を高精度で配
置する必要から、セルファライン法が採用されている。

その製造方法としては、まずレジストマスクによる基板
のエツチングの後、連続的にダート金属のリフトオフを
行ってケ９−ト電極１７を得る。

（発明が解決しようとする問題点）しかしながら、このように基板のリセスエッチングとし
て例えば化学エッチ液を用いた場合のように等方的エツ
チングを行うと、レジスト下に進むサイドエツチング（
オーバーハング構造）のためソース・ｅ−）電極１５．
１７間あるいはゲート・ドレイン電極１７．１６間のｎ
型活性層も薄層化され、高抵抗化する。また、リセスエ
ッチングをＲＩＥ　（反応性イオンエツチング）等の異
方性を示す方法番用いた場合には、レジスト下のサイド
エツチングのないエツチング断面が得られ、容性抵抗を
小さくできるが、逆にデート電極とｎ型のソース・ドレ
イン領域とが接近あるいは接触する事になる。ダート電
極近傍に高濃度キャリア層が存在すると、ショットキ特
性の劣化によシ逆方向耐圧が減少すると同時に、容性ダ
ート容量が増大し、これらはＭＥＳ−ＦＥＴの性能を劣
化させる原因になる。さらに、ＲＩＥなとの異方性エツ
チングとダート金属のリフトオフを組合わせたセルファ
ライン法において、実際には完全なエツチングの異方性
を得るのが困難であるため、ｒ−）電極がリセスエッチ
ング断面の側面にも密着することがあり、このような場
合、ダート電極と半導体表面（ソース領域またはドレイ
ン領域）と接触する面積が急激に増大し、実質のダート
長が長くなってしまう。

以上の様に・　リセス構造のデート電極を有するＭＥＳ
−ＦＥＴにおいては求められる素子の特性（ショットキ
ダートの耐圧および寄性容量の上限）を満足する範囲内
で容性抵抗を出来るだけ少くする。

つまりソース・デート電極間、ドレイン・ケ゛−ト電極
間距離を小さくする必要がちるが、上記の方法ではいず
れもこの距離を制御できず、最適なソース・デート電極
間、ドレイン゛・ダート電極間距離が得られない。

そこで本発明の目的は、ＭＥＳ＠ＦＥＴのリセスエッチ
部において、ダート電極をリセスエッチの側壁と接触す
ることなく、ソース・ｆ−）電極間、ケ。

−ト・ドレイン電極間の距離を制御でき最適な位置に配
置できる半導体素子の製造方法を提供することにある。

（問題点を解決するだめの手段）本発明は前記問題点を解決するために、半導体基板上に
一導電型の低濃度半導体層及び該−導電型の高濃度半導
体層を順次積層し、この高濃度半導体層上に、所定部分
に開口を有するレジストツクターンを形成し、このレジ
ストパターンをマスクとして前記高濃度半導体層の一部
を除去することにより前記低濃度半導体層を露出しマス
ク材を前記開口に対口所定の異なる方向から異方的に且
つ所゛定の異なる厚さに蒸着することにより前記開口の
幅を狭めるオーバーハング構造のマスクパターン体を形
成し、この基板面に対し垂直方向から電種金属を蒸着し
、前記レジスト・マターンを除去することにより前記マ
スク・ぐターン体及び不要電極金属を除去し前記露出さ
れた低濃度半導体層上の所定位置に電極をリフトオフ形
成するものである。

（作　用）以上のように本発明によれば、レノストパターンの開口
幅を狭めるオーバーハング構造のマスク・２メ一ン体を
、この開口に対し所定の異なる方向から異方的に且つ所
定の異なる厚さに蒸着することにより形成しているので
、マスク材の蒸着角度及び蒸着厚さを独立に設定でき、
ダート電極はりセスエッチ領域の所望の位置に配置する
ことができる。

（実施例）第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの構造断面図であり、以下図面に沿って説明する。

まず、第１図（ａ）に示すように、半絶縁性のＧａＡｓ
基板２１上にエピタキシャル成長あるいはイオン注入法
等によりｎ型活性層２２を積層し、続いてｎ型活性層上
に層型層２３をエピタキシャル成長により積層し、ｎ型
層２３上にレノストを１．３μｍ厚さに塗布しホ）　Ｉ
Ｊソ技術に二りケ°−ト領域を選択的に除去することに
より開口２４を有するレノス）Ａターン２５を形成する
。開口２４の大きさは、所望のＭＥＳ−ＦＥＴの電極配
置に従って、後に説明する斜め蒸着金属の厚さの相関で
決定されるが、現状のホ）　＋Ｊノ技術の精度から０．
５〜２μｍ程度が適当であり、本実施例では２μｍとし
た。

次に第１図（ｂ）に示すようにレノストックターン２５
をマスクとして計型層２３の一部を、ｎ型活性層２２を
露出する深さまでエツチング除去することにより、評型
ソース領域２６及びドレイン領域２７を形成する。

次に第１図（ｃ）に示すように、ＧａＡｓ基板２１面に
垂直方向から６５°程度ソース領域２６側に傾けた方向
から、チタン金属を蒸着することにより、レジストパタ
ーン２５上には２０００Ｘ程度厚さに且つドレイ／領域
２７上のレノストパターン２５の側壁には０．４μｍ程
度横に突出たチタン層２８を積層する。

次に第１図（ｄ）に示すように、ＧａＡｓ基板２１面に
垂直方向から６５°程度ドレイン領域側に傾けた方向か
ら、チタン金属を蒸着することにより、チタン層２８上
には５００Ｘ程度厚さに且つソース領域２６上のレノス
トノやターン２５の側壁には０．１μｍ程度横に突出た
チタンの層を積層しオーバハング構造のマスクパターン
体２９を形成する。

次に第１図（ｅ）に示すように、ＧａＡｓ基２１面に垂
直にタングステン等のダート金属３０の蒸着を行うと、
ｎ型活性層２２の表面上に堆積するダート金属はそれぞ
れのレノストパターン２５の側面より、マスクパターン
体２９の横に突き出た厚み分、離される事になる。

次にレノストックターン２５を溶解除去することにより
この上に積層されたマスクパターン体２９及びケ゛−ト
金属３０を除去し、第１図（ｆ）Ｋ示すように、ケ゛−
ト電極３１をリフトオフ形成し、さらに通常の方法によ
りＡｕＧｅ　／Ｎｉ　／Ａｕ等のオーミック接触をなす
ソース電極３２及びトンイン電極３３を形成することに
よりＭＥＳ−ＦＥＴが完成する。ζこで、ソース領域２
６・ダート電極３１間距離は０．１μｍ程度、デート電
極３トドレイン領域２７間距離は０４μｍ程度、またダ
ート長は１．５μｍ程度に形成される。

以上のように、本発明の実施例によれば、マスクパター
ン２９の形成は蒸着角度、蒸着厚さを独立に設定できる
ため、ソース電極側からとドレイ／電極側からとの蒸着
角度、蒸着厚さを適当に選ぶことによりケ゛−ト電極３
１はリセスエッチ領域内で任意の位置に配置する事がで
き、本発明の実施例では、ソース側にダート電極３１を
形成しているのでソース側に入る寄性抵抗を減らし、又
ケ゛−ト・ドレイン間耐圧を増大させることができる。

マタ、レノストパターン２５とマスクツ母ターン体２９
とてよってオーバーハング構造を形成しているので、レ
ノストックターン２５の開口２４の幅よシ狭い幅の開口
を有するマスクを形成でき、通常のＵｖ光を用いるホト
リソでは限度とされる１μｍのレジスト開口幅のノ９タ
ーンを用いても、サブミクロン幅のデート電極３ノを得
る事が出来る。さらに、このマスクはオーバーハング構
造となるため、ｒ−）金属の蒸着時において、開口２４
の側面にゲート金属が被着せずリフトオフ時のレノスト
溶解液が侵入し易くなって金属のリフトオフが非常に容
易になる長所を有する。

（発明の効果）以上、詳細に説明したように本発明てよれば、１、　ケ
°−トリセス領域内の任意の位置にケ°−ト電極を配置
できるため、ケ゛−ト・ソース間容性抵抗の減少、　？
　−）・ドレイン間耐圧の増大等のＭＥＳ−ＦＥＴ性能
の向上を計ることができる。

２、　ホトリンによるレノストックターン開口部をさら
に狭める事ができるので、容易にダート長の短かい、例
えば０．１〜０．５μｍ幅のｆｆ−）電極を得る事がで
きる。

３、　ダート金属のリフトオフが容易であるので、高精
度なダート電極形状を歩留り良く得られる。

等の長所が得られ、例えば周波数（ｆ、）が２０　ＧＨ
ｚ以上で動作する高性能なＭＥＳ−ＦＥＴを歩留り良く
製造することができる。

【図面の簡単な説明】

第１図（ａ）〜（＋）は本発明の一実施例を説明するた
めの構造゛断面図であり、第２図は従来のＭＥＳ−Ｆ”
ＥＴの構造断面図である。１１・・・基板、１２・・・ｎ型活性層、１３・・・ソ
ース領域、１４・・・ドレイン領域、１５・・・ソース
電極、１６・・・ビレ１″ン電極、１７・・・ダート電
極、２１・・・ＧａＡｓ基板、２２　”・ｎ型活性層、
２３　・・・ｎ＋型層、２４−・・開口、２５・・・レ
ノストックターン、２６・・・ソース領域、２７・・・
ドレイン領域、２８・・・チタン層、２９・・・マスク
ツ母ターン体、３０・・・デート金属、３１・・・ダー
ト電極、３２・・・ソース電極、３３・・・ドレイン電
極。特許出願人　　沖電気工業株式会社ロ　　　　　　　　　　、ロ　　　　　　　　　　　　
リ々 ←←

Claims

【特許請求の範囲】半導体基板上に一導電型の低濃度半導体層及び該一導電
型の高濃度半導体層を順次積層する工程と、該高濃度半導体層上に、所定部分に開口を有するレジス
トパターンを形成する工程と、該レジストパターンをマスクとして前記高濃度半導体層
の一部を除去することにより前記低濃度半導体層を露出
する工程と、マスク材を前記開口に対し異なる方向から異方的に且つ
異なる厚さに蒸着することにより前記開口の幅を狭める
オーバーハング構造のマスクパターン体を形成する工程
と、該基板面に対し垂直方向から電極金属を蒸着する工程と
、前記レジストパターンを除去することにより前記マスク
パターン体及び不要電極金属を除去し前記露出された低
濃度半導体層上の所定位置に電極をリフトオフ形成する
工程とを備えてなることを特徴とする半導体素子の製造
方法。