JPH01184958A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01184958A JPH01184958A JP991988A JP991988A JPH01184958A JP H01184958 A JPH01184958 A JP H01184958A JP 991988 A JP991988 A JP 991988A JP 991988 A JP991988 A JP 991988A JP H01184958 A JPH01184958 A JP H01184958A
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Links
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Landscapes
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- Electrodes Of Semiconductors (AREA)
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法、特に半導体装置内に配設される
積層構造電極の形成方法に関し工程を簡略化し、且つ製
造歩留りや信顛性の低下を防止する積層電極の形成方法
の提供を目的とし、 基板上に電極形状を有する下層導電体層パターンを形成
し、該下層導電体層パターンを有する基板上に、下層が
高感度レジスト層で上層が低感度レジスト層よりなる２
層構造のレジスト層を形成し、該レジスト層に、該下層
導電体層パターンに重ねて、該下層導電体層パターン以
下の大きさを有するパターンを露光条件を制御して露光
し、且つ該レジスト層を現像時間を制御して現像して、
該上層導電体層パターンの上部及び近傍部のレジスト層
を該下層導電体層パターンの上面が表出し且つ該基板面
が表出しない深さに選択的に除去し、該表出する下層導
電体層パターンの上面及び該レジスト層上に上層導電体
層を被着し、該レジスト層を溶解除去すると同時に該レ
ジスト層上の上層導電体層を選択的にリフトオフして、
選択的に該下層導電体層パターン上に該上層導電体層を
残留被着せしめる工程を有して構成される。
積層構造電極の形成方法に関し工程を簡略化し、且つ製
造歩留りや信顛性の低下を防止する積層電極の形成方法
の提供を目的とし、 基板上に電極形状を有する下層導電体層パターンを形成
し、該下層導電体層パターンを有する基板上に、下層が
高感度レジスト層で上層が低感度レジスト層よりなる２
層構造のレジスト層を形成し、該レジスト層に、該下層
導電体層パターンに重ねて、該下層導電体層パターン以
下の大きさを有するパターンを露光条件を制御して露光
し、且つ該レジスト層を現像時間を制御して現像して、
該上層導電体層パターンの上部及び近傍部のレジスト層
を該下層導電体層パターンの上面が表出し且つ該基板面
が表出しない深さに選択的に除去し、該表出する下層導
電体層パターンの上面及び該レジスト層上に上層導電体
層を被着し、該レジスト層を溶解除去すると同時に該レ
ジスト層上の上層導電体層を選択的にリフトオフして、
選択的に該下層導電体層パターン上に該上層導電体層を
残留被着せしめる工程を有して構成される。
本発明は半導体装置の製造方法、特に半導体装置内に配
設される積層構造電極の形成方法に関する。
設される積層構造電極の形成方法に関する。
ガリウム砒素（ＧａＡｓ） ＦＥＴのショットキゲート
電極材料としては該ＦＥＴの高周波特性の向上を図るた
めに低抵抗な金属材料特にアルミニウム（ＡＩ）が従来
から広く用いられていた。
電極材料としては該ＦＥＴの高周波特性の向上を図るた
めに低抵抗な金属材料特にアルミニウム（ＡＩ）が従来
から広く用いられていた。
しかし上記ＡＩゲートには、エレクトロマイグレーショ
ン、酸素との反応、基板材料即ちＧａＡｓとの反応等に
よる経時的な劣化の問題がある。
ン、酸素との反応、基板材料即ちＧａＡｓとの反応等に
よる経時的な劣化の問題がある。
そこで近時、ＧａＡｓＦＥＴの信顛度寿命を向上させる
ために、同温時に安定で酸素或いは基板材料等と反応せ
ず、且つエレクトロマイグレーションを発生し難い高融
点金属を含む電極材料例えばタングステンシリサイド（
Ｗ Ｓ ｉ ）が用いられはじめている。
ために、同温時に安定で酸素或いは基板材料等と反応せ
ず、且つエレクトロマイグレーションを発生し難い高融
点金属を含む電極材料例えばタングステンシリサイド（
Ｗ Ｓ ｉ ）が用いられはじめている。
このＷ Ｓ ｉは従来用いられていたＡＩに比べて２桁
程度高い抵抗率を有するので、ゲート電極に用いる際に
は例えば第３図に模式的に示すように、高抵抗率を有す
るＷ Ｓ ｉ電極５３に抵抗率の低い導電体層例えば金
（Ａｕ）層５４を積層した構造にして該ゲート電極２２
の直列抵抗を減少させ、これによって高周波特性の改善
が図られる。なお図中５１はＧａＡｓ基板を示す。
程度高い抵抗率を有するので、ゲート電極に用いる際に
は例えば第３図に模式的に示すように、高抵抗率を有す
るＷ Ｓ ｉ電極５３に抵抗率の低い導電体層例えば金
（Ａｕ）層５４を積層した構造にして該ゲート電極２２
の直列抵抗を減少させ、これによって高周波特性の改善
が図られる。なお図中５１はＧａＡｓ基板を示す。
従来上記ＷＳｉ、！：Ａｕとの積層構造を有するゲート
電極は、 第４図（ａｌ ニ示すように、ＧａＡｓ基板５１上にＷ
Ｓ ｉ電極５３を形成した後、該基板上に減圧気相成
長（減圧ＣｖＤ）法により上記下層電極５３とほぼ等し
い５０００人程度０厚さａを有するマスク用の二酸化シ
リコン（ＳｉＯ□）膜５４を形成し、 次いで第４図（ｂｌに示すように上記基板上に上面が平
坦になる厚さにレジスト層５５を被着し、次いで第４図
（Ｃ）に示すように下層電極５３上のマスク用ＳｉＯ□
膜５４の頂部が表出するまで、上記レジスト層５５を異
方性ドライエツチング手段により全面エツチング（エッ
チバック）し、 次いで残留しているレジスト［５５をマスクにしりアク
ティブイオンエツチング（ＲＩＥ）処理により上記表出
領域のＳｉＯ□膜５４全５４的に除去した後、レジスト
層５５を除去して、第４図（ｄ）に示すように、Ｗ Ｓ
ｉ下層電極５３上の５ｉｎ２膜５４に該電極に沿って
延在する開孔５６を形成する。
電極は、 第４図（ａｌ ニ示すように、ＧａＡｓ基板５１上にＷ
Ｓ ｉ電極５３を形成した後、該基板上に減圧気相成
長（減圧ＣｖＤ）法により上記下層電極５３とほぼ等し
い５０００人程度０厚さａを有するマスク用の二酸化シ
リコン（ＳｉＯ□）膜５４を形成し、 次いで第４図（ｂｌに示すように上記基板上に上面が平
坦になる厚さにレジスト層５５を被着し、次いで第４図
（Ｃ）に示すように下層電極５３上のマスク用ＳｉＯ□
膜５４の頂部が表出するまで、上記レジスト層５５を異
方性ドライエツチング手段により全面エツチング（エッ
チバック）し、 次いで残留しているレジスト［５５をマスクにしりアク
ティブイオンエツチング（ＲＩＥ）処理により上記表出
領域のＳｉＯ□膜５４全５４的に除去した後、レジスト
層５５を除去して、第４図（ｄ）に示すように、Ｗ Ｓ
ｉ下層電極５３上の５ｉｎ２膜５４に該電極に沿って
延在する開孔５６を形成する。
次いで第４図（ｅｌに示すように、上記開孔５６の内面
を含む基板面全域上にバリア層となる厚さ１０００人程
度０チタン（Ｔｉ）層５７と、低抵抗層である厚さ５０
００人程度０厚ｕ層５８とを連続蒸着し、次いで第４図
（ｆ）に示すように、Ａｕ層５８上にＷ Ｓ ｉ電極５
３上に重ねて該Ｗ Ｓ ｉ電極５３とほぼ廓しい形状を
ず「するレジストパターン５９を形成し、 次いで該レ
ジストパターン５９をマスクにしイオンミーリングを行
い表出するＡｕ層５８及びＴｉ体層７を除去した後、上
記レジストパターン５９を除去して、第４図Ｆ＋？）に
示すようにＷ Ｓ ｉ電極５３上に篩の拡散バリアとな
るＴｉ体層７を介し低抵抗のＡｕ層５８が載設されてな
る積層構造のゲート電極５２が形成されていた。
を含む基板面全域上にバリア層となる厚さ１０００人程
度０チタン（Ｔｉ）層５７と、低抵抗層である厚さ５０
００人程度０厚ｕ層５８とを連続蒸着し、次いで第４図
（ｆ）に示すように、Ａｕ層５８上にＷ Ｓ ｉ電極５
３上に重ねて該Ｗ Ｓ ｉ電極５３とほぼ廓しい形状を
ず「するレジストパターン５９を形成し、 次いで該レ
ジストパターン５９をマスクにしイオンミーリングを行
い表出するＡｕ層５８及びＴｉ体層７を除去した後、上
記レジストパターン５９を除去して、第４図Ｆ＋？）に
示すようにＷ Ｓ ｉ電極５３上に篩の拡散バリアとな
るＴｉ体層７を介し低抵抗のＡｕ層５８が載設されてな
る積層構造のゲート電極５２が形成されていた。
しかし上記従来方法によると、上記レジスト層５５のエ
ッチバックに際してレジスト層５５にピンホールが発生
し易く１．そのために、ＷＳｉ電極５３上のマスク用Ｓ
ｉ０ｇ膜５４に開孔５６を形成する際のＲＩＥ処理にお
いて該マスク用ＳｉＯ□膜５４に素子劣化の原因になる
孔が形成されることが多く、また前記１０層５８及びＴ
ｉ体層７をパターニングする際のイオンミーリング処理
において、第４図（ｇｌ及び第５図の斜視模式図に示す
ように、ミーリングされたこれら金属がマスクに用いた
レジストパターン５９の側面に被着し、Ａｕ層５８のパ
ターンの縁部上にこれら金属の薄膜状の突起部６０を生
じ、後の工程において該薄膜状の突起部６０が脱落して
電極間の短絡等を発生して、素子の製造歩留りや信頼性
を低下させるという問題があった。
ッチバックに際してレジスト層５５にピンホールが発生
し易く１．そのために、ＷＳｉ電極５３上のマスク用Ｓ
ｉ０ｇ膜５４に開孔５６を形成する際のＲＩＥ処理にお
いて該マスク用ＳｉＯ□膜５４に素子劣化の原因になる
孔が形成されることが多く、また前記１０層５８及びＴ
ｉ体層７をパターニングする際のイオンミーリング処理
において、第４図（ｇｌ及び第５図の斜視模式図に示す
ように、ミーリングされたこれら金属がマスクに用いた
レジストパターン５９の側面に被着し、Ａｕ層５８のパ
ターンの縁部上にこれら金属の薄膜状の突起部６０を生
じ、後の工程において該薄膜状の突起部６０が脱落して
電極間の短絡等を発生して、素子の製造歩留りや信頼性
を低下させるという問題があった。
更にまた従来方法には前記説明のように工程が複雑で製
造手番が長引くという問題もあった。
造手番が長引くという問題もあった。
そこで本発明は、工程を簡略化し、且つ製造歩留りや信
頼性の低下を防止する積層電極の形成方法の提供を目的
とする。
頼性の低下を防止する積層電極の形成方法の提供を目的
とする。
上記問題点は、下層導電体層上に上層導電体層が積層さ
れてなる積層構造の電極を形成するに際して、基板」二
に電極形状を有する上層導電体層パターンを形成し、該
下層導電体層パターンを有する基板上に、下層が高感度
レジスト層で上層が低感度レジスト層よりなる２層構造
のレジスト層を形成し、該レジスト層に、該下層導電体
層パターンに重ねて、該下層侃電体層パターン以下の大
きさを有するパターンを露光条件を制御して露光し、且
つ該レジスト層を現像時間を制御して現像して、該上層
導電体層パターンの上部及び近傍部のレジスト層を該下
層導電体層パターンの」二面が表出し且つ該基板面が表
出しない深さに選択的に除去し、該表出する下層導電体
層パターンの上面及び該レジスト層上に上層導電体層を
被着し、該レジスト層を溶解除去すると同時に該レジス
ト層上の上層導電体層を選択的にリフトオフして、選択
的に該上層導電体層パターン上に該上層導電体層を残留
被着せしめる工程を有する本発明による半導体装置の！
！！造方決方法って解決される。
れてなる積層構造の電極を形成するに際して、基板」二
に電極形状を有する上層導電体層パターンを形成し、該
下層導電体層パターンを有する基板上に、下層が高感度
レジスト層で上層が低感度レジスト層よりなる２層構造
のレジスト層を形成し、該レジスト層に、該下層導電体
層パターンに重ねて、該下層侃電体層パターン以下の大
きさを有するパターンを露光条件を制御して露光し、且
つ該レジスト層を現像時間を制御して現像して、該上層
導電体層パターンの上部及び近傍部のレジスト層を該下
層導電体層パターンの」二面が表出し且つ該基板面が表
出しない深さに選択的に除去し、該表出する下層導電体
層パターンの上面及び該レジスト層上に上層導電体層を
被着し、該レジスト層を溶解除去すると同時に該レジス
ト層上の上層導電体層を選択的にリフトオフして、選択
的に該上層導電体層パターン上に該上層導電体層を残留
被着せしめる工程を有する本発明による半導体装置の！
！！造方決方法って解決される。
即ら本発明は、下層が高感度レジスト層、上層が上記高
感度レジスト層と混じり合わない低感度レジストよりな
る２Ｎ構造のレジスト層の一部を露光して現像すると、
低感度レジストよりなる開口部から高感度レジストより
なる下部領域が蛸壺状に拡がった開孔が形成されてリフ
トオフが容易なレジストマスクが形成される技術、及び
該レジスト層の露光量及び現像時間をコントロールする
ことによって上記蛸壺状に拡がった開孔の底部に所要の
厚さのレジスト層を残留させることが可能なことを活用
して、積層構造の電極に用いられる下層導電体層パター
ン上に、該上層導電体層パターンの上面を表出し且つ基
板面に達しない深さの蛸壺状の溝を形成し、該レジスト
層をマスクにしてリフトオフ法により下層導電体層上に
該上層導電体層に沿う上層導電体層を被着させることに
よって積層構造の電極を形成する。
感度レジスト層と混じり合わない低感度レジストよりな
る２Ｎ構造のレジスト層の一部を露光して現像すると、
低感度レジストよりなる開口部から高感度レジストより
なる下部領域が蛸壺状に拡がった開孔が形成されてリフ
トオフが容易なレジストマスクが形成される技術、及び
該レジスト層の露光量及び現像時間をコントロールする
ことによって上記蛸壺状に拡がった開孔の底部に所要の
厚さのレジスト層を残留させることが可能なことを活用
して、積層構造の電極に用いられる下層導電体層パター
ン上に、該上層導電体層パターンの上面を表出し且つ基
板面に達しない深さの蛸壺状の溝を形成し、該レジスト
層をマスクにしてリフトオフ法により下層導電体層上に
該上層導電体層に沿う上層導電体層を被着させることに
よって積層構造の電極を形成する。
この方法によればマスク用絶縁膜が用いられないので該
マスク用絶縁膜へのコンタクト窓形成の際のピンホール
による素子性能の劣化は回避され、また上層電極層のパ
ターニングがリフトオフ法でなされるので上層電極層パ
ターンの縁部に該電極層の薄膜状突起物が形成されるこ
とがなく、脱落した該薄膜状突起物による電極間短絡等
の障害は回避される。
マスク用絶縁膜へのコンタクト窓形成の際のピンホール
による素子性能の劣化は回避され、また上層電極層のパ
ターニングがリフトオフ法でなされるので上層電極層パ
ターンの縁部に該電極層の薄膜状突起物が形成されるこ
とがなく、脱落した該薄膜状突起物による電極間短絡等
の障害は回避される。
更にまた工程数が大幅に減少するので、製造工程が簡略
化される。
化される。
以下本発明を、図示実施例により具体的に説明する。
第１図（ａ）〜（ｇ）は本発明の一実施例の工程断面図
、第２は本発明により形成されたＧａＡｓＦ［！Ｔの模
式平面図である。
、第２は本発明により形成されたＧａＡｓＦ［！Ｔの模
式平面図である。
全図を通じ同一対象物は同一符合で示す。
第１図（ａｌ参照
本発明の方法を用いて、下層４電体層がＷＳｉ層よりな
り上層導電体層力＜Ａｕ層よりなる積層構造のゲート電
極を有するＧａＡｓＦＥＴを形成するに際しては、従来
通り半絶縁性ＧａＡｓ基板ｌ上にｎ型ＧａＡｓ活性層２
が形成されてなる被加工基板３を用い、該基板３−にに
、通常のスパッタリング法による膜形成及びフォトリソ
グラフィによるバターニングエ程を経て、例えば幅（Ｌ
ｇ＋） ＝ １μｍ、厚さ（ｔ）＝０．５μｍ程度の、
ゲート電極形状を有するタングステンシリサイド（Ｗ
Ｓ ｉ ）層パターン４を形成する。
り上層導電体層力＜Ａｕ層よりなる積層構造のゲート電
極を有するＧａＡｓＦＥＴを形成するに際しては、従来
通り半絶縁性ＧａＡｓ基板ｌ上にｎ型ＧａＡｓ活性層２
が形成されてなる被加工基板３を用い、該基板３−にに
、通常のスパッタリング法による膜形成及びフォトリソ
グラフィによるバターニングエ程を経て、例えば幅（Ｌ
ｇ＋） ＝ １μｍ、厚さ（ｔ）＝０．５μｍ程度の、
ゲート電極形状を有するタングステンシリサイド（Ｗ
Ｓ ｉ ）層パターン４を形成する。
第１図（ｂｌ参照
次いで上記ＷＳｉ層体層−ン４を有する被加工基板３の
全面上に、下層の高感度レジスト層５としてポリメチル
メタクリレート（ＰＭ、ＭＫ）系のＥＢ用ポジレジスト
例えばＣＭＲ（自社製）を平坦部で１μｍ程度厚さにス
ピンコードし、次いで１５０〜２００℃で３０分程度ベ
ーキングを行う。
全面上に、下層の高感度レジスト層５としてポリメチル
メタクリレート（ＰＭ、ＭＫ）系のＥＢ用ポジレジスト
例えばＣＭＲ（自社製）を平坦部で１μｍ程度厚さにス
ピンコードし、次いで１５０〜２００℃で３０分程度ベ
ーキングを行う。
第１図（Ｃ）参照
次いで上記基板上に上層の低感度レジスト層６として、
ＰＭＭＫ系のＥＢ用ポジレジスト０ＥＢＲ（東京応化製
）を約０．３μｍ程度の厚さにスピンコードし、次いで
１５０〜２００℃で２０分程度ベーキングを行う。
ＰＭＭＫ系のＥＢ用ポジレジスト０ＥＢＲ（東京応化製
）を約０．３μｍ程度の厚さにスピンコードし、次いで
１５０〜２００℃で２０分程度ベーキングを行う。
第１図！ｄ）参照
次いでＥＢ露光装置を用い、上記レジスト層にＷ Ｓ
ｉ層パターン４に重なるように該ＷＳｉ層体層−ン４の
幅Ｌｇ１以下の例えば０．８μｍ程度の幅り、ｇｚを有
するパターンを、露光ドーズ量を例えば７．５ＸＩＯ−
’Ω／ｃｍ”程度に制御して露光する。これにより図中
に鎖線で示すように１．上層の低感度レジスト層６内で
狭く、下層の高感度レジスト層５内で拡がり、且つ底部
が基板面に達しない感光領域７が形成される。
ｉ層パターン４に重なるように該ＷＳｉ層体層−ン４の
幅Ｌｇ１以下の例えば０．８μｍ程度の幅り、ｇｚを有
するパターンを、露光ドーズ量を例えば７．５ＸＩＯ−
’Ω／ｃｍ”程度に制御して露光する。これにより図中
に鎖線で示すように１．上層の低感度レジスト層６内で
狭く、下層の高感度レジスト層５内で拡がり、且つ底部
が基板面に達しない感光領域７が形成される。
第１図（ｅ）参照
次いで例えばメチルイソブチルケトン（ＭＩＢＫ） ：
イソブ！］ビルアルコール 有する現像液を用い、浸漬法により約２分前後のコント
ロール現像を行う。これにより図示のよに、Ｗ Ｓ ｉ
層パターン４の上面を表出し且つ底部が基板面に達せず
、１〜０．８μｍ程度の開口幅Ｌｇｚを有し下部が蛸壺
状に拡がった溝８が形成される。
イソブ！］ビルアルコール 有する現像液を用い、浸漬法により約２分前後のコント
ロール現像を行う。これにより図示のよに、Ｗ Ｓ ｉ
層パターン４の上面を表出し且つ底部が基板面に達せず
、１〜０．８μｍ程度の開口幅Ｌｇｚを有し下部が蛸壺
状に拡がった溝８が形成される。
第１図（「）参照
次いで上層の電極材料として蒸着する金属層とＷ Ｓ
ｉ層パターン４との密着性を高めるためイオンミーリン
グ或いはプラズマエツチング処理によりＷ Ｓ ｉ 層
パターン４上面のクリーニングを行った後に、上記溝８
内に表出するＷＳｉ層体層ーン４の上面を含む該レジス
ト層６上に金（Ａｕ）の拡散バリアとなる厚さ１０００
人程度０チタン（Ｔｉ）層９と上層の主たる導電体層と
なる厚さ５０００人程度０Ａｕ層１０を連続蒸着する。
ｉ層パターン４との密着性を高めるためイオンミーリン
グ或いはプラズマエツチング処理によりＷ Ｓ ｉ 層
パターン４上面のクリーニングを行った後に、上記溝８
内に表出するＷＳｉ層体層ーン４の上面を含む該レジス
ト層６上に金（Ａｕ）の拡散バリアとなる厚さ１０００
人程度０チタン（Ｔｉ）層９と上層の主たる導電体層と
なる厚さ５０００人程度０Ａｕ層１０を連続蒸着する。
この際、Ｗ Ｓ ４層パターン４上に形成されているレ
ジスト層の？１４ ８は前記のように蛸壷上を有してい
るので、レジスト層６上の蒸着金属層（９及び１０）と
ＷＳｉ層体層ーン４上の蒸着金属層（９及び１０）が連
続することはなく、上記溝８の開口部より内部が幅広く
形成されていることによりＷＳＩＳ１層パターン４部に
堆積するＡｕ層１０の上面縁部は図示のように斜面状に
形成され突起部が形成されることがない。更にまた該溝
８の底部は基板面即ちｎ型ＧａＡｓ活性層２面に達して
いないので、Ｗ Ｓ ４層パターン４上に被着する金属
層（９若しくはＩＯ）の下部はｎ型ＧａＡｓ活性層２の
上面から離間した位置に形成される。
ジスト層の？１４ ８は前記のように蛸壷上を有してい
るので、レジスト層６上の蒸着金属層（９及び１０）と
ＷＳｉ層体層ーン４上の蒸着金属層（９及び１０）が連
続することはなく、上記溝８の開口部より内部が幅広く
形成されていることによりＷＳＩＳ１層パターン４部に
堆積するＡｕ層１０の上面縁部は図示のように斜面状に
形成され突起部が形成されることがない。更にまた該溝
８の底部は基板面即ちｎ型ＧａＡｓ活性層２面に達して
いないので、Ｗ Ｓ ４層パターン４上に被着する金属
層（９若しくはＩＯ）の下部はｎ型ＧａＡｓ活性層２の
上面から離間した位置に形成される。
第１図（ｇ）参照
次いで上記基板を所定のレジスト剥離液に浸漬してレジ
スト層５及び６を溶解除去すると同時に該レジスト層上
のＴｉ体層と４０層１ｏをリフトオフして下層のショッ
トキ接合を形成する”ｖＶ Ｓ ｉ層４上にバリア層で
あるＴｉ体層を介して主たる導電層となる厚（補Ｕ層１
０が被着された積層構造のショットキゲート電極１１が
形成される。
スト層５及び６を溶解除去すると同時に該レジスト層上
のＴｉ体層と４０層１ｏをリフトオフして下層のショッ
トキ接合を形成する”ｖＶ Ｓ ｉ層４上にバリア層で
あるＴｉ体層を介して主たる導電層となる厚（補Ｕ層１
０が被着された積層構造のショットキゲート電極１１が
形成される。
第１図（ｈｌ参照
以後通常の方法により例えばＡｕＧｅ／Ａｕの２層構造
を有するソース電極１２及びドレイン電極１３を形成し
本発明によるＧａＡｓＦＥＴが完成する。
を有するソース電極１２及びドレイン電極１３を形成し
本発明によるＧａＡｓＦＥＴが完成する。
第２図は上記ＧａＡｓＦＩＥＴの完成状態を示す模式平
面図である。同図に示されるように上層の導電体層即ぢ
Ｔｉ体層とＡｕ層ＩＯは通常Ｗ Ｓ ｉ層パターン４の
ゲートとして機能しているストライプ状部分の上部に形
成されて該ゲーＦ Ｔ極１１の直列抵抗が減少せしめら
れる。
面図である。同図に示されるように上層の導電体層即ぢ
Ｔｉ体層とＡｕ層ＩＯは通常Ｗ Ｓ ｉ層パターン４の
ゲートとして機能しているストライプ状部分の上部に形
成されて該ゲーＦ Ｔ極１１の直列抵抗が減少せしめら
れる。
以上実施例に示したように本発明の方法によれば積層構
造の電極は、１）下層導電体層パターンの形成、ｉｉ
）フォトプロセス、ｉｉｉ ）蒸着、ｉｖ）リフミーオ
フの４工程で形成され、従来方法におけるｉ）下層導電
体層パターンの形成、ｉｉ ）マスク用ＣＶＤ絶１層膜
の形成、ｉｉｉ ）フォトプロセス、ｉｖ ）エツチン
グ、ｖ）蒸着、ｖｉ ）フォトプロセス、ｖｉｉ ）イ
オンミーリングの７エ程に比べ大幅に簡略化される。
造の電極は、１）下層導電体層パターンの形成、ｉｉ
）フォトプロセス、ｉｉｉ ）蒸着、ｉｖ）リフミーオ
フの４工程で形成され、従来方法におけるｉ）下層導電
体層パターンの形成、ｉｉ ）マスク用ＣＶＤ絶１層膜
の形成、ｉｉｉ ）フォトプロセス、ｉｖ ）エツチン
グ、ｖ）蒸着、ｖｉ ）フォトプロセス、ｖｉｉ ）イ
オンミーリングの７エ程に比べ大幅に簡略化される。
以上説明のように本発明によれば、上層の導電体層パタ
ーンを形成する際に絶縁膜マスクを用いないので従来該
絶縁膜マスクのコンタクト窓明はエツチングに際して発
生し勝ちであったピンホールによる素子性能の劣化は回
避され、また積層電極の上面縁部は斜面状になだらかに
形成されて該縁部に上層導電体層の薄膜状突起が形成さ
れることがないので、該薄膜状突起の脱落による電極間
短絡等の短絡障害は回避されるので、ＧａＡｓＦＥＴ等
の積層構造の電極を有する半導体装置の製造歩留りや信
頼性が向上する。また製造工程が簡略化されるので製造
手番が短縮される。
ーンを形成する際に絶縁膜マスクを用いないので従来該
絶縁膜マスクのコンタクト窓明はエツチングに際して発
生し勝ちであったピンホールによる素子性能の劣化は回
避され、また積層電極の上面縁部は斜面状になだらかに
形成されて該縁部に上層導電体層の薄膜状突起が形成さ
れることがないので、該薄膜状突起の脱落による電極間
短絡等の短絡障害は回避されるので、ＧａＡｓＦＥＴ等
の積層構造の電極を有する半導体装置の製造歩留りや信
頼性が向上する。また製造工程が簡略化されるので製造
手番が短縮される。
第１図（ａｌ〜（ｈ）は本発明の一実施例の工程断面図
、第２図は本発明の方法によるＧａＡｓＦＥＴの模式平
面図、 第３図は間層構造電極の斜視模式図、 第４図（ａｌ〜（＋’ｃｌは従来方法の工程断面図、第
５図は従来の問題点を示す斜視模式図である。 図において、 ■は半絶縁性ＧａＡｓ基板、２はｎ型ＧａＡｓ活性層、
３は被加工基板、 ４はＷＳｉ層体層−ン、５は
高感度レジスト！、６は低感度レジスト層、７は感光領
域、 ８は溝、 ９はＴｉ層、 １０はＡＵ層、１１は積層
ショットキゲート電極、 １２はソース電極、 １３はドレイン電極を示す
。
、第２図は本発明の方法によるＧａＡｓＦＥＴの模式平
面図、 第３図は間層構造電極の斜視模式図、 第４図（ａｌ〜（＋’ｃｌは従来方法の工程断面図、第
５図は従来の問題点を示す斜視模式図である。 図において、 ■は半絶縁性ＧａＡｓ基板、２はｎ型ＧａＡｓ活性層、
３は被加工基板、 ４はＷＳｉ層体層−ン、５は
高感度レジスト！、６は低感度レジスト層、７は感光領
域、 ８は溝、 ９はＴｉ層、 １０はＡＵ層、１１は積層
ショットキゲート電極、 １２はソース電極、 １３はドレイン電極を示す
。
Claims (1)
- 【特許請求の範囲】 下層導電体層上に上層導電体層が積層されてなる積層
構造の電極を形成するに際して、 基板上に電極形状を有する下層導電体層パターンを形成
し、 該下層導電体層パターンを有する基板上に、下層が高感
度レジスト層で上層が低感度レジスト層よりなる２層構
造のレジスト層を形成し、 該レジスト層に、該下層導電体層パターンに重ねて、該
下層導電体層パターン以下の大きさを有するパターンを
露光条件を制御して露光し、且つ該レジスト層を現像時
間を制御して現像して、該下層導電体層パターンの上部
及び近傍部のレジスト層を該下層導電体層パターンの上
面が表出し且つ該基板面が表出しない深さに選択的に除
去し、該表出する下層導電体層パターンの上面及び該レ
ジスト層上に上層導電体層を被着し、 該レジスト層を溶解除去すると同時に該レジスト層上の
上層導電体層を選択的にリフトオフして、選択的に該下
層導電体層パターン上に該上層導電体層を残留被着せし
める工程を有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP991988A JPH01184958A (ja) | 1988-01-20 | 1988-01-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP991988A JPH01184958A (ja) | 1988-01-20 | 1988-01-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01184958A true JPH01184958A (ja) | 1989-07-24 |
Family
ID=11733502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP991988A Pending JPH01184958A (ja) | 1988-01-20 | 1988-01-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01184958A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5693548A (en) * | 1994-12-19 | 1997-12-02 | Electronics And Telecommunications Research Institute | Method for making T-gate of field effect transistor |
| JP2005317914A (ja) * | 2004-03-31 | 2005-11-10 | Sharp Corp | 半導体素子及び半導体レーザチップの製造方法 |
-
1988
- 1988-01-20 JP JP991988A patent/JPH01184958A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5693548A (en) * | 1994-12-19 | 1997-12-02 | Electronics And Telecommunications Research Institute | Method for making T-gate of field effect transistor |
| JP2005317914A (ja) * | 2004-03-31 | 2005-11-10 | Sharp Corp | 半導体素子及び半導体レーザチップの製造方法 |
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