WO2023079631A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
WO2023079631A1
WO2023079631A1 PCT/JP2021/040596 JP2021040596W WO2023079631A1 WO 2023079631 A1 WO2023079631 A1 WO 2023079631A1 JP 2021040596 W JP2021040596 W JP 2021040596W WO 2023079631 A1 WO2023079631 A1 WO 2023079631A1
Authority
WO
WIPO (PCT)
Prior art keywords
barrier layer
semiconductor substrate
layer
plating
semiconductor device
Prior art date
Application number
PCT/JP2021/040596
Other languages
English (en)
French (fr)
Inventor
弘一郎 西澤
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to PCT/JP2021/040596 priority Critical patent/WO2023079631A1/ja
Priority to PCT/JP2022/032927 priority patent/WO2023079824A1/ja
Priority to CN202280058868.XA priority patent/CN118103952A/zh
Priority to JP2023557634A priority patent/JPWO2023079824A1/ja
Priority to TW111141114A priority patent/TWI843266B/zh
Publication of WO2023079631A1 publication Critical patent/WO2023079631A1/ja

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/18—Pretreatment of the material to be coated
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/31—Coating with metals
    • C23C18/32—Coating with nickel, cobalt or mixtures thereof with phosphorus or boron
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes

Definitions

  • the present disclosure relates to a semiconductor device having a metal layer used for electrodes, for example, and a method of manufacturing the semiconductor device.
  • Patent Document 1 discloses a technique of providing a barrier layer between a semiconductor substrate and a metal layer.
  • a barrier layer is provided to prevent the material of the metal layer from diffusing into the semiconductor substrate.
  • a Co alloy-based film is disclosed as a barrier layer having a high performance of preventing diffusion.
  • the Co alloy film is kept in a high temperature environment such as 200° C. or higher for a long time, part of the Co diffuses toward the semiconductor substrate, forming voids in the Co alloy film. As a result, the Co alloy film is deteriorated, and there is a problem that the ability to prevent the metal layer from diffusing into the semiconductor substrate is lowered.
  • the present disclosure has been made to solve the above-described problems, and a primary object thereof is to provide a semiconductor device that prevents the material of the metal layer from diffusing into the semiconductor substrate by preventing deterioration of the Co alloy film.
  • a second object of the present invention is to provide a method of manufacturing a semiconductor device that prevents the material of the metal layer from diffusing into the semiconductor substrate by preventing deterioration of the Co alloy film.
  • a first aspect of the present disclosure provides a semiconductor substrate, an alloy containing Ni or a first barrier layer formed of Ni on the semiconductor substrate, and an alloy containing Co or Co on the first barrier layer. It is preferable that the semiconductor device includes a formed second barrier layer and a metal layer formed on the second barrier layer.
  • a second aspect of the present disclosure provides a step of forming a deposition layer by depositing a catalytically active metal on a semiconductor substrate, and forming a first barrier made of Ni or an alloy containing Ni on the deposition layer. forming a layer by plating; forming a second barrier layer made of an alloy containing Co or Co on the first barrier layer by plating; and forming a metal layer.
  • a barrier layer comprising Ni is formed between the semiconductor substrate and the barrier layer comprising Co.
  • the barrier layer comprising Ni prevents Co from diffusing from the barrier layer comprising Co into the semiconductor substrate. That is, it is possible to prevent deterioration of the barrier layer containing Co and prevent the material of the metal layer from diffusing into the semiconductor substrate.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to Embodiment 1 of the present disclosure
  • FIG. FIG. 4 is a cross-sectional view of a sample with a Co alloy film before and after long-term heat treatment
  • FIG. 4 is a cross-sectional view of a sample with a Ni alloy film before and after long-term heat treatment
  • FIG. 4 is a cross-sectional view of a sample having a Ni alloy film after heat treatment
  • FIG. 4 is a cross-sectional view of a sample including a Co alloy film after heat treatment
  • FIG. 4 is a cross-sectional view when a Cu diffusion barrier film is formed on a via structure by PVD;
  • FIG. 4 is a cross-sectional view when the barrier layer of Embodiment 1 is formed on the via structure by plating;
  • FIG. 8 is a cross-sectional view showing a surface-side element forming step for producing the structure shown in FIG. 7;
  • FIG. 8 is a cross-sectional view showing a supporting substrate attaching step for producing the structure shown in FIG. 7;
  • FIG. 8 is a cross-sectional view showing a step of thinning a substrate for fabricating the structure shown in FIG. 7;
  • FIG. 8 is a cross-sectional view showing a via processing step for fabricating the structure shown in FIG. 7;
  • 8 is a cross-sectional view showing a step of forming a Ni alloy film for producing the structure shown in FIG. 7;
  • FIG. 8 is a cross-sectional view showing a step of forming a Co alloy film for fabricating the structure shown in FIG. 7;
  • FIG. 8 is a cross-sectional view showing a step of forming a Cu film for producing the structure shown in FIG. 7;
  • FIG. 10 is a cross-sectional view of a semiconductor device according to Embodiment 2 of the present disclosure;
  • FIG. 12 is a cross-sectional view of a semiconductor device according to Embodiment 3 of the present disclosure;
  • FIG. 12 is a cross-sectional view of a semiconductor device according to Embodiment 4 of the present disclosure;
  • FIG. 4 is a cross-sectional view showing a pinhole in a Ni plating film;
  • FIG. 12 is a cross-sectional view of a semiconductor device according to Embodiment 5 of the present disclosure;
  • FIG. 12 is a cross-sectional view showing pinhole repairing effect of the Ni plating film according to the fifth embodiment of the present disclosure;
  • FIG. 1 is a cross-sectional view of a semiconductor device 10 according to Embodiment 1 of the present disclosure.
  • a semiconductor device 10 includes a semiconductor substrate 12 made of GaAs.
  • a Ni barrier layer 14 is formed on the semiconductor substrate 12 .
  • the Ni barrier layer 14 is made of Ni or an alloy containing Ni.
  • An alloy containing Ni is, for example, Ni—P.
  • Ni--P indicates an alloy of Ni and P, and hereinafter the same hyphen is used to indicate the alloy.
  • a Co barrier layer 16 is formed on the Ni barrier layer 14 .
  • the Co barrier layer 16 is made of Co or an alloy containing Co.
  • a metal layer 18 made of Cu is formed on the Co barrier layer 16 .
  • the diagram on the left side of FIG. 2 is a cross-sectional view of a sample in which a Co barrier layer 16 made of an alloy containing Co is provided between a semiconductor substrate 12 made of GaAs and a metal layer 18 made of Cu. .
  • the figure on the right side of FIG. 2 is a cross-sectional view of the sample after the sample was heat-treated at 270° C. for 1000 hours. From the diagram on the right side of FIG. 2, it can be seen that the semiconductor substrate 12 and the Co barrier layer 16 react with each other when heat treatment is performed, and a Co diffused layer 20 is formed between the two layers. Also, voids are formed in the Co barrier layer 16 .
  • the Co in the Co barrier layer 16 diffuses toward the semiconductor substrate 12, and at the same time, the Co is reduced by the amount of the diffusion, and the Co barrier layer becomes void, increasing the Cu diffusion paths. As a result, the diffusion barrier properties of the Co barrier layer 16 are lowered.
  • the left diagram in FIG. 3 is a cross-sectional view of a sample in which a Ni barrier layer 14 made of an alloy containing Ni is provided between a semiconductor substrate 12 made of GaAs and a metal layer 18 made of Cu. .
  • the figure on the right side of FIG. 3 is a cross-sectional view of the sample after heat treatment of this sample at 270° C. for 1000 hours. From the diagram on the right side of FIG. 3, it can be seen that the semiconductor substrate 12 and the Ni barrier layer 14 react with each other when the heat treatment is performed, and the Ni diffusion layer 22 is formed between the two layers.
  • the Ni barrier layer 14 does not have voids. In other words, when Ni in the Ni barrier layer 14 diffuses toward the semiconductor substrate 12, voids in the Ni barrier layer do not occur, and Cu diffusion paths do not increase. As a result, the diffusion barrier properties of the Ni barrier layer 14 do not deteriorate.
  • FIG. 4 is a cross-sectional view of a sample having a Ni alloy film after heat treatment. The state after heat treatment at 270° C. for 3 hours is shown for a sample in which a barrier layer 24 made of Ni—P is provided between a semiconductor substrate 12 made of GaAs and a metal layer 18 made of Cu. ing. It can be seen that a Ni--Ga--As film 26 is formed at the interface between the barrier layer 24 and the semiconductor substrate 12 at this time.
  • FIG. 5 is a cross-sectional view of a sample having a Co alloy film after heat treatment.
  • a state after heat treatment at 270° C. for 3 hours of a sample in which a barrier layer 28 made of Co—WP is provided between a semiconductor substrate 12 made of GaAs and a metal layer 18 made of Cu. is shown. At this time, it can be seen that no clear reaction layer is generated at the interface between the barrier layer 28 and the semiconductor substrate 12 .
  • a comparison of FIGS. 4 and 5 reveals that Ni has higher reactivity with the semiconductor substrate than Co, that is, has better adhesion.
  • the Ni barrier layer 14 is formed on the semiconductor substrate 12, and the Co barrier layer 16 is further formed thereon.
  • the Ni barrier layer 14 in contact with the semiconductor substrate 12 does not form a gap
  • the Co barrier layer 16 does not form a gap because it is not in contact with the semiconductor substrate 12 either. Since the Co barrier layer does not deteriorate and the Ni barrier layer itself has a Cu diffusion barrier effect, it is possible to provide a semiconductor device in which the material of the metal layer does not diffuse into the semiconductor substrate. Further, since the interface with the semiconductor substrate 12 is the Ni barrier layer 14, an effect of improving the adhesion of the electrode can be expected.
  • the method of manufacturing the semiconductor device 10 will be described, taking as an example the case where a Cu electrode is used as the back surface electrode that serves as the ground of a GaAs semiconductor device.
  • This device is used in microwave monolithic ICs and the like.
  • FIG. 6 is a cross-sectional view of a case where a Cu diffusion barrier film is formed on a via structure by PVD.
  • a via structure is a through electrode structure for electrically connecting the front surface and the back surface of a semiconductor substrate.
  • a PVD method is known as a method for forming a diffusion barrier film. Due to its mechanism, the PVD method can form a uniform film on a plane shape, but the amount of film formed on a plane perpendicular to the plane is about 1/10 of the thickness of the plane portion. In other words, the barrier layer 30 formed on the via structure by the PVD method is partially thinned, increasing the risk of Cu diffusing from there into the semiconductor substrate.
  • FIG. 7 is a cross-sectional view showing the case where the barrier layer of Embodiment 1 is formed on the via structure by plating.
  • FIG. 8 is a cross-sectional view showing a surface-side element forming process for producing the structure shown in FIG.
  • epitaxial growth, metal film formation, insulating film formation, transfer patterning, etc. are repeated as a wafer process for forming this electric circuit.
  • the counter electrode 32 of the through electrode portion is formed.
  • the semiconductor substrate 12 made of GaAs single crystal is in the form of a disk having a diameter of 4 to 8 inches and a thickness of 0.5 to 0.6 mm, and is subjected to the wafer process.
  • FIG. 9 is a cross-sectional view showing a supporting substrate attaching step for producing the structure shown in FIG.
  • the front surface side of the substrate is attached to the support substrate 36 with the wax material 34 .
  • a tape material may be used instead of the wax material 34, and the thickness of the wax material 34 is, for example, 20 microns.
  • FIG. 10 is a cross-sectional view showing a step of thinning the substrate for fabricating the structure shown in FIG. Grinding and polishing are performed while the semiconductor substrate 12 is attached to the support substrate 36 to reduce the thickness of the semiconductor substrate 12 to, for example, 100 microns. By thinning the semiconductor substrate 12, the heat dissipation and high frequency characteristics of the device are improved.
  • FIG. 11 is a cross-sectional view showing a via processing step for fabricating the structure shown in FIG.
  • a resist material is applied by a spin coater, and then the resist is removed only from the processed portions by transfer/development patterning.
  • vias 38 are formed by etching the substrate by ICP dry etching. Wet etching using a mixed solution of sulfuric acid and hydrogen peroxide can be used instead of dry etching. Subsequently, by removing the resist by immersing it in a stripping solution, the semiconductor substrate 12 with its back surface exposed is obtained. The smaller the via is, the higher the degree of layout freedom is, which is advantageous.
  • a Ni alloy film is formed by electroless plating.
  • 12A and 12B are cross-sectional views showing the steps of forming a Ni alloy film for fabricating the structure shown in FIG.
  • hydrophilization treatment and activator treatment are performed as pretreatments.
  • oxygen plasma treatment or ozone treatment is performed to modify the via inner surfaces of the semiconductor substrate 12 and the counter electrode 32 to be hydrophilic.
  • an electroless plating reaction active solution containing Pd ions the surface of the semiconductor substrate 12 dissolves due to the effect of galvanic corrosion, and Pd is deposited.
  • the Pd ion concentration is 10 ppm to 100 ppm
  • the liquid temperature is 0°C to 50°C
  • the immersion time is 1 minute to 5 minutes. If the amount of Pd deposited is too small, a Ni plating film will not be formed, and if it is too large, the adhesion between the films will deteriorate. However, since the easiness of Pd deposition differs depending on the type of semiconductor, it is necessary to adjust the above range according to the type of substrate.
  • Ni plating solution whose main component is hypophosphorous acid.
  • the liquid temperature is 70°C to 90°C.
  • the plating reaction can be stabilized by circulating, filtering, and rocking the liquid together, so that a smooth plating film can be formed.
  • Ni ions are precipitated as Ni by the catalytic action of Pd, and P, which is a liquid component, co-deposits to form a Ni—P alloy film.
  • Pd is used as an example of the catalytic metal here, a Ni alloy film can be obtained in the same manner as long as it is a metal having a catalytic activity against electroless plating deposition such as Au, Ag, Pt, Ni, Sn, and Ru. can be done.
  • the Ni alloy film is formed by the plating method here, it may be formed by other means such as the PVD method or vapor deposition method. In that case, a step of depositing a metal having catalytic activity such as Pd as a pretreatment becomes unnecessary.
  • FIG. 13A and 13B are cross-sectional views showing a step of forming a Co alloy film for producing the structure shown in FIG.
  • the Co barrier layer 16 is formed continuously with the Ni barrier layer 14 by immersing the semiconductor device in the electroless Co plating solution while still wet.
  • an electroless Co plating solution containing hypophosphorous acid as a main component is used at a solution temperature of 70°C to 90°C.
  • the plating reaction can be stabilized by circulating, filtering, and rocking the liquid together, so that a smooth plating film can be formed. If the surface is dried through the spin drying process after the formation of the Ni barrier layer 14, the hydrophilicity of the surface is lost. If the Co deposition reaction is difficult to start, it can be stabilized by adding an activator treatment before electroless Co plating.
  • FIG. 14A and 14B are cross-sectional views showing a step of forming a Cu film for producing the structure shown in FIG.
  • a metal layer 18 proportional to the amount of electricity supplied can be formed.
  • the liquid temperature is 30°C. If the film is selectively grown inside the via 38 by adjusting the additive, the via 38 filled with Cu can also be manufactured. This can improve the heat dissipation and electrical characteristics of the semiconductor device.
  • electroless plating can be used instead of electroplating. Electroless plating can also produce Cu-filled vias 38 by adjusting the additives. Further, in order to prevent surface oxidation of Cu plating, Ni plating, Pd plating, and Au plating can be sequentially performed by electroless plating or electroplating as a post-treatment. As a result, the adhesion of die bonding and wire bonding can be improved.
  • the thickness of the Ni barrier layer 14 is 0.5 microns
  • the Co barrier layer 16 is 0.5 microns
  • the metal layer 18 is 3 microns.
  • the start of plating reaction may vary within the plane, and if the film is too thin, the film will be defective in formation.
  • the Ni barrier layer 14 and the Co barrier layer 16 are formed so as to be thinner than 2 microns, because if the total thickness exceeds 2 microns, the interface will separate due to residual stress.
  • the film thickness of the metal layer 18 must be designed according to the maximum current flowing through the via.
  • the support substrate 36 is removed.
  • the support substrate 36 and the semiconductor device are heated at 100° C. for 1 minute or more by a hot plate to melt the wax material 34 , and the support substrate 36 is removed by sliding them parallel to the substrate surface. After that, it is immersed in acetone heated to 50° C. for 10 minutes to remove the wax material 34 on the surface. At this time, the longer the temperature and the immersion time, the higher the removability.
  • the semiconductor substrate 12 of the present embodiment is made of GaAs, but since the interaction due to thermal history and the like after the formation of the metal film is similar to that of a single-crystal semiconductor substrate, the semiconductor substrate 12 may be made of other semiconductor materials. good. Other materials include compound semiconductors such as InP, GaN, SiC, SiGe, and silicon. This can also be applied to semiconductor devices and semiconductor device manufacturing methods according to the following embodiments. Moreover, the present disclosure is not limited to applications for back electrodes of IC devices and the like, but is effective for general techniques for forming metal films on semiconductor substrates. A semiconductor device and a method of manufacturing the same according to the following embodiments will be described with a focus on differences from the first embodiment.
  • FIG. 15 is a cross-sectional view of a semiconductor device 50 according to Embodiment 2 of the present disclosure.
  • a diffusion prevention layer 52 comprising Pd is formed between the Ni barrier layer 14 and the Co barrier layer 16 .
  • an anti-diffusion layer 52 is formed therebetween to prevent interdiffusion.
  • the diffusion prevention layer 52 comprising Pd is formed by electroless plating, for example. After the wafer is removed from the electroless Ni plating solution and washed with water, it is immersed in the electroless Pd plating solution while still wet to form a Pd plating film.
  • the film thickness of the diffusion prevention layer 52 is, for example, 0.01 microns. If it is thicker than 0.1 microns, it will peel off at the boundary with the Ni barrier layer 14, so it is designed to be 0.1 microns or less. Also, if the thickness is less than 0.01 micron, precipitation is not stable, so the thickness is designed to be 0.01 micron or more.
  • the diffusion prevention layer 52 of Embodiment 2 is made of Pd, other materials may be used as long as they can prevent interdiffusion.
  • Plating of metals that are catalytically active for electroless deposition can be used, for example Au, Ag, Pt, Sn, Ru, and the like.
  • FIG. 16 is a cross-sectional view of semiconductor device 100 according to Embodiment 3 of the present disclosure.
  • a deposition layer 102 is formed by depositing Pd on a semiconductor substrate 12, and a Ni plating barrier layer 104 and a Co plating barrier layer 106 are successively formed thereon.
  • the uniform barrier layers 104 and 106 can be formed even for uneven shapes such as via structures.
  • the deposition layer 102 is an essential step when forming the Ni plating barrier layer 104.
  • the deposition layer 102 of Embodiment 3 is made of Pd, any other material may be used as long as it is a metal with catalytic activity.
  • the third embodiment can be manufactured by the method shown in FIGS. 8 to 14. FIG.
  • FIG. 17 is a cross-sectional view of a semiconductor device 150 according to Embodiment 4 of the present disclosure.
  • a diffusion prevention layer 52 comprising Pd is formed.
  • the diffusion prevention layer 52 is formed between the Ni-plated barrier layer 104 and the Co-plated barrier layer 106 in order to prevent mutual diffusion of Ni and Co.
  • the diffusion prevention layer 52 may be made of a material other than Pd as long as it can prevent interdiffusion.
  • metals that are catalytically active for electroless deposition can be used, such as Au, Ag, Pt, Sn, and Ru.
  • FIG. 18 is a cross-sectional view showing pinholes in the Ni plating film. If formation defects occur due to foreign matter, contamination, etc., pinholes 204 may be formed as shown in FIG. If the Co-plated barrier layer 106 is formed continuously in this state, no film can be formed on the pinhole portion because there are no nuclei for film growth. As a result, the pinhole remains unrepaired even when the metal layer 18 is formed.
  • the fifth embodiment solves the above problems.
  • FIG. 19 is a cross-sectional view of a semiconductor device 200 according to Embodiment 5 of the present disclosure.
  • a diffusion prevention layer 202 comprising Pd is formed by vapor deposition or sputtering.
  • the diffusion prevention layer 202 is formed between the Ni-plated barrier layer 104 and the Co-plated barrier layer 106 in order to prevent mutual diffusion of Ni and Co.
  • the diffusion prevention layer 202 may be made of a material other than Pd as long as it can prevent interdiffusion.
  • metals that are catalytically active for electroless deposition can be used, such as Au, Ag, Pt, Sn, and Ru.
  • FIG. 20 is a cross-sectional view showing the pinhole repairing effect of the Ni plating film according to Embodiment 5 of the present disclosure.
  • the diffusion prevention layer 202 is formed by vapor deposition or sputtering. Unlike the plating method, the vapor deposition or sputtering method forms a film independently of the underlying film, so the diffusion prevention layer 202 is also formed on the pinholes 204 . If the Co-plating barrier layer 106 is subsequently formed, a film can be formed even in the pinhole portion because there are nuclei for film growth. As a result, no pinhole remains in the metal layer 18, and the pinhole in the barrier layer is also repaired, so that deterioration of the barrier properties can be prevented.

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemically Coating (AREA)

Abstract

本開示の半導体装置は半導体基板と、半導体基板の上にＮｉを含む合金またはＮｉで形成された第一のバリア層と、第一のバリア層の上にＣｏを含む合金またはＣｏで形成された第二のバリア層と、第二のバリア層の上に形成されたメタル層とを備える。

Description

半導体装置及びその製造方法
　本開示は、例えば電極に用いられるメタル層を有する半導体装置とその半導体装置の製造方法に関する。
　特許文献１には、半導体基板とメタル層との間にバリア層を設ける技術が開示されている。バリア層は、メタル層の材料が半導体基板へ拡散することを防止するために設けられる。また拡散を防止する性能が高いバリア層としてＣｏ合金系膜が開示されている。
国際公開第２０１５－１４５８１５号公報
　しかしＣｏ合金膜を２００℃以上等の高温環境下で長時間保持すると、一部のＣｏが半導体基板側に拡散するため、Ｃｏ合金膜中に空隙が形成される。その結果Ｃｏ合金膜が劣化し、メタル層の半導体基板への拡散を防止する性能が低下する問題がある。
　本開示は上述の問題を解決するためになされたもので、Ｃｏ合金膜の劣化を防止することで、メタル層の材料を半導体基板へ拡散させない半導体装置を提供することを第一の目的とする。また、Ｃｏ合金膜の劣化を防止することで、メタル層の材料を半導体基板へ拡散させない半導体装置の製造方法を提供することを第二の目的とする。
　本開示の第一の態様は、半導体基板と、半導体基板の上にＮｉを含む合金またはＮｉで形成された第一のバリア層と、第一のバリア層の上にＣｏを含む合金またはＣｏで形成された第二のバリア層と、第二のバリア層の上に形成されたメタル層とを備える半導体装置であることが好ましい。
　また本開示の第二の態様は、半導体基板上に触媒活性のある金属を析出させた析出層を形成する工程と、析出層の上にＮｉを含む合金またはＮｉで形成された第一のバリア層をめっき法で形成する工程と、第一のバリア層の上にＣｏを含む合金またはＣｏで形成された第二のバリア層をめっき法で形成する工程と、第二のバリア層の上にメタル層を形成する工程とを備える製造方法であることが好ましい。
　本開示の第一及び第二の態様によれば、半導体基板とＣｏを備えるバリア層の間にＮｉを備えるバリア層が形成される。このＮｉを備えるバリア層がＣｏを備えるバリア層から半導体基板へＣｏが拡散することを防止する。つまり、Ｃｏを備えるバリア層の劣化を防止し、メタル層の材料が半導体基板へ拡散するのを防ぐことができる。
本開示の実施の形態１に係る半導体装置の断面図である。 長時間の熱処理前後のＣｏ合金膜を備えるサンプルの断面図である。 長時間の熱処理前後のＮｉ合金膜を備えるサンプルの断面図である。 熱処理後のＮｉ合金膜を備えるサンプルの断面図である。 熱処理後のＣｏ合金膜を備えるサンプルの断面図である。 ビア構造上にＰＶＤ法でＣｕ拡散バリア膜を形成した場合の断面図である。 ビア構造上にめっき法で実施の形態１のバリア層を成膜した場合の断面図である。 図７に示す構造を作製するための、表面側エレメント作成工程を示す断面図である。 図７に示す構造を作製するための、支持基板貼り付け工程を示す断面図である。 図７に示す構造を作製するための、基板薄板化の工程を示す断面図である。 図７に示す構造を作製するための、ビア加工工程を示す断面図である。 図７に示す構造を作製するための、Ｎｉ合金膜の形成工程を示す断面図である。 図７に示す構造を作製するための、Ｃｏ合金膜の形成工程を示す断面図である。 図７に示す構造を作製するための、Ｃｕ膜の形成工程を示す断面図である。 本開示の実施の形態２に係る半導体装置の断面図である。 本開示の実施の形態３に係る半導体装置の断面図である。 本開示の実施の形態４に係る半導体装置の断面図である。 Ｎｉめっき膜のピンホールを示す断面図である。 本開示の実施の形態５に係る半導体装置の断面図である。 本開示の実施の形態５に係るＮｉめっき膜のピンホール修復効果を示す断面図である。
実施の形態１
　図１は、本開示の実施の形態１に係る半導体装置１０の断面図である。半導体装置１０は、ＧａＡｓで形成された半導体基板１２を備えている。半導体基板１２の上にはＮｉバリア層１４が形成されている。Ｎｉバリア層１４はＮｉ又はＮｉを含む合金で形成されている。Ｎｉを含む合金とは例えばＮｉ－Ｐである。ここでＮｉ－ＰはＮｉとＰの合金を示し、以後同様にハイフンを用いて合金を表すものとする。Ｎｉバリア層１４の上にはＣｏバリア層１６が形成されている。Ｃｏバリア層１６はＣｏ又はＣｏを含む合金で形成されている。Ｃｏバリア層１６の上には、Ｃｕで形成されたメタル層１８が形成されている。
　図２左の図は、ＧａＡｓで形成された半導体基板１２と、Ｃｕで形成されたメタル層１８の間に、Ｃｏを含む合金で形成されたＣｏバリア層１６を設けたサンプルの断面図である。図２右の図は、このサンプルを２７０℃で１０００時間熱処理した後のサンプルの断面図である。図２右の図から、熱処理を行うと半導体基板１２とＣｏバリア層１６が反応し、二層の間にＣｏ拡散層２０が形成されることが分かる。またＣｏバリア層１６には空隙が形成されている。つまりＣｏバリア層１６中のＣｏが半導体基板１２側に拡散すると同時に、拡散した分だけＣｏが減少したことでＣｏバリア層が空隙化したため、Ｃｕの拡散経路が増加したことになる。その結果、Ｃｏバリア層１６の拡散バリア性は低下する。
　図３左の図は、ＧａＡｓで形成された半導体基板１２と、Ｃｕで形成されたメタル層１８の間に、Ｎｉを含む合金で形成されたＮｉバリア層１４を設けたサンプルの断面図である。図３右の図は、このサンプルを２７０℃で１０００時間熱処理した後のサンプルの断面図である。図３右の図から、熱処理を行うと半導体基板１２とＮｉバリア層１４が反応し、二層の間にＮｉ拡散層２２が形成されることが分かる。しかし図２右の図のＣｏバリア層１６とは異なり、Ｎｉバリア層１４には空隙が形成されていない。つまりＮｉバリア層１４中のＮｉが半導体基板１２側に拡散した場合はＮｉバリア層の空隙化が起こらず、Ｃｕの拡散経路が増加しないことになる。その結果、Ｎｉバリア層１４の拡散バリア性は低下しない。
　図４は熱処理後のＮｉ合金膜を備えるサンプルの断面図である。ＧａＡｓで形成された半導体基板１２と、Ｃｕで形成されたメタル層１８の間に、Ｎｉ－Ｐで形成されたバリア層２４を設けたサンプルを、２７０℃で３時間熱処理した後の状態を示している。この際バリア層２４と半導体基板１２の界面にＮｉ－Ｇａ－Ａｓ膜２６が生じていることが分かる。
　図５は熱処理後のＣｏ合金膜を備えるサンプルの断面図である。ＧａＡｓで形成された半導体基板１２と、Ｃｕで形成されたメタル層１８の間に、Ｃｏ－Ｗ－Ｐで形成されたバリア層２８を設けたサンプルを、２７０℃で３時間熱処理した後の状態を示している。この際バリア層２８と半導体基板１２の界面に明確な反応層は生じていないことが分かる。図４と図５の比較により、ＮｉがＣｏより半導体基板との反応性が高い、すなわち密着性が良いことが分かる。
　半導体装置１０では、半導体基板１２の上にＮｉバリア層１４を形成し、更にその上にＣｏバリア層１６を形成している。この半導体装置１０を熱処理した場合、半導体基板１２と接しているＮｉバリア層１４は空隙を形成せず、Ｃｏバリア層１６も半導体基板１２と接していないため空隙を形成しない。Ｃｏバリア層が劣化せず、Ｎｉバリア層自体もＣｕ拡散バリア効果を持つことから、メタル層の材料を半導体基板へ拡散させない半導体装置の提供が可能となる。また半導体基板１２との界面がＮｉバリア層１４であることから、電極の密着性が良くなる効果も期待できる。
　これ以降、ＧａＡｓ半導体デバイスのグランドとなる裏面電極にＣｕ電極を用いる場合を例として、半導体装置１０の製造方法を説明する。このデバイスはマイクロ波モノリシックＩＣ等に使用される。
　製造方法の説明に先立ち、比較対象としてビア構造へ膜形成した際の既存の問題点を述べる。図６はビア構造上にＰＶＤ法でＣｕ拡散バリア膜を形成した場合の断面図である。ビア構造は、半導体基板の表面と裏面を電気接続するための貫通電極構造である。拡散バリア膜を成膜する方法としてＰＶＤ法が知られている。ＰＶＤ法はそのメカニズムの都合上、平面形状に対しては均一に成膜できるが、平面に対して垂直な面への成膜量は平面部の１／１０程度まで薄くなる。つまりビア構造上にＰＶＤ法で成膜したバリア層３０は膜が一部薄くなり、そこからＣｕが半導体基板に拡散するリスクが増加する。
　そこでビア構造に対して十分な被覆を確保するため、ＰＶＤ法の代わりに無電解めっき法で拡散バリア膜を形成する技術がある。図７はビア構造上にめっき法で実施の形態１のバリア層を成膜した場合の断面図である。無電解めっき法でＮｉバリア層１４及びＣｏバリア層１６を成膜することにより、平面部から垂直部まで均一な厚さの層を形成できるため、Ｃｕの拡散リスクが低下する。本実施形態では、このめっき法を用いた製造方法を述べる。
　まずＧａＡｓ単結晶の半導体基板１２の片側を表面として電気回路を形成する。図８は図７に示す構造を作製するための、表面側エレメント作成工程を示す断面図である。図示していないが、この電気回路形成のためのウエハプロセスとしてエピタキシャル成長、金属膜形成、絶縁膜形成、転写パターニング等を繰り返す。この表面の回路形成時に、貫通電極部の対向電極３２を形成する。なおＧａＡｓ単結晶の半導体基板１２は直径４インチから８インチの円盤状かつ０．５ミリから０．６ミリ厚の状態でウエハプロセスを行う。
　続いて支持基板貼り付けを行う。図９は図７に示す構造を作製するための、支持基板貼り付け工程を示す断面図である。表面のウエハプロセスが完了した後、基板表面側をワックス材３４で支持基板３６に貼り付ける。ワックス材３４の代わりにテープ材を用いても良く、ワックス材３４の厚さは例えば２０ミクロンとする。
　続けて基板を薄板化する。図１０は図７に示す構造を作製するための、基板薄板化の工程を示す断面図である。半導体基板１２を支持基板３６に貼り付けた状態で研削、ポリッシュを行い、半導体基板１２の厚さを例えば１００ミクロンまで薄くする。半導体基板１２を薄板化することで、デバイスの放熱性や高周波特性が向上する。
　続けてビア加工を行う。図１１は図７に示す構造を作製するための、ビア加工工程を示す断面図である。半導体基板１２を貫通する電極を形成するため、レジスト材をスピンコーターで塗布した後、転写・現像パターニングにより加工部のみレジストを除去する。続けて、ＩＣＰドライエッチングによる基板エッチング加工でビア３８を形成する。ドライエッチングの代わりに、硫酸と過酸化水素水の混合液等を用いたウェットエッチングを用いることもできる。続けて剥離液に浸漬してレジストを除去することで、裏面が露出した半導体基板１２を得る。ビアは小さい方がレイアウトの自由度が高く有利だが、小さすぎるとエッチングが進行せず基板を貫通できないため、例えば円柱形状かつ直径５０ミクロンで形成する。
　次に無電解めっき法によりＮｉ合金膜を形成する。図１２は図７に示す構造を作製するための、Ｎｉ合金膜の形成工程を示す断面図である。まず前処理として親水化処理とアクチベータ処理を行う。例えば酸素プラズマ処理やオゾン処理を実施し、半導体基板１２及び対向電極３２のビア内表面を親水性に改質する。続けてＰｄイオンを含む無電解めっき反応の活性液に浸漬すると、ガルバニック腐食の効果により半導体基板１２表面が溶解しＰｄが析出する。
　例えばＰｄイオン濃度は１０ｐｐｍから１００ｐｐｍ、液温は０℃から５０℃、浸漬時間は１分から５分とする。Ｐｄ析出量は少なすぎると続けて成膜するＮｉめっき膜が形成されず、多すぎると膜同士の密着性が悪化する。しかしＰｄ析出のしやすさは半導体の種類によって異なるため、基板の種類に応じて上記の範囲程度で調整を行う必要がある。
　前処理完了後、次亜リン酸を主成分とする無電解Ｎｉめっき液に浸漬する。例えば液温は７０℃から９０℃で処理する。液の循環、ろ過、及び揺動を合わせて行うことで、めっき反応を安定化させられるため、めっき膜を平滑に成膜することができる。Ｐｄの触媒作用によりＮｉイオンがＮｉとなって析出すると共に、液成分のＰが共析してＮｉ－Ｐの合金膜が形成される。触媒金属としてここではＰｄを例としたが、Ａｕ、Ａｇ、Ｐｔ、Ｎｉ、Ｓｎ、Ｒｕ等の無電解めっき析出に対して触媒活性のある金属であれば、同様にしてＮｉ合金膜を得ることができる。
　ここではめっき法によりＮｉ合金膜を形成しているが、ＰＶＤ法や蒸着法等それ以外の手段で形成しても良い。その場合、前処理としてＰｄ等の触媒活性のある金属を析出させる工程は不要となる。
　次に無電解めっき法によりＣｏ合金膜を形成する。図１３は図７に示す構造を作製するための、Ｃｏ合金膜の形成工程を示す断面図である。半導体装置を無電解Ｎｉめっき液から取り出して水洗した後、濡れたままの状態で無電解Ｃｏめっき液に浸漬することで、Ｎｉバリア層１４に連続してＣｏバリア層１６を形成する。例えば次亜リン酸を主成分とする無電解Ｃｏめっき液を用いて、液温７０℃から９０℃で処理する。液の循環、ろ過、及び揺動を合わせて行うことで、めっき反応を安定化させられるため、めっき膜を平滑に成膜することができる。Ｎｉバリア層１４形成後にスピン乾燥プロセスを経て表面が乾燥した場合は、表面親水性が失われているため、めっき液浸漬前に親水処理を実施する。Ｃｏ析出反応が始動しにくい場合は、無電解Ｃｏめっき前にアクチベータ処理を追加することで安定化させることができる。
　続けて電気めっき法によりＣｕめっきを行う。図１４は図７に示す構造を作製するための、Ｃｕ膜の形成工程を示す断面図である。硫酸Ｃｕめっき液にウエハとＣｕ板を浸漬し、ウエハの外周をカソード、Ｃｕ板をアノードとして通電させることで、供給した電気量に比例したメタル層１８を形成できる。例えば、液温は３０℃とする。添加剤の調整によってビア３８内に選択的に膜成長をさせた場合、内部をＣｕで充填したビア３８を製造することもできる。これにより半導体装置の放熱性や電気特性を向上させることができる。
　Ｃｕめっき形成の際、電気めっき法の代わりに無電解めっき法を用いることもできる。無電解めっき法の場合も、添加剤の調整によってＣｕ充填したビア３８を製造することができる。またＣｕめっきの表面酸化を防止するため、後処理に無電解めっき法または電気めっき法でＮｉめっき、Ｐｄめっき、Ａｕめっきを順次行うこともできる。これによりダイボンドやワイヤボンドの密着性を向上させられる。
　膜厚は、例えばＮｉバリア層１４を０．５ミクロン、Ｃｏバリア層１６を０．５ミクロン、メタル層１８を３ミクロンとする。無電解Ｎｉめっき及び無電解Ｃｏめっきはめっき反応開始が面内でばらつくことがあり、膜厚が薄い場合膜に形成不良が発生するため、最低でも０．２ミクロンの膜厚で成膜する。またＮｉバリア層１４とＣｏバリア層１６は、合計膜厚が２ミクロンを超えると残留応力により界面が剥離するため、２ミクロンより薄くなるよう成膜する。メタル層１８の膜厚はビア内に流れる最大電流に合わせて設計する必要がある。
　最後に、支持基板３６を除去する。支持基板３６と半導体装置をホットプレートにより１００℃で１分以上加熱してワックス材３４を溶解し、相互を基板面に対して平行にスライドさせて支持基板３６を除去する。その後５０℃に加熱したアセトンに１０分浸漬し、表面のワックス材３４を除去する。この際温度や浸漬時間が長いほど除去性が高くなる。
　本実施形態の半導体基板１２はＧａＡｓで形成されているが、金属膜形成後の熱履歴等による相互作用は単結晶の半導体基板で類似しているため、他の半導体材料で形成されていても良い。他の材料とは例えばＩｎＰ、ＧａＮ、ＳｉＣ、ＳｉＧｅ等の化合物半導体やシリコンである。これは、以下の実施の形態に係る半導体装置と半導体装置の製造方法にも応用できる。また本開示はＩＣデバイス等の裏面電極に用途を限定するものではなく、半導体基板上に金属成膜を行う技術全般に対して有効である。以下の実施の形態に係る半導体装置とその製造方法については、実施の形態１との相違点を中心に説明する。
　実施の形態２
　図１５は本開示の実施の形態２に係る半導体装置５０の断面図である。Ｎｉバリア層１４とＣｏバリア層１６の間にＰｄを備える拡散防止層５２を形成する。Ｃｏ合金とＮｉ合金を連続成長する際、使用環境によってはＮｉとＣｏが相互拡散してバリア性が低下する場合がある。そのため拡散防止層５２を間に形成して相互拡散を防止する。
　Ｐｄを備える拡散防止層５２は例えば無電解めっき法で形成する。無電解Ｎｉめっき液からウエハを取り出して水洗した後、濡れたままの状態で無電解Ｐｄめっき液に浸漬することでＰｄめっき膜を形成する。
　拡散防止層５２の膜厚は例えば０．０１ミクロンとする。０．１ミクロンより厚い場合はＮｉバリア層１４との境界で剥離するため、０．１ミクロン以下に設計する。また０．０１ミクロン未満では析出が安定しないため、０．０１ミクロン以上に設計する。
　本実施形態２の拡散防止層５２はＰｄで形成されているが、相互拡散を防止できれば他の材料でも良い。例えばＡｕ、Ａｇ、Ｐｔ、Ｓｎ、Ｒｕ等、無電解めっき析出に対して触媒活性がある金属のめっきを用いることができる。
　実施の形態３
　図１６は本開示の実施の形態３に係る半導体装置１００の断面図である。半導体基板１２の上にＰｄを析出させて析出層１０２を形成し、その上にＮｉめっきバリア層１０４とＣｏめっきバリア層１０６を続けて形成する。無電解めっき法を用いることで、ビア構造のような凹凸形状に対しても均一なバリア層１０４及び１０６を形成することができる。
　析出層１０２はＮｉめっきバリア層１０４を形成する際に必須の工程である。本実施形態３の析出層１０２はＰｄで形成されているが、触媒活性のある金属であれば他の材料でも良い。なお本実施形態３は、図８から図１４で示した方法で製造することができる。
　実施の形態４
　図１７は本開示の実施の形態４に係る半導体装置１５０の断面図である。実施形態３の構成に追加で、Ｐｄを備える拡散防止層５２を形成する。拡散防止層５２はＮｉとＣｏの相互拡散を防止するため、Ｎｉめっきバリア層１０４とＣｏめっきバリア層１０６の間に形成する。拡散防止層５２は相互拡散を防止できればＰｄ以外の材料でも良い。例えばＡｕ、Ａｇ、Ｐｔ、Ｓｎ、Ｒｕ等、無電解めっき析出に対して触媒活性がある金属を用いることができる。
　実施の形態５
　本実施形態５の説明に先立ち、比較対象として既存の問題であるピンホール形成時の製造過程を説明する。図１８はＮｉめっき膜のピンホールを示す断面図である。異物や汚れ等によって形成不良が起こると、Ｎｉめっきバリア層１０４形成時に図１８のようにピンホール２０４が形成されることがある。この状態でＣｏめっきバリア層１０６を続けて成膜すると、膜成長の核がないためピンホール部分には膜を形成できない。その結果、メタル層１８の形成時もピンホールが修復されないまま残ってしまう。本実施形態５は上述の課題を解決する。
　図１９は本開示の実施の形態５に係る半導体装置２００の断面図である。実施形態３の構成に追加で、蒸着またはスパッタ法によりＰｄを備える拡散防止層２０２を形成する。拡散防止層２０２はＮｉとＣｏの相互拡散を防止するため、Ｎｉめっきバリア層１０４とＣｏめっきバリア層１０６の間に形成する。拡散防止層２０２は相互拡散を防止できればＰｄ以外の材料でも良い。例えばＡｕ、Ａｇ、Ｐｔ、Ｓｎ、Ｒｕ等、無電解めっき析出に対して触媒活性がある金属を用いることができる。
　図２０は本開示の実施の形態５に係るＮｉめっき膜のピンホール修復効果を示す断面図である。ピンホール２０４が形成されているＮｉめっきバリア層１０４に続けて、拡散防止層２０２を蒸着またはスパッタ法で形成する。蒸着またはスパッタ法はめっき法と異なり、下地膜に依存せずに膜を形成するため、拡散防止層２０２がピンホール２０４上にも形成される。これに続けてＣｏめっきバリア層１０６を成膜すると、膜成長の核があるためピンホール部分にも膜を形成できる。その結果メタル層１８にピンホールは残らず、バリア層のピンホールも修復されていることからバリア性低下も防ぐことができる。
　１２　半導体基板、１４　Ｎｉバリア層、１６　Ｃｏバリア層、１８　メタル層、５２　拡散防止層、１０２　析出層、２０２　拡散防止層

Claims (8)

  1. 　半導体基板と、
    　前記半導体基板の上にＮｉを含む合金またはＮｉで形成された第一のバリア層と、
    　前記第一のバリア層の上にＣｏを含む合金またはＣｏで形成された第二のバリア層と、
    　前記第二のバリア層の上に形成されたメタル層と
    　を備える半導体装置。
  2. 　前記第一のバリア層と前記第二のバリア層との間に、
    　触媒活性のある金属を含む拡散防止層を備える請求項１に記載の半導体装置。
  3. 　前記半導体基板と前記第一のバリア層との間に、
    　触媒活性のある金属を析出させた析出層を備える請求項１または２に記載の半導体装置。
  4. 　前記半導体基板がＧａＡｓを備える請求項１から３いずれかに記載の半導体装置。
  5. 　半導体基板の上に触媒活性のある金属を析出させた析出層を形成する工程と、
    　前記析出層の上にＮｉを含む合金またはＮｉで形成された第一のバリア層をめっき法で形成する工程と、
    　前記第一のバリア層の上にＣｏを含む合金またはＣｏで形成された第二のバリア層をめっき法で形成する工程と、
    　前記第二のバリア層の上にメタル層を形成する工程と
    　を備える半導体装置の製造方法。
  6. 　前記第一のバリア層と前記第二のバリア層との間に、
    　触媒活性のある金属を含む拡散防止層を形成する工程を備える請求項５に記載の半導体装置の製造方法。
  7. 　前記拡散防止層が蒸着法またはスパッタ法で形成される請求項６に記載の半導体装置の製造方法。
  8. 　前記半導体基板がＧａＡｓを備えたことを特徴とする請求項５から７いずれかに記載の半導体装置の製造方法。
PCT/JP2021/040596 2021-11-04 2021-11-04 半導体装置及びその製造方法 WO2023079631A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
PCT/JP2021/040596 WO2023079631A1 (ja) 2021-11-04 2021-11-04 半導体装置及びその製造方法
PCT/JP2022/032927 WO2023079824A1 (ja) 2021-11-04 2022-09-01 半導体装置及びその製造方法
CN202280058868.XA CN118103952A (zh) 2021-11-04 2022-09-01 半导体装置及其制造方法
JP2023557634A JPWO2023079824A1 (ja) 2021-11-04 2022-09-01
TW111141114A TWI843266B (zh) 2021-11-04 2022-10-28 半導體裝置及其製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2021/040596 WO2023079631A1 (ja) 2021-11-04 2021-11-04 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
WO2023079631A1 true WO2023079631A1 (ja) 2023-05-11

Family

ID=86240758

Family Applications (2)

Application Number Title Priority Date Filing Date
PCT/JP2021/040596 WO2023079631A1 (ja) 2021-11-04 2021-11-04 半導体装置及びその製造方法
PCT/JP2022/032927 WO2023079824A1 (ja) 2021-11-04 2022-09-01 半導体装置及びその製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/032927 WO2023079824A1 (ja) 2021-11-04 2022-09-01 半導体装置及びその製造方法

Country Status (3)

Country Link
JP (1) JPWO2023079824A1 (ja)
CN (1) CN118103952A (ja)
WO (2) WO2023079631A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008069389A (ja) * 2006-09-13 2008-03-27 Univ Waseda 積層構造、超ｌｓｉ配線板及びそれらの形成方法
JP2011044546A (ja) * 2009-08-20 2011-03-03 Mitsubishi Electric Corp 半導体装置及びその製造方法
WO2015145815A1 (ja) * 2014-03-27 2015-10-01 三菱電機株式会社 半導体装置、半導体装置の製造方法
JP2016156039A (ja) * 2015-02-23 2016-09-01 東京エレクトロン株式会社 半導体装置、めっき処理方法、めっき処理システムおよび記憶媒体
JP2018200952A (ja) * 2017-05-26 2018-12-20 富士通株式会社 電子部品、電子部品の製造方法及び電子装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4637009B2 (ja) * 2005-12-02 2011-02-23 三菱電機株式会社 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008069389A (ja) * 2006-09-13 2008-03-27 Univ Waseda 積層構造、超ｌｓｉ配線板及びそれらの形成方法
JP2011044546A (ja) * 2009-08-20 2011-03-03 Mitsubishi Electric Corp 半導体装置及びその製造方法
WO2015145815A1 (ja) * 2014-03-27 2015-10-01 三菱電機株式会社 半導体装置、半導体装置の製造方法
JP2016156039A (ja) * 2015-02-23 2016-09-01 東京エレクトロン株式会社 半導体装置、めっき処理方法、めっき処理システムおよび記憶媒体
JP2018200952A (ja) * 2017-05-26 2018-12-20 富士通株式会社 電子部品、電子部品の製造方法及び電子装置

Also Published As

Publication number Publication date
JPWO2023079824A1 (ja) 2023-05-11
WO2023079824A1 (ja) 2023-05-11
CN118103952A (zh) 2024-05-28
TW202319583A (zh) 2023-05-16

Similar Documents

Publication Publication Date Title
JP5669780B2 (ja) 半導体装置の製造方法
US8158507B2 (en) Method for manufacturing semiconductor device
JPWO2018150971A1 (ja) 半導体素子及びその製造方法
WO2023079631A1 (ja) 半導体装置及びその製造方法
US9589926B2 (en) Method of manufacturing semiconductor device
US6709980B2 (en) Using stabilizers in electroless solutions to inhibit plating of fuses
TWI843266B (zh) 半導體裝置及其製造方法
CN111799152B (zh) 一种晶圆双面金属工艺
JP2011243815A (ja) 化合物半導体素子及びその製造方法
US9054080B2 (en) Method for the production of an electronic component and electronic component produced according to this method
US10937657B2 (en) Semiconductor device including a reactant metal layer disposed between an aluminum alloy film and a catalyst metal film and method for manufacturing thereof
TWI790062B (zh) 具備Ni電鍍皮膜之鍍敷結構體及含有該鍍敷結構體之引線框
JP4011257B2 (ja) 発光素子およびその製造方法
JP4252549B2 (ja) 半導体装置の製造方法および半導体製造装置
JP5672685B2 (ja) 半導体装置の製造方法
WO2022162804A1 (ja) 半導体装置及びその製造方法
WO2019163484A1 (ja) 半導体素子及びその製造方法
KR101372205B1 (ko) 리드 프레임 및 그 제조방법
JP6333062B2 (ja) 半導体装置の製造方法
JP3361717B2 (ja) 半導体装置の電極形成方法
JP6230732B2 (ja) 導電性条材およびその製造方法
TWI609469B (zh) 電力電子模組及其製法
US20190362973A1 (en) Electrical Contact Connection on Silicon Carbide Substrate
CN117374002A (zh) 一种金铝互联传输线及其制备方法
CN114262918A (zh) 一种晶圆电镀用的等电势装置、晶圆电镀装置及电镀方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21963228

Country of ref document: EP

Kind code of ref document: A1