JP2011243815A - 化合物半導体素子及びその製造方法 - Google Patents

化合物半導体素子及びその製造方法 Download PDF

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Abstract

【課題】金合金電極と層間絶縁膜との密着性を向上させる。
【解決手段】化合物半導体素子は、ゲート半導体層１０と、カソード半導体層１２と、カソード半導体層１２上に形成されたＡｕ合金カソード電極１４と、ゲート半導体層１０上に形成されたＡｕ合金ゲート電極１６と、層間絶縁膜１８と、カソード電極１４及びゲート電極１６上のＡｌ配線２０と、保護膜２２を備える。カソード電極１４及びゲート電極１６と層間絶縁膜１８との界面に、酸化アニール処理により形成され、下地層の構成元素を主成分とする酸化膜１５，１７を備える。
【選択図】図１

Description

本発明は、化合物半導体素子及びその製造方法に関する。
発光素子ではＧａＡｓを始めとする化合物半導体が広く用いられている。化合物半導体の電極には、良好なオーミックコンタクトを得ることを目的として金（Ａｕ）合金の電極が使用されている。通常は、このＡｕ合金の電極に外部から信号を直接与えて化合物半導体素子を動作させればよい。
一方、論理回路を搭載した発光素子アレイ、例えば自己走査型発光素子アレイ（ＳＬＥＤ）のような高集積微細素子では、チップ上の配線密度が高くなり、通常のシリコン集積回路のような、層間絶縁層とコンタクトホールと微細金属配線との組み合わせ構造を形成する必要がある。そして、このような構成においては、金合金電極上に層間絶縁膜を形成することになるが、一般的に、金合金と層間絶縁膜材料との密着性は低く、金合金電極と層間絶縁膜との密着力向上が大きな課題となっている。
下記の特許文献１には、Ａｕ配線を有する半導体集積回路において、金配線と層間絶縁膜との密着性を向上させることを目的として、半導体素子を形成した半導体基板に金配線を形成した後、全面にチタンをスパッタして酸化し酸化チタンを形成し、次に全面にプラズマ酸化膜を形成することが開示されている。
また、特許文献２には、金配線上にプラズマＣＶＤにより、シリコンリッチでＳｉ−Ｈ結合及びＮ−Ｈ結合を含む厚さ３０ｎｍの窒化シリコン膜及び厚さ５００ｎｍの酸化シリコン膜を形成し、金配線と無機絶縁膜との密着性を向上させることが開示されている。
また、特許文献３には、金配線上にクローム（Ｃｒ）膜を形成し、さらに熱処理して金配線の周囲に絶縁膜との密着性、耐食性、耐熱性の高い反応層を形成し、未反応のクローム膜を除去してその上にシリコン酸化膜を形成することが開示されている。
また、特許文献４には、金膜を形成した後、配線を構成する金メッキ膜を形成し、次にイオン注入法によりチタンイオンを全面に注入して金メッキ膜の上面にＴｉ−Ａｕ合金膜を形成した後、層間絶縁膜となるシリコン酸化膜を形成することが開示されている。
また、特許文献５には、金配線上に膜厚の薄いシリコン膜を被着した後、プラズマＣＶＤ法又は熱処理を施して金とシリコンの合金膜を形成し、次に絶縁膜を形成することが開示されている。
特開平５−１０９７２１号公報 特開平５−２７５５４７号公報 特開平５−３１５３３２号公報 特開平６−６１２２５号公報 特開平６−８４９０５号公報
ところで、金合金電極あるいは金配線と層間絶縁膜との密着性を向上させることは重要であるが、これとともに、化合物半導体形成プロセスとの良好な適合性を備えることが望まれる。
本発明は、金合金電極と層間絶縁膜との密着性を向上させる化合物半導体素子及びその製造方法を提供することを目的とする。
請求項１記載の発明は、化合物半導体上に形成された金合金電極と、前記金合金電極上に形成された層間絶縁膜と、前記層間絶縁膜に形成されたコンタクトホールを介して前記金合金電極に接続される金属配線と、前記金合金電極と前記層間絶縁膜との界面に形成された、前記化合物半導体の構成元素を主成分とする酸化膜とを備えることを特徴とする化合物半導体素子である。
請求項２記載の発明は、前記化合物半導体はＡｌＧａＡｓであり、前記酸化膜は、Ａｌを主成分とする酸化膜であることを特徴とする請求項１記載の化合物半導体素子である。
請求項３記載の発明は、前記化合物半導体素子はＡｌＧａＡｓであり、前記酸化膜は、Ｇａを主成分とする酸化膜であることを特徴とする請求項１記載の化合物半導体素子である。
請求項４記載の発明は、前記化合物半導体はＧａＡｓであり、前記酸化物は、Ｇａを主成分とする酸化膜であることを特徴とする請求項１記載の化合物半導体素子である。
請求項５記載の発明は、化合物半導体上に金合金電極を形成する工程と、前記金合金電極を酸化性ガス存在下においてアニール処理することで前記化合物半導体の構成元素を主成分とする酸化膜を前記金合金電極の表面に形成する工程と、アニール処理された前記金合金電極上に層間絶縁膜を形成する工程と、前記層間絶縁膜にコンタクトホールを形成するとともに前記酸化膜の一部を除去する工程と、前記コンタクトホールに金属配線を形成する工程とを備えることを特徴とする化合物半導体素子の製造方法である。
請求項１記載の発明によれば、金合金電極と層間絶縁膜との界面に化合物半導体の構成元素を主成分とする酸化膜を設けない場合に比較して、金合金電極と層間絶縁膜との密着性が向上する。
請求項２記載の発明によれば、下地層の構成元素を主成分として酸化膜が形成され、製造プロセスが簡易化され、既存のプロセスと適合化される。
請求項３記載の発明によれば、下地層の構成元素を主成分として酸化膜が形成され、製造プロセスが簡易化され、既存のプロセスと適合化される。
請求項４記載の発明によれば、下地層の構成元素を主成分として酸化膜が形成され、製造プロセスが簡易化され、既存のプロセスと適合化される。
請求項５記載の発明によれば、金合金電極と層間絶縁膜との界面に化合物半導体の構成元素を主成分とする酸化膜を設けない場合に比較して、工程数の増大を招くことなく金合金電極と層間絶縁膜との密着性が向上する。
実施形態における半導体素子の構成図である。 図１におけるカソード電極の構成図である。 図１におけるゲート電極の構成図である。 カソード電極の元素分布を示す説明図である。 カソード電極の顕微鏡写真図である。 ピンホール発生時の構成図である。 実施形態における製造方法を示すフローチャートである。 実施形態における製造方法を示す構成図（その１）である。 実施形態における製造方法を示す構成図（その２）である。 実施形態における製造方法を示す構成図（その３）である。 実施形態における製造方法を示す構成図（その４）である。 実施形態における製造方法を示す構成図（その５）である。 実施形態における製造方法を示す構成図（その６）である。 実施形態における製造方法を示す構成図（その７）である。 実施形態における製造方法を示す構成図（その８）である。
以下、図面に基づき本発明の実施形態について、化合物半導体素子として画像形成装置のプリントヘッドに搭載される自己走査型発光素子アレイ（ＳＬＥＤ）を構成する発光素子を例にとり説明する。但し、発光素子は半導体素子の一例にすぎず、非発光素子を含む他の半導体素子にも適用し得る。
１．半導体素子の基本構成
図１に、画像形成装置のプリントヘッドに搭載される自己走査型発光素子アレイ（ＳＬＥＤ）を構成する複数の発光素子のうちの任意の発光素子の構成を示す。なお、発光素子は具体的には発光サイリスタであり、複数の発光サイリスタは組（ブロック）を単位として点灯／消灯が制御される。
図１において、化合物半導体素子は、半導体基板上に形成されたＡｌＧａＡｓゲート半導体層１０と、ＡｌＧａＡｓゲート半導体層上の所定箇所に形成されたＡｌＧａＡｓカソード半導体層１２と、ＡｌＧａＡｓカソード半導体層１２上に形成されたＡｕ合金カソード電極１４と、ゲート半導体層１０上に形成されたＡｕ合金ゲート電極１６と、層間絶縁膜１８と、カソード電極１４及びゲート電極１６上のＡｌ配線２０と、パッド２１と、保護膜２２を備える。
カソード電極１４及びゲート電極１６は、それぞれ異なるＡｕ合金からなり、例えばカソード電極１４はＡｕＧｅＮｉ、ゲート電極はＡｕＳｂＺｎから構成される。
層間絶縁膜１８は、例えばＣＶＤ法により形成されたシリコン酸化膜であり、カソード電極１４上、及びゲート電極１６上にコンタクトホールが形成される。Ａｕ合金のカソード電極１４と層間絶縁膜１８との間の密着性、及びＡｕ合金のゲート電極１６と層間絶縁膜１８との密着性が問題となるが、本実施形態では、Ａｕ合金のカソード電極１４及びＡｕ合金のゲート電極１６の表面にそれぞれ酸化膜１５，１７を形成し、カソード電極１４と層間絶縁膜１８との界面に酸化膜１５を介在させるとともに、ゲート電極１６と層間絶縁膜１８との界面に酸化膜１７を介在させることで密着性を向上している。
２．カソード電極の構成
図２に、Ａｕ合金のカソード電極１４の拡大図を示す。カソード電極１４は、ＡｕＧｅＮｉ合金からなり、カソード半導体層１２上に形成される。カソード電極１４の表面周囲には、酸化膜１５が形成される。酸化膜１５の一部、すなわちＡｌ配線２０が形成される部位は酸化膜１５が除去されてＡｌ配線２０とのオーミックコンタクトが得られる。なお、酸化膜１５のこの開口は、後述するように層間絶縁膜１８のコンタクトホールを形成する際のエッチング処理時に同時に形成されるものである。
酸化膜１５は、ＡｌＧａＡｓカソード半導体層１２上に形成されたＡｕＧｅＮｉカソード電極１４を酸化ガスの存在下においてアニール処理することにより形成されるものである。すなわち、ＡｌＧａＡｓカソード半導体層１２上にＡｕＧｅＮｉカソード電極１４を形成した後に酸化ガスの存在下においてアニール処理すると、下地層のカソード半導体層１２の構成元素であるＡｌやＧａがＡｕＧｅＮｉ合金中を拡散し、表面で酸化されてカソード電極１４の表面に酸化膜１５を形成する。カソード電極１４の表面周囲に形成された酸化膜１５は、カソード電極１４と層間絶縁膜１８との密着性を改善する。
３．ゲート電極の構成
図３に、Ａｕ合金のゲート電極１６の拡大図を示す。ゲート電極１６は、ＡｕＳｂＺｎ合金からなり、ゲート半導体層１０上に形成される。ゲート電極１６の表面周囲には、酸化膜１７が形成される。酸化膜１７の一部、すなわちＡｌ配線２０が形成される部位は酸化膜１７が除去されてＡｌ配線２０とのオーミックコンタクトが得られる。なお、酸化膜１７のこの開口も、酸化膜１５の開口と同様に層間絶縁膜１８のコンタクトホールを形成する際のエッチング処理時に同時に形成されるものである。
酸化膜１７は、ＡｌＧａＡｓゲート半導体層１０上に形成されたＡｕＳｂＺｎゲート電極１６を酸化ガスの存在下においてアニール処理することにより形成されるものである。すなわち、ＡｌＧａＡｓゲート半導体層１０上にＡｕＳｂＺｎゲート電極１６を形成した後に酸化ガスの存在下においてアニール処理すると、下地層のゲート半導体層１０の構成元素であるＡｌやＧａがＡｕＳｂＺｎ合金中を拡散し、表面で酸化されてゲート電極１６の表面に酸化膜１７を形成する。ゲート電極１６の表面に形成された酸化膜１７は、ゲート電極１６と層間絶縁膜１８との密着性を改善する。
４．カソード電極及びゲート電極の酸化膜
図４に、酸化アニール処理したカソード電極１４の分析結果を示す。図において、横軸はカソード電極１４の表面をスパッタしたときのスパッタ時間（ｍｉｎ）であり、カソード電極１４の表面からの深さを示す。縦軸は元素濃度（％）を示す。スパッタ時間が短く、カソード電極１４の表面近傍では酸素原子Ｏとともにアルミニウム原子Ａｌの濃度が高い。その後、スパッタ時間が長くなるに従い、酸素原子Ｏとアルミニウム原子Ａｌの濃度が低下し、金原子Ａｕの濃度が高くなる。このことは、カソード電極１４の表面にＡｌを主成分とする酸化膜が形成されていることを示す。
なお、出願人は、同様に酸化アニール処理したゲート電極１６の分析も行ったところ、スパッタ時間が短く、カソード電極１４の表面近傍では酸素原子Ｏとともにガリウム原子Ｇａの濃度が高く、その後、スパッタ時間が長くなるに従い、酸素原子Ｏとガリウム原子Ｇａの濃度が低下し、金原子Ａｕの濃度が高くなることを確認している。このことは、ゲート電極１６の表面にＧａを主成分とする酸化膜が形成されていることを示す。
酸化アニール処理によりカソード電極１４の表面にはＡｌを主成分とする酸化膜１５が形成され、ゲート電極１６の表面にはＧａを主成分とする酸化膜１７が形成されるのは、酸化アニールにより下地層のＡｌＧａＡｓの構成元素がＡｕ合金中を拡散して酸化されると推定されるところ、カソード電極１４とゲート電極１６とでは下地層としてのＡｌＧａＡｓの組成が互いに異なり、また、カソード電極１４とゲート電極１６のＡｕ合金の膜厚が互いに異なるからと考えられる。
このように、酸化性ガス存在下においてカソード電極１４とゲート電極１６をアニール処理すると、異なる元素を主成分とする酸化膜１５，１７がそれぞれ形成される。このような酸化膜１５，１７は、層間絶縁膜１８との密着性を向上させるとともに、カソード電極１４とゲート電極１６の欠損不良、いわゆるボイドも抑制し得る。
図５に、酸化アニール処理したカソード電極１４の平面顕微鏡写真を示す。図５（ａ）は、酸素を含まないＮ２ガスでアニール処理したゲート電極１６であり、図５（ｂ）は酸化アニール処理したゲート電極１６である。図５（ａ）から分かるように、酸素を含まないＮ２ガスでアニール処理したゲート電極１６では、特にゲート電極１６の側面にボイドが形成される。これは、ゲート電極１６の主成分であるＡｕが流動した結果と考えられる。これに対し、図５（ｂ）に示すように、酸化アニール処理して酸化膜１５が形成されたゲート電極１６には、ボイドは殆ど生じていない。これは、相対的に硬い酸化膜１７によってＡｕの流動性が阻害され、あるいは酸素がＡｕの粒界に入り込みＡｕの移動を抑制したものと考えられる。
また、カソード電極１４及びゲート電極１６の表面に酸化膜１５，１７が形成されると、酸化膜１５，１７はそれぞれ絶縁膜として機能することになるから、絶縁耐圧が向上することになる。
図６に、カソード電極１４上に形成される層間絶縁膜１８にピンホールが生じた場合の構成を示す。上述したように、カソード電極１４の表面に形成された酸化膜１５の一部は層間絶縁膜１８のコンタクトホール形成時に除去されるため、層間絶縁膜１８のコンタクトホール形成領域以外では酸化膜１５はカソード電極１４の全表面を被覆している。このため、ＣＶＤ法で層間絶縁膜１８をカソード電極１４上に形成する際に、成膜不良で層間絶縁膜１８にピンホール２４が生じたとしても、カソード電極１４の表面は酸化膜１５で絶縁被覆されているため、Ａｌ配線２０とカソード電極１４とは接触せず、絶縁耐圧が維持される。なお、ピンホール２４が存在しない領域では、酸化膜１５と層間絶縁膜１８の２層構造により絶縁耐圧が向上する。
５．化合物半導体素子の製造方法
図７に、本実施形態における発光素子の製造フローチャートを示す。
まず、半導体基板上にゲート半導体層１０及びカソード半導体層１２を形成した後、Ａｕ合金のカソード電極１４及びゲート電極１６を蒸着法とレジストリフトオフ法により形成する（Ｓ１０１）。
次に、酸化性ガス存在下において、所定温度で酸化アニール処理する（Ｓ１０２）。この酸化アニール処理により、カソード電極１４の下地層の構成元素がＡｕ合金内に拡散し、表面で酸化して酸化膜１５を形成する。同様に、ゲート電極１６の下地層の構成元素がＡｕ合金内に拡散し、表面で酸化して酸化膜１７を形成する。なお、この酸化アニール処理では、酸化膜１５，１７を形成すると同時に、カソード電極１４と下地層のカソード半導体層１２とのオーミックコンタクトが形成され、また、ゲート電極１６と下地層のゲート半導体層１０とのオーミックコンタクトが形成される。
次に、ＣＶＤ法でシリコン酸化膜等の層間絶縁膜１８を形成する（Ｓ１０３）。
次に、フォトリソグラフィーと反応性イオンエッチング法を用いて層間絶縁膜１８のうちカソード電極１４上とゲート電極１６上に位置する領域にコンタクトホールを形成する（Ｓ１０４）。このとき、カソード電極１４の表面に形成された酸化膜１５の一部、及びゲート電極１６の表面に形成された酸化膜１７の一部も同時に除去する。
次に、コンタクトホールが形成された領域に金属配線としてＡｌ配線２０を形成する（Ｓ１０５）。また、パッド２１を形成する。
最後に、保護膜を形成してパッド２１の部分にコンタクトホールを形成する（Ｓ１０６）。
図８〜図１５に、本実施形態における発光素子の具体的な製造処理を示す。まず、図８に示すように、半導体基板上にＡｌＧａＡｓゲート半導体層１０及びＡｌＧａＡｓカソード半導体層５０を順次積層する。
次に、図９に示すように、ＡｌＧａＡｓゲート半導体層１０及びＡｌＧａＡｓカソード半導体層５０の一部をエッチング除去してカソード電極が形成されるべき部位にＡｌＧａＡｓカソード半導体層１２を残す。
次に、図１０に示すように、ＡｌＧａＡｓカソード半導体層１２上にＡｕＧｅＮｉ合金からなるＡｕ合金カソード電極１４を蒸着法とレジストリフトオフ法を用いて形成し、ＡｌＧａＡｓゲート半導体層１０上にＡｕＺｎＳｂ合金からなるＡｕ合金ゲート電極１６を蒸着法及びレジストリフトオフ法を用いてパターン形成する。
次に、図１１に示すように、所定条件で酸化アニール処理してＡｕ合金カソード電極１４の表面にＡｌを主成分とする酸化膜１５を形成するとともに、Ａｕ合金ゲート電極１６の表面にＧａを主成分とする酸化膜１７を形成する。所定条件は、窒素Ｎ２（１０ｓｌｍ）と酸素Ｏ２（０．５ｓｌｍ）の雰囲気下で４００℃、１０分のアニールである。下地の半導体基板は、カソード電極１４及びゲート電極１６いずれもＡｌＧａＡｓであるが、カソード電極１４とゲート電極１６ではＡｌの含有量やその上のＡｕ合金の膜厚が互いに異なるため、表面に現れる元素が異なる。いずれにせよ、下地半導体であるＡｌＧａＡｓの構成元素がその上のＡｕ合金中を拡散し、その表面で酸化反応したことで酸化膜１５，１７が形成される。このように、上部膜中を拡散し、反対側の表面で酸化膜を形成する現象は、シリコン集積回路のプロセスで用いられるタングステンポリサイド（ＷＳｉ２膜と多結晶Ｓｉ膜の２層構造）の酸化に類似するものである。
この酸化アニール処理で形成されるＡｌを主成分とする酸化膜１５及びＧａを主成分とする酸化膜１７は、下層のＡｕ合金との密着性に優れるだけでなく、この後に形成される層間絶縁膜との密着性にも優れる。また、本実施形態では気体であるガスがカソード電極１４やゲート電極１６の側面や微細な穴の内部まで容易に到達するので、Ａｕ合金の周囲全体に漏れなく酸化膜１５，１７が形成されるので、被覆性にも優れる。また、Ａｕ合金層が存在しない部位では半導体基板が酸化性のガスに曝されることになるが、表面に薄い自然酸化膜が形成されるだけであって特に不具合は生じず、化合物半導体プロセスとの適合性にも優れる。
なお、既述したように、この酸化アニール処理は、カソード電極１４、ゲート電極１６と半導体基板とのオーミックコンタクトをとるための熱処理を兼用しているため、酸化アニール処理とは別個に、オーミックコンタクトを得るための熱処理を実行する必要はない。言い換えれば、オーミックコンタクトをとるための熱処理を行う際に、この熱処理の工程において同時にカソード電極１４とゲート電極１６に酸化膜１５，１７を形成しているといえる。
次に、図１２に示すように、ＣＶＤ法でシリコン酸化膜の層間絶縁膜１８を半導体基板の全面に形成する。
次に、図１３に示すように、フォトリソグラフィーと反応性イオンエッチング法を用いてカソード電極１４上及びゲート電極１６上の層間絶縁膜１８を除去してコンタクトホール６０を形成する。そして、この際に、カソード電極１４の表面に形成された酸化膜１５及びゲート電極１６の表面に形成された酸化膜１７を同時に除去する。
次に、図１４に示すように、コンタクトホール６０及びパッド形成領域にＡｌ配線２０，２１を形成する。
最後に、図１５に示すように、全面に保護膜２２を形成し、パッド形成領域に開口２６を形成する。
このように、本実施形態によれば、酸化アニール処理によりカソード電極１４とゲート電極１６にそれぞれ酸化膜１５，１７を形成することで、カソード電極１４と層間絶縁膜１８との密着性、及びゲート電極１６と層間絶縁膜１８との密着性が向上する。また、酸化膜１７によりゲート電極１６のボイドが抑制される。また、酸化膜１５，１７により発光素子の絶縁耐圧が向上する。本実施形態の酸化膜１５，１７は、酸化アニール処理で形成されるものであり、アニール処理はカソード電極１４とゲート電極１６の下地層とのオーミックコンタクトを形成する際に行われる処理であるから、このアニール処理において酸化ガスを導入することで酸化アニール処理が実現するので、工程数の増大もなく、既存の半導体製造プロセスとの適合性もよい。
６．変形例
以上、本発明の実施形態について説明したが、本発明はこれに限定されるものではなく、種々の変更が可能である。
例えば、本実施形態では、酸化アニール処理の条件として、窒素と酸素の存在下において４００℃、１０分のアニール処理としたが、これ以外の温度、あるいはこれ以外のアニール時間としてもよい。酸化膜１５，１７の膜厚については特に限定はなく、要求される密着性及び絶縁耐圧に応じて任意に設定し得る。
また、本実施形態では酸化性ガスとして酸素を例示したが、これに限定されるものではなく、酸素を含む任意のガスが用いられる。例えばＨ２ＯやＮ２Ｏでもよい。
また、本実施形態では半導体基板としてＡｌＧａＡｓを例示したが、これに限定されるものではなく、ＧａＡｓ基板でもよい。この場合、酸化膜１５，１７の主成分はＧａとなり得る。
また、本実施形態では、酸化膜１５としてＡｌを主成分とする酸化膜、酸化膜１７としてＧａを主成分とする酸化膜としているが、これに限定されるものではない。例えば、酸化膜１５としてＧａを主成分とする酸化膜を形成してもよい。また、酸化膜１７としてＡｌを主成分とする酸化膜を形成してもよい。さらに、酸化膜１５としてＡｌを主成分とする酸化膜とともに、あるいはこれに代えて、Ａｕ合金の構成元素（ＧｅやＮｉ）を主成分とする酸化膜を形成してもよい。酸化膜１７についても同様であり、Ｇａを主成分とする酸化膜とともに、あるいはこれに代えて、Ａｕ合金の構成元素（ＳｂやＺｎ）を主成分とする酸化膜を形成してもよい。なお、本明細書における「主成分」とは、一般に、酸化膜を構成する元素（酸素を除く）のうちの支配的な割合を示す元素を意味するが、より特定的には、化合物半導体の構成元素が、酸化膜の構成元素（酸素を除く）の半分より多いことを意味するものである。主成分は多くの場合、一つの元素であり得るが、必ずしもこれに限定されるものではなく、複数の元素が主成分となる場合も含まれる。
１０ ゲート半導体層、１２ カソード半導体層、１４ カソード電極、１５ 酸化膜（カソード電極の酸化膜）１６ ゲート電極、１７ 酸化膜（ゲート電極の酸化膜）、１８ 層間絶縁膜、２０ Ａｌ配線、２２ 保護膜。

Claims (5)

  1. 化合物半導体上に形成された金合金電極と、
    前記金合金電極上に形成された層間絶縁膜と、
    前記層間絶縁膜に形成されたコンタクトホールを介して前記金合金電極に接続される金属配線と、
    前記金合金電極と前記層間絶縁膜との界面に形成された、前記化合物半導体の構成元素を主成分とする酸化膜と、
    を備えることを特徴とする化合物半導体素子。
  2. 前記化合物半導体はＡｌＧａＡｓであり、
    前記酸化膜は、Ａｌを主成分とする酸化膜であることを特徴とする請求項１記載の化合物半導体素子。
  3. 前記化合物半導体素子はＡｌＧａＡｓであり、
    前記酸化膜は、Ｇａを主成分とする酸化膜であることを特徴とする請求項１記載の化合物半導体素子。
  4. 前記化合物半導体はＧａＡｓであり、
    前記酸化物は、Ｇａを主成分とする酸化膜であることを特徴とする請求項１記載の化合物半導体素子。
  5. 化合物半導体上に金合金電極を形成する工程と、
    前記金合金電極を酸化性ガス存在下においてアニール処理することで前記化合物半導体の構成元素を主成分とする酸化膜を前記金合金電極の表面に形成する工程と、
    アニール処理された前記金合金電極上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜にコンタクトホールを形成するとともに前記酸化膜の一部を除去する工程と、
    前記コンタクトホールに金属配線を形成する工程と、
    を備えることを特徴とする化合物半導体素子の製造方法。
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