JP5377489B2 - Ｃｕ配線膜の形成方法 - Google Patents

Ｃｕ配線膜の形成方法 Download PDF

Info

Publication number
JP5377489B2
JP5377489B2 JP2010520871A JP2010520871A JP5377489B2 JP 5377489 B2 JP5377489 B2 JP 5377489B2 JP 2010520871 A JP2010520871 A JP 2010520871A JP 2010520871 A JP2010520871 A JP 2010520871A JP 5377489 B2 JP5377489 B2 JP 5377489B2
Authority
JP
Japan
Prior art keywords
film
wiring
pvd
forming
cvd
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010520871A
Other languages
English (en)
Other versions
JPWO2010007991A1 (ja
Inventor
正一郎 熊本
雅道 原田
治憲 牛川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ulvac Inc
Original Assignee
Ulvac Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ulvac Inc filed Critical Ulvac Inc
Priority to JP2010520871A priority Critical patent/JP5377489B2/ja
Publication of JPWO2010007991A1 publication Critical patent/JPWO2010007991A1/ja
Application granted granted Critical
Publication of JP5377489B2 publication Critical patent/JP5377489B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/045—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C23C16/18—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metallo-organic compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76882—Reflowing or applying of pressure to better fill the contact hole

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、Ｃｕ配線膜の形成方法に関し、特に、半導体デバイス製造プロセスにおいて、密着層としてのＣｏ膜とバリア膜とを積層して使うことにより、Ｃｕ配線膜との密着性を向上せしめた下地膜を形成してＣｕ配線膜を形成する方法に関する。
現行のＣｕ配線膜形成プロセスでは、ＰＶＤ−バリア膜（例えば、ＰＶＤ−Ｔｉ膜やＴａ膜）とＰＶＤ−シード膜（ＰＶＤ−Ｃｕ膜）とを真空一貫（in-situ）で形成し、その後、Ｃｕメッキ工程、ＣＭＰ工程を行っている。しかし、近年の配線の微細化によって、デバイスノード３２ｎｍ世代以降では、ＰＶＤ膜のウェハーエッジの非対称性やオーバーハングが顕著になってきており、メッキ工程でボイドが発生するという問題がある。
ここで、ＰＶＤ−バリア膜とは、ＰＶＤ法により形成されたバリア膜を意味し、ＰＶＤ−シード膜とは、ＰＶＤ法により形成されたシード膜を意味する。以下に記載するＰＶＤ（ＣＶＤ）−Ｃｕ膜、ＡＬＤ−バリア膜、ＰＶＤ（ＣＶＤ、ＡＬＤ）−Ｃｏ膜は、それぞれ、ＰＶＤ、ＣＶＤ、ＡＬＤにより形成された各膜を意味するものとする。
例えば、図１（ａ）及び（ｂ）に示すように、Φ３２ｎｍのホールやトレンチが設けられている基板１０１上に形成されているバリア膜１０２上にＰＶＤ−シード膜１０３（ＰＶＤ−Ｃｕ膜）を形成すると、ホールやトレンチの上部がオーバーハング（Ａ部分）してホール等の開口部が狭まり、次いでメッキ工程によりホール等の内部をＣｕ膜１０４で埋め込む際に、メッキ液が内部に入り難くなると共に、Ｃｕ膜とバリア膜との密着性が良くないために、Ｃｕ膜が埋め込まれるにつれてＣｕ膜が吸いあがって、Ｃｕ膜中にボイド（Ｂ部分）が発生するという問題がある。また、図１（ｃ）及び（ｄ）に示すように、ホール等の側面にＰＶＤ−シード膜１０３が均一に対称的に形成できず（Ｃ部分）、このバリア膜の非対称性のために、次のメッキ工程において埋め込まれるＣｕ膜１０４中にボイド（Ｄ部分）が発生するという問題もある。
ＡＬＤ法やＣＶＤ法で形成したバリア膜及びＣＶＤ−Ｃｕ膜は非対称性やオーバーハングがないので、この２つのプロセスを用いてＣｕ配線膜を形成する方法が試みられている。しかし、この場合の問題点は、ＣＶＤ−Ｃｕ膜とその下地膜のＡＬＤ−バリア膜との密着性が悪いために、Ｃｕ膜中にボイドが発生することである。そのため、いまだ実用化には至っていない。
例えば、図２（ａ）及び（ｂ）に示すように、基板２０１に設けられたホールやトレンチ内にＡＬＤ法によりＴｉＮバリア膜（ＡＬＤ−ＴｉＮバリア膜）２０２を形成した後、ホール等の内部をＣＶＤ−Ｃｕ膜２０３で埋め込んだ場合、Ｃｕ膜内部にボイド（Ａ部分）が発生する。図２（ａ）は、ＣＶＤ−Ｃｕ膜２０３で埋め込んだ状態の基板断面のＳＥＭ写真であり、図２（ｂ）はその模式図である。
従来から、Ｃｕ配線膜を形成する際の密着層として、ＣＶＤ法又はＡＬＤ法で形成されたＴｉ、Ｒｕ、Ｒｕ／Ｔｉ合金、Ｃｕ／Ｔｉ合金、Ｒｕ／Ｃｕ合金の膜や、ＰＶＤ法で形成されたＴｉ、Ｒｕ、Ｔｉ／Ｒｕ合金、Ｃｕ、Ｃｕ／Ｔｉ合金、Ｃｕ／Ｒｕ合金の膜が提案されている（例えば、非特許文献１参照）。しかし、半導体デバイスの量産ラインでは製品コストを極力抑える必要があるのに対して、希少金属であるＲｕは、極めて高価（金や白金に次ぐ）であり、製品単価を引き上げてしまうので、量産には向かない。また、Ｔｉの場合には、必ずしも密着性が満足できるものではない。
そのため、バリア膜とＣＶＤ−Ｃｕ膜やＰＶＤ−Ｃｕ膜との密着性を確保し、かつ価格的にもメリットのある密着膜が必要となっているが、いまだ満足すべき密着層は開発されていない。
Japanese Journal of Applied Physics Vol. 45, No. 4A, 2006, pp. 2497-2501（アブストラクト等）
本発明の課題は、半導体デバイス製造プロセスにおいて、Ｃｕ配線膜との密着性を向上せしめた密着層（下地膜）を用いるＣｕ配線膜の形成方法を提供することにある。
本発明者らは、ＣＶＤ−Ｃｕ膜やＰＶＤ−Ｃｕ膜とバリア膜との密着性を確保するために、Ｒｕよりも安価な材料であるＣｏからなる膜を密着層として使うことによって発明の課題を解決することが出来ることに気が付き、本発明を完成させるに至った。
本発明のＣｕ配線膜の形成方法は、ホール又はトレンチが形成されている基板上にＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、ＷＮ、及びシリサイドから選ばれたバリア膜を形成した後、その上にＰＶＤ−Ｃｏ膜を形成し、大気暴露し、前記Ｃｏ膜が表面に形成されたホール又はトレンチ内をＣＶＤ−Ｃｕ膜又はＰＶＤ−Ｃｕ膜で埋め込んだ後、３５０℃以下の温度で加熱処理することによりＣｕ配線膜を形成することを特徴とする。
Ｃｏ膜をＣｕ配線膜の密着層として使うと、Ｃｕ配線膜とＣｏ膜との密着性が極めて良好なために、Ｃｕ配線膜中にボイドが生じることもなく、耐ＳＭ(stress migration)、耐ＥＭ(electro-migration)といった配線信頼性が向上する。また、Ｃｕ膜で埋め込んだ後に３５０℃以下の温度で所定の時間加熱処理することにより、Ｃｕ配線膜とＣｏ膜との密着性が極めて顕著に向上するので、耐ＳＭ、耐ＥＭといった配線信頼性がさらに向上する。
本発明のＣｕ配線膜の形成方法はまた、ホール又はトレンチが形成されている基板上にＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、ＷＮ、及びシリサイドから選ばれたバリア膜を形成した後、その上にＰＶＤ−Ｃｏ膜を形成し、大気暴露し、前記Ｃｏ膜上にシード膜としてＣＶＤ−Ｃｕ膜又はＰＶＤ−Ｃｕ膜を形成し、次いで該シード膜が表面に形成されたホール又はトレンチ内をメッキ法によりＣｕ膜で埋め込んだ後、３５０℃以下の温度で加熱処理することによりＣｕ配線膜を形成することを特徴とする。
この場合も、Ｃｏ膜をＣｕ配線膜の密着層として使うと、Ｃｕ配線膜とＣｏ膜との密着性が極めて良好なために、Ｃｕ配線膜中にボイドが生じることもなく、耐ＳＭ、耐ＥＭといった配線信頼性が向上する。また、Ｃｕ膜で埋め込んだ後に３５０℃以下の温度で所定の時間加熱処理することにより、Ｃｕ配線膜とＣｏ膜との密着性が極めて顕著に向上するので、耐ＳＭ、耐ＥＭといった配線信頼性がさらに向上する。
上記Ｃｕ配線膜の形成方法において、バリア膜がＷ膜又はＴｉＮ膜であることが好ましい。
また、本発明のＣｕ配線膜の形成方法は、ホール又はトレンチが形成されている基板上にＷバリア膜又はＴｉＮバリア膜を形成した後に大気暴露し、次いで該Ｗバリア膜又はＴｉＮバリア膜上にＰＶＤ−Ｃｏ膜を形成した後に大気暴露し、このＣｏ膜が表面に形成されたホール又はトレンチ内をＣＶＤ−Ｃｕ膜又はＰＶＤ−Ｃｕ膜で埋め込んだ後、３５０℃以下の温度で加熱処理することによりＣｕ配線膜を形成することを特徴とする。
さらに、本発明のＣｕ配線膜の形成方法は、ホール又はトレンチが形成されている基板上にＷバリア膜又はＴｉＮバリア膜を形成した後に大気暴露し、次いで該Ｗバリア膜又はＴｉＮバリア膜上にＰＶＤ−Ｃｏ膜を形成した後に大気暴露し、このＣｏ膜上にシード膜としてＣＶＤ−Ｃｕ膜又はＰＶＤ−Ｃｕ膜を形成し、次いで該シード膜が表面に形成されたホール又はトレンチ内をメッキ法によりＣｕ膜で埋め込んだ後、３５０℃以下の温度で加熱処理することによりＣｕ配線膜を形成することを特徴とする。
上記本発明のＣｕ配線膜の形成方法において、加熱処理が、好ましくは２５０〜３５０℃、より好ましくは２５０〜３００℃で、所定の時間行われることが好ましい。２５０℃未満であると、密着性が弱くなりＣｕが吸いあがるという問題が生じる。
本発明によれば、Ｃｏ膜とバリア膜との積層膜を下地膜として使用することにより、Ｃｕ配線膜と下地膜との密着性が極めて良好になるために、Ｃｕ配線膜中にボイドが生じることもなく、耐ＳＭ、耐ＥＭといった配線信頼性が向上するという効果を達成できる。
従来技術の場合のボイド発生を示す模式図であり、（ａ）及び（ｂ）は、ホール上部のオーバーハングによるボイドの発生、また、（ｃ）及び（ｄ）は、ホール側面におけるバリア膜の非対称性によるボイドの発生を示す図である。 従来技術によるボイドの発生を示すＳＥＭ写真及びその模式図である。 従来技術によりＣｕ配線膜を形成した場合の、基板の断面ＴＥＭ写真及びＥＤＸ分析結果、並びにテープ試験結果を示す写真であり、（ａ−１）及び（ａ−２）は成膜直後の場合、また、（ｂ−１）及び（ｂ−２）は成膜後加熱処理した場合である。 本発明によりＣｕ配線膜を形成した場合の、基板の断面ＴＥＭ写真及びテープ試験結果を示す写真であり、（ａ−１）及び（ａ−２）は成膜直後の場合、また、（ｂ−１）及び（ｂ−２）は成膜後加熱処理した場合である。 従来技術及び本発明によりＣｕ配線膜を形成した場合の、基板表面のＳＥＭ写真であり、（ａ−１）〜（ａ−４）は従来技術による場合、また、（ｂ−１）〜（ｂ−４）は本発明による場合である。 実施例１によりウエハー上にＣｕ配線膜を形成した場合のウエハー断面を示す図であり、（ａ）は模式的なウエハー断面図であり、（ｂ）はそのＳＥＭ写真である。
本発明に係るＣｕ配線膜の形成方法の好ましい実施の形態によれば、Ｃｕ配線膜は、ホール又はトレンチが形成されている基板上に、公知の方法によりＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、ＷＮ、及びシリサイドから選ばれたバリア膜を所定の膜厚で形成した後、その上に公知のプロセス条件によりＰＶＤ−Ｃｏ膜、ＣＶＤ−Ｃｏ膜又はＡＬＤ−Ｃｏ膜を所定の膜厚で形成し、このＣｏ膜が表面に形成されたホール又はトレンチ内を公知のプロセス条件によりＣＶＤ−Ｃｕ膜又はＰＶＤ−Ｃｕ膜で埋め込むか、又は上記のようにして形成されたＰＶＤ−Ｃｏ膜、ＣＶＤ−Ｃｏ膜又はＡＬＤ−Ｃｏ膜上に公知のプロセス条件によりシード膜としてＣＶＤ−Ｃｕ膜又はＰＶＤ−Ｃｕ膜を所定の膜厚で形成した後に、シード膜が表面に形成されたホール又はトレンチ内をメッキ法によって公知のプロセス条件でＣｕ膜により埋め込み、次いで３５０℃以下の温度、好ましくは２５０〜３５０℃の温度、より好ましくは２５０〜３００℃の温度で所定の時間加熱処理することにより形成される。
従来から、Ｃｕ配線膜のバリア膜（密着層）としてＴｉ膜、ＴｉＮ膜等が、先端デバイス（Flash Memory）の分野等で使用されているが、本発明者らは、Ｃｏ膜はＴｉ膜、ＴｉＮ膜等に比べてＣｕ配線膜との密着性が優れていることを見出した。
上記した図２に示すように、適切な密着層ではない従来のＡＬＤ−ＴｉＮバリア膜の形成とＣＶＤ−Ｃｕ膜による埋め込みとでは、例えばΦ１００ｎｍのホールの場合、ホール内にボイドが多数見られている。これは、ＣＶＤ−Ｃｕ膜とＡＬＤ−ＴｉＮバリア膜との密着性が悪いために、一部のＣｕ膜がバリア膜から剥がれて凝集してしまうからである。一方、ＰＶＤ−Ｃｏ膜、ＣＶＤ−Ｃｏ膜又はＡＬＤ−Ｃｏ膜を密着層としてＡＬＤ−ＴｉＮバリア膜とＣＶＤ−Ｃｕ膜との間に挟むことにより、Ｃｕ膜の凝集現象が起きなくなり、Ｃｕ膜中にボイドが生じることもなく、ホール内を隙間なく埋め込みができるようになる(後述する図５)。
図３（ａ−１）及び（ｂ−１）は、Φ３００ｍｍの基板上に形成されている酸化膜（ＳｉＯ２膜）１００ｎｍ上にＰＶＤ法によって公知のプロセス条件でＴｉ膜を１５ｎｍ形成し、その上に公知のプロセス条件でＣＶＤ−Ｃｕ膜を１０００ｎｍ形成した場合に、成膜直後（図３（ａ−１））と成膜後に３５０℃で１０分間加熱を行った後（図３（ｂ−１））との、Ｔｉ膜とＣｕ膜との界面状態を観察するための断面ＴＥＭ写真である。成膜直後では、Ｔｉ膜とＣｕ膜との間に約５ｎｍの境界層が観察される。ＥＤＸ分析を行ったところ、この境界層には酸素が含まれていることがわかった。また、成膜後に３５０℃加熱を１０分間行った後では、Ｔｉ膜とＣｕ膜との間に境界層は観察されず、ＥＤＸ分析を行ったところ、この境界層には加熱処理しない場合と比べて酸素はほとんど含まれていないことがわかった。
上記のようにして得られた基板に対して、Ｔｉ膜とＣｕ膜と密着性を検討するために行った公知のテープ試験の結果を図３（ａ−２）及び図３（ｂ−２）に示す。図３（ａ−１）に示す基板の場合には、Ｃｕ膜が剥がれてしまう（例えば、図中のＡ部分）。これは、Ｔｉ膜とＣｕ膜との境界層がＣｕ膜との密着性を劣化させているからと考えられる。一方、図３（ｂ−１）に示す基板の場合には、３５０℃での加熱処理により、境界層は観察されなくなる。これは、オージェ分析の結果、加熱処理によってＣｕがＴｉ膜中に拡散して合金を形成したものと考えられる。このような状態になると密着性が増すので、テープ試験でもＣｕ膜は剥がれなくなる（図３（ｂ−２））。
上記と同様に、Φ３００ｍｍの基板上に形成されている酸化膜（ＳｉＯ２膜）１００ｎｍ上にＰＶＤ法によって公知のプロセス条件でＣｏ膜を１５ｎｍ形成し、その上に公知のプロセス条件でＣＶＤ−Ｃｕ膜を１０００ｎｍ形成し、次いで２５０℃で１０分間加熱を行った。この場合のＣｏ膜とＣｕ膜との界面の断面ＴＥＭ写真を、成膜直後及び成膜後に加熱処理した後について、それぞれ、図４（ａ−１）及び図４（ｂ−１）に示し、また、テープ試験の結果を、それぞれ、図４（ａ−２）及び図４（ｂ−２）に示す。Ｃｏ膜の場合も、Ｔｉ膜の場合と同様に境界層が観測されるが、Ｃｏ膜の厚さは、Ｔｉ膜の場合の約半分で２．６ｎｍであり、テープ試験の結果、Ｃｕ膜の剥離が生じている。一方、２５０℃、１０分間の加熱処理で、ＣｕとＣｏとが相互拡散して合金化することによって境界層はなくなっている。このために、テープ試験によるＣｕ膜の剥離は生じていない。かくして、２５０℃の熱処理後に形成されたＣｕ配線膜は、Ｃｕ配線膜とＣｏ膜との密着性が極めて良好であるために、Ｃｕ配線膜中にボイドが生じることもなく、耐ＳＭ、耐ＥＭといった配線信頼性を向上することができる。
上記から明らかなように、Ｃｏ膜は、境界層がＴｉ膜に比べて薄くなり（約半分）、その結果、Ｔｉ膜の場合の加熱温度３５０℃に比べて、２５０℃という低い加熱温度でも密着性を確保できるというメリットがある。この境界層が薄くなるという性質は、ＣｏがＴｉに比べて酸化されにくいという性質があるからと考えられる。酸化されにくいということは、フッ素、塩素等のハロゲン系の元素に対しても耐腐食性を有するものと推定される。このことは、Ｏ、Ｆ、Ｃ、Ｃｌなど不純物を含む場合が多いＣＶＤ−Ｃｕ原料を使う場合に極めて有利になる。
図５は、ＰＶＤ−Ｔｉ膜、ＰＶＤ−Ｃｏ膜の上に公知のプロセス条件でＣＶＤ−Ｃｕ膜を１０ｎｍ形成し、所定の温度で所定の時間、加熱処理した後にＣｕ膜表面をＳＥＭ観察したものである。
図５（ａ−１）〜（ａ−４）は、それぞれ、下地膜としてＰＶＤ−Ｔｉ膜を１５ｎｍ形成した後に真空ブレーク（真空解放）することなくＰＶＤ−Ｃｕ膜を１０ｎｍ形成した場合の成膜直後（図５（ａ−１））、Ｔｉ膜を形成した後に真空ブレーク（真空解放）することなくＣｕ膜を形成し、次いで４００℃で１時間加熱処理した場合（図５（ａ−２））、Ｔｉ膜を形成した後に大気暴露し、Ｃｕ膜を形成し、次いで３００℃で１時間加熱処理した場合（図５（ａ−３））、及びＴｉ膜を形成した後に大気暴露し、Ｃｕ膜を形成し、次いで４００℃で１時間加熱処理した場合（図５（ａ−４））について、Ｃｕ膜表面に対する所定角度からのＳＥＭ写真を示す。
また、図５（ｂ−１）〜（ｂ−４）は、それぞれ、下地膜としてＰＶＤ−Ｃｏ膜を１５ｎｍ形成した後に真空ブレーク（真空解放）することなくＰＶＤ−Ｃｕ膜を１０ｎｍ形成した場合の成膜直後（図５（ｂ−１））、Ｃｏ膜を形成した後に真空ブレーク（真空解放）することなくＣｕ膜を形成し、次いで４００℃で１時間加熱処理した場合（図５（ｂ−２））、Ｃｏ膜を形成した後に大気暴露し、Ｃｕ膜を形成し、次いで３００℃で１時間加熱処理した場合（図５（ｂ−３））、及びＣｏ膜を形成した後に大気暴露し、Ｃｕ膜を形成し、次いで４００℃で１時間加熱処理した場合（図５（ｂ−４））について、Ｃｕ膜表面に対する所定角度からのＳＥＭ写真を示す。
下地膜とＣｕ膜との密着性が悪い場合、Ｃｕ膜は、下地膜から剥がれて表面張力によって凝集する。
図５（ａ−１）〜（ａ−２）及び（ｂ−１）〜（ｂ−２）から明らかなように、Ｔｉ膜、Ｃｏ膜とも、膜形成後に真空ブレークすることなくＣｕ膜を形成した場合も、Ｃｕ膜形成後に４００℃で加熱処理した場合も、Ｃｕ膜の凝集は起きない（つまり、密着性が良い）。
一方、Ｔｉ膜、Ｃｏ膜の形成後に大気暴露し、Ｃｕ膜を形成し、次いで加熱処理した場合には、差が見られる。図５（ａ−３）〜（ａ−４）及び（ｂ−３）〜（ｂ−４）から明らかなように、Ｔｉ膜の場合は、３００℃、４００℃で極めて顕著なＣｕ膜の凝集が起きているが、Ｃｏ膜の場合は３００℃でわずかにＣｕ膜の凝集がみられる程度で、４００℃でもＣｕ膜は完全には凝集していない。このことは、Ｔｉ膜の場合は、大気開放中に表面が酸化して酸化物を形成するためにＣｕ膜との密着性は劣化するが、Ｃｏ膜の場合は酸化が進まないために、表面が金属膜の性質を保持していることによって密着性が良いものと推定できる。従って、下地膜がＣｏ膜である場合、加熱処理温度は３５０℃以下、好ましくは３００℃以下である。下限温度は図４から２５０℃であるといえる。
本発明によれば、上記したように、Ｃｏ膜とバリア膜との積層膜を下地膜として用いることができる。Ｃｏ膜の下に使用するバリア膜としては、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、ＷＮ、及びシリサイドから選ばれた膜を使用でき、微細なトレンチやホールに均一に形成されていることが望ましい。そのため、成膜の際に非対称性やオーバーハングが起きにくく、均一な膜となるＡＬＤ法やＣＶＤ法によって形成されたＷ、ＴｉＮ膜が好ましく、ＴｉＮ膜が最適である。
本発明において、基板は半導体デバイスに用いられるものであれば、特に制限なく用いることができる。
Φ１００ｎｍ、ＡＲ（アスペクト比）＝５のホールパターンを有するΦ３００ｍｍウエハーを用いてＣｕ配線膜の形成を行った。図６（ａ）に模式的に示すように、まず、Ｃａｔ−ＡＬＤ法（原料：ＴｉＣｌ４、成膜温度：３５０℃、成膜圧力：数Ｐａ〜数１０Ｐａ）によりＴｉＮバリア膜を３ｎｍ形成した。ＡＬＤ−ＴｉＮバリア膜の形成後に大気暴露し、次いでＰＶＤ法（成膜温度：２５℃、成膜圧力：０．５Ｐａ）によりＣｏ膜を５ｎｍ形成し、再び大気暴露した後、ＣＶＤ法（成膜温度：２００℃、成膜圧力：５００Ｐａ）によりＣｕ膜を１００ｎｍ形成した。その後、２５０℃で１時間加熱処理を行った。その結果、図６（ｂ）に示すＳＥＭ写真から明らかなように、Ｃｕ膜中にボイドが生じることもなく、ホールの中に隙間なくＣＶＤ−Ｃｕ膜が埋め込まれていた。
また、Ｃｕ膜をＰＶＤ法（成膜温度：−２０℃、成膜圧力：０．５Ｐａ）により形成した場合も、Ｃｕ膜形成後の加熱処理を２００℃及び３００℃で、それぞれ１時間行った場合も、上記と同様に、Ｃｕ膜中にボイドが生じることもなく、ホールの中に隙間なくＣＶＤ−Ｃｕ膜が埋め込まれていた。
さらに、上記Ｃｏ膜形成後に大気暴露せずに、真空一貫でＣＶＤ−Ｃｕ膜を形成した場合も、上記と同様に、Ｃｕ膜中にボイドが生じることもなく、ホールの中に隙間なくＣＶＤ−Ｃｕ膜が埋め込まれていた。
Ｃｏ膜の形成を、実施例１におけるＰＶＤ法の代わりに、Ｃｏ(ＣＨ３Ｃ５Ｈ４)２のようなＣｏ原料を用いたＣＶＤ法により、１５０Ｐａ、２７０℃の条件下で行ったことを除いて、実施例１記載の方法を繰り返した。その結果、ＣＶＤ−Ｃｏ膜を密着層として用いた場合も、実施例１の場合と同様に、良好な埋め込み特性を示した。
本発明によれば、半導体デバイス製造プロセスにおいて、Ｃｏ膜とバリア膜との積層膜を下地膜として用いることにより、Ｃｕ配線膜と下地膜との密着性が極めて良好になり、ボイドが生じない極めて良好なＣｕ配線膜を形成することができ、耐ＳＭや耐ＥＭといった配線信頼性が向上するので、本発明は、半導体デバイスの産業分野で適用可能である。
１０１ 基板 １０２ バリア膜
１０３ ＰＶＤ−シード膜 １０４ Ｃｕ膜
２０１ 基板 ２０２ ＴｉＮバリア膜
２０３ ＣＶＤ−Ｃｕ膜

Claims (7)

  1. ホール又はトレンチが形成されている基板上にＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、ＷＮ、及びシリサイドから選ばれたバリア膜を形成した後、その上にＰＶＤ−Ｃｏ膜を形成し、大気暴露し、前記Ｃｏ膜が表面に形成されたホール又はトレンチ内をＣＶＤ−Ｃｕ膜又はＰＶＤ−Ｃｕ膜で埋め込んだ後、３５０℃以下の温度で加熱処理することによりＣｕ配線膜を形成することを特徴とするＣｕ配線膜の形成方法。
  2. ホール又はトレンチが形成されている基板上にＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、ＷＮ、及びシリサイドから選ばれたバリア膜を形成した後、その上にＰＶＤ−Ｃｏ膜を形成し、大気暴露し、前記Ｃｏ膜上にシード膜としてＣＶＤ−Ｃｕ膜又はＰＶＤ−Ｃｕ膜を形成し、次いで該シード膜が表面に形成されたホール又はトレンチ内をメッキ法によりＣｕ膜で埋め込んだ後、３５０℃以下の温度で加熱処理することによりＣｕ配線膜を形成することを特徴とするＣｕ配線膜の形成方法。
  3. 前記バリア膜がＷ膜又はＴｉＮ膜であることを特徴とする請求項１又は２記載のＣｕ配線膜の形成方法。
  4. 前記加熱処理が、２５０〜３５０℃で行われることを特徴とする請求項１〜３のいずれかに記載のＣｕ配線膜の形成方法。
  5. ホール又はトレンチが形成されている基板上にＷバリア膜又はＴｉＮバリア膜を形成した後に大気暴露し、次いで該Ｗバリア膜又はＴｉＮバリア膜上にＰＶＤ−Ｃｏ膜を形成した後に大気暴露し、このＣｏ膜が表面に形成されたホール又はトレンチ内をＣＶＤ−Ｃｕ膜又はＰＶＤ−Ｃｕ膜で埋め込んだ後、３５０℃以下の温度で加熱処理することによりＣｕ配線膜を形成することを特徴とするＣｕ配線膜の形成方法。
  6. ホール又はトレンチが形成されている基板上にＷバリア膜又はＴｉＮバリア膜を形成した後に大気暴露し、次いで該Ｗバリア膜又はＴｉＮバリア膜上にＰＶＤ−Ｃｏ膜を形成した後に大気暴露し、このＣｏ膜上にシード膜としてＣＶＤ−Ｃｕ膜又はＰＶＤ−Ｃｕ膜を形成し、次いで該シード膜が表面に形成されたホール又はトレンチ内をメッキ法によりＣｕ膜で埋め込んだ後、３５０℃以下の温度で熱処理することによりＣｕ配線膜を形成することを特徴とするＣｕ配線膜の形成方法。
  7. 前記加熱処理が、２５０〜３５０℃で行われることを特徴とする請求項５又は６記載のＣｕ配線膜の形成方法。
JP2010520871A 2008-07-18 2009-07-14 Ｃｕ配線膜の形成方法 Active JP5377489B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010520871A JP5377489B2 (ja) 2008-07-18 2009-07-14 Ｃｕ配線膜の形成方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2008187816 2008-07-18
JP2008187816 2008-07-18
PCT/JP2009/062745 WO2010007991A1 (ja) 2008-07-18 2009-07-14 Ｃｕ配線膜の形成方法
JP2010520871A JP5377489B2 (ja) 2008-07-18 2009-07-14 Ｃｕ配線膜の形成方法

Publications (2)

Publication Number Publication Date
JPWO2010007991A1 JPWO2010007991A1 (ja) 2012-01-05
JP5377489B2 true JP5377489B2 (ja) 2013-12-25

Family

ID=41550393

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010520871A Active JP5377489B2 (ja) 2008-07-18 2009-07-14 Ｃｕ配線膜の形成方法

Country Status (5)

Country Link
US (1) US8476161B2 (ja)
JP (1) JP5377489B2 (ja)
KR (1) KR20100123766A (ja)
TW (1) TWI445086B (ja)
WO (1) WO2010007991A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104752320B (zh) * 2013-12-27 2017-12-29 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN112885776A (zh) * 2019-11-29 2021-06-01 广东汉岂工业技术研发有限公司 一种半导体器件及其制程方法
CN112201618A (zh) * 2020-09-30 2021-01-08 上海华力集成电路制造有限公司 一种优化衬垫层质量的方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110679A (ja) * 2000-09-29 2002-04-12 Hitachi Ltd 半導体集積回路装置の製造方法
JP2003051538A (ja) * 2001-05-28 2003-02-21 Univ Waseda 超ｌｓｉ配線板及びその製造方法
JP2006093357A (ja) * 2004-09-22 2006-04-06 Ebara Corp 半導体装置及びその製造方法、並びに処理液
JP2007123853A (ja) * 2005-09-28 2007-05-17 Ebara Corp 層形成方法、層形成装置、基材処理装置、配線形成方法、および基板の配線構造
WO2007091339A1 (ja) * 2006-02-08 2007-08-16 Jsr Corporation 金属膜の形成方法
JP2007243187A (ja) * 2006-03-10 2007-09-20 Internatl Business Mach Corp <Ibm> ミドル・オブ・ザ・ライン（ｍｏｌ）用途のための無電解コバルト含有ライナ
JP2008098449A (ja) * 2006-10-12 2008-04-24 Ebara Corp 基板処理装置及び基板処理方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6891269B1 (en) * 1995-07-05 2005-05-10 Fujitsu Limited Embedded electroconductive layer structure
US6399512B1 (en) 2000-06-15 2002-06-04 Cypress Semiconductor Corporation Method of making metallization and contact structures in an integrated circuit comprising an etch stop layer
KR100543458B1 (ko) * 2003-06-03 2006-01-20 삼성전자주식회사 반도체 장치의 도전성 구조체 형성 방법
US7704879B2 (en) * 2007-09-27 2010-04-27 Tokyo Electron Limited Method of forming low-resistivity recessed features in copper metallization
US8133555B2 (en) * 2008-10-14 2012-03-13 Asm Japan K.K. Method for forming metal film by ALD using beta-diketone metal complex

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110679A (ja) * 2000-09-29 2002-04-12 Hitachi Ltd 半導体集積回路装置の製造方法
JP2003051538A (ja) * 2001-05-28 2003-02-21 Univ Waseda 超ｌｓｉ配線板及びその製造方法
JP2006093357A (ja) * 2004-09-22 2006-04-06 Ebara Corp 半導体装置及びその製造方法、並びに処理液
JP2007123853A (ja) * 2005-09-28 2007-05-17 Ebara Corp 層形成方法、層形成装置、基材処理装置、配線形成方法、および基板の配線構造
WO2007091339A1 (ja) * 2006-02-08 2007-08-16 Jsr Corporation 金属膜の形成方法
JP2007243187A (ja) * 2006-03-10 2007-09-20 Internatl Business Mach Corp <Ibm> ミドル・オブ・ザ・ライン（ｍｏｌ）用途のための無電解コバルト含有ライナ
JP2008098449A (ja) * 2006-10-12 2008-04-24 Ebara Corp 基板処理装置及び基板処理方法

Also Published As

Publication number Publication date
JPWO2010007991A1 (ja) 2012-01-05
TW201007843A (en) 2010-02-16
TWI445086B (zh) 2014-07-11
WO2010007991A1 (ja) 2010-01-21
KR20100123766A (ko) 2010-11-24
US8476161B2 (en) 2013-07-02
US20110104890A1 (en) 2011-05-05

Similar Documents

Publication Publication Date Title
JP3974284B2 (ja) 半導体装置の製造方法
JP5501586B2 (ja) 半導体装置の製造方法
JP5103914B2 (ja) 半導体装置の製造方法及び半導体装置
JP4591084B2 (ja) 配線用銅合金、半導体装置及び半導体装置の製造方法
WO2011027834A1 (ja) Ｃｏ膜の形成方法及びＣｕ配線膜の形成方法
US20040004288A1 (en) Semiconductor device and manufacturing method of the same
TWI374482B (ja)
US20090169760A1 (en) Copper metallization utilizing reflow on noble metal liners
JPH11135504A (ja) 半導体装置の製造方法
TWI513378B (zh) 改善窄銅填孔之導電性的方法及結構
JP4498391B2 (ja) 半導体装置の製造方法
JP5377489B2 (ja) Ｃｕ配線膜の形成方法
JP2007180408A (ja) 半導体装置およびその製造方法
JP5482441B2 (ja) 化合物半導体素子の製造方法
JP2010040771A (ja) 半導体装置の製造方法
JP2000208517A (ja) 半導体装置の製造方法
JP4457884B2 (ja) 半導体装置
JP2004193499A (ja) 半導体装置、その製造方法、及びその製造装置
JP2007194566A (ja) 半導体装置およびその製造方法
JP2010080606A (ja) 半導体装置の製造方法
KR100649029B1 (ko) 반도체 소자의 금속배선 형성방법
JP2004031497A (ja) 半導体装置およびその製造方法
JP2007027460A (ja) 半導体装置及びその製造方法
CN110890317A (zh) 半导体器件及其制备方法
JP2006237163A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130410

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130607

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130911

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130924

R150 Certificate of patent or registration of utility model

Ref document number: 5377489

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250