CN110890317A - 半导体器件及其制备方法 - Google Patents

半导体器件及其制备方法 Download PDF

Info

Publication number
CN110890317A
CN110890317A CN201811054053.6A CN201811054053A CN110890317A CN 110890317 A CN110890317 A CN 110890317A CN 201811054053 A CN201811054053 A CN 201811054053A CN 110890317 A CN110890317 A CN 110890317A
Authority
CN
China
Prior art keywords
groove
diffusion barrier
layer
barrier layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811054053.6A
Other languages
English (en)
Inventor
王婷
何丹丹
任兴润
刘洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN201811054053.6A priority Critical patent/CN110890317A/zh
Publication of CN110890317A publication Critical patent/CN110890317A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

提供一种半导体器件，包括至少一个互连结构，所述互连结构包括基底；第一绝缘介电层，形成于所述基底上，包括导电接触；第二绝缘介电层，形成于所述第一绝缘介电层上，且具有沟槽，所述沟槽底部露出所述导电接触接触；钌扩散阻挡层，形成于所述沟槽内表面；及铜，填满所述沟槽。本发明还提供该半导体器件的制备方法。本发明通过设置钌扩散阻挡层，可以无需铜种子层即可直接电镀铜形成互连，因此可以形成更薄的扩散阻挡层，并简化制程工艺，可以获得的Cu互连平整、均匀、无空洞。

Description

半导体器件及其制备方法
技术领域
本发明属于半导体制造技术领域，具体涉及一种半导体器件及其制备方法。
背景技术
在半导体制造业中，铜(Cu)(1.67μΩ·cm)由于具有低电阻率和优异的抗电子迁移能力，成为首选的互连材料。但Cu活性强，易扩散到电介电硅和二氧化硅中，且Cu的扩散率高，易引起很严重的金属污染问题，甚至使元件失效。
目前工艺中常以钽(Ta)和氮化钽(TaN)为阻碍Cu扩散的阻挡层(barrier layer)。然而Ta和TaN由于阻值太大无法直接电镀Cu，需要先沉积较厚的铜种子层，再电镀沉积铜导线。由于扩散阻挡层和铜种子层的台阶覆盖差，可能在间隙未充分沉积即闭合而产生“空洞”(void)。同时，由于Ta/TaN或其复合膜阻挡层阻值较高，使铜互连电阻增大，导致RC迟滞效应增加和功率消耗严重。
发明内容
鉴于以上现有技术的缺点，本发明的目的在于提供一种可直接电镀铜的阻挡层，从而形成包括在阻挡层上直接形成铜的互连结构的半导体器件。
本发明一方面提供一种半导体器件，包括至少一个互连结构，所述互连结构包括：基底；第一绝缘介电层，形成于所述基底上，包括导电接触；第二绝缘介电层，形成于所述第一绝缘介电层上，且具有沟槽，所述沟槽底部露出所述导电接触；钌扩散阻挡层，形成于所述沟槽内表面；及铜，填满所述沟槽。
根据本发明一实施方式，所述钌扩散阻挡层的厚度为5～20nm。
根据本发明的另一实施方式，所述基底包括硅、锗、锗化硅、碳化硅和砷化镓中的一种或多种。
根据本发明的另一实施方式，所述第一绝缘介电层和所述第二绝缘介电层包括氮化硅、二氧化硅及氮氧化硅中的一种或多种。
本发明另一方面提供一种半导体器件，包括至少一个互连结构，包括：基底；第一导电层，形成于所述基底上；第二绝缘介电层，形成于所述第一导电层上，且具有沟槽，所述沟槽底部露出所述第一导电层；钌扩散阻挡层，形成于所述沟槽内表面；及铜，填满所述沟槽。
本发明另一方面还提供一种制备半导体器件的方法，包括如下步骤：提供具有互连沟槽的基底；在所述沟槽内表面形成钌扩散阻挡层；以及在所述钌扩散阻挡层上进行电镀铜形成互连。
根据本发明一实施方式，通过物理气相沉积形成所述钌扩散阻挡层。
根据本发明另一实施方式，所述物理气相沉积为在气体流量为10～30sccm的氦气或氪气气氛下，直流电源功率为10KW～30KW；射频电源功率为200～600W，沉积5～30s。
根据本发明另一实施方式，电镀铜的厚度为
Figure BDA0001795297220000021
本发明另一方面又提供一种制备半导体器件的方法，包括如下步骤：提供基底；在所述基底上形成第一导电层；在所述第一导电层上形成具有沟槽的第二绝缘介电层，所述沟槽底部露出所述第一导电层；在所述沟槽内表面形成钌扩散阻挡层；以及在所述钌扩散阻挡层上进行电镀铜形成互连。
本发明通过设置钌扩散阻挡层，可以无需铜种子层即可直接电镀铜形成互连结构，因此可以形成更薄的扩散阻挡层，且可以避免了因沉积铜种子层带来的台阶覆盖特性和薄膜均匀性以及过早封口造成的空洞等各种问题，降低互连电阻，进而降低RC延迟和功率损失。本发明直接在钌扩散阻挡成上电镀铜形成互连，简化制程工艺，且获得的互连平整、均匀、无空洞。本发明的结构特别适用于更大深宽比的互连结构。
附图说明
通过参照附图详细描述其示例实施方式，本发明的上述和其它特征及优点将变得更加明显。
图1是本发明一实施例的半导体器件的结构示意图。
图2是本发明一实施例的半导体器件的制备流程图。
图3是本发明另一实施例的半导体器件的结构示意图。
图4是本发明另一实施例的半导体器件的制备流程图。
图5是现有半导体器件的制备流程图。
其中，附图标记说明如下：
11：基底
12：第一绝缘介电层
13：导电接触
14：第二绝缘介电层
15：钌扩散阻挡层
16：铜
21：基底
22：第一导电层
24：第二绝缘介电层
25：钌扩散阻挡层
26：铜
31：基底
32：第一绝缘介电层
33：导电接触
34：第二绝缘介电层
35：Ta/TaN扩散阻挡层
36：铜
37：铜种子层
38：空洞
具体实施方式
本专利中术语“半导体器件”通常是指包含一或多个半导体材料的固态装置。半导体器件的实例包含逻辑装置、存储器装置及二极管以及其它。此外，术语“半导体器件”可指成品装置或指在成为成品装置之前的各个处理阶段处的组合件或其它结构。取决于其中使用术语“基底”的上下文，所述术语可指晶片级基底或指经单个化裸片级基底。相关领域的技术人员将认识到，可以晶片级或以裸片级执行本专利中所描述的方法的适合步骤。此外，除非上下文另有指示，否则本专利中所揭示的结构可使用常规半导体制造技术形成。材料可(举例来说)使用化学气相沉积、物理气相沉积、原子层沉积、旋涂及/或其它适合技术来沉积。类似地，材料可(举例来说)使用等离子蚀刻、湿法蚀刻、化学机械平面化或其它适合技术来移除。
本专利中“上”、“下”等用语，仅为互为相对概念或是以产品的正常使用状态为参考的，而不应该认为是具有限制性的。
如图1所示，本发明一实施例的半导体器件包括基底11、形成在基底11上包括导电接触13的第一绝缘介电层12、形成在第一绝缘介电层12上具有沟槽的第二绝缘介电层14、形成于沟槽内表面的钌扩散阻挡层15和填满沟槽的铜16。
基底11可以是任何适合的半导体材料，例如硅、锗、锗化硅、碳化硅和砷化镓等。
第一绝缘介电层12和第二绝缘介电层14可以是，但不限于SiO2、SiN、SiON等。
导电接触13的金属可以选自钨、铜、铝、银、铂或它们的合金。
钌扩散阻挡层15的厚度5～20nm。
图2示出形成该实施例的半导体器件流程。首先，提供具有互连沟槽的基底；然后，在沟槽内表面形成钌扩散阻挡层；最后，在钌扩散阻挡层上进行电镀形成铜。
具有互连沟槽的基底可以是任何适合的结构，例如可以是，但不限于图1所示结构，例如包括基底11、形成在基底11上包括导电接触13的第一绝缘介电层12、形成在第一绝缘介电层12上具有沟槽的第二绝缘介电层14。基底11可以是任何适合的半导体材料，例如硅、锗、锗化硅、碳化硅和砷化镓等。第一绝缘介电层12和第二绝缘介电层14可以是，但不限于SiO2、SiN、SiON等。导电接触13的金属可以选自钨、铜、铝、银、铂或它们的合金。
然后，可以通过任何方式形成钌扩散阻挡层15，例如物理气相沉积(PVD)、原子层沉积(ALD)、电化学沉积(ECD)、化学气相沉积(CVD)等。本领域技术人员可以根据选择的形成方式选择适当的工艺条件。以采用PVD形成钌扩散阻挡层15为例，说明形成钌扩散阻挡层15的过程，例如可以是在气体流量为10～30sccm的氦气或氪气气氛下，直流电源功率为10KW～30KW；射频电源功率为200～600W，沉积5～30s。
本发明中可以利用钌替代传统的Ta/TaN或其复合膜作为铜的扩散阻挡层，是因为钌(Ru)作为一种高熔点(2310℃)、低电阻(7.6μΩ·cm)且和Ta一样即使在900℃退火也不和Cu互融的过渡金属。此外，Ta和Cu之间润湿角(43°)和Ru和Cu之间润湿角(123°)，因此Ru和Cu之间具有更好的黏附性和更好的抗电子迁移能力。这主要是因为Ru(002)晶向有更低的晶格错配(lattice misfit)，进而有更低的界面结合能，进而提高了Ru/Cu之间的黏附性。较低的电阻和良好的黏附性使Ru可以作为直接电镀的阻挡层，作为下一世代互连中的阻挡层。
最后，在钌扩散阻挡层15上进行电镀形成铜16。电镀铜的过程可以与现有形成互连结构中形成铜的过程相同。在Ru扩散阻挡层15上直接电镀厚度为
Figure BDA0001795297220000051
的Cu。
如图3示出本发明的另一实施例的半导体器件，包括基底21、形成在基底21上的第一导电层22、形成在第一导电层22上且具有沟槽的第二绝缘介电层24、形成于沟槽内表面的钌扩散阻挡层25和填满沟槽的铜互连铜26。
基底21可以是任何适合的半导体材料，例如硅、锗、锗化硅、碳化硅和砷化镓等。
第一导电层22可以选自钨、铜、铝、银、铂或它们的合金。
第二绝缘介电层24可以是，但不限于SiO2、SiN、SiON等。
钌扩散阻挡层25的厚度5～20nm。
图4示出形成本发明另一实施例的半导体器件流程。首先，提供一基底21；在基底21上形成第一导电层22；在第一导电层22上形成具有沟槽的第二绝缘介电层24，沟槽底部露出第一导电层22；在沟槽内表面形成钌扩散阻挡层25；以及在钌扩散阻挡层25上进行电镀铜26形成互连。基底21可以是任何适合的半导体材料，例如硅、锗、锗化硅、碳化硅和砷化镓等。第一导电层22可以选自钨、铜、铝、银、铂或它们的合金。第二绝缘介电层24可以是，但不限于SiO2、SiN、SiON等。
然后，可以通过任何方式形成钌扩散阻挡层25，例如物理气相沉积(PVD)、原子层沉积(ALD)、电化学沉积(ECD)、化学气相沉积(CVD)等。本领域技术人员可以根据选择的形成方式选择适当的工艺条件。以采用PVD形成钌扩散阻挡层15为例，说明形成钌扩散阻挡层15的过程，例如可以是在气体流量为10～30sccm的氦气或氪气气氛下，直流电源功率为10KW～30KW；射频电源功率为200～600W，沉积5～30s。
最后，在钌扩散阻挡层25上进行电镀形成铜互连铜26。电镀铜的过程可以与现有形成互连结构中形成铜的过程相同。在Ru扩散阻挡层25上直接电镀厚度为
Figure BDA0001795297220000061
的Cu。
图5示出现有半导体器件的制备流程图。包括基底31、形成在基底31上包括导电接触33的第一绝缘介电层32、形成在第一绝缘介电层32上具有沟槽的第二绝缘介电层34。然后载沟槽内表面形成Ta/TaN阻挡层35。由于Ta(>12μΩ·cm)和TaN(>200μΩ·cm)阻值太大无法直接电镀Cu，尤其是在更高深宽比的大马士革结构中。因此Ta/TaN上必须沉积连续的铜种子层37(>7.5nm)以确保Cu可以电镀上去。之后，再填充铜。现有技术的工艺中，随制程不断微缩，深宽比越来越大，PVD溅射的扩散阻挡层和铜种子层的台阶覆盖变差，不能保证种子层的平整性，阻挡层和铜种子层带来的不均匀性共同加剧，可能在间隙未充分沉积即闭合，在高深宽比的沟槽中甚至会产生空洞(void)38。同时，由于Ta/TaN或其复合膜阻挡层阻值较高，使互连电阻增大，导致RC迟滞效应增加和功率消耗严重。
本发明的半导体器件，其互连结构用钌扩散阻挡层来替代现有Ta/TaN或其复合膜，可以无需铜种子层即可直接电镀形成铜，因此可以形成更薄的扩散阻挡层，且可以避免了因沉积铜种子层带来的台阶覆盖特性和薄膜均匀性以及过早封口造成的空洞等各种问题，降低互连电阻，进而降低RC延迟和功率损失。该结构特别适用于更大深宽比的互连结构。
本发明通过沉积厚度小，阻值低的钌代替阻值高的Ta/TaN和Cu种子层作为阻挡层和电镀的形核层，最终获得可以直接电镀的阻挡层，且获得的Cu互连导线平整，均匀，无空洞。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (10)

1.一种半导体器件，包括至少一个互连结构，其特征在于，所述互连结构包括：
基底；
第一绝缘介电层，形成于所述基底上，包括导电接触；
第二绝缘介电层，形成于所述第一绝缘介电层上，且具有沟槽，所述沟槽底部露出所述导电接触；
钌扩散阻挡层，形成于所述沟槽内表面；及
铜，填满所述沟槽。
2.根据权利要求1所述的半导体器件，其特征在于，所述钌扩散阻挡层的厚度为5～20nm。
3.根据权利要求1所述的半导体器件，其特征在于，所述基底包括硅、锗、锗化硅、碳化硅和砷化镓中的一种或多种。
4.根据权利要求1所述的半导体器件，其特征在于，所述第一绝缘介电层和所述第二绝缘介电层包括氮化硅、二氧化硅及氮氧化硅中的一种或多种。
5.一种半导体器件，包括至少一个互连结构，其特征在于，所述互连结构包括：
基底；
第一导电层，形成于所述基底上；
第二绝缘介电层，形成于所述第一导电层上，且具有沟槽，所述沟槽底部露出所述第一导电层；
钌扩散阻挡层，形成于所述沟槽内表面；及
铜，填满所述沟槽。
6.一种制备半导体器件的方法，其特征在于，包括如下步骤：
提供具有互连沟槽的基底；
在所述沟槽内表面形成钌扩散阻挡层；以及
在所述钌扩散阻挡层上进行电镀铜形成互连。
7.根据权利要求6所述的方法，其特征在于，通过物理气相沉积形成所述钌扩散阻挡层。
8.根据权利要求书7所述的方法，其特征在于，所述物理气相沉积为在气体流量为10～30sccm的氦气或氪气气氛下，直流电源功率为10KW～30KW；射频电源功率为200～600W，沉积5～30s。
9.根据权利要求6所述的方法，其特征在于，电镀铜的厚度为
Figure FDA0001795297210000021
10.一种制备半导体器件的方法，其特征在于，包括如下步骤：
提供基底；
在所述基底上形成第一导电层；
在所述第一导电层上形成具有沟槽的第二绝缘介电层，所述沟槽底部露出所述第一导电层；
在所述沟槽内表面形成钌扩散阻挡层；以及
在所述钌扩散阻挡层上进行电镀铜形成互连。
CN201811054053.6A 2018-09-11 2018-09-11 半导体器件及其制备方法 Pending CN110890317A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811054053.6A CN110890317A (zh) 2018-09-11 2018-09-11 半导体器件及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811054053.6A CN110890317A (zh) 2018-09-11 2018-09-11 半导体器件及其制备方法

Publications (1)

Publication Number Publication Date
CN110890317A true CN110890317A (zh) 2020-03-17

Family

ID=69745340

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811054053.6A Pending CN110890317A (zh) 2018-09-11 2018-09-11 半导体器件及其制备方法

Country Status (1)

Country Link
CN (1) CN110890317A (zh)

Similar Documents

Publication Publication Date Title
TWI502646B (zh) 鈷金屬障壁層
US6297154B1 (en) Process for semiconductor device fabrication having copper interconnects
US8372744B2 (en) Fabricating a contact rhodium structure by electroplating and electroplating composition
US7319071B2 (en) Methods for forming a metallic damascene structure
US6506668B1 (en) Utilization of annealing enhanced or repaired seed layer to improve copper interconnect reliability
US8058164B2 (en) Methods of fabricating electronic devices using direct copper plating
US7879720B2 (en) Methods of forming electrical interconnects using electroless plating techniques that inhibit void formation
US20120077053A1 (en) Barrier layers
JPH11135504A (ja) 半導体装置の製造方法
JPH11274157A (ja) 微細配線形成方法
US6380083B1 (en) Process for semiconductor device fabrication having copper interconnects
JP4169950B2 (ja) 半導体装置の製造方法
US20070023912A1 (en) Integrating metal with ultra low-k-dielectrics
US7247554B2 (en) Method of making integrated circuits using ruthenium and its oxides as a Cu diffusion barrier
KR101076927B1 (ko) 반도체 소자의 구리 배선 구조 및 그 형성방법
CN110890317A (zh) 半导体器件及其制备方法
CN208706643U (zh) 半导体器件
JPH11283979A (ja) 半導体装置の製造方法
KR100421913B1 (ko) 반도체 소자의 금속 배선 형성방법
US6518185B1 (en) Integration scheme for non-feature-size dependent cu-alloy introduction
KR100451767B1 (ko) 반도체 소자의 금속 배선 형성방법
US20040118692A1 (en) Plating-rinse-plating process for fabricating copper interconnects
KR100538632B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100772252B1 (ko) 구리 배선의 제조 방법
JP2002141303A (ja) 向上した濡れ性、障壁効率、デバイス信頼性を有する拡散障壁材料におけるＳｉの現場同時堆積

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination