KR20100123766A - Ｃｕ 배선막의 형성 방법 - Google Patents

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쇼이치로 구마모토
마사미치 하라다
하루노리 우시카와
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가부시키가이샤 알박
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Abstract

반도체 디바이스 제조 프로세스에 있어서, Cu 배선막과의 밀착성을 향상시킨 밀착층 (하지막) 을 사용하는 Cu 배선막의 형성 방법을 제공하기 위해서, 홀 등이 형성되어 있는 기판 상에 배리어막을 형성한 후, 그 위에 PVD-Co 막, CVD-Co 막 또는 ALD-Co 막을 형성하고, 이 Co 막이 표면에 형성된 홀 등 내를 CVD-Cu 막 또는 PVD-Cu 막으로 매립한 후, 350 ℃ 이하의 온도에서 가열 처리하여 Cu 배선막을 형성한다.

Description

Ｃｕ 배선막의 형성 방법{CU WIRING FILM FORMING METHOD}
본 발명은, Cu 배선막의 형성 방법에 관한 것으로, 특히, 반도체 디바이스 제조 프로세스에 있어서, 밀착층으로서의 Co 막과 배리어막을 적층시켜 사용함으로써, Cu 배선막과의 밀착성을 향상시킨 하지막을 형성하여 Cu 배선막을 형성하는 방법에 관한 것이다.
현행되는 Cu 배선막 형성 프로세스에서는, PVD-배리어막 (예를 들어, PVD-Ti 막이나 Ta 막) 과 PVD-시드막 (PVD-Cu 막) 을 진공 일관 (in-situ) 으로 형성하고, 그 후, Cu 도금 공정, CMP 공정을 실시하고 있다. 그러나, 최근 배선의 미세화에 따라, 디바이스 노드 32 ㎚ 세대 이후에는, PVD 막의 웨이퍼 에지의 비대칭성이나 오버 행이 현저해져, 도금 공정에서 보이드가 발생한다는 문제가 있다.
여기서, PVD-배리어막이란, PVD 법에 의해 형성된 배리어막을 의미하고, PVD-시드막이란, PVD 법에 의해 형성된 시드막을 의미한다. 이하에 기재되는 PVD(CVD)-Cu 막, ALD-배리어막, PVD(CVD, ALD)-Co 막은, 각각 PVD, CVD, ALD 에 의해 형성된 각 막을 의미하는 것으로 한다.
예를 들어, 도 1(a) 및 도 1(b) 에 나타내는 바와 같이, φ32 ㎚ 의 홀이나 트렌치가 형성되어 있는 기판 (101) 상에 형성되어 있는 배리어막 (102) 상에 PVD-시드막 (103) (PVD-Cu 막) 을 형성하면, 홀이나 트렌치의 상부가 오버 행 (A 부분) 되어 홀 등의 개구부가 좁아지고, 이어서 도금 공정에 의해 홀 등의 내부를 Cu 막 (104) 으로 매립할 때에, 도금액이 내부로 들어가기 어려워짐과 함께, Cu 막과 배리어막의 밀착성이 좋지 않기 때문에, Cu 막이 매립됨에 따라 Cu 막이 빨려 올라가 Cu 막 내에 보이드 (B 부분) 가 발생한다는 문제가 있다. 또, 도 1(c) 및 도 1(d) 에 나타내는 바와 같이, 홀 등의 측면에 PVD-시드막 (103) 을 균일하게 대칭적으로 형성할 수 없고 (C 부분), 이 배리어막의 비대칭성으로 인해, 다음의 도금 공정에서 매립되는 Cu 막 (104) 내에 보이드 (D 부분) 가 발생한다는 문제도 있다.
ALD 법이나 CVD 법으로 형성한 배리어막 및 CVD-Cu 막은 비대칭성이나 오버 행이 없기 때문에, 이 2 가지 프로세스를 이용하여 Cu 배선막을 형성하는 방법이 시도되고 있다. 그러나, 이 경우의 문제점은, CVD-Cu 막과 그 하지막의 ALD-배리어막의 밀착성이 나쁘기 때문에, Cu 막 내에 보이드가 발생하는 것이다. 그래서, 아직도 실용화에는 이르지 못했다.
예를 들어, 도 2(a) 및 도 2(b) 에 나타내는 바와 같이, 기판 (201) 에 형성된 홀이나 트렌치 내에 ALD 법에 의해 TiN 배리어막 (ALD-TiN 배리어막) (202) 을 형성한 후, 홀 등의 내부를 CVD-Cu 막 (203) 으로 매립한 경우, Cu 막 내부에 보이드 (A 부분) 가 발생한다. 도 2(a) 는, CVD-Cu 막 (203) 으로 매립한 상태의 기판 단면의 SEM 사진이며, 도 2(b) 는 그 모식도이다.
종래부터, Cu 배선막을 형성할 때의 밀착층으로서 CVD 법 또는 ALD 법으로 형성된 Ti, Ru, Ru/Ti 합금, Cu/Ti 합금, Ru/Cu 합금의 막이나, PVD 법으로 형성된 Ti, Ru, Ti/Ru 합금, Cu, Cu/Ti 합금, Cu/Ru 합금의 막이 제안되어 있다 (예를 들어, 비특허문헌 1 참조). 그러나, 반도체 디바이스의 양산 라인에서는 제품 비용을 최대한 억제할 필요가 있는 반면에, 희소금속인 Ru 는, 매우 고가 (금이나 백금에 버금간다) 여서, 제품 단가를 인상시켜 버리므로 양산에는 적합하지 않다. 또, Ti 의 경우에는, 반드시 밀착성을 만족시킬 수 있는 것은 아니다.
그래서, 배리어막과 CVD-Cu 막이나 PVD-Cu 막의 밀착성을 확보하고, 또한 가격적으로도 장점이 있는 밀착막이 필요해지지만, 아직도 만족할 만한 밀착층은 개발되지 않았다.
Japanese Journal of Applied Physics Vol.45, No.4A, 2006, pp.2497-2501 (요약 등)
본 발명의 과제는, 반도체 디바이스 제조 프로세스에 있어서, Cu 배선막과의 밀착성을 향상시킨 밀착층 (하지막) 을 사용하는 Cu 배선막의 형성 방법을 제공하는 것에 있다.
본 발명자들은, CVD-Cu 막이나 PVD-Cu 막과 배리어막의 밀착성을 확보하기 위해서, Ru 보다 저렴한 재료인 Co 로 이루어지는 막을 밀착층으로서 사용함으로써 발명의 과제를 해결할 수 있음을 발견하여, 본 발명을 완성시키기에 이르렀다.
본 발명의 Cu 배선막의 형성 방법은, 홀 또는 트렌치가 형성되어 있는 기판 상에 Ti, TiN, Ta, TaN, W, WN, 및 실리사이드에서 선택된 배리어막을 형성한 후, 그 위에 PVD-Co 막, CVD-Co 막 또는 ALD-Co 막을 형성하고, 이 Co 막이 표면에 형성된 홀 또는 트렌치 내를 CVD-Cu 막 또는 PVD-Cu 막으로 매립한 후, 350 ℃ 이하의 온도에서 가열 처리함으로써 Cu 배선막을 형성하는 것을 특징으로 한다.
Co 막을 Cu 배선막의 밀착층으로서 사용하면, Cu 배선막과 Co 막의 밀착성이 매우 양호하기 때문에, Cu 배선막 내에 보이드가 발생하는 경우도 없어, 내(耐)SM (Stress Migration), 내EM (Electro-Migration) 과 같은 배선 신뢰성이 향상된다. 또, Cu 막으로 매립한 후에 350 ℃ 이하의 온도에서 소정 시간 가열 처리함으로써, Cu 배선막과 Co 막의 밀착성이 매우 현저히 향상되므로, 내SM, 내EM 과 같은 배선 신뢰성이 더 향상된다.
본 발명의 Cu 배선막의 형성 방법은 또한, 홀 또는 트렌치가 형성되어 있는 기판 상에 Ti, TiN, Ta, TaN, W, WN, 및 실리사이드에서 선택된 배리어막을 형성한 후, 그 위에 PVD-Co 막, CVD-Co 막 또는 ALD-Co 막을 형성하고, 이 Co 막 상에 시드막으로서 CVD-Cu 막 또는 PVD-Cu 막을 형성하고, 이어서 그 시드막이 표면에 형성된 홀 또는 트렌치 내를 도금법에 의해 Cu 막으로 매립한 후, 350 ℃ 이하의 온도에서 가열 처리함으로써 Cu 배선막을 형성하는 것을 특징으로 한다.
이 경우에도, Co 막을 Cu 배선막의 밀착층으로서 사용하면, Cu 배선막과 Co 막의 밀착성이 매우 양호하기 때문에, Cu 배선막 내에 보이드가 발생하는 경우도 없어, 내SM, 내EM 과 같은 배선 신뢰성이 향상된다. 또, Cu 막으로 매립한 후에 350 ℃ 이하의 온도에서 소정 시간 가열 처리함으로써, Cu 배선막과 Co 막의 밀착성이 매우 현저히 향상되므로, 내SM, 내EM 과 같은 배선 신뢰성이 더 향상된다.
상기 Cu 배선막의 형성 방법에 있어서, 배리어막이 W 막 또는 TiN 막인 것이 바람직하다.
또, 본 발명의 Cu 배선막의 형성 방법은, 홀 또는 트렌치가 형성되어 있는 기판 상에 W 배리어막 또는 TiN 배리어막을 형성한 후에 대기 노출시키고, 이어서 TiN 배리어막 상에 PVD-Co 막, CVD-Co 막 또는 ALD-Co 막을 형성한 후에 대기 노출시키거나 또는 대기 노출시키지 않고, 이 Co 막이 표면에 형성된 홀 또는 트렌치 내를 CVD-Cu 막 또는 PVD-Cu 막으로 매립한 후, 350 ℃ 이하의 온도에서 가열 처리함으로써 Cu 배선막을 형성하는 것을 특징으로 한다.
그리고, 본 발명의 Cu 배선막의 형성 방법은, 홀 또는 트렌치가 형성되어 있는 기판 상에 W 배리어막 또는 TiN 배리어막을 형성한 후에 대기 노출시키고, 이어서 TiN 배리어막 상에 PVD-Co 막, CVD-Co 막 또는 ALD-Co 막을 형성한 후에 대기 노출시키거나 또는 대기 노출시키지 않고, 이 Co 막 상에 시드막으로서 CVD-Cu 막 또는 PVD-Cu 막을 형성하고, 이어서 그 시드막이 표면에 형성된 홀 또는 트렌치 내를 도금법에 의해 Cu 막으로 매립한 후, 350 ℃ 이하의 온도에서 가열 처리함으로써 Cu 배선막을 형성하는 것을 특징으로 한다.
상기 본 발명의 Cu 배선막의 형성 방법에 있어서, 가열 처리가 바람직하게는 250 ∼ 350 ℃, 보다 바람직하게는 250 ∼ 300 ℃ 에서, 소정 시간 실시되는 것이 바람직하다. 250 ℃ 미만이면, 밀착성이 약해져 Cu 가 빨려 올라간다는 문제가 발생한다.
본 발명에 따르면, Co 막과 배리어막의 적층막을 하지막으로서 사용함으로써, Cu 배선막과 하지막의 밀착성이 매우 양호해지 때문에, Cu 배선막 내에 보이드가 발생하는 경우도 없어, 내SM, 내EM 과 같은 배선 신뢰성이 향상된다는 효과를 달성할 수 있다.
도 1 은 종래 기술 경우의 보이드 발생을 나타내는 모식도이며, 도 1(a) 및 도 1(b) 는 홀 상부의 오버 행에 의한 보이드의 발생, 또, 도 1(c) 및 도 1(d) 는 홀 측면에서의 배리어막의 비대칭성에 의한 보이드의 발생을 나타내는 도면이다.
도 2 는 종래 기술에 의한 보이드의 발생을 나타내는 SEM 사진 및 그 모식도이다.
도 3 은 종래 기술에 의해 Cu 배선막을 형성한 경우의, 기판의 단면 TEM 사진 및 EDX 분석 결과, 그리고, 테이프 시험 결과를 나타낸 사진이며, 도 3(a-1) 및 도 3(a-2) 는 성막 직후의 경우, 또, 도 3(b-1) 및 도 3(b-2) 는 성막 후 가열 처리한 경우이다.
도 4 는 본 발명에 의해 Cu 배선막을 형성한 경우의, 기판의 단면 TEM 사진 및 테이프 시험 결과를 나타내는 사진이며, 도 4(a-1) 및 도 4(a-2) 는 성막 직후의 경우, 또, 도 4(b-1) 및 도 4(b-2) 는 성막 후 가열 처리한 경우이다.
도 5 는 종래 기술 및 본 발명에 의해 Cu 배선막을 형성한 경우의, 기판 표면의 SEM 사진이며, 도 5(a-1) ∼ 도 5(a-4) 는 종래 기술에 의한 경우, 또, 도 5(b-1) ∼ 도 5(b-4) 는 본 발명에 의한 경우이다.
도 6 은 실시예 1 에 의해 웨이퍼 상에 Cu 배선막을 형성한 경우의 웨이퍼 단면을 나타내는 도면이며, 도 6(a) 는 모식적인 웨이퍼 단면도이고, 도 6(b) 는 그 SEM 사진이다.
발명을 실시하기 위한 형태
본 발명에 관련된 Cu 배선막의 형성 방법의 바람직한 실시 형태에 따르면, Cu 배선막은, 홀 또는 트렌치가 형성되어 있는 기판 상에, 공지된 방법에 의해 Ti, TiN, Ta, TaN, W, WN, 및 실리사이드에서 선택된 배리어막을 소정의 막두께로 형성한 후, 그 위에 공지된 프로세스 조건에 의해 PVD-Co 막, CVD-Co 막 또는 ALD-Co 막을 소정의 막두께로 형성하고, 이 Co 막이 표면에 형성된 홀 또는 트렌치 내를 공지된 프로세스 조건에 의해 CVD-Cu 막 또는 PVD-Cu 막으로 매립하거나, 또는 상기와 같이 하여 형성된 PVD-Co 막, CVD-Co 막 또는 ALD-Co 막 상에 공지된 프로세스 조건에 의해 시드막으로서 CVD-Cu 막 또는 PVD-Cu 막을 소정의 막두께로 형성한 후에, 시드막이 표면에 형성된 홀 또는 트렌치 내를 도금법에 의해 공지된 프로세스 조건에서 Cu 막에 의해 매립하고, 이어서 350 ℃ 이하의 온도, 바람직하게는 250 ∼ 350 ℃ 의 온도, 보다 바람직하게는 250 ∼ 300 ℃ 의 온도에서 소정 시간 가열 처리함으로써 형성된다.
종래부터, Cu 배선막의 배리어막 (밀착층) 으로서 Ti 막, TiN 막 등이, 선단 디바이스 (Flash Memory) 분야 등에서 사용되고 있는데, 본 발명자들은, Co 막은 Ti 막, TiN 막 등에 비해 Cu 배선막과의 밀착성이 우수함을 알아냈다.
상기한 도 2 에 나타내는 바와 같이, 적절한 밀착층이 아닌 종래의 ALD-TiN 배리어막의 형성과 CVD-Cu 막에 의한 매립에서는, 예를 들어 Φ100 ㎚ 홀의 경우, 홀 내에 보이드가 다수 보인다. 이것은, CVD-Cu 막과 ALD-TiN 배리어막의 밀착성이 나쁘기 때문에, 일부의 Cu 막이 배리어막으로부터 박리되어 응집되어 버리기 때문이다. 한편, PVD-Co 막, CVD-Co 막 또는 ALD-Co 막을 밀착층으로서 ALD-TiN 배리어막과 CVD-Cu 막 사이에 끼움으로써, Cu 막의 응집 현상이 일어나지 않게 되고, Cu 막 내에 보이드가 발생하는 경우도 없어, 홀 내를 간극 없이 매립을 할 수 있게 된다 (후술하는 도 5).
도 3(a-1) 및 도 3(b-1) 은, Φ300 mm 의 기판 상에 형성되어 있는 산화막 (SiO2 막) 100 ㎚ 상에 PVD 법에 의해 공지된 프로세스 조건에서 Ti 막을 15 ㎚ 형성하고, 그 위에 공지된 프로세스 조건에서 CVD-Cu 막을 1000 ㎚ 형성한 경우에, 성막 직후 (도 3(a-1)) 와 성막 후에 350 ℃ 에서 10 분간 가열을 실시한 후 (도 3(b-1)) 의, Ti 막과 Cu 막의 계면 상태를 관찰하기 위한 단면 TEM 사진이다. 성막 직후에는, Ti 막과 Cu 막 사이에 약 5 ㎚ 의 경계층이 관찰된다. EDX 분석을 실시한 결과, 이 경계층에는 산소가 포함되어 있음을 알 수 있었다. 또, 성막 후에 350 ℃ 가열을 10 분간 실시한 후에는, Ti 막과 Cu 막 사이에 경계층은 관찰되지 않고, EDX 분석을 실시한 결과, 이 경계층에는 가열 처리하지 않은 경우와 비교하여 산소는 거의 포함되어 있지 않음을 알 수 있었다.
상기와 같이 하여 수득된 기판에 대해, Ti 막과 Cu 막의 밀착성을 검토하기 위해서 실시한 공지된 테이프 시험의 결과를 도 3(a-2) 및 도 3(b-2) 에 나타낸다. 도 3(a-1) 에 나타내는 기판의 경우에는, Cu 막이 박리되어 버린다 (예를 들어, 도면 중의 A 부분). 이것은, Ti 막과 Cu 막의 경계층이 Cu 막과의 밀착성을 열화시키기 때문으로 볼 수 있다. 한편, 도 3(b-1) 에 나타내는 기판의 경우에는, 350 ℃ 에서의 가열 처리에 의해, 경계층은 관찰되지 않게 된다. 이것은, 오제 분석의 결과, 가열 처리에 의해 Cu 가 Ti 막 내에 확산되어 합금을 형성한 것으로 볼 수 있다. 이와 같은 상태가 되면 밀착성이 증대되므로, 테이프 시험에서도 Cu 막은 박리되지 않게 된다 (도 3(b-2)).
상기와 마찬가지로, Φ300 mm 의 기판 상에 형성되어 있는 산화막 (SiO2 막) 100 ㎚ 상에 PVD 법에 의해 공지된 프로세스 조건에서 Co 막을 15 ㎚ 형성하고, 그 위에 공지된 프로세스 조건에서 CVD-Cu 막을 1000 ㎚ 형성하고, 이어서 250 ℃ 에서 10 분간 가열을 실시하였다. 이 경우의 Co 막과 Cu 막의 계면의 단면 TEM 사진을, 성막 직후 및 성막 후에 가열 처리한 후에 대해서, 각각 도 4(a-1) 및 도 4(b-1) 에 나타내고, 또, 테이프 시험의 결과를, 각각 도 4(a-2) 및 도 4(b-2) 에 나타낸다. Co 막의 경우도, Ti 막의 경우와 마찬가지로 경계층이 관측되지만, Co 막의 두께는, Ti 막의 경우의 약 절반으로 2.6 ㎚ 이며, 테이프 시험의 결과, Cu 막의 박리가 발생된다. 한편, 250 ℃, 10 분간의 가열 처리에서, Cu 와 Co 가 상호 확산하여 합금화됨으로써 경계층은 없어진다. 그래서, 테이프 시험에 의한 Cu 막의 박리는 발생하지 않는다. 이렇게 하여 250 ℃ 의 열처리 후에 형성된 Cu 배선막은, Cu 배선막과 Co 막의 밀착성이 매우 양호하기 때문에 , Cu 배선막 내에 보이드가 발생하는 경우도 없어, 내SM, 내EM 과 같은 배선 신뢰성을 향상시킬 수 있다.
상기에서 알 수 있는 바와 같이, Co 막은, 경계층이 Ti 막에 비해 얇아지고 (약 절반), 그 결과, Ti 막의 경우의 가열 온도 350 ℃ 에 비해, 250 ℃ 라는 낮은 가열 온도에서도 밀착성을 확보할 수 있다는 장점이 있다. 이 경계층이 얇아진다는 성질은, Co 가 Ti 에 비해 산화되기 어렵다는 성질이 있기 때문으로 볼 수 있다. 산화되기 어렵다는 것은, 불소, 염소 등의 할로겐계 원소에 대해서도 내부식성을 갖는 것으로 추정된다. 이런 점은, O, F, C, Cl 등 불순물을 함유하는 경우가 많은 CVD-Cu 원료를 사용하는 경우에 매우 유리해진다.
도 5 는, PVD-Ti 막, PVD-Co 막 상에 공지된 프로세스 조건에서 CVD-Cu 막을 10 ㎚ 형성하고, 소정 온도에서 소정 시간, 가열 처리한 후에 Cu 막 표면을 SEM 관찰한 것이다.
도 5(a-1) ∼ 도 5(a-4) 는, 각각 하지막으로서 PVD-Ti 막을 15 ㎚ 형성한 후에 진공 브레이크 (진공 해방) 하지 않고 PVD-Cu 막을 10 ㎚ 형성한 경우의 성막 직후 (도 5(a-1)), Ti 막을 형성한 후에 진공 브레이크 (진공 해방) 하지 않고 Cu 막을 형성하고, 이어서 400 ℃ 에서 1 시간 가열 처리한 경우 (도 5(a-2)), Ti 막을 형성한 후에 대기 노출시키고, Cu 막을 형성하고, 이어서 300 ℃ 에서 1 시간 가열 처리한 경우 (도 5(a-3)) 및, Ti 막을 형성한 후에 대기 노출시키고, Cu 막을 형성하고, 이어서 400 ℃ 에서 1 시간 가열 처리한 경우 (도 5(a-4)) 에 대해서 Cu 막 표면에 대한 소정 각도로부터의 SEM 사진을 나타낸다.
또, 도 5(b-1) ∼ 도 5(b-4) 는, 각각 하지막으로서 PVD-Co 막을 15 ㎚ 형성한 후에 진공 브레이크 (진공 해방) 하지 않고 PVD-Cu 막을 10 ㎚ 형성한 경우의 성막 직후 (도 5(b-1)), Co 막을 형성한 후에 진공 브레이크 (진공 해방) 하지 않고 Cu 막을 형성하고, 이어서 400 ℃ 에서 1 시간 가열 처리한 경우 (도 5(b-2)), Co 막을 형성한 후에 대기 노출시키고, Cu 막을 형성하고, 이어서 300 ℃ 에서 1 시간 가열 처리한 경우 (도 5(b-3)) 및, Co 막을 형성한 후에 대기 노출시키고, Cu 막을 형성하고, 이어서 400 ℃ 에서 1 시간 가열 처리한 경우 (도 5(b-4)) 에 대해서 Cu 막 표면에 대한 소정 각도로부터의 SEM 사진을 나타낸다.
하지막과 Cu 막의 밀착성이 나쁜 경우, Cu 막은, 하지막으로부터 박리되어 표면 장력에 의해 응집된다.
도 5(a-1) ∼ 도 5(a-2) 및 도 5(b-1) ∼ 도 5(b-2) 에서 알 수 있는 바와 같이 Ti 막, Co 막 모두 막 형성 후에 진공 브레이크하지 않고 Cu 막을 형성한 경우에도, Cu 막 형성 후에 400 ℃ 에서 가열 처리한 경우에도, Cu 막의 응집은 일어나지 않는다 (요컨대, 밀착성이 양호하다).
한편, Ti 막, Co 막의 형성 후에 대기 노출시키고, Cu 막을 형성하고, 이어서 가열 처리한 경우에는 차이가 보인다. 도 5(a-3) ∼ 도 5(a-4) 및 도 5(b-3) ∼ 도 5(b-4) 에서 알 수 있는 바와 같이, Ti 막의 경우에는, 300 ℃, 400 ℃ 에서 매우 현저한 Cu 막의 응집이 일어나지만, Co 막의 경우에는 300 ℃ 에서 약간 Cu 막의 응집이 보이는 정도이며, 400 ℃ 에서도 Cu 막은 완전히는 응집되지 않는다. 이런 점은, Ti 막의 경우에는, 대기 개방 중에 표면이 산화되어 산화물을 형성하기 때문에 Cu 막과의 밀착성은 열화되지만, Co 막의 경우에는 산화가 진행되지 않기 때문에, 표면이 금속막의 성질을 유지하고 있음으로써 밀착성이 양호한 것으로 추정할 수 있다. 따라서, 하지막이 Co 막인 경우, 가열 처리 온도는 350 ℃ 이하, 바람직하게는 300 ℃ 이하이다. 하한 온도는 도 4 에서 250 ℃ 라고 할 수 있다.
본 발명에 따르면, 상기한 바와 같이, Co 막과 배리어막의 적층막을 하지막으로서 사용할 수 있다. Co 막 아래에 사용하는 배리어막으로는, Ti, TiN, Ta, TaN, W, WN, 및 실리사이드에서 선택된 막을 사용할 수 있고, 미세한 트렌치나 홀에 균일하게 형성되어 있는 것이 바람직하다. 그래서, 성막시에 비대칭성이나 오버 행이 일어나기 어렵고, 균일한 막이 되는 ALD 법이나 CVD 법에 의해 형성된 W, TiN 막이 바람직하고, TiN 막이 가장 바람직하다.
본 발명에 있어서, 기판은 반도체 디바이스에 사용되는 것이면, 특별히 제한 없이 사용할 수 있다.
실시예 1
Φ100 ㎚, AR (애스펙트비) = 5 인 홀 패턴을 갖는 Φ300 mm 웨이퍼를 사용하여 Cu 배선막을 형성하였다. 도 6(a) 에 모식적으로 나타내는 바와 같이, 먼저, Cat-ALD 법 (원료 : TiCl4, 성막 온도 : 350 ℃, 성막 압력 : 수 Pa ∼ 수십 Pa) 에 의해 TiN 배리어막을 3 ㎚ 형성하였다. ALD-TiN 배리어막의 형성 후에 대기 노출시키고, 이어서 PVD 법 (성막 온도 : 25 ℃, 성막 압력 : 0.5 Pa) 에 의해 Co 막을 5 ㎚ 형성하고, 다시 대기 노출시킨 후, CVD 법 (성막 온도 : 200 ℃, 성막 압력 : 500 Pa) 에 의해 Cu 막을 100 ㎚ 형성하였다. 그 후, 250 ℃ 에서 1 시간 가열 처리를 실시하였다. 그 결과, 도 6(b) 에 나타낸 SEM 사진에서 알 수 있는 바와 같이, Cu 막 내에 보이드가 발생하는 경우도 없어, 홀 내에 간극 없이 CVD-Cu 막이 매립되었다.
또, Cu 막을 PVD 법 (성막 온도 : -20 ℃, 성막 압력 : 0.5 Pa) 에 의해 형성한 경우에도, Cu 막 형성 후의 가열 처리를 200 ℃ 및 300 ℃ 에서, 각각 1 시간 실시한 경우에도, 상기와 마찬가지로, Cu 막 내에 보이드가 발생하는 경우도 없어, 홀 내에 간극 없이 CVD-Cu 막이 매립되었다.
그리고, 상기 Co 막 형성 후에 대기 노출시키지 않고, 진공 일관으로 CVD-Cu 막을 형성한 경우에도, 상기와 마찬가지로, Cu 막 내에 보이드가 발생하는 경우도 없어, 홀 내에 간극 없이 CVD-Cu 막이 매립되었다.
실시예 2
Co 막의 형성을, 실시예 1 에 있어서의 PVD 법 대신에, Co(CH3C5H4)2 와 같은 Co 원료를 사용한 CVD 법에 의해, 150 Pa, 270 ℃ 의 조건 하에서 실시한 것을 제외하고, 실시예 1 에 기재된 방법을 반복하였다. 그 결과, CVD-Co 막을 밀착층으로서 사용한 경우에도, 실시예 1 의 경우와 마찬가지로, 양호한 매립 특성을 보였다.
산업상의 이용 가능성
본 발명에 따르면, 반도체 디바이스 제조 프로세스에 있어서, Co 막과 배리어막의 적층막을 하지막으로서 사용함에 따라, Cu 배선막과 하지막의 밀착성이 매우 양호해져, 보이드가 발생하지 않는 매우 양호한 Cu 배선막을 형성할 수 있고, 내SM나 내EM 과 같은 배선 신뢰성이 향상되므로, 본 발명은, 반도체 디바이스의 산업 분야에서 적용 가능하다.
101 기판
102 배리어막
103 PVD-시드막
104 Cu 막
201 기판
202 TiN 배리어막
203 CVD-Cu 막

Claims (7)

  1. 홀 또는 트렌치가 형성되어 있는 기판 상에 Ti, TiN, Ta, TaN, W, WN, 및 실리사이드에서 선택된 배리어막을 형성한 후, 그 위에 PVD-Co 막을 형성하고, 이 Co 막이 표면에 형성된 홀 또는 트렌치 내를 CVD-Cu 막 또는 PVD-Cu 막으로 매립한 후, 350 ℃ 이하의 온도에서 가열 처리함으로써 Cu 배선막을 형성하는 것을 특징으로 하는 Cu 배선막의 형성 방법.
  2. 홀 또는 트렌치가 형성되어 있는 기판 상에 Ti, TiN, Ta, TaN, W, WN, 및 실리사이드에서 선택된 배리어막을 형성한 후, 그 위에 PVD-Co 막을 형성하고, 이 Co 막 상에 시드막으로서 CVD-Cu 막 또는 PVD-Cu 막을 형성하고, 이어서 그 시드막이 표면에 형성된 홀 또는 트렌치 내를 도금법에 의해 Cu 막으로 매립한 후, 350 ℃ 이하의 온도에서 가열 처리함으로써 Cu 배선막을 형성하는 것을 특징으로 하는 Cu 배선막의 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 배리어막이 W 막 또는 TiN 막인 것을 특징으로 하는 Cu 배선막의 형성 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 가열 처리가 250 ∼ 350 ℃ 에서 실시되는 것을 특징으로 하는 Cu 배선막의 형성 방법.
  5. 홀 또는 트렌치가 형성되어 있는 기판 상에 W 배리어막 또는 TiN 배리어막을 형성한 후에 대기 노출시키고, 이어서 TiN 배리어막 상에 PVD-Co 막을 형성한 후에 대기 노출시키거나 또는 대기 노출시키지 않고, 이 Co 막이 표면에 형성된 홀 또는 트렌치 내를 CVD-Cu 막 또는 PVD-Cu 막으로 매립한 후, 350 ℃ 이하의 온도에서 가열 처리함으로써 Cu 배선막을 형성하는 것을 특징으로 하는 Cu 배선막의 형성 방법.
  6. 홀 또는 트렌치가 형성되어 있는 기판 상에 W 배리어막 또는 TiN 배리어막을 형성한 후에 대기 노출시키고, 이어서 TiN 배리어막 상에 PVD-Co 막을 형성한 후에 대기 노출시키거나 또는 대기 노출시키지 않고, 이 Co 막 상에 시드막으로서 CVD-Cu 막 또는 PVD-Cu 막을 형성하고, 이어서 그 시드막이 표면에 형성된 홀 또는 트렌치 내를 도금법에 의해 Cu 막으로 매립한 후, 350 ℃ 이하의 온도에서 가열 처리함으로써 Cu 배선막을 형성하는 것을 특징으로 하는 Cu 배선막의 형성 방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 가열 처리가 250 ∼ 350 ℃ 에서 실시되는 것을 특징으로 하는 Cu 배선막의 형성 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104752320B (zh) * 2013-12-27 2017-12-29 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN112885776A (zh) * 2019-11-29 2021-06-01 广东汉岂工业技术研发有限公司 一种半导体器件及其制程方法
CN112201618A (zh) * 2020-09-30 2021-01-08 上海华力集成电路制造有限公司 一种优化衬垫层质量的方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6891269B1 (en) * 1995-07-05 2005-05-10 Fujitsu Limited Embedded electroconductive layer structure
US6399512B1 (en) 2000-06-15 2002-06-04 Cypress Semiconductor Corporation Method of making metallization and contact structures in an integrated circuit comprising an etch stop layer
JP2002110679A (ja) 2000-09-29 2002-04-12 Hitachi Ltd 半導体集積回路装置の製造方法
JP3654354B2 (ja) * 2001-05-28 2005-06-02 学校法人早稲田大学 超ｌｓｉ配線板及びその製造方法
KR100543458B1 (ko) * 2003-06-03 2006-01-20 삼성전자주식회사 반도체 장치의 도전성 구조체 형성 방법
JP2006093357A (ja) * 2004-09-22 2006-04-06 Ebara Corp 半導体装置及びその製造方法、並びに処理液
JP2007123853A (ja) * 2005-09-28 2007-05-17 Ebara Corp 層形成方法、層形成装置、基材処理装置、配線形成方法、および基板の配線構造
WO2007091339A1 (ja) * 2006-02-08 2007-08-16 Jsr Corporation 金属膜の形成方法
US20070210448A1 (en) * 2006-03-10 2007-09-13 International Business Machines Corporation Electroless cobalt-containing liner for middle-of-the-line (mol) applications
JP2008098449A (ja) * 2006-10-12 2008-04-24 Ebara Corp 基板処理装置及び基板処理方法
US7704879B2 (en) * 2007-09-27 2010-04-27 Tokyo Electron Limited Method of forming low-resistivity recessed features in copper metallization
US8133555B2 (en) * 2008-10-14 2012-03-13 Asm Japan K.K. Method for forming metal film by ALD using beta-diketone metal complex

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