KR20120046786A - Ｃｏ 막의 형성 방법 및 Ｃｕ 배선막의 형성 방법 - Google Patents

Ｃｏ 막의 형성 방법 및 Ｃｕ 배선막의 형성 방법 Download PDF

Info

Publication number
KR20120046786A
KR20120046786A KR1020127008154A KR20127008154A KR20120046786A KR 20120046786 A KR20120046786 A KR 20120046786A KR 1020127008154 A KR1020127008154 A KR 1020127008154A KR 20127008154 A KR20127008154 A KR 20127008154A KR 20120046786 A KR20120046786 A KR 20120046786A
Authority
KR
South Korea
Prior art keywords
film
forming
gas
reducing gas
wiring
Prior art date
Application number
KR1020127008154A
Other languages
English (en)
Inventor
쇼이치로 구마모토
사토루 도요다
하루노리 우시카와
Original Assignee
가부시키가이샤 알박
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 알박 filed Critical 가부시키가이샤 알박
Publication of KR20120046786A publication Critical patent/KR20120046786A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C23C16/18—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metallo-organic compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

하지로서의 SiO2 막 또는 배리어막으로 이루어지는 기재 표면 상에, 코발트알킬아미디네이트, 그리고 환원 가스로서 H2 가스와, NH3, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 적어도 1 종의 가스를 조합한 가스, 또는 환원 가스로서 NH3, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 적어도 1 종의 가스를 공급하여 Co 막을 형성한다. 이 Co 막 상에 Cu 배선막을 형성한다.

Description

Ｃｏ 막의 형성 방법 및 Ｃｕ 배선막의 형성 방법{METHOD FOR FORMING Co FILM AND METHOD FOR FORMING Cu WIRING FILM}
본 발명은, Co 막의 형성 방법 및 Cu 배선막의 형성 방법에 관한 것으로, 특히, 반도체 디바이스의 제조 프로세스에 있어서, 하지층과의 밀착층으로서 사용되는 Co 막의 형성 방법 및 이 방법에 의해 얻어진 Co 막을 밀착층으로서 갖는 Cu 배선막의 형성 방법에 관한 것이다.
현행의 Cu 배선막 형성 프로세스에서는, PVD-배리어막 (예를 들어, PVD-Ti 막이나 Ta 막) 과 PVD-시드막 (PVD-Cu 막) 을 진공 일관 (in-situ) 으로 형성하고, 그 후, Cu 도금 공정, CMP 공정을 실시하고 있다. 그러나, 최근 배선의 미세화에 따라, 디바이스 노드 32 ㎚ 세대 이후에는, PVD 막의 웨이퍼 에지의 비대칭성이나 오버 행이 현저해져, 도금 공정에서 보이드가 발생한다는 문제가 있다.
여기에서, PVD-배리어막이란, PVD 법에 의해 형성된 배리어막을 의미하고, PVD-시드막이란, PVD 법에 의해 형성된 시드막을 의미한다. 이하에 기재하는 PVD (CVD)-Cu 막, ALD-배리어막, CVD (ALD)-Co 막은, 각각 PVD, CVD, ALD 에 의해 형성된 각 막을 의미하는 것으로 한다.
예를 들어, 도 1(a) 및 도 1(b) 에 나타내는 바와 같이, φ 32 ㎚ 의 홀이나 트렌치가 형성되어 있는 기판 (101) 상에 형성되어 있는 배리어막 (102) 상에 PVD-시드막 (103) (PVD-Cu 막) 을 형성하면, 홀이나 트렌치의 상부가 오버 행 (A 부분) 되어 홀 등의 개구부가 좁아지고, 이어서 도금 공정에 의해 홀 등의 내부를 Cu 막 (104) 으로 매립할 때, 도금액이 내부로 들어가기 어려워짐과 함께, Cu 막과 배리어막의 밀착성이 좋지 않기 때문에, Cu 막이 매립됨에 따라 Cu 막이 빨려 올라가, Cu 막 중에 보이드 (B 부분) 가 발생한다는 문제가 있다. 또, 도 1(c) 및 도 1(d) 에 나타내는 바와 같이, 홀 등의 측면에 PVD-시드막 (103) 이 균일하게 대칭적으로 형성되지 않고 (C 부분), 이 배리어막의 비대칭성으로 인해, 다음의 도금 공정에서 매립되는 Cu 막 (104) 중에 보이드 (D 부분) 가 발생한다는 문제도 있다.
ALD 법이나 CVD 법으로 형성한 배리어막 및 CVD-Cu 막은 비대칭성이나 오버 행이 없기 때문에, 이 2 개의 프로세스를 이용하여 Cu 배선막을 형성하는 방법이 시도되고 있다 (예를 들어, 특허문헌 1 참조). 그러나, 이 경우의 문제점은, CVD-Cu 막과 그 하지막의 ALD-배리어막의 밀착성이 나쁘기 때문에, Cu 막 중에 보이드가 발생하는 것이다. 그 때문에, 아직도 실용화에는 이르지 못하였다.
예를 들어, 도 2(a) 및 2(b) 에 나타내는 바와 같이, 기판 (201) 에 형성된 홀이나 트렌치 내에 ALD 법에 의해 TiN 배리어막 (ALD-TiN 배리어막) (202) 을 형성한 후, 홀 등의 내부를 CVD-Cu 막 (203) 으로 매립한 경우, Cu 막 내부에 보이드 (A 부분) 가 발생한다. 도 2(a) 는, CVD-Cu 막 (203) 으로 매립한 상태의 기판 단면 (斷面) 의 SEM 사진이며, 도 2(b) 는 그 모식도이다.
상기한 바와 같은 CVD-Cu 막과 그 하지막의 ALD-배리어막의 밀착성이 나쁘기 때문에 발생하는 Cu 막 중의 보이드를 제거하여, 배리어성/밀착성을 개선하기 위해, 커버리지성이 양호하고, 박막이며 저저항인 Co 막을 이용하고자 하는 시도가 시작되어, CVD 법이나 ALD 법에 의한 Co 막의 성막 기술의 개발이 급무가 되어 있다. Co 막에 대해서는, Cu 배선막의 분야 뿐만 아니라, 실리사이드층이나 캡층의 분야에 있어서도, 마찬가지로 커버리지성이 높은 Co 막에 대한 요구가 높아지고 있다.
이에 대해, 종래 기술에 의한 Co 와 아민을 포함하는 유기 금속 재료를 사용하여, CVD 법에 의해 얻어진 Co 막의 경우 (예를 들어, 특허문헌 2 참조), Co 핵의 성장 시간이 20 분으로 길고, Co 핵의 성장 속도도 1 ㎚/분으로 느리고, 또, C 의 불순물 농도가 30 ％ 로 많은 등의 문제를 가지고 있었다.
일본 공개특허공보 2003-055769호 일본 공개특허공보 2006-299407호
본 발명의 과제는, 상기 서술한 종래 기술의 문제점을 해결하는 것에 있으며, 특정한 환원 가스를 사용하여, CVD 법 등에 의해 Co 막을 형성하는 방법, 및 반도체 디바이스 제조 프로세스에 있어서, Cu 배선막과의 밀착성을 향상시킨 밀착층 (하지막) 으로서 Co 막을 사용하는 Cu 배선막의 형성 방법을 제공하는 것에 있다.
본 발명에 관련된 Co 막의 형성 방법인 제 1 발명은, 하지로서의 SiO2 막 또는 배리어막으로 이루어지는 기재 (基材) 표면 상에, 코발트알킬아미디네이트, 그리고 환원 가스로서 H2 가스와, NH3, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 적어도 1 종의 가스를 조합한 가스, 또는 환원 가스로서 NH3, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 적어도 1 종의 가스를 공급하여 Co 막을 형성하는 것을 특징으로 한다.
상기한 바와 같이, 환원 가스로서 종래의 H2 가스 대신에, 또는 H2 가스에 추가하여, 상기한 NH3, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 적어도 1 종의 가스를 사용하여, 원하는 성막 조건을 설정함으로써, Co 의 핵 생성 시간의 억제나, Co 막의 성장 속도의 제어, 표면 모폴로지의 개선, 불순물 농도의 억제, 저저항화를 가능하게 하여, 반도체 디바이스의 미세 패턴에 있어서의 Co 막의 밀착층으로서의 이용이 가능해진다.
상기 Co 막의 형성 방법인 제 1 발명에 있어서, 배리어막이, Ti, TiN, Ta, TaN, W, WN, 또는 실리사이드로 이루어지는 막인 것을 특징으로 한다.
상기 Co 막의 형성 방법인 제 1 발명에 있어서, 실리사이드막이 CoSi2, TiSi2, NiSi2, 또는 WSi 인 것을 특징으로 한다.
상기 Co 막의 형성 방법인 제 1 발명에 있어서, 코발트알킬아미디네이트가, Co(tBu-Et-Et-amd)2 인 것을 특징으로 한다.
상기 Co 막의 형성 방법인 제 1 발명에 있어서, Co 막을 형성할 때의 성막 온도가 180 ? 400 ℃, 바람직하게는 180 ? 300 ℃, 보다 바람직하게는 200 ? 300 ℃ 인 것을 특징으로 한다.
성막 온도가 180 ℃ 미만이면, Co 핵의 성장 시간이 길어, Co 막의 성장 속도가 느린 경향이 있고, 또, 300 ℃ 를 초과하면 저항률이 서서히 높아지는 경향이 있고, 나아가 400 ℃ 를 초과하면 성막 속도는 높지만, 저항률도 높아지는 경향이 있다.
상기 Co 막의 형성 방법인 제 1 발명에 있어서, Co 막을 형성할 때의 성막 압력이 50 ? 1000 Pa, 바람직하게는 100 ? 1000 Pa 인 것을 특징으로 한다.
성막 압력이 50 Pa 미만이면, 성막 속도가 저하되어, 양산 장치로서는 바람직하지 않은 경향이 있고, 양산 장치를 고려하면 100 Pa 이상이 바람직하고, 또, 1000 Pa 를 초과하면, 얻어지는 Co 막의 표면이 꽤 거칠어지는 경향이 있어, 막으로서 사용하기 어려워진다.
상기 Co 막의 형성 방법인 제 1 발명에 있어서, H2 와, NH3, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 적어도 1 종의 가스 (제 2 환원 가스라고 칭함) 를 조합한 경우의 공급 비율을, 유량 기준으로, 40 ％ ≤ H2/(H2 ＋ 제 2 환원 가스) ≤ 80 ％ 의 범위 내로 하는 것을 특징으로 한다.
상기 공급 비율이 40 ％ 미만이고, 또한 80 ％ 를 초과하면, 8 분 성막시의 막두께 (㎚) 가 얇아지는 경향이 있고, 100 ％ (H2 만) 가 되면 막을 형성하지 않는다. 또, 저항률 (μΩcm) 에 관해서는, 40 ％ 미만이고, 또한 80 ％ 를 초과하면, 높아지는 경향이 있다.
상기 Co 막의 형성 방법인 제 1 발명에 있어서, 공급될 때의 코발트알킬아미디네이트의 온도가 65 ? 80 ℃ 인 것을 특징으로 한다.
상기 코발트알킬아미디네이트 공급 온도가 65 ℃ 미만이면, 충분한 증기압이 얻어지지 않고, 그 결과 원하는 성막 속도가 얻어지지 않는 경향이 있고, 또, 80 ℃ 를 초과하면, 화합물 자체의 변성이 개시된다.
상기 Co 막의 형성 방법인 제 1 발명에 있어서, 코발트알킬아미디네이트와 환원 가스의 공급 전에 기재 표면을 NH3 가스로 전처리하는 것을 특징으로 한다. 이로써 Co 막을 성장시키기 쉬워진다.
상기 Co 막의 형성 방법인 제 1 발명에 있어서, 코발트알킬아미디네이트와 환원 가스의 공급시에, Ar 또는 N2 를 동시에 공급하는 것을 특징으로 한다.
상기한 바와 같이, Ar 또는 N2 를 동시에 공급함으로써 반응계의 분압의 컨트롤이 용이해짐과 함께, Co 의 핵 생성 시간의 억제나, Co 막의 성장 속도의 제어, 표면 모폴로지의 개선, 불순물 농도의 억제, 저저항화를 가능하게 하여, 미세 패턴에 있어서의 Co 막의 이용이 가능해진다.
본 발명에 관련된 Co 막의 형성 방법인 제 2 발명은, 하지로서의 SiO2 막 또는 배리어막으로 이루어지는 기재 표면 상에, 코발트알킬아미디네이트와, 환원 가스로서의 H2 및 NH3 을 공급하고, CVD 법에 의해 성막 온도 180 ? 400 ℃, 바람직하게는 180 ? 300 ℃, 보다 바람직하게는 200 ? 300 ℃ 에서 Co 막을 형성하는 것을 특징으로 한다.
성막 온도가 180 ℃ 미만이면, Co 핵의 성장 시간이 길어, Co 막의 성장 속도가 느린 경향이 있고, 또, 300 ℃ 를 초과하면 저항률이 서서히 높아지는 경향이 있고, 또한 400 ℃ 를 초과하면 성막 속도는 높지만, 저항률도 높아지는 경향이 있다.
상기 Co 막의 형성 방법인 제 2 발명에 있어서, Co 막을 형성할 때의 성막 압력이 50 ? 1000 Pa, 바람직하게는 100 ? 1000 Pa 인 것을 특징으로 한다.
성막 압력이 50 Pa 미만이면, 성막 속도가 저하되어, 양산 장치로서는 바람직하지 않은 경향이 있어, 양산 장치를 고려하면 100 Pa 이상이 바람직하고, 또, 1000 Pa 를 초과하면, 얻어지는 Co 막의 표면이 꽤 거칠어지는 경향이 있어, 막으로서 사용하기 어려워진다.
상기 Co 막의 형성 방법인 제 2 발명에 있어서, 환원 가스로서의 H2 및 NH3 의 공급 비율을, 유량 기준으로, 40 ％ ≤ H2/(H2 ＋ NH3) ≤ 80 ％ 의 범위 내로 하는 것을 특징으로 한다.
상기 공급 비율이 40 ％ 미만이고, 또한 80 ％ 를 초과하면, 8 분 성막시의 막두께 (㎚) 가 얇아지는 경향이 있어, 100 ％ (H2 만) 가 되면 막을 형성하지 않는다. 또, 저항률 (μΩcm) 에 관해서는, 40 ％ 미만이고, 또한 80 ％ 를 초과하면, 높아지는 경향이 있다.
상기 Co 막의 형성 방법인 제 2 발명에 있어서, 공급될 때의 코발트알킬아미디네이트의 온도가 65 ? 80 ℃ 인 것을 특징으로 한다.
상기 코발트알킬아미디네이트 공급 온도가 65 ℃ 미만이면, 충분한 증기압을 얻지 못하고, 그 결과 원하는 성막 속도가 얻어지지 않는 경향이 있고, 또, 80 ℃ 를 초과하면, 변성이 개시된다.
상기 Co 막의 형성 방법인 제 2 발명에 있어서, 코발트알킬아미디네이트와 환원 가스로서의 H2 및 NH3 의 공급 전에 기재 표면을 NH3 가스로 전처리하는 것을 특징으로 한다. 이로써 Co 막을 성장시키기 쉬워진다.
상기 Co 막의 형성 방법인 제 2 발명에 있어서, 코발트알킬아미디네이트와 환원 가스로서의 H2 및 NH3 의 공급시에, Ar 또는 N2 를 동시에 공급하는 것을 특징으로 한다.
상기한 바와 같이, Ar 또는 N2 를 동시에 공급함으로써 반응계의 분압의 컨트롤이 용이해짐과 함께, Co 의 핵 생성 시간의 억제나, Co 막의 성장 속도의 제어, 표면 모폴로지의 개선, 불순물 농도의 억제, 저저항화를 가능하게 하여, 미세 패턴에 있어서의 Co 막의 이용이 가능해진다.
상기 Co 막의 형성 방법인 제 2 발명에 있어서, 배리어막이, Ti, TiN, Ta, TaN, W, WN, 또는 CoSi2, TiSi2, NiSi2, 및 WSi 로부터 선택된 실리사이드로 이루어지는 막인 것을 특징으로 한다.
상기 Co 막의 형성 방법인 제 2 발명에 있어서, 코발트알킬아미디네이트가, Co(tBu-Et-Et-amd)2 인 것을 특징으로 한다.
본 발명에 관련된 Cu 배선막의 형성 방법인 제 1 발명은, 홀 또는 트렌치가 형성되어 있는 기재 상에 Ti, TiN, Ta, TaN, W, WN, 및 실리사이드로부터 선택된 배리어막 또는 SiO2 막을 형성한 후, 그 위에, 코발트알킬아미디네이트, 그리고 환원 가스로서 H2 가스와, NH3, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 적어도 1 종의 가스를 조합한 가스, 또는 환원 가스로서 NH3, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 적어도 1 종의 가스를 공급하여 Co 막을 형성하고, 이 Co 막이 표면에 형성된 홀 또는 트렌치 내를 Cu 막으로 매립한 후, 350 ℃ 이하, 바람직하게는 250 ? 350 ℃ 의 온도에서 가열 처리함으로써 Cu 배선막을 형성하는 것을 특징으로 한다.
본 발명에 관련된 Cu 배선막의 형성 방법인 제 2 발명은, 홀 또는 트렌치가 형성되어 있는 기재 상에 Ti, TiN, Ta, TaN, W, WN, 및 실리사이드로부터 선택된 배리어막 또는 SiO2 막을 형성한 후, 그 위에, 코발트알킬아미디네이트, 그리고 환원 가스로서 H2 가스와, NH3, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 적어도 1 종의 가스를 조합한 가스, 또는 환원 가스로서 NH3, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 적어도 1 종의 가스를 공급하여 Co 막을 형성하고, 이 Co 막 상에 시드막으로서 Cu 막을 형성하고, 이어서 그 시드막이 표면에 형성된 홀 또는 트렌치 내를 도금법에 의해 Cu 막으로 매립한 후, 350 ℃ 이하, 바람직하게는 250 ? 350 ℃ 의 온도에서 가열 처리함으로써 Cu 배선막을 형성하는 것을 특징으로 한다.
본 발명에 관련된 Cu 배선막의 형성 방법인 제 3 발명은, 홀 또는 트렌치가 형성되어 있는 기재 상에 배리어막을 형성한 후에 대기 폭로시키고, 이어서 배리어막 상에, 코발트알킬아미디네이트, 그리고 환원 가스로서 H2 가스와, NH3, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 적어도 1 종의 가스를 조합한 가스, 또는 환원 가스로서 NH3, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 적어도 1 종의 가스를 공급하여 Co 막을 형성한 후에 대기 폭로시키거나 또는 대기 폭로시키지 않고, 이 Co 막이 표면에 형성된 홀 또는 트렌치 내를 Cu 막으로 매립한 후, 350 ℃ 이하, 바람직하게는 250 ? 350 ℃ 의 온도에서 가열 처리함으로써 Cu 배선막을 형성하는 것을 특징으로 한다.
본 발명에 관련된 Cu 배선막의 형성 방법인 제 4 발명은, 홀 또는 트렌치가 형성되어 있는 기재 상에 배리어막을 형성한 후에 대기 폭로시키고, 이어서 배리어막 상에, 코발트알킬아미디네이트, 그리고 환원 가스로서 H2 가스와, NH3, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 적어도 1 종의 가스를 조합한 가스, 또는 환원 가스로서 NH3, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 적어도 1 종의 가스를 공급하여 Co 막을 형성한 후에 대기 폭로시키거나 또는 대기 폭로시키지 않고, 이 Co 막 상에 시드막으로서 CVD-Cu 막 또는 PVD-Cu 막을 형성하고, 이어서 그 시드막이 표면에 형성된 홀 또는 트렌치 내를 도금법에 의해 Cu 막으로 매립한 후, 350 ℃ 이하, 바람직하게는 250 ? 350 ℃ 의 온도에서 가열 처리함으로써 Cu 배선막을 형성하는 것을 특징으로 한다.
상기 Cu 배선막의 형성 방법인 제 1 ? 4 발명에 있어서, Co 막의 형성이, 코발트알킬아미디네이트와, 환원 가스로서의 H2 및 NH3 을 공급하고, CVD 법에 의해 성막 온도 180 ? 400 ℃, 바람직하게는 180 ? 300 ℃, 보다 바람직하게는 200 ? 300 ℃ 에서 실시되는 것을 특징으로 한다.
상기 Cu 배선막의 형성 방법인 제 1 ? 4 발명에 있어서, Co 막을 형성할 때의 성막 압력이 50 ? 1000 Pa 인 것을 특징으로 한다.
상기 Cu 배선막의 형성 방법인 제 1 ? 4 발명에 있어서, 환원 가스로서의 H2 및 NH3 의 공급 비율을, 유량 기준으로, 40 ％ ≤ H2/(NH3 ＋ H2) ≤ 80 ％ 의 범위 내로 하는 것을 특징으로 한다.
상기 Cu 배선막의 형성 방법인 제 1 ? 4 발명에 있어서, 공급될 때의 코발트알킬아미디네이트의 온도가 65 ? 80 ℃ 인 것을 특징으로 한다.
상기 Cu 배선막의 형성 방법인 제 1 ? 4 발명에 있어서, 코발트알킬아미디네이트와 환원 가스의 공급 전에 기재 표면을 NH3 가스로 전처리하는 것을 특징으로 한다.
상기 Cu 배선막의 형성 방법인 제 1 ? 4 발명에 있어서, 코발트알킬아미디네이트와 환원 가스의 공급시에, Ar 또는 N2 를 동시에 공급하는 것을 특징으로 한다.
상기 Cu 배선막의 형성 방법인 제 1 ? 4 발명에 있어서, 상기 가열 처리가, 250 ? 350 ℃ 에서 실시되는 것을 특징으로 한다.
또, 상기한 SiO2 막으로 이루어지는 기재에는, SiO2 기재 자체도 포함되는 것으로 한다.
본 발명에 의하면, Co 의 핵 생성 시간의 단축이나, Co 막의 저저항화, 표면 모폴로지의 개선, 저온 성막이 가능해지고, 반도체 디바이스 제작 공정에 있어서 스루풋의 향상을 가져오고, Co 막의 사용 온도 영역을 넓힘으로써 미세 가공에 대한 Co 막의 사용을 가능하게 하는 효과를 달성할 수 있음과 함께, Co 막과 배리어막의 적층막을 하지막으로서 사용함으로써, Cu 배선막과 하지막의 밀착성이 매우 양호해지기 때문에, Cu 배선막 중에 보이드가 발생하는 경우도 없고, 내 (耐) SM, 내 EM 과 같은 배선 신뢰성이 향상된다는 효과를 달성할 수 있다.
또, 본 발명에 의하면, 반도체 디바이스 제작 프로세스에 있어서 밀착층, 실리사이드층, 캡층에 사용되는 Co 막을 형성할 수 있는 효과를 달성할 수 있다.
또한 본 발명에 의하면, Co 막을 CVD 법, ALD 법으로 형성할 수 있음과 함께, 박막화할 수 있어, 반도체 디바이스에 있어서 Co 막을 보다 많은 공정에서 이용할 수 있게 된다는 효과를 달성할 수 있다.
도 1 은 종래 기술의 경우의 보이드 발생을 나타내는 모식도이며, (a) 및 (b) 는, 홀 상부의 오버 행에 의한 보이드의 발생, 또, (c) 및 (d) 는, 홀 측면에 있어서의 배리어막의 비대칭성에 의한 보이드의 발생을 나타내는 도면이다.
도 2는 종래 기술에 의한 보이드의 발생을 나타내는 SEM 사진 (a) 및 그 모식도 (b) 이다.
도 3 은 종래 기술에 의해 Cu 배선막을 형성한 경우의, 기재의 단면 TEM 사진 및 EDX 분석 결과, 그리고 테이프 시험 결과를 나타내는 사진이며, (a-1) 및 (a-2) 는 성막 직후의 경우, 또, (b-1) 및 (b-2) 는 성막 후 가열 처리한 경우이다.
도 4 는 본 발명에 의해 Cu 배선막을 형성한 경우의, 기재의 단면 TEM 사진 및 테이프 시험 결과를 나타내는 사진이며, (a-1) 및 (a-2) 는 성막 직후의 경우, 또, (b-1) 및 (b-2) 는 성막 후 가열 처리한 경우이다.
도 5 는 종래 기술 및 본 발명에 의해 Cu 배선막을 형성한 경우의, 기재 표면의 SEM 사진이며, (a-1) ? (a-4) 는 종래 기술에 의한 경우, 또, (b-1) ? (b-4) 는 본 발명에 의한 경우이다.
도 6 은 실시예 1 에서 얻어진 기재 표면의 SEM 사진이며, (a) 는 H2 환원 Co 막의 경우, (b) 는 H2-NH3 환원 Co 막의 경우이다.
도 7 은 실시예 2 에서 얻어진 H2-NH3 환원 Co 막 및 H2 환원 Co 막의 성막 시간 (분) 과 단위 시간당의 성막 속도 (1 ㎚/분) 에 상당하는 막두께 (㎚) 의 관계를 나타내는 그래프이다.
도 8 은 실시예 5 에서 얻어진 웨이퍼 표면의 SEM 사진이다.
도 9 는 실시예 5 에서 얻어진 웨이퍼의 단면 모식도이다.
도 10 은 실시예 8 에서 얻어진 Co 막에 관한 것으로, 기재 온도 (웨이퍼 온도) 와 성막 속도의 관계를 나타내는 그래프이다.
도 11 은 실시예 8 에서 얻어진 Co 막에 관한 것으로, 기재 온도와 저항률의 관계를 나타내는 그래프이다.
도 12 는 실시예 9 에서 얻어진 Co 막에 관한 것으로, 성막 압력과 성막 속도의 관계를 나타내는 그래프이다.
도 13 은 실시예 9 에서 얻어진 Co 막의 표면 모폴로지를 관찰하기 위한 SEM 사진이며, (a) 는 성막 압력 100 Pa 의 경우, (b) 는 성막 압력 500 Pa 의 경우, (c) 는 성막 압력 1000 Pa 의 경우이다.
도 14 는 실시예 10 에서 얻어진 Co 막에 관한 것으로, 환원 가스의 공급 비율과 8 분 성막시의 막두께의 관계를 나타내는 그래프이다.
도 15 는 실시예 10 에서 얻어진 Co 막에 관한 것으로, 환원 가스의 공급 비율과 저항률의 관계를 나타내는 그래프이다.
본 발명에 관련된 Co 막의 형성 방법의 실시형태에 의하면, 하지로서의 SiO2 막, 또는 Ti, TiN, Ta, TaN, W, WN, 및 실리사이드로부터 선택된 배리어막을 기재로 하고, 그 기재 표면 상에, 코발트 2-알킬아미디네이트와 같은 Co 와 알킬아미디네이트기 (이 알킬은, 에틸, 부틸이다) 를 포함하는 유기 금속 재료, 및 이 유기 금속 재료를 환원하여 Co 막을 형성하기 위한 환원 가스로서, 공지된 환원 가스인 NH3, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 적어도 1 종의 가스, 또는 H2 가스와 상기 환원 가스를 조합한 가스 (이 중에서도, 특히 NH3 이 바람직하다) 를 공급하여, CVD 법이나 ALD 법으로, 프로세스 조건 (예를 들어, 성막 압력 ： 50 ? 1000 Pa, 기재 온도 (성막 온도) ： 180 ? 400 ℃, 바람직하게는 180 ? 300 ℃, 보다 바람직하게는 200 ? 300 ℃, 환원 가스 (예를 들어, NH3 등) 의 유량 ： 100 ? 1000 sccm) 하에서, CVD(ALD)-Co 막을 형성할 수 있고, 이와 같은 환원 가스를 사용함으로써, Co 의 핵 생성 시간의 억제나, Co 막의 성장 속도의 제어, 표면 모폴로지의 개선, 불순물 농도의 억제, 저저항화를 가능하게 하여, 미세 패턴에 있어서의 Co 막의 밀착층, 실리사이드층, 캡층에서의 이용이 가능해진다.
상기한 코발트알킬아미디네이트로 이루어지는 유기 금속 재료로서는, 예를 들어, Co(tBu-Et-Et-amd)2 를 들 수 있다.
또, 본 발명에 관련된 Cu 배선막의 형성 방법의 바람직한 실시형태에 의하면, Cu 배선막은, 홀 또는 트렌치가 형성되어 있는 기재 상에, 공지된 방법에 의해 Ti, TiN, Ta, TaN, W, WN, 및 실리사이드로부터 선택된 배리어막 또는 SiO2 막을 소정의 막두께로 형성한 후, 그 위에, CVD 법이나 ALD 법으로, 프로세스 조건 (예를 들어, 성막 압력 ： 50 ? 1000 Pa, 기재 온도 (성막 온도) ： 180 ? 400 ℃, 바람직하게는 180 ? 300 ℃, 보다 바람직하게는 200 ? 300 ℃, 환원 가스 (예를 들어, NH3 등) 의 유량 ： 100 ? 1000 sccm) 하에서, 코발트알킬아미디네이트와, H2, NH3, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 적어도 1 종의 환원 가스를 사용하여, CVD-Co 막 또는 ALD-Co 막을 소정의 막두께로 형성하고, 이 Co 막이 표면에 형성된 홀 또는 트렌치 내를 공지된 프로세스 조건에 의해 CVD-Cu 막 또는 PVD-Cu 막으로 매립하거나, 또는 상기와 같이 하여 형성된 CVD-Co 막 또는 ALD-Co 막 상에 공지된 프로세스 조건에 의해 시드막으로서 CVD-Cu 막 또는 PVD-Cu 막을 소정의 막두께로 형성한 후에, 시드막이 표면에 형성된 홀 또는 트렌치 내를 도금법에 의해 공지된 프로세스 조건으로 Cu 막에 의해 매립하고, 이어서 350 ℃ 이하의 온도, 바람직하게는 250 ? 350 ℃ 의 온도, 보다 바람직하게는 250 ? 300 ℃ 의 온도에서 소정 시간 가열 처리함으로써 Cu 배선막이 형성된다. 이 경우, 홀 또는 트렌치가 형성되어 있는 기재가, SiO2 기재이면, 그 기재 상에 Co 막을 형성할 수 있다.
종래부터 Cu 배선막의 배리어막 (밀착층) 으로서 Ti 막, TiN 막 등이 선단 디바이스 (Flash Memory) 분야 등에서 사용되고 있는데, 본 발명자들은 Co 막은 Ti 막, TiN 막 등에 비해 Cu 배선막과의 밀착성이 우수하다는 것을 알아내었다.
상기한 도 2 에 나타내는 바와 같이, 적절한 밀착층이 아닌 종래의 ALD-TiN 배리어막의 형성과 CVD-Cu 막에 의한 매립은, 예를 들어 Φ 100 ㎚ 홀의 경우, 홀 내에 보이드가 다수 관찰된다. 이것은, CVD-Cu 막과 ALD-TiN 배리어막의 밀착성이 나쁘기 때문에, 일부 Cu 막이 배리어막으로부터 박리되어 응집되기 때문이다. 한편, CVD-Co 막 또는 ALD-Co 막을 밀착층으로서 ALD-TiN 배리어막과 CVD-Cu 막 사이에 끼움으로써, Cu 막의 응집 현상이 일어나지 않게 되고, Cu 막 중에 보이드가 발생하는 경우도 없어, 홀 내를 간극 없이 매립할 수 있게 된다.
도 3(a-1) 및 도 3(b-1) 은, Φ 300 ㎜ 의 기재 상에 형성되어 있는 산화막 (SiO2 막) 100 ㎚ 상에 PVD 법에 의해 공지된 프로세스 조건으로 Ti 막을 15 ㎚ 형성하고, 그 위에 공지된 프로세스 조건으로 CVD-Cu 막을 1000 ㎚ 형성한 경우에, 성막 직후 (도 3(a-1)) 와 성막 후에 350 ℃ 에서 10 분간 가열을 실시한 후 (도 3(b-1)) 의, Ti 막과 Cu 막의 계면 상태를 관찰하기 위한 단면 TEM 사진이다. 성막 직후에는, Ti 막과 Cu 막 사이에 약 5 ㎚ 의 경계층이 관찰된다. EDX 분석을 실시한 결과, 이 경계층에는 산소가 포함되어 있는 것을 알 수 있었다. 또, 성막 후에 350 ℃ 가열을 10 분간 실시한 후에는, Ti 막과 Cu 막 사이에 경계층은 관찰되지 않고, EDX 분석을 실시한 결과, 이 경계층에는 가열 처리하지 않은 경우와 비교하여 산소는 거의 포함되지 않은 것을 알 수 있었다.
상기와 같이 하여 얻어진 기재에 대해, Ti 막과 Cu 막과 밀착성을 검토하기 위해 실시한 공지된 테이프 시험의 결과를 도 3(a-2) 및 도 3(b-2) 에 나타낸다. 도 3(a-1) 에 나타내는 기재의 경우에는, Cu 막이 박리되어 버린다 (예를 들어, 도면 중의 A 부분). 이것은, Ti 막과 Cu 막의 경계층이 Cu 막과의 밀착성을 열화시키고 있기 때문이라고 생각된다. 한편, 도 3(b-1) 에 나타내는 기재의 경우에는, 350 ℃ 에서의 가열 처리에 의해, 경계층은 관찰되지 않게 된다. 이것은, 오제 분석 결과, 가열 처리에 의해 Cu 가 Ti 막 중에 확산되어 합금을 형성한 것으로 생각된다. 이와 같은 상태가 되면 밀착성이 증가하므로, 테이프 시험에서도 Cu 막은 박리되지 않게 된다 (도 3(b-2)).
상기와 동일하게, Φ 300 ㎜ 의 기재 상에 형성되어 있는 산화막 (SiO2 막) 100 ㎚ 상에 CVD 법에 의해 공지된 프로세스 조건으로, 코발트알킬아미디네이트와, H2 와 NH3 을 사용하여 Co 막을 15 ㎚ 형성하고, 그 위에 공지된 프로세스 조건으로 CVD-Cu 막을 1000 ㎚ 형성하고, 이어서 250 ℃ 에서 10 분간 가열을 실시하였다. 이 경우의 Co 막과 Cu 막의 계면의 단면 TEM 사진을, 성막 직후 및 성막 후에 가열 처리한 후에 대하여, 각각 도 4(a-1) 및 도 4(b-1) 에 나타내고, 또, 테이프 시험의 결과를 각각 도 4(a-2) 및 도 4(b-2) 에 나타낸다. Co 막의 경우도, Ti 막의 경우와 동일하게 경계층이 관측되지만, Co 막의 두께는, Ti 막의 경우의 약 절반으로 2.6 ㎚ 이고, 테이프 시험의 결과, Cu 막의 박리가 발생하였다. 한편, 250 ℃, 10 분간의 가열 처리로, Cu 와 Co 가 상호 확산되어 합금화되는 것에 의해 경계층은 없어졌다. 이 때문에, 테이프 시험에 의한 Cu 막의 박리는 발생하지 않았다. 이렇게 하여, 250 ℃ 의 열처리 후에 형성된 Cu 배선막은, Cu 배선막과 Co 막의 밀착성이 매우 양호하기 때문에, Cu 배선막 중에 보이드가 발생하는 경우도 없어, 내 SM, 내 EM 와 같은 배선 신뢰성을 향상시킬 수 있다.
상기로부터 명백한 바와 같이, Co 막은, 경계층이 Ti 막에 비해 얇아져 (약 절반), 그 결과, Ti 막의 경우의 가열 온도 350 ℃ 에 비해, 250 ℃ 라는 낮은 가열 온도에서도 밀착성을 확보할 수 있다는 장점이 있다. 이 경계층이 얇아지는 성질은, Co 가 Ti 에 비해 산화되기 어렵다는 성질이 있기 때문이라고 생각된다. 산화되기 어렵다는 것은, 불소, 염소 등의 할로겐계의 원소에 대해서도 내부식성을 갖는 것으로 추정된다. 이것은, O, F, C, Cl 등 불순물을 포함하는 경우가 많은 CVD-Cu 원료를 사용하는 경우에 매우 유리해진다.
도 5 는, PVD-Ti 막, CVD-Co 막 위에 공지된 프로세스 조건으로 CVD-Cu 막을 10 ㎚ 형성하고, 소정 온도에서 소정 시간, 가열 처리한 후에 Cu 막 표면을 SEM 관찰한 것이다.
도 5(a-1) ? 도 5(a-4) 는, 각각 하지막으로서 PVD-Ti 막을 15 ㎚ 형성한 후에 진공 브레이크 (진공 해방) 하지 않고 PVD-Cu 막을 10 ㎚ 형성한 경우의 성막 직후 (도 5(a-1)), Ti 막을 형성한 후에 진공 브레이크 (진공 해방) 하지 않고 Cu 막을 형성하고, 이어서 400 ℃ 에서 1 시간 가열 처리한 경우 (도 5(a-2)), Ti 막을 형성한 후에 대기 폭로시키고, Cu 막을 형성하고, 이어서 300 ℃ 에서 1 시간 가열 처리한 경우 (도 5(a-3)), 및 Ti 막을 형성한 후에 대기 폭로시키고, Cu 막을 형성하고, 이어서 400 ℃ 에서 1 시간 가열 처리한 경우 (도 5(a-4)) 에 대하여, Cu 막표면에 대한 소정 각도로부터의 SEM 사진을 나타낸다.
또, 도 5(b-1) ? 5(b-4) 는, 각각 하지막으로서 CVD-Co 막을 15 ㎚ 형성한 후에 진공 브레이크 (진공 해방) 하지 않고 PVD-Cu 막을 10 ㎚ 형성한 경우의 성막 직후 (도 5(b-1)), Co 막을 형성한 후에 진공 브레이크 (진공 해방) 하지 않고 Cu 막을 형성하고, 이어서 400 ℃ 에서 1 시간 가열 처리한 경우 (도 5(b-2)), Co 막을 형성한 후에 대기 폭로시키고, Cu 막을 형성하고, 이어서 300 ℃ 에서 1 시간 가열 처리한 경우 (도 5(b-3)), 및 Co 막을 형성한 후에 대기 폭로시키고, Cu 막을 형성하고, 이어서 400 ℃ 에서 1 시간 가열 처리한 경우 (도 5(b-4)) 에 대하여, Cu 막 표면에 대한 소정 각도로부터의 SEM 사진을 나타낸다.
하지막과 Cu 막의 밀착성이 나쁜 경우, Cu 막은, 하지막으로부터 박리되어 표면 장력에 의해 응집된다.
도 5(a-1) ? 도 5(a-2) 및 도 5(b-1) ? 도 5(b-2) 로부터 명백한 바와 같이, Ti 막, Co 막도, 막 형성 후에 진공 브레이크하지 않고 Cu 막을 형성한 경우도, Cu 막 형성 후에 400 ℃ 에서 가열 처리한 경우도, Cu 막의 응집은 일어나지 않는다. 요컨대, 밀착성이 양호하다.
한편, Ti 막, Co 막의 형성 후에 대기 폭로시키고, Cu 막을 형성하고, 이어서 가열 처리한 경우에는, Cu 막의 밀착성에 차이를 볼 수 있다. 도 5(a-3) ? 도 5(a-4) 및 도 5(b-3) ? 도 5(b-4) 로부터 명백한 바와 같이, Ti 막의 경우에는, 300 ℃, 400 ℃ 에서 매우 현저한 Cu 막의 응집이 일어났지만, Co 막의 경우에는 300 ℃ 에서 약간 Cu 막의 응집이 관찰될 정도로, 400 ℃ 에서도 Cu 막은 완전히 응집되어 있지는 않다. 이것은, Ti 막의 경우에는, 대기 개방 중에 표면이 산화되어 산화물을 형성하기 때문에 Cu 막과의 밀착성은 열화되지만, Co 막의 경우에는 산화가 진행되지 않기 때문에, 표면이 금속막의 성질을 유지하고 있는 것에 의해 밀착성이 양호한 것으로 추정할 수 있다. 따라서, 하지막이 Co 막인 경우, 가열 처리 온도는 350 ℃ 이하, 바람직하게는 300 ℃ 이하이다. 하한 온도는 도 4 로부터 250 ℃ 라고 할 수 있다.
본 발명에 의하면, 상기한 바와 같이, Co 막과 배리어막의 적층막을 하지막으로서 사용할 수 있다. Co 막 아래에 사용하는 배리어막으로서는, Ti, TiN, Ta, TaN, W, WN, 및 실리사이드로부터 선택된 막을 사용할 수 있고, 미세한 트렌치나 홀에 균일하게 형성되어 있는 것이 바람직하다. 그 때문에, 성막시에 비대칭성이나 오버 행이 잘 일어나지 않아, 균일한 막이 되는 ALD 법이나 CVD 법에 의해 형성된 W, TiN 막이 바람직하고, TiN 막이 가장 적합하다.
본 발명에 있어서, 기재는 반도체 디바이스에 사용되는 것이면, 특별히 제한 없이 사용할 수 있다.
실시예 1
본 실시예에서는, SiO2 기재 상에, 환원 가스로서 200 sccm 의 H2, 유기 금속 재료로서 Co(tBu-Et-Et-amd)2 를 사용하여, CVD 법에 의해 성막 압력 ： 500 Pa, 기재 온도 ： 300 ℃ 의 조건으로, Co 막을 10 ㎚ 형성한 시료 (이하, 「H2 환원 Co 막」이라고 칭함) 와, 환원 가스로서 H2 (400 sccm) 및 NH3 (500 sccm) 의 혼합 가스를 사용하여, CVD 법에 의해 성막 압력 ： 500 Pa, 기재 온도 ： 300 ℃ 의 프로세스 조건에 따라 Co 막을 형성한 시료 (이하, 「H2-NH3 환원 Co 막」이라고 칭함) 의 표면 모폴로지를 검토하였다.
이렇게 하여 얻어진 결과를 도 6(a) 및 도 6(b) 에 나타낸다. H2-NH3 환원 Co 막의 경우 (도 6(b)) 는, H2 환원 Co 막의 경우 (도 6(a)) 에 비해 표면이 평활하여, 보다 개선되어 있는 것을 알 수 있다. 따라서, H2-NH3 환원 Co 막이 보다 바람직하다. 또, 이 때의 비저항은, H2 환원 Co 막의 경우가 150 μΩ㎝ 인 것에 반해, H2-NH3 환원 Co 막의 경우에는 100 μΩ㎝ 이고, H2-NH3 환원 Co 막의 경우가 저저항이었다. NH3 을 환원 가스로서 사용하는 것에 의한 막표면의 평활화와 저저항화는, 막 중의 불순물량에서 기인한다.
실시예 2
본 실시예에서는, SiO2 기재 상에, CVD 법에 의해 성막 압력 ： 500 Pa, 기재 온도 ： 300 ℃, 환원 가스 (NH3) 유량 ： 500 sccm 의 프로세스 조건하에서, NH3 만을 환원 가스로 사용한 경우에 형성한 Co 막 (NH3 환원 Co 막) 과, 성막 압력 ： 500 Pa, 기재 온도 ： 300 ℃, 환원 가스 (H2) 유량 ： 500 sccm 의 프로세스 조건하에서, CVD 법에 의해 H2 환원 Co 막을 형성한 경우의, 성막 시간 (분) 에 대한 막두께 (㎚) 의 관계를 검토하였다. 이 막두께는, 단위 시간당 성막 속도에 상당한다.
얻어진 결과를 도 7 에 나타낸다. 도 7 로부터 명백한 바와 같이, H2 환원 Co 막의 경우에는, 성막 속도 1 ㎚/분, 핵 생성 시간 20 분이고, 이에 대해, NH3 환원 Co 막의 경우에는, 성막 속도가 8 ㎚/분으로 핵 생성 시간은 제로이며, 핵이 즉시 생성됨과 함께 성막이 시작되는 것을 알 수 있다. 따라서, NH3 환원 Co 막이 보다 바람직하다.
이들 NH3 를 환원 가스에 사용한 것에 의한 불순물량의 저하에서 기인한 막 표면의 평활화, 저저항화 및 성막 속도의 증대, 핵 생성 시간의 단축은 NH3 라디칼이 원료의 분해를 촉진함으로써 Co 의 분압이 증대하기 때문이라고 생각된다.
실시예 3
본 실시예에서는, 환원 가스로서 NH3 대신에, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 가스를 사용하여 실시예 2 에 따라 Co 성막하였다. 어느 경우도, Co 의 핵이 매우 잘 성장하여, 원하는 성막 속도로 Co 막이 형성되는 것을 알 수 있다.
실시예 4
본 실시예에서는, 배리어막으로서 Ta 막, TaN 막, W 막, WN 막을 사용하고, 환원 가스로서 H2 가스 ＋ NH3 가스, 또는 NH3 가스를 사용하여, 실시예 2 에 따라 Co 성막하였다. Co 의 핵이 매우 잘 성장하여, 원하는 성막 속도로 Co 막이 형성되는 것을 알 수 있다.
실시예 5
본 실시예에서는, 밀착층으로서의 Co 막에 대하여, 도 8 및 9 를 참조하여 설명한다. 도 8 은, 얻어진 웨이퍼 표면의 SEM 사진이고, 도 9 는 얻어진 웨이퍼의 단면 모식도이다.
먼저, 홀 또는 트렌치가 형성된 Φ 300 ㎜ 의 SiO2 웨이퍼 상에, 배리어막으로서, PVD 법에 의해 Ti 막 (901) 을 3 ㎚ 두께로 형성하고, 이 Ti 막 (901) 상에, 유기 금속 재료로서 Co(tBu-Et-Et-amd)2, 환원 가스로서 H2 가스 (400 sccm) ＋ NH3 가스 (500 sccm), 또는 NH3 가스 (500 sccm) 를 사용하여, CVD 법에 의해 성막 압력 ： 500 Pa, 기재 온도 ： 300 의 조건으로, Co 막 (902) 을 5 ㎚ 두께로 성장시켰다. 이어서, 웨이퍼 상의 홀 또는 트렌치 내부를, CVD 법 (성막 압력 ： 200 Pa, 기재 온도 ： 200 ℃) 에 의해, 또는 도금법에 의해 Cu (903) 로 매립하였다.
환원 가스로서 H2 가스 ＋ NH3 가스를 사용한 경우에 대하여, 얻어진 결과를 도 8 및 9 에 나타낸다. 얻어진 웨이퍼 표면의 모폴로지는 양호하고, 또, Cu 막 중에 보이드는 관찰되지 않았다. 환원 가스로서 NH3 가스를 사용한 경우도, H2 가스＋ NH3 가스를 사용한 경우와 동일한 결과가 얻어졌다.
실시예 6
홀 또는 트렌치가 형성된 Φ 300 ㎜ 의 SiO2 웨이퍼 상에, 배리어막으로서, ALD 법에 의해 원료로서 TiCl4 를 사용하여, 성막 압력 ： 수 Pa ? 수 십 Pa, 성막 온도 ： 350 ℃ 에서, TiN 막을 1.5 ㎚ ? 3.0 ㎚ 의 두께로 형성하고, 이 TiN 막 상에, 실시예 5 와 동일하게 하여 CVD-Co 막을 1.5 ㎚ ? 3.0 ㎚ 두께로 성장시켰다. 이어서, 웨이퍼 상의 홀 또는 트렌치 내부를, 실시예 2 와 동일하게 하여 CVD 법 및 도금법에 의해 Cu 로 매립하였다. 이 범위 내의 두께의 TiN 막 및 Co 막이어도, 얻어진 웨이퍼 표면의 모폴로지는 양호하고, 또, Cu 막 중에 보이드는 관찰되지 않았다.
실시예 7
Φ 100 ㎚, AR (어스펙트비) = 5 의 홀 패턴을 갖는 Φ 300 ㎜ 웨이퍼를 사용하여 Cu 배선막의 형성을 실시하였다.
먼저, Cat-ALD 법 (원료 ： TiCl4, 성막 온도 ： 350 ℃, 성막 압력 ： 수 Pa ? 수 십 Pa) 에 의해 TiN 배리어막을 3 ㎚ 형성하였다. ALD-TiN 배리어막의 형성 후에 대기 폭로시키고, 이어서 실시예 1 에 기재된 방법에 따라, H2-NH3 환원 Co 막을 3 ㎚ 형성하고, 다시 대기 폭로시킨 후, CVD 법 (성막 온도 ： 200 ℃, 성막 압력 ： 500 Pa) 에 의해 Cu 막을 100 ㎚ 형성하였다. 그 후, 250 ℃ 에서 1 시간 가열 처리를 실시하였다. 그 결과, SEM 사진으로부터 명백한 바와 같이, Cu 막 중에 보이드가 발생하는 경우도 없고, 홀 중에 간극 없이 CVD-Cu 막이 매립되어 있었다.
또, Cu 막을 PVD 법 (성막 온도：- 20 ℃, 성막 압력 ： 0.5 Pa) 에 의해 형성한 경우도, Cu 막 형성 후의 가열 처리를 200 ℃ 및 300 ℃ 에서 각각 1 시간 실시한 경우도, 상기와 동일하게, Cu 막 중에 보이드가 발생하는 경우도 없고, 홀 중에 간극 없이 CVD-Cu 막이 매립되어 있었다.
또한, 상기 Co 막 형성 후에 대기 폭로시키지 않고, 진공 일관으로 CVD-Cu 막을 형성한 경우도, 상기와 동일하게, Cu 막 중에 보이드가 발생하는 경우도 없고, 홀 중에 간극 없이 CVD-Cu 막이 매립되어 있었다.
실시예 8
본 실시예에서는, 300 ㎜φ Si 기재 상에 SiO2 막을 형성하고, 그 SiO2 막 상에, 유기 금속 재료로서 Co(tBu-Et-Et-amd)2 를 공급하고, 환원 가스로서 200 sccm 의 H2 가스와 100 sccm 의 NH3 가스를 공급하여, CVD 법에 의해 성막 압력 ： 200 Pa, 기재 온도 (성막 온도) ： 180 ? 350 ℃ 의 조건으로, Co 막을 형성하여, 기재 온도와 성막 속도의 관계를 검토하였다. 상기 성막 프로세스에 있어서, 100 sccm 의 Ar 가스를 동시에 흘렸다. 이렇게 하여 얻어진 결과를 도 10 에 나타낸다. 도 10 에 있어서, 가로축은 기재 온도 (웨이퍼 온도) 이고, 세로축은 성막 속도 (㎚/min) 이다. 도 10 으로부터 명백한 바와 같이, 성막 속도는, 기재 온도의 증가과 함께 증가하는 것을 알 수 있다.
또, 상기와 같이 하여 형성된 Co 막의 저항률을 공지된 방법에 의해 측정하여, 얻어진 결과를 도 11 에 나타낸다. 도 11 에 있어서, 가로축은 기재 온도 (웨이퍼 온도) (℃) 이고, 세로축은 저항률 (μΩcm) 이다. 도 11 로부터 명백한 바와 같이, 성막 온도가 낮으면 Co 막의 저항률이 증가하는 것을 알 수 있다. 350 ℃ 에서는, 도시하지 않지만, 950 μΩcm 였다. 성막 온도가 낮은 영역에서 저항률이 증가하는 원인은, Co(tBu-Et-Et-amd)2 에 포함되는 N (질소) 가 Co 막 중에 포함되기 때문인 것이 AES 에 의한 막 조성 분석으로부터 확인되었다. 한편, 성막 온도가 높아짐에 따라 다시 저항률이 증가하는 원인은, Co(tBu-Et-Et-amd)2 에 포함되는 C (탄소) 가 Co 막 중에 혼입되기 때문인 것이 AES 에 의한 막 조성 분석으로부터 확인되었다.
이렇게 하여, 도 10 및 11 로부터 명백한 바와 같이, 성막 속도 및 저항률의 관점에서 보면, 성막 온도는 180 ? 400 ℃, 바람직하게는 180 ? 300 ℃, 보다 바람직하게는 200 ? 300 ℃ 이다. 성막 온도는, 양산 장치를 고려하면, 낮은 것이 취급하기 쉽지만, 성막 온도가 지나치게 낮으면 얻어진 Co 막의 저항률이 증가하는 경향이 있으므로, 목적에 맞춰 그 밸런스를 잡을 필요가 있다. 실제 디바이스에서는, 3 ㎚ ? 10 ㎚ 정도의 막두께가 요구되는 경우가 많은 것을 고려하면, 180 ℃ 미만에서는 성막 속도가 지나치게 느려 실용적이지는 않다. 또, 성막 속도 및 저항률의 면에서 보면, 성막 온도는 180 ? 300 ℃ 가 바람직하고, 230 ? 300 ℃ 가 보다 바람직하다.
본 실시예에서는, 환원 가스로서 H2 가스 및 NH3 가스를 사용하여 실험을 실시했지만, NH3 가스 대신에 상기한 본 발명 이외의 환원 가스를 사용한 경우도, 동일한 결과가 얻어지는 것은 확인되었다.
실시예 9
본 실시예에서는, 300 ㎜φ Si 기재 상에 SiO2 막을 형성하고, 그 SiO2 막 상에, 유기 금속 재료로서 Co(tBu-Et-Et-amd)2 를 공급하고, 환원 가스로서 200 sccm 의 H2 가스와 100 sccm 의 NH3 가스를 공급하여, CVD 법에 의해 성막 압력 ： 50 ? 1500 Pa, 기재 온도 (성막 온도) ： 250 ℃ 의 조건으로, Co 막을 형성하고, 성막 압력과 성막 속도의 관계를 검토하였다. 상기 성막 프로세스에 있어서, 100 sccm 의 Ar 가스를 동시에 흘렸다.
이렇게 하여 얻어진 결과를 도 12 에 나타낸다. 도 12 에 있어서, 가로축은 성막 압력 (Pa) 이고, 세로축은 성막 속도 (㎚/min) 이다. 도 12 로부터 명백한 바와 같이, 성막 속도는, 성막 압력의 증가와 함께 증가하는 것을 알 수 있다. 또, 성막 압력 100 Pa, 500 Pa 및 1000 Pa 의 경우에 대하여, 얻어진 Co 막의 표면 모폴로지를 관찰하기 위해, 도 13(a) ? 도 13(c) 에 SEM 사진을 나타낸다. 도 12 및 13 으로부터 명백한 바와 같이, 성막 압력 50 Pa 에서는 성막 속도가 0.5 ㎚/min 를 밑돌아, 실용화의 하한이긴 하지만, 또한 50 Pa 미만이면, 성막 속도가 지나치게 느려져 양산 장치로서는 바람직하지 않은 경향이 있다. 양산 장치를 고려하면 100 Pa 이상이 바람직하고, 또, 1000 Pa 를 초과하면, 얻어지는 Co 막의 표면이 꽤 거칠어지는 경향이 있어, 막으로서 사용하기 어려워져, 바람직하지 않다.
상기 Co 막의 형성 후, 가열하여 실리사이드화했는데, 막의 표면 조도와 실리사이드의 미크로인 균일성이 비례 관계에 있는 것을 알 수 있었다. 이 것으로부터도, 성막 압력 1000 Pa 를 초과하면 막 표면이 거칠어져, 본 발명의 목적으로는 사용할 수 없게 된다.
실시예 10
본 실시예에서는, 300 ㎜φ Si 기재 상에 SiO2 막을 형성하고, 그 SiO2 막 상에, 유기 금속 재료로서 Co(tBu-Et-Et-amd)2 를 공급하고, 환원 가스로서 H2 가스 ＋ NH3 가스 800 sccm 을 공급하여, CVD 법에 의해 성막 압력 ： 200 Pa, 기재 온도 (성막 온도) ： 250 ℃, 성막 시간 ： 8 분의 조건으로, Co 막을 형성하고, 환원 가스의 공급 비율과 성막 속도 (8 분 성막시의 막두께 (㎚)) 및 저항률 (μΩcm) 의 관계를 검토하였다. 상기 성막 프로세스에 있어서, 100 sccm 의 Ar 가스를 동시에 흘렸다.
이렇게 하여 얻어진 결과를 도 14 및 15 에 나타낸다. 도 14 에 있어서, 가로축은 환원 가스의 공급 비율 (H2/(H2 ＋ NH3) ： 유량 ％) 이고, 세로축은 8 분 성막시의 막두께 (㎚) 이다. 또, 도 15 에 있어서, 가로축은 환원 가스의 공급 비율 (H2/(H2 ＋ NH3) ： 유량 ％) 이고, 세로축은 저항률 (μΩcm) 이다. 도 14 및 도 15 로부터 명백한 바와 같이, 막두께 및 저항률 면에서 판단하여, 환원 가스의 공급 비율은, 유량 기준으로, 40 ％ (H2/(H2 ＋ NH3) ≤ 80 ％ 의 범위에서 원하는 막두께 및 저항률이 얻어지는 것을 알 수 있다. 공급 비율이 40 ％ 미만이고 80 ％ 를 초과하면, 막두께는 감소하는 경향이 있고, 또, 저항률은 높아지는 경향이 있는 200 μΩcm 정도 이하의 저항률이 얻어지는 것은 상기한 범위 내이다. 200 μΩcm 정도 이하이면, Co 막 상에 직접 Cu 를 도금하는 것이 가능하다.
본 실시예에서는, 환원 가스로서 H2 가스 및 NH3 가스를 사용하여 실험을 실시했지만, NH3 가스 대신에 상기한 본 발명의 다른 환원 가스를 사용한 경우에 대해서도, 동일한 결과가 얻어지는 것은 확인되었다.
본 발명에 의하면, 얻어진 Co 막은, Co 의 핵 생성 시간의 단축이나, Co 막의 저저항화, 표면 모폴로지의 개선, 저온 성막이 가능해져, 반도체 디바이스 제작 공정에 있어서 스루풋의 향상을 가져와, Co 막의 사용 온도 영역을 넒힘으로써, 미세 패턴 가공에 있어서 Co 막을 밀착층, 실리사이드막, 캡막으로서 이용할 수 있으므로, 본 발명은, 반도체 디바이스 기술 분야에 있어서 이용 가능하다.
또, 본 발명에 의하면, 반도체 디바이스 제작 프로세스에 있어서, Co 막과 배리어막의 적층막을 하지막으로서 사용함에 따라, Cu 배선막과 하지막의 밀착성이 매우 양호해져, 보이드가 발생하지 않는 매우 양호한 Cu 배선막을 형성할 수 있어, 내 SM 이나 내 EM 과 같은 배선 신뢰성이 향상되기 때문에, 본 발명은, 반도체 디바이스 기술 분야에 있어서 이용 가능하다.
101 : 기판 102 : 배리어막
103 : PVD-시드막 104 : Cu 막
201 : 기판 202 : TiN 배리어막
203 : CVD-Cu 막 901 : Ti 막
902 : Co 막 903 : Cu

Claims (29)

  1. 하지로서의 SiO2 막 또는 배리어막으로 이루어지는 기재 표면 상에, 코발트알킬아미디네이트, 그리고 환원 가스로서 H2 가스와, NH3, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 적어도 1 종의 가스를 조합한 가스, 또는 환원 가스로서 NH3, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 적어도 1 종의 가스를 공급하여 Co 막을 형성하는 것을 특징으로 하는 Co 막의 형성 방법.
  2. 제 1 항에 있어서,
    상기 배리어막이, Ti, TiN, Ta, TaN, W, WN, 또는 실리사이드로 이루어지는 막인 것을 특징으로 하는 Co 막의 형성 방법.
  3. 제 2 항에 있어서,
    상기 실리사이드막이, CoSi2, TiSi2, NiSi2, 또는 WSi 인 것을 특징으로 하는 Co 막의 형성 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 코발트알킬아미디네이트가, Co(tBu-Et-Et-amd)2 인 것을 특징으로 하는 Co 막의 형성 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 Co 막을 형성할 때의 성막 온도가 180 ? 400 ℃ 인 것을 특징으로 하는 Co 막의 형성 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 Co 막을 형성할 때의 성막 압력이 50 ? 1000 Pa 인 것을 특징으로 하는 Co 막의 형성 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 H2 와, NH3, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 적어도 1 종의 가스 (제 2 환원 가스라고 칭함) 의 공급 비율을, 유량 기준으로, 40 ％ ≤ H2/(H2 ＋ 제 2 환원 가스) ≤ 80 ％ 의 범위 내로 하는 것을 특징으로 하는 Co 막의 형성 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 공급될 때의 코발트알킬아미디네이트의 온도가 65 ? 80 ℃ 인 것을 특징으로 하는 Co 막의 형성 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 코발트알킬아미디네이트와 환원 가스의 공급 전에 기재 표면을 NH3 가스로 전처리하는 것을 특징으로 하는 Co 막의 형성 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 코발트알킬아미디네이트와 환원 가스의 공급시에, Ar 또는 N2 를 동시에 공급하는 것을 특징으로 하는 Co 막의 형성 방법.
  11. 하지로서의 SiO2 막 또는 배리어막으로 이루어지는 기재 표면 상에, 코발트알킬아미디네이트와, 환원 가스로서의 H2 및 NH3 을 공급하고, CVD 법에 의해 성막 온도 180 ? 400 ℃ 에서 Co 막을 형성하는 것을 특징으로 하는 Co 막의 형성 방법.
  12. 제 11 항에 있어서,
    상기 Co 막을 형성할 때의 성막 압력이 50 ? 1000 Pa 인 것을 특징으로 하는 Co 막의 형성 방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 H2 및 NH3 의 공급 비율을, 유량 기준으로, 40 ％ ≤ H2/(H2 ＋ NH3) ≤ 80 ％ 의 범위 내로 하는 것을 특징으로 하는 Co 막의 형성 방법.
  14. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 공급될 때의 코발트알킬아미디네이트의 온도가 65 ? 80 ℃ 인 것을 특징으로 하는 Co 막의 형성 방법.
  15. 제 11 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 코발트알킬아미디네이트와, 환원 가스로서의 H2 및 NH3 의 공급 전에 기재 표면을 NH3 가스로 전처리하는 것을 특징으로 하는 Co 막의 형성 방법.
  16. 제 11 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 코발트알킬아미디네이트와, 환원 가스로서의 H2 및 NH3 의 공급시에, Ar 또는 N2 를 동시에 공급하는 것을 특징으로 하는 Co 막의 형성 방법.
  17. 제 11 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 배리어막이, Ti, TiN, Ta, TaN, W, WN, 또는 CoSi2, TiSi2, NiSi2, 및 WSi 로부터 선택된 실리사이드로 이루어지는 막인 것을 특징으로 하는 Co 막의 형성 방법.
  18. 제 11 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 코발트알킬아미디네이트가, Co(tBu-Et-Et-amd)2 인 것을 특징으로 하는 Co 막의 형성 방법.
  19. 홀 또는 트렌치가 형성되어 있는 기재 상에 Ti, TiN, Ta, TaN, W, WN, 및 실리사이드로부터 선택된 배리어막 또는 SiO2 막을 형성한 후, 그 위에, 코발트알킬아미디네이트, 그리고 환원 가스로서 H2 가스와, NH3, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 적어도 1 종의 가스를 조합한 가스, 또는 환원 가스로서 NH3, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 적어도 1 종의 가스를 공급하여 Co 막을 형성하고, 이 Co 막이 표면에 형성된 홀 또는 트렌치 내를 Cu 막으로 매립한 후, 350 ℃ 이하의 온도에서 가열 처리함으로써 Cu 배선막을 형성하는 것을 특징으로 하는 Cu 배선막의 형성 방법.
  20. 홀 또는 트렌치가 형성되어 있는 기재 상에 Ti, TiN, Ta, TaN, W, WN, 및 실리사이드로부터 선택된 배리어막 또는 SiO2 막을 형성한 후, 그 위에, 코발트알킬아미디네이트, 그리고 환원 가스로서 H2 가스와, NH3, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 적어도 1 종의 가스를 조합한 가스, 또는 환원 가스로서 NH3, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 적어도 1 종의 가스를 공급하여 Co 막을 형성하고, 이 Co 막 상에 시드막으로서 Cu 막을 형성하고, 이어서 상기 시드막이 표면에 형성된 홀 또는 트렌치 내를 도금법에 의해 Cu 막으로 매립한 후, 350 ℃ 이하의 온도에서 가열 처리함으로써 Cu 배선막을 형성하는 것을 특징으로 하는 Cu 배선막의 형성 방법.
  21. 홀 또는 트렌치가 형성되어 있는 기재 상에 배리어막을 형성한 후에 대기 폭로시키고, 이어서 배리어막 상에, 코발트알킬아미디네이트, 그리고 환원 가스로서 H2 가스와, NH3, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 적어도 1 종의 가스를 조합한 가스, 또는 환원 가스로서 NH3, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 적어도 1 종의 가스를 공급하여 Co 막을 형성한 후에 대기 폭로시키거나 또는 대기 폭로시키지 않고, 이 Co 막이 표면에 형성된 홀 또는 트렌치 내를 Cu 막으로 매립한 후, 350 ℃ 이하의 온도에서 가열 처리함으로써 Cu 배선막을 형성하는 것을 특징으로 하는 Cu 배선막의 형성 방법.
  22. 홀 또는 트렌치가 형성되어 있는 기재 상에 배리어막을 형성한 후에 대기 폭로시키고, 이어서 배리어막 상에, 코발트알킬아미디네이트, 그리고 환원 가스로서 H2 가스와, NH3, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 적어도 1 종의 가스를 조합한 가스, 또는 환원 가스로서 NH3, N2H4, NH(CH3)2, N2H3CH, 및 N2 로부터 선택된 적어도 1 종의 가스를 공급하여 Co 막을 형성한 후에 대기 폭로시키거나 또는 대기 폭로시키지 않고, 이 Co 막 상에 시드막으로서 CVD-Cu 막 또는 PVD-Cu 막을 형성하고, 이어서 상기 시드막이 표면에 형성된 홀 또는 트렌치 내를 도금법에 의해 Cu 막으로 매립한 후, 350 ℃ 이하의 온도에서 가열 처리함으로써 Cu 배선막을 형성하는 것을 특징으로 하는 Cu 배선막의 형성 방법.
  23. 제 19 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 Co 막의 형성이, 코발트알킬아미디네이트와, 환원 가스로서의 H2 및 NH3 을 공급하고, CVD 법에 의해 성막 온도 180 ? 400 ℃ 에서 실시되는 것을 특징으로 하는 Cu 배선막의 형성 방법.
  24. 제 19 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 Co 막을 형성할 때의 성막 압력이 50 ? 1000 Pa 인 것을 특징으로 하는 Cu 배선막의 형성 방법.
  25. 제 23 항에 있어서,
    상기 H2 및 NH3 의 공급 비율을, 유량 기준으로, 40 ％ ≤ H2/(H2 ＋ NH3) ≤ 80 ％ 의 범위 내로 하는 것을 특징으로 하는 Cu 배선막의 형성 방법.
  26. 제 19 항 내지 제 25 항 중 어느 한 항에 있어서,
    상기 공급될 때의 코발트알킬아미디네이트의 온도가 65 ? 80 ℃ 인 것을 특징으로 하는 Cu 배선막의 형성 방법.
  27. 제 19 항 내지 제 26 항 중 어느 한 항에 있어서,
    상기 코발트알킬아미디네이트와 환원 가스의 공급 전에 기재 표면을 NH3 가스로 전처리하는 것을 특징으로 하는 Cu 배선막의 형성 방법.
  28. 제 19 항 내지 제 27 항 중 어느 한 항에 있어서,
    상기 코발트알킬아미디네이트와 환원 가스의 공급시에, Ar 또는 N2 를 동시에 공급하는 것을 특징으로 하는 Cu 배선막의 형성 방법.
  29. 제 19 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 가열 처리가, 250 ? 350 ℃ 에서 실시되는 것을 특징으로 하는 Cu 배선막의 형성 방법.
KR1020127008154A 2009-09-02 2010-09-02 Ｃｏ 막의 형성 방법 및 Ｃｕ 배선막의 형성 방법 KR20120046786A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2009-202891 2009-09-02
JP2009202891 2009-09-02

Publications (1)

Publication Number Publication Date
KR20120046786A true KR20120046786A (ko) 2012-05-10

Family

ID=43649368

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127008154A KR20120046786A (ko) 2009-09-02 2010-09-02 Ｃｏ 막의 형성 방법 및 Ｃｕ 배선막의 형성 방법

Country Status (5)

Country Link
US (1) US8809193B2 (ko)
JP (1) JPWO2011027834A1 (ko)
KR (1) KR20120046786A (ko)
TW (1) TW201125028A (ko)
WO (1) WO2011027834A1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10256142B2 (en) 2009-08-04 2019-04-09 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
JP5916744B2 (ja) * 2011-10-07 2016-05-11 気相成長株式会社 コバルト系膜形成方法
JP2013104100A (ja) * 2011-11-14 2013-05-30 Taiyo Nippon Sanso Corp 金属薄膜の成膜方法および金属薄膜成膜用原料
CN113862634A (zh) 2012-03-27 2021-12-31 诺发系统公司 钨特征填充
US11437269B2 (en) 2012-03-27 2022-09-06 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US9330939B2 (en) * 2012-03-28 2016-05-03 Applied Materials, Inc. Method of enabling seamless cobalt gap-fill
JP6008682B2 (ja) * 2012-10-05 2016-10-19 大陽日酸株式会社 気相成長装置用配管のクリーニング方法
JP2014101564A (ja) * 2012-11-21 2014-06-05 Ulvac Japan Ltd コバルト膜の形成方法
CN105518827B (zh) 2013-09-27 2019-06-14 应用材料公司 实现无缝钴间隙填充的方法
US9349637B2 (en) * 2014-08-21 2016-05-24 Lam Research Corporation Method for void-free cobalt gap fill
US9997405B2 (en) 2014-09-30 2018-06-12 Lam Research Corporation Feature fill with nucleation inhibition
US10170320B2 (en) 2015-05-18 2019-01-01 Lam Research Corporation Feature fill with multi-stage nucleation inhibition
JP6419982B2 (ja) * 2015-09-30 2018-11-07 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置および記録媒体
US10573522B2 (en) 2016-08-16 2020-02-25 Lam Research Corporation Method for preventing line bending during metal fill process
JP7164349B2 (ja) * 2018-07-31 2022-11-01 株式会社アルバック Ｃｏ膜製造方法
SG11202106002VA (en) 2018-12-05 2021-07-29 Lam Res Corp Void free low stress fill

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6294836B1 (en) 1998-12-22 2001-09-25 Cvc Products Inc. Semiconductor chip interconnect barrier material and fabrication method
US6627995B2 (en) 2000-03-03 2003-09-30 Cvc Products, Inc. Microelectronic interconnect material with adhesion promotion layer and fabrication method
KR100413482B1 (ko) 2001-06-12 2003-12-31 주식회사 하이닉스반도체 화학적 강화제(ｃｅ) 처리 챔버
US9051641B2 (en) 2001-07-25 2015-06-09 Applied Materials, Inc. Cobalt deposition on barrier surfaces
JP3592318B2 (ja) 2001-08-14 2004-11-24 沖電気工業株式会社 半導体装置の検査方法及び半導体装置の検査システム
CN102312214B (zh) 2002-11-15 2013-10-23 哈佛学院院长等 使用脒基金属的原子层沉积
JP2005086185A (ja) * 2003-09-11 2005-03-31 Tokyo Electron Ltd 成膜方法
KR101076927B1 (ko) 2004-06-25 2011-10-26 매그나칩 반도체 유한회사 반도체 소자의 구리 배선 구조 및 그 형성방법
JP2006299407A (ja) 2005-03-23 2006-11-02 Tokyo Electron Ltd 成膜方法、成膜装置およびコンピュータ読取可能な記憶媒体
JP5571547B2 (ja) * 2007-04-09 2014-08-13 プレジデント アンド フェローズ オブ ハーバード カレッジ 銅の相互接続体のための窒化コバルト層及びそれらを形成する方法
JP2009130288A (ja) * 2007-11-27 2009-06-11 Ulvac Japan Ltd 薄膜形成方法

Also Published As

Publication number Publication date
JPWO2011027834A1 (ja) 2013-02-04
TW201125028A (en) 2011-07-16
WO2011027834A1 (ja) 2011-03-10
US8809193B2 (en) 2014-08-19
US20130023116A1 (en) 2013-01-24

Similar Documents

Publication Publication Date Title
KR20120046786A (ko) Ｃｏ 막의 형성 방법 및 Ｃｕ 배선막의 형성 방법
TWI809712B (zh) 用於在基板上形成鈷層的方法
US6962873B1 (en) Nitridation of electrolessly deposited cobalt
US20050124154A1 (en) Method of forming copper interconnections for semiconductor integrated circuits on a substrate
US8766342B2 (en) Electroless Cu plating for enhanced self-forming barrier layers
US7338908B1 (en) Method for fabrication of semiconductor interconnect structure with reduced capacitance, leakage current, and improved breakdown voltage
JP5141683B2 (ja) 半導体装置の製造方法
JP5593320B2 (ja) Ｃｏ膜の形成方法
JP2009231497A (ja) 半導体装置及び半導体装置の製造方法
US20070077755A1 (en) Method of forming metal wiring in a semiconductor device
US20090166867A1 (en) Metal interconnect structures for semiconductor devices
TWI803510B (zh) 用於銅互連件之晶種層
US8652966B2 (en) Semiconductor device manufacturing method and semiconductor device
US7981793B2 (en) Method of forming a metal directly on a conductive barrier layer by electrochemical deposition using an oxygen-depleted ambient
JP4084201B2 (ja) アルミニウム金属配線形成方法
JP5377489B2 (ja) Ｃｕ配線膜の形成方法
JP2002329682A (ja) Ｃｕ薄膜作製方法
KR20070066426A (ko) 반도체 소자의 금속배선 형성방법
JP3715975B2 (ja) 多層配線構造の製造方法
KR100609049B1 (ko) 반도체 소자의 금속배선 형성방법
US9396994B2 (en) Semiconductor device and method for manufacturing the same
US10636705B1 (en) High pressure annealing of metal gate structures
JP2003282572A (ja) 銅配線膜形成方法
Jang et al. Application of Pulsed Chemical Vapor Deposited Tungsten Thin Film as a Nucleation Layer for Ultrahigh Aspect Ratio Tungsten-Plug Fill Process
KR20060074353A (ko) 반도체 소자의 금속 배선 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20131119

Effective date: 20140522