KR20060074353A - 반도체 소자의 금속 배선 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 구리 배선 형성시 발생하는 보이드를 방지하기 위한 배리어 메탈층 및 시드층을 형성시 존재하는 자연 산화막을 제거하기 위하여 H2 / Hfac 처리를 수행하는 방법으로써 상기 시드층의 평탄도를 개선하며, 상기 시드층 표면에 유발되는 보이드 발생을 억제하여 금속 배선의 신뢰성을 향상시키는 방법을 나타낸다.

Description

반도체 소자의 금속 배선 형성 방법{METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 단면도들.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 구리 배선 형성시 발생하는 보이드를 방지하기 위한 배리어 메탈층 및 시드층을 형성시 존재하는 자연 산화막을 제거하기 위하여 H2 / Hfac 처리를 수행하는 방법으로써 상기 시드층의 평탄도를 개선하며, 상기 시드층 표면에 유발되는 보이드 발생을 억제하여 금속 배선의 신뢰성을 향상시키는 방법을 나타낸다.
최근 구리 배선 공정에는 전해 도금법, 무전해 도금법, PVD법, CVD법등이 있다. 여기서, 상기 무전해 도금법(Electroless plating)은 높은 종횡비에서도 우수 한 갭필 특성을 가지고 있으나 그레인 사이즈가 작아 EM에 대한 내성이 낮고 화학 반응도 복잡하여 제어가 어렵다.
이에 반해 전해 도금법(Electroplating)은 성장속도가 빠르며 화학 반응성이 비교적 간단하고 취급이 쉬우며 그레인 사이즈가 크고 양호한 막질을 얻을 수 있으므로 EM(Electromigration)에 대한 내성이 우수하다. 그러나, 전해 도금법(Electroplating)을 이용한 구리 배선 매립 공정은 소자의 특성에 영향을 미지는 결함을 가지고 있다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법 을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 금속 배선용 트렌치가 정의되는 절연막 패턴(20)을 형성한다.
도 1b를 참조하면, 절연막 패턴(20) 상부에 배리어 메탈층(30)을 형성한다.
도 1c를 참조하면, 배리어 메탈층(30) 상부에 시드층(40)을 형성한다.
도 1d를 참조하면, 상기 금속 배선용 트렌치를 매립하는 구리 도금층(50)을 형성한 후 H2 또는 포밍 가스를 이용한 열처리 공정을 수행한다. 여기서, 구리 도금층(50)의 형성은 전해 도금법(Electroplating)으로 수행하는 것이 바람직하다.
도 1e를 참조하면, 절연막 패턴(20)이 노출되도록 평탄화 식각 공정을 수행한다.
도 1f를 참조하면, 구리 배선(50)이 형성된 반도체 기판(10) 상부에 NH3 플 라즈마 공정을 수행한 후 층간 절연막(60)을 형성한다.
상술한 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법에서, 상기 구리 도금층 형성시 수행하는 전해 도금법 및 고온의 열처리 공정으로 인해 상기 구리 배선 형성시 보이드가 발생되어 소자의 특성을 악화시키는 문제점이 있다.
상기 문제점을 해결하기 위하여, 구리 배선 형성시 발생하는 보이드를 방지하기 위한 배리어 메탈층 및 시드층을 형성시 존재하는 자연 산화막을 제거하기 위하여 H2 / Hfac 처리를 수행하는 방법으로써 상기 시드층의 평탄도를 개선하며, 상기 시드층 표면에 유발되는 보이드 발생을 억제하여 최종 금속 배선의 신뢰성을 향상시키는 반도체 소자의 금속 배선 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은
(a) 하부 구리 배선이 형성되어 있는 반도체 기판 상부에 식각 정지막, 제 1 층간 절연막, 제 1 확산 방지막, 제 2 층간 절연막 및 제 2 확산 방지막의 적층구조를 형성하는 단계와,
(b) 상기 적층 구조를 식각하여 비아홀 및 금속 배선용 트렌치가 구비된 듀얼 다마신 절연막 패턴을 형성하는 단계와,
(c) 상기 듀얼 다마신 절연막 패턴 내벽에 배리어 메탈층 및 시드층을 형성하되, 상기 시드층 표면에 자연 산화막이 형성되는 단계와,
(d) H2 / Hfac 처리 공정을 수행하여 상기 시드층 표면의 자연 산화막을 제거하는 단계와,
(e) 상기 듀얼 다마신 절연막 패턴을 매립하는 구리 도금층을 형성하고 평탄화 식각하는 단계
를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 하부 구리 배선(110)이 형성되어 있는 반도체 기판(100) 상부에 식각 정지막(120), 제 1 층간 절연막(130), 제 1 확산 방지막(140), 제 2 층간 절연막(150) 및 제 2 확산 방지막(160)의 적층구조를 형성한 후 상기 적층 구조를 식각하여 비아홀 및 금속 배선용 트렌치가 구비된 듀얼 다마신 절연막 패턴을 형성한다.
도 2b를 참조하면, 상기 듀얼 다마신 절연막 패턴 내벽에 배리어 메탈층(170)을 형성한다.
도 2c를 참조하면, 상기 듀얼 다마신 절연막 패턴 내벽의 배리어 메탈층(170) 상부에 시드층(180)을 형성한다. 이때, 시드층(180) 표면에 자연 산화막(미도시)이 형성된다.
상기 시드층(180) 표면의 상기 자연 산화막(미도시)을 제거한다. 상기 자연 산화막(미도시)를 제거하는 공정은 H2 / Hfac를 사용하여 수행하며, 이때, O2, NO 2, O2 / Ar 또는 O2 / N2 분위기에서 수행하며, 상기 O2 가스는 10 내지 1000 sccm의 유량으로 첨가한다.
또한, 상기 자연 산화막(미도시) 제거 공정은 50 내지 400℃ 온도, 0.1 내지 20 Torr 압력의 챔버에서 1 내지 300초 동안 수행되는 것이 바람직하다.
여기서, 상기 자연 산화막(미도시)이 완전히 제거시키기 위하여 LET(Light Etch Treatment) 공정을 더 수행할 수도 있다.
상기 LET 공정은 1 내지 3000 sccm의 Hhfac를 사용하여 0.1 내지 20 Torr의 압력, 50 내지 400℃의 온도의 챔버에서 1 내지 300초 동안 수행되는 것이 바람직하다.
도 2d를 참조하면, 상기 듀얼 다마신 절연막 패턴을 매립하는 구리 도금층(190)을 형성한 후 Ar 또는 N2 열처리 공정을 수행한다. 이때, 구리 도금층(190)은 전해 도금법을 사용하여 형성하는 것이 바람직하다.
도 2e를 참조하면, 상기 듀얼 다마신 절연막 패턴이 노출될때까지 평탄화 식각 공정을 수행하여 구리 배선(190)을 형성한다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 구리 배선 형성시 발생하는 보이드를 방지하기 위하여 배리어 메탈층 및 시드층을 형성한 후에 발생하 는 자연 산화막을 제거하기 위하여 H2 / Hfac 처리를 수행하는 방법으로써 상기 시드층의 평탄도를 개선하며, 상기 시드층 표면에 유발되는 보이드 발생을 억제하여 최종 금속 배선의 신뢰성을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. (a) 하부 구리 배선이 형성되어 있는 반도체 기판 상부에 식각 정지막, 제 1 층간 절연막, 제 1 확산 방지막, 제 2 층간 절연막 및 제 2 확산 방지막의 적층구조를 형성하는 단계;
    (b) 상기 적층 구조를 식각하여 비아홀 및 금속 배선용 트렌치가 구비된 듀얼 다마신 절연막 패턴을 형성하는 단계;
    (c) 상기 듀얼 다마신 절연막 패턴 내벽에 배리어 메탈층 및 시드층을 형성하되, 상기 시드층 표면에 자연 산화막이 형성되는 단계;
    (d) H2 / Hfac 처리 공정을 수행하여 상기 시드층 표면의 자연 산화막을 제거하는 단계; 및
    (e) 상기 듀얼 다마신 절연막 패턴을 매립하는 구리 도금층을 형성하고 평탄화 식각하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 (d) 단계는 O2, NO2, O2 / Ar 또는 O2 / N2 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 2 항에 있어서,
    상기 O2 가스는 10 내지 1000 sccm의 유량을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 (d) 단계는 50 내지 400℃ 온도, 0.1 내지 20 Torr 압력의 챔버에서 1 내지 300초 동안 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제 1 항에 있어서,
    상기 (d) 단계 후에 LET(Light Etch Treatment) 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  6. 제 5 항에 있어서,
    상기 LET 공정은 1 내지 3000 sccm의 Hhfac를 사용하여 0.1 내지 20 Torr 압력, 50 내지 400℃ 온도의 챔버에서 1 내지 300초 동안 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170034794A (ko) * 2014-07-25 2017-03-29 도쿄엘렉트론가부시키가이샤 피처리체를 처리하는 방법
KR20190034161A (ko) * 2016-07-26 2019-04-01 샌트랄 글래스 컴퍼니 리미티드 에칭 방법 및 에칭 장치

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