TW202319583A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TW202319583A
TW202319583A TW111141114A TW111141114A TW202319583A TW 202319583 A TW202319583 A TW 202319583A TW 111141114 A TW111141114 A TW 111141114A TW 111141114 A TW111141114 A TW 111141114A TW 202319583 A TW202319583 A TW 202319583A
Authority
TW
Taiwan
Prior art keywords
barrier layer
layer
semiconductor device
semiconductor substrate
film
Prior art date
Application number
TW111141114A
Other languages
English (en)
Other versions
TWI843266B (zh
Inventor
西澤弘一郎
Original Assignee
日商三菱電機股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商三菱電機股份有限公司 filed Critical 日商三菱電機股份有限公司
Publication of TW202319583A publication Critical patent/TW202319583A/zh
Application granted granted Critical
Publication of TWI843266B publication Critical patent/TWI843266B/zh

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/18—Pretreatment of the material to be coated
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/31—Coating with metals
    • C23C18/32—Coating with nickel, cobalt or mixtures thereof with phosphorus or boron
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemically Coating (AREA)

Abstract

本揭露是關於半導體裝置及其製造方法，其目的在於提供不使金屬層的材料往半導體基板擴散的半導體裝置及其製造方法。本揭露的半導體裝置具備：以GaAs形成的半導體基板；第一阻障層，在半導體基板之上，以含Ni的合金形成；第二阻障層，在第一阻障層之上，以含Co的合金或Co形成；以及金屬層，形成於第二阻障層之上。第一阻障層的Ni濃度為80at%以下。

Description

半導體裝置及其製造方法
本揭露是關於半導體裝置及其製造方法。
在專利文獻1，揭露在半導體基板與金屬層之間設置阻障層的技術。阻障層是為了防止金屬層的材料往半導體基板擴散而設置。又揭露Co合金系膜作為抗擴散性能高的阻障層。 [先行技術文獻] [專利文獻]
[專利文獻1]       國際公開第2015-145815號公報
[發明所欲解決的問題]
然而，一旦將Co合金膜長時間保持在200℃以上等的高溫環境下，由於一部分的Co擴散至半導體基板側，在Co合金膜形成空隙。其結果，遭遇Co合金膜裂化、防止金屬層往半導體基板擴散的性能低下的問題。
本揭露是為了解決上述問題而成，將提供不使金屬層的材料往半導體基板擴散的半導體裝置設為第一目的。又將提供不使金屬層的材料往半導體基板擴散的半導體裝置的製造方法設為第二目的。 [用以解決問題的手段]
本揭露的第一態樣較佳為一種半導體裝置，其具備：以GaAs形成的半導體基板；第一阻障層，在半導體基板之上，以含Ni的合金形成；第二阻障層，在第一阻障層之上，以含Co的合金或Co形成；以及金屬層，形成於第二阻障層之上。第一阻障層的Ni濃度為80at%以下。
本揭露的第二態樣較佳為一種半導體裝置的製造方法，具備下列步驟：在以GaAs形成的半導體基板之上形成析出具有觸媒活性的金屬後的析出層；以鍍覆法（plating method）在析出層之上形成以含Ni的合金形成的第一阻障層；以鍍覆法在第一阻障層之上形成以含Co的合金或Co形成的第二阻障層；在第二阻障層之上形成金屬層；以及實施熱處理，直到第一阻障層的Ni濃度成為80at%以下。 [發明功效]
藉由本揭露的第一及第二態樣，可以提供不使金屬層的材料往半導體基板擴散的半導體裝置。
[用以實施發明的形態] 實施形態1
第1圖是關於本揭露的實施形態1的半導體裝置10的剖面圖。半導體裝置10具備以GaAs形成的半導體基板12。在半導體基板12之上形成有Ni阻障層14。Ni阻障層14是以Ni或含Ni的合金形成。含Ni的合金，指的是例如Ni-P。在此，Ni-P是表示Ni與P的合金，以後設定為同樣使用連字符來表示合金。在Ni阻障層14之上，形成有Co阻障層16。Co阻障層16是以Co或含Co的合金形成。含Ni的合金例如為Ni-P。在Co阻障層16之上，形成有以Cu形成的金屬層18。
第2圖是具備長時間的熱處理前後的Co合金膜的樣本的剖面圖。第2圖的左邊的圖，是在以GaAs形成的半導體基板12與以Cu形成的金屬層18之間設置以含Co的合金形成的Co阻障層16的樣本的剖面圖。第2圖的右邊的圖，是將此樣本在270℃作1000小時熱處理之後的剖面圖。根據第2圖的右邊的圖，瞭解到一旦進行熱處理，半導體基板12與Co阻障層16反應，在二層之間形成Co擴散層20。又在此時，在Co阻障層16形成空隙。也就是Co阻障層16中的Co擴散至半導體基板12側。同時，減少了擴散出去的份量的Co而使Co阻障層空隙化，因此Cu的擴散路徑增加。其結果，Co阻障層16的抗擴散性降低。
第3圖是具備長時間的熱處理前後的Ni合金膜的樣本的剖面圖。第3圖的左邊的圖，是在以GaAs形成的半導體基板12與以Cu形成的金屬層18之間設置以含Ni的合金形成的Ni阻障層14的樣本的剖面圖。第3圖的右邊的圖，是將此樣本在270℃作1000小時熱處理之後的剖面圖。根據第3圖的右邊的圖，瞭解到一旦進行熱處理，半導體基板12與Ni阻障層14反應，在二層之間形成Ni擴散層22。然而，與第2圖的右邊的Co阻障層16不同，在Ni阻障層14未形成空隙。也就是Ni阻障層14中的Ni擴散至半導體基板12側的情況，未引起Ni阻障層的空隙化，未增加Cu的擴散路徑。其結果，未降低Ni阻障層14的擴散阻障性。
第4圖是具備熱處理後的Ni合金膜的樣本的剖面圖。在此，顯示在以GaAs形成的半導體基板12與以Cu形成的金屬層18之間設置以Ni-P形成的阻障層24的樣本，將此樣本在270℃作3小時熱處理之後的狀態。此時，瞭解到在阻障層24與半導體基板12的界面生成Ni-Ga-As膜26。
第5圖是具備熱處理後的Co合金膜的樣本的剖面圖。在此，顯示在以GaAs形成的半導體基板12與以Cu形成的金屬層18之間設置以Co-W-P形成的阻障層28的樣本，將此樣本在270℃作3小時熱處理之後的狀態。此時，瞭解到在阻障層28與半導體基板12的界面未生成明確的反應層。依第4圖與第5圖的比較，瞭解到比起Co，Ni與半導體基板的反應性較高，也就是密接性較佳。
在半導體裝置10，在半導體基板12之上形成Ni阻障層14，更於其上形成Co阻障層16。將此半導體裝置10作熱處理的情況，與半導體基板12連接的Ni阻障層14未形成空隙。又Co阻障層16亦因為未連接半導體基板12而未形成空隙。Co阻障層未劣化、Ni阻障層本身亦具有Cu擴散阻障效果，因此成為可以提供不使金屬層的材料往半導體基板擴散的半導體裝置。又，由於與半導體基板12的界面是Ni阻障層14，亦可以期待電極的密接性變佳。
第6圖是將積層於Si基板上的Ni合金膜與Co合金膜在使用環境維持前後的剖面圖。第6圖的左邊的圖，是在以Si形成的半導體基板40之上形成有以Ni-P形成的阻障層24。在阻障層24之上，形成有以Co-P形成的Co合金層42。在Co合金層42之上，形成有以Cu形成的金屬層18。另外，阻障層24及Co合金層42，是藉由例如無電解電鍍形成。
第6圖的右邊的圖，是顯示將第6圖的左邊的圖的樣本在使用環境維持後的狀態。此時，阻障層24與Co合金層42在界面交互擴散，形成以Ni-Co-P形成的擴散層44。也就是，由於減少擴散阻障效果高的Co合金層42，降低Cu的阻障性。
另外，在此所述使用環境，是例如100~200℃程度的環境。具有電晶體元件的半導體晶片進行訊號放大，與訊號成比例的電流流至微小區域。其結果，在作動時溫度上升至100~200℃程度。還有，這樣的半導體晶片，一般被要求10E5~10E7小時程度的壽命。因此，構成的阻障層24等，亦被要求在此環境下不易劣化的特性。
第7圖是積層於GaAs基板上的Ni合金膜與Co合金膜的熱處理前後的剖面圖。第7圖的左邊的圖，是在以GaAs形成的半導體基板12之上，形成以Ni-P形成的阻障層24。在阻障層24之上，形成有以Co-P形成的Co合金層42。在Co合金層42之上，形成有以Cu形成的金屬層18。另外，阻障層24及Co合金層42，是藉由例如無電解電鍍形成。
第7圖的右邊的圖，是顯示將第7圖的左邊的圖的樣本在熱處理後的狀態。此時，阻障層24的Ni擴散至半導體基板12側，形成Ni-Ga-As膜26。
藉由Ni-Ga-As膜26的形成而減少Ni，因此阻障層24的P濃度上升。以鍍覆形成的阻障層24為非晶質，但Ni濃度為80at%以下的情況，伴隨著此組成變化而變化為結晶性的膜。較具體而言，Ni 12P 5、Ni 7P 3及Ni 3P等結晶化，成為較安定的狀態。其結果，抑制阻障層24與Co合金層42的交互擴散。亦即，未減少擴散阻障效果高的Co合金層42，而維持Cu的阻障性。
阻障層24例如以P濃度2at%至16at%成膜。此情況，熱處理後的阻障層24的P濃度增加到20at%至40at%。
另外，此熱處理例如為時效處理。在半導體晶片的製造過程，為了使電晶體特性或形成的電極等的密接性安定，有在100℃以上進行數分鐘至數小時程度的時效處理的情況。以GaAs形成半導體基板的情況，藉由如時效處理的較短期間的處理，仍可以維持Cu的阻障性。
如以上，以GaAs形成半導體基板的情況，在其上積層Ni合金膜及Co合金膜，可以維持Cu的阻障性。亦即，藉由半導體裝置10的構成，可以提供不使金屬層的材料往半導體基板擴散的半導體裝置。
此後，以將Cu電極用於成為GaAs半導體裝置的接地的背面電極的情況為例，說明半導體裝置10的製造方法。此裝置使用於例如微波單相IC等。
在製造方法的說明之前，敘述往導孔結構形成膜之時的既存的問題點作為比較對象。第8圖是以PVD法在導孔結構上形成Cu擴散阻障膜的情況的剖面圖。導孔結構是用於將半導體基板的正面與背面電性連接的貫通電極結構。作為在此導孔結構將擴散阻障膜成膜的方法，已知有PVD法。PVD由於其機制的情況，往平面部與對平面部垂直的垂直部的成膜量不同。具體而言，往垂直部的成膜量薄至往平面部的成膜量的十分之一程度。也就是，以PVD法在導孔結構上成膜的阻障層30，膜的一部分變薄，Cu從此處擴散至半導體基板的風險增加。
因此，為了確保對於導孔結構有充分的被覆，有以無電解電鍍法取代PVD法而形成擴散阻障膜的技術。第9圖是以鍍覆法在導孔結構上形成Cu擴散阻障層的情況的剖面圖。藉由以無電解電鍍法將Ni阻障層14及Co阻障層16成膜，可以形成從平面部到垂直部均一厚度之層，因此降低Cu的擴散風險。因此在本實施形態，敘述使用此鍍覆法的製造方法。
首先，以GaAs單結晶的半導體基板12的單側為正面形成電路。第10圖是顯示用於製作示於第9圖的結構之正面側元件的作成步驟的剖面圖。雖未圖示，作為用於形成此電路的晶圓製程，重複磊晶成長、形成金屬膜、形成絕緣膜、轉印圖形化等。在形成此正面的電路時，形成貫通電極部的對向電極32。另外，GaAs單結晶的半導體基板12，是在直徑4英吋至8英吋的圓盤狀且0.5毫米至0.6毫米厚的狀態，進行晶圓製程。
接下來，進行支持基板貼附。第11圖是顯示用於製作示於第9圖的結構之支持基板貼附步驟的剖面圖。在此，在基板正面的晶圓製程完了之後，以蠟材34將基板的正面側貼附於支持基板36。另外，亦可以使用膠帶材取代蠟材34。另外，蠟材34的厚度例如設為20微米。
接下來，將基板薄化。第12圖是顯示用於製作示於第9圖的結構之基板薄化的步驟的剖面圖。在此，在將半導體基板12貼附於支持基板36的狀態，進行研削及研磨，將半導體基板12的厚度打薄。薄化的半導體基板12的厚度設為例如100微米。如此，將半導體基板12薄化，提升裝置的散熱性、高頻特性等。
接下來，進行導孔加工。第13圖是顯示用於製作示於第9圖的結構之導孔加工步驟的剖面圖。在此，為了形成貫通半導體基板12的電極，首先以旋轉塗布機將阻劑材塗布於晶圓。接下來，藉由轉印顯影圖形化，將阻劑僅去除加工部。接下來，以依ICP乾蝕刻的基板蝕刻加工，形成導孔38。亦可以使用溼蝕刻，其使用硫酸與雙氧水的混合液等，取代乾蝕刻。接著，浸漬於剝離液而移除阻劑，獲得暴露出背面的半導體基板12。另外，導孔愈小則布局的自由度愈高而有利，但過小則蝕刻無法進行而無法將基板貫通。因此，導孔是以圓柱形狀且直徑50微米來形成。
接下來，藉由無電解電鍍法形成Ni合金膜。第14圖是顯示用於製作示於第9圖的結構之Ni合金膜的形成步驟的剖面圖。首先，作為前處理，進行親水化處理與活化劑處理。例如，對晶圓實施氧電漿處理或臭氧處理，將半導體基板12及對向電極32的導孔內表面改質為親水性。接下來，浸漬於含Pd離子的無電解電鍍反應的活性液，則藉由電流腐蝕的效應，將半導體基板12的表面溶解，析出Pd。
例如，設為：Pd離子濃度為10ppm至100ppm，液溫為0℃至50℃，浸漬時間為1分鐘至5分鐘。Pd析出量若過少則繼續成膜的Ni鍍膜無法形成，若過多則薄膜彼此的密接性惡化。然而，Pd析出的操作容易度是依半導體的種類而異，因此有必要按照基板的種類，在上述的範圍程度進行調整。
前處理完了後，浸漬於以次磷酸為主成分的無電解Ni鍍液。例如將液溫設為70℃至90℃來處理。組合進行液的循環、過濾及搖動，迫使鍍覆反應安定化，因此可以將鍍膜平滑地成膜。其結果，藉由Pd的觸媒作用，使Ni離子成為Ni而析出，同時液成分的P共析，因此形成Ni-P的合金膜。在此是以Pd為例作為觸媒金屬，但若是Au、Ag、Pt、Ni、Sn、Ru等對於無電解電鍍析出具有觸媒活性的金屬，可以同樣獲得Ni合金膜。
另外，在此藉由鍍覆法來形成Ni合金膜，但以PVD法、氣相沉積法等此外的手段形成亦可。此時，不需要作為前處理而使Pd等的具有觸媒活性的金屬析出步驟。
接下來，藉由無電解電鍍法形成Co合金膜。第15圖是顯示用於製作示於第9圖的結構之Co合金膜的形成步驟的剖面圖。在此，將晶圓從無電解Ni鍍液取出並水洗之後，在維持濕潤的狀態浸漬於無電解Co鍍液。藉此，與Ni阻障層14連續而形成Co阻障層16。例如使用以次磷酸為主成分的無電解Co鍍液。在液溫70℃至90℃來處理。進行液的循環、過濾及搖動，迫使鍍覆反應安定化，因此可以將鍍膜平滑地成膜。
另外，在Ni阻障層14形成後經過旋轉乾燥製程將表面乾燥的情況，由於失去表面親水性，故在鍍液浸漬前實施親水化處理。又，難以起始Co析出反應的情況，在無電解Co鍍覆前追加活化劑處理，可以使其安定化。
接下來，藉由電鍍法進行鍍Cu。第16圖是顯示用於製作示於第9圖的結構之Cu膜的形成步驟的剖面圖。將晶圓與Cu板浸漬於硫酸Cu鍍液，以晶圓的外周為陰極、以Cu板為陽極通電，可以形成與供給電量成比例的金屬層18。液溫設為例如30℃。又，藉由添加劑的調整在導孔38內選擇性地膜成長，亦可以製造內部以Cu充填的導孔38。藉此，可以提升半導體裝置的散熱性、電性等。
另外，鍍Cu形成之時，亦可以使用無電解電鍍法來取代電鍍法。無電解電鍍法的情況亦是藉由添加劑的調整，而可以製造Cu充填的導孔38。又，為了防止鍍Cu的表面氧化，亦可以在後處理進行無電解電鍍法，亦可以以電鍍法依序進行鍍Ni、鍍Pd、鍍Au。藉此，可以提升晶粒接合、焊線等的密接性。
膜厚亦可例如將Ni阻障層14設為0.5微米、將Co阻障層16設為0.5微米，將金屬層18設為3微米。無電解Ni鍍及無電解Co鍍，鍍覆反應開始在面內有不均，膜厚薄的情況會發生膜形成不良，因此最低也要以0.2微米的膜厚成膜。又，Ni阻障層14與Co阻障層16，其合計膜厚一旦超過2微米則因殘留應力而使界面剝離，因此成膜為合計膜厚薄於2微米。金屬層18的膜厚，有必要配合在導孔內流動的最大電流來設計。
最後，移除支持基板36。首先，藉由加熱板將支持基板36與半導體裝置在100℃加熱1分鐘以上，將蠟材34熔解。然後，使其相對於基板面相互平行滑動，移除支持基板36。其後，浸漬於已加熱至50℃的丙酮10分鐘，移除表面的蠟材34。此時，溫度、浸漬時間等愈長，除去性愈高。
本實施形態的半導體基板12是以GaAs形成，但是依金屬膜形成後的熱履歷等的交互作用則在單結晶的半導體基板為類似，因此亦可以以其他半導體材料形成。其他材料是指例如InP、GaN、SiC、SiGe等的化合物半導體或Si。這亦可以應用於關於以下的實施形態的半導體裝置與半導體裝置的製造方法。另外，本揭露並未將用途限定於IC裝置等的背面電極，對於在半導體基板上進行金屬成膜的技術全面有效。針對關於以下的實施形態的半導體裝置與半導體裝置的製造方法，是以與實施形態1的不同點為中心作說明。 實施形態2
第17圖是關於本揭露的實施形態2的半導體裝置的剖面圖。半導體裝置50是在Ni阻障層14與Co阻障層16之間形成具備Pd的抗擴散層52這一點，與實施形態1不同。連續成長Co合金與Ni合金時，有些使用環境會有Ni與Co交互擴散而降低阻障性的情況。因此，在其間形成抗擴散層52，防止交互擴散。
具備Pd的抗擴散層52例如以無電解電鍍法形成。將晶圓從無電解Ni鍍液取出並水洗之後，在維持潤濕的狀態浸漬於無電解Pd鍍液，形成Pd鍍膜。
抗擴散層52的膜厚設為例如0.01微米，厚於0.1微米的情況，在與Ni阻障層14的交界處剝離，因此設計為0.1微米以下。又，不到0.01微米則析出不安定，因此設計為0.01微米以上。
抗擴散層52是以Pd形成，但如果可以防止交互擴散則亦可以使用其他材料。亦可以使用例如Au、Ag、Pt、Sn、Ru等對於無電解電鍍析出有觸媒活性的金屬。 實施形態3
第18圖是關於本揭露的實施形態3的半導體裝置的剖面圖。半導體裝置100是在半導體基板12之上使Pd析出而形成析出層102這一點與以無電解電鍍法形成Ni合金膜及Co合金膜這一點，與實施形態1不同。亦即，半導體裝置100是在析出層102之上形成Ni鍍阻障層104。還有，在Ni鍍阻障層104之上形成Co鍍阻障層106。使用無電藉電鍍法，對於如導孔結構的凹凸形狀，亦可以形成均一的阻障層。
在此，析出層102是形成Ni鍍阻障層104之時必須的步驟。析出層102是以Pd形成，但只要是具有觸媒活性的金屬，亦可以使用其他材料。另外本實施形態，可以以在第10圖至第16圖所示的方法製造。 實施形態4
第19圖是關於本揭露的實施形態4的半導體裝置的剖面圖。半導體裝置150是在半導體裝置100的結構追加形成具備Pd的抗擴散層52。抗擴散層52為了防止Ni與Co的交互擴散，在Ni鍍阻障層104與Co鍍阻障層106之間形成。抗擴散層52如果可以防止交互擴散則亦可以使用Pd以外的其他材料。亦可以使用例如Au、Ag、Pt、Sn、Ru等對於無電解電鍍析出有觸媒活性的金屬。 實施形態5
在實施形態5的說明之前，敘述既存的問題之針孔形成時的製造過程作為比較對象。第20圖是顯示Ni鍍膜的針孔的剖面圖。一旦藉由異物、髒污等引起形成不良，則在形成Ni鍍阻障層104時，有如第20圖形成針孔204的情況。一旦在此狀態繼續將Co鍍阻障層106成膜，則無膜成長的孕核，在針孔部分無法形成膜。其結果，在形成金屬層18時，亦維持未修復而原狀殘留針孔。本實施形態解決上述的問題。
第21圖是關於本揭露的實施形態5的半導體裝置的剖面圖。半導體裝置200是在半導體裝置100的結構追加藉由氣相沉積或濺鍍法形成具備Pd的抗擴散層202。抗擴散層202為了防止Ni與Co的交互擴散，在Ni鍍阻障層104與Co鍍阻障層106之間形成。抗擴散層202如果可以防止交互擴散則亦可以使用Pd以外的其他材料。亦可以使用例如Au、Ag、Pt、Sn、Ru等對於無電解電鍍析出有觸媒活性的金屬。
第22圖是關於本揭露的實施形態5的Ni鍍膜的針孔修復效果的剖面圖。在此，接續形成有針孔204的Ni鍍阻障層104，以氣相沉積或濺鍍法形成抗擴散層202。氣相沉積及濺鍍法與鍍覆法不同，不依存下層膜而形成膜，因此抗擴散層202亦在針孔204上形成。一旦繼續於此而將Co鍍阻障層106成膜，則具有膜成長的孕核，在針孔部分亦可以形成膜。其結果，針孔不會殘留在金屬層18，亦修復可能形成於阻障層的針孔。亦即，亦可以防止阻障層的阻障性降低。
10:半導體裝置 12:半導體基板 14:Ni阻障層 16:Co阻障層 18:金屬層 20:Co擴散層 22:Ni擴散層 24:阻障層 26:Ni-Ga-As膜 28:阻障層 30:阻障層 32:對向電極 34:蠟材 36:支持基板 38:導孔 40:半導體基板 42:Co合金層 44:擴散層 50:半導體裝置 52:抗擴散層 100:半導體裝置 102:析出層 104:Ni鍍阻障層 106:Co鍍阻障層 150:半導體裝置 200:半導體裝置 202:抗擴散層 204:針孔
第1圖是關於本揭露的實施形態1的半導體裝置的剖面圖。 第2圖是具備長時間的熱處理前後的Co合金膜的樣本的剖面圖。 第3圖是具備長時間的熱處理前後的Ni合金膜的樣本的剖面圖。 第4圖是具備熱處理後的Ni合金膜的樣本的剖面圖。 第5圖是具備熱處理後的Co合金膜的樣本的剖面圖。 第6圖是將積層於Si基板上的Ni合金膜與Co合金膜在使用環境維持前後的剖面圖。 第7圖是積層於GaAs基板上的Ni合金膜與Co合金膜的熱處理前後的剖面圖。 第8圖是以PVD法在導孔結構上形成Cu擴散阻障膜的情況的剖面圖。 第9圖是以鍍覆法在導孔結構上形成Cu擴散阻障層的情況的剖面圖。 第10圖是顯示用於製作示於第9圖的結構之正面側元件的作成步驟的剖面圖。 第11圖是顯示用於製作示於第9圖的結構之支持基板貼附步驟的剖面圖。 第12圖是顯示用於製作示於第9圖的結構之基板薄化的步驟的剖面圖。 第13圖是顯示用於製作示於第9圖的結構之導孔加工步驟的剖面圖。 第14圖是顯示用於製作示於第9圖的結構之Ni合金膜的形成步驟的剖面圖。 第15圖是顯示用於製作示於第9圖的結構之Co合金膜的形成步驟的剖面圖。 第16圖是顯示用於製作示於第9圖的結構之Cu膜的形成步驟的剖面圖。 第17圖是關於本揭露的實施形態2的半導體裝置的剖面圖。 第18圖是關於本揭露的實施形態3的半導體裝置的剖面圖。 第19圖是關於本揭露的實施形態4的半導體裝置的剖面圖。 第20圖是顯示Ni鍍膜的針孔的剖面圖。 第21圖是關於本揭露的實施形態5的半導體裝置的剖面圖。 第22圖是關於本揭露的實施形態5的Ni鍍膜的針孔修復效果的剖面圖。
10:半導體裝置
12:半導體基板
14:Ni阻障層
16:Co阻障層
18:金屬層

Claims (6)

  1. 一種半導體裝置，具備： 以GaAs形成的半導體基板； 第一阻障層，在前述半導體基板之上，以含Ni的合金形成； 第二阻障層，在前述第一阻障層之上，以含Co的合金或Co形成；以及 金屬層，形成於前述第二阻障層之上；其中 前述第一阻障層的Ni濃度為80at%以下。
  2. 如請求項1所述之半導體裝置，其中在前述第一阻障層與前述第二阻障層具備抗擴散層，前述抗擴散層包含具有觸媒活性的金屬。
  3. 如請求項1或2所述之半導體裝置，其中在前述半導體基板與前述第一阻障層之間具備析出具有觸媒活性的金屬後的析出層。
  4. 一種半導體裝置的製造方法，具備下列步驟： 在以GaAs形成的半導體基板之上形成析出具有觸媒活性的金屬後的析出層； 以鍍覆法（plating method）在前述析出層之上形成以含Ni的合金形成的第一阻障層； 以鍍覆法在前述第一阻障層之上形成以含Co的合金或Co形成的第二阻障層； 在前述第二阻障層之上形成金屬層；以及 實施熱處理，直到前述第一阻障層的Ni濃度成為80at%以下。
  5. 如請求項4所述之半導體裝置的製造方法，具備下列步驟： 在前述第一阻障層與前述第二阻障層之間形成抗擴散層，前述抗擴散層包含具有觸媒活性的金屬。
  6. 如請求項5所述之半導體裝置的製造方法，其中前述抗擴散層是以氣相沉積法或濺鍍法形成。
TW111141114A 2021-11-04 2022-10-28 半導體裝置及其製造方法 TWI843266B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
WOPCT/JP2021/040596 2021-11-04
PCT/JP2021/040596 WO2023079631A1 (ja) 2021-11-04 2021-11-04 半導体装置及びその製造方法
WOPCT/JP2022/032927 2022-09-01
PCT/JP2022/032927 WO2023079824A1 (ja) 2021-11-04 2022-09-01 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
TW202319583A true TW202319583A (zh) 2023-05-16
TWI843266B TWI843266B (zh) 2024-05-21

Family

ID=

Also Published As

Publication number Publication date
WO2023079631A1 (ja) 2023-05-11
CN118103952A (zh) 2024-05-28
WO2023079824A1 (ja) 2023-05-11
JPWO2023079824A1 (zh) 2023-05-11

Similar Documents

Publication Publication Date Title
US4154877A (en) Electroless deposition of gold
JP5669780B2 (ja) 半導体装置の製造方法
US20100240213A1 (en) Method of manufacturing a semiconductor device
KR20010083160A (ko) 전기 접속용 도전 패드를 형성하기 위한 방법 및 형성된도전 패드
KR20100028791A (ko) 리드 프레임 및 그 제조방법
JP2017059636A (ja) 半導体装置の製造方法
JPWO2018150971A1 (ja) 半導体素子及びその製造方法
JP5663886B2 (ja) 半導体装置の製造方法
TW202319583A (zh) 半導體裝置及其製造方法
TWI843266B (zh) 半導體裝置及其製造方法
WO2009142077A1 (ja) 半導体装置の製造方法
JP3340633B2 (ja) ガラス被覆半導体装置の電極形成方法
CN113937000A (zh) 半导体装置的制造方法
US10937657B2 (en) Semiconductor device including a reactant metal layer disposed between an aluminum alloy film and a catalyst metal film and method for manufacturing thereof
JP4011257B2 (ja) 発光素子およびその製造方法
TWI790062B (zh) 具備Ni電鍍皮膜之鍍敷結構體及含有該鍍敷結構體之引線框
JP4137719B2 (ja) 半導体装置の製造方法
JP6873311B2 (ja) 半導体素子及びその製造方法
WO2022162804A1 (ja) 半導体装置及びその製造方法
JP5672685B2 (ja) 半導体装置の製造方法
JP4252549B2 (ja) 半導体装置の製造方法および半導体製造装置
JPH10287980A (ja) 半導体装置の電極形成方法
CN114262918A (zh) 一种晶圆电镀用的等电势装置、晶圆电镀装置及电镀方法
JP2005200707A (ja) 低応力無電解ニッケルめっき
JPH11176863A (ja) 半導体素子搭載用基板とその製造方法