CN1200461C - 半导体器件及其制造方法 - Google Patents
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Abstract
一种半导体器件，包括：第一Cu互连层，形成在其上的层间绝缘膜，形成在层间绝缘膜中以便露出部分第一Cu互连层的通路孔，和形成在通路孔内并与第一Cu互连层连接的Cu通路。在Cu通路的侧表面上层叠TaN阻挡膜和Ta阻挡膜，仅Ta阻挡膜形成在其底表面下。TaN阻挡膜和层间绝缘膜之间的粘结强度强，Ta阻挡膜和铜之间的粘结强度强。两个阻挡膜都防止了由于Cu扩散而导致的Cu污染，同时，增强了Cu和层间绝缘膜在Cu通路侧表面处的粘结强度，以便防止铜通路脱开。此外，在Cu通路的底表面处，阻挡膜增强了第一Cu互连层和Cu通路之间的粘结强度，抑制了Cu原子在Cu通路和第一Cu互连层之间的界面处的移动，从而增强了抗电子迁移和热应力的能力，减小了其间的接触电阻。
Description
技术领域
本发明涉及其内采用多层互连的半导体器件，更具体地说，涉及一种半导体器件及其制造方法，该半导体器件内具有改进了可靠性的通路孔/金属，用于将上和下互连层彼此连接。
背景技术
近来，随着半导体器件的小型化和高集成度，铜或铜合金(下文统称为铜)已经越来越多地用作互连材料，这是由于铜具有比采用铝得到的电阻更低的电阻。如果半导体器件内形成有多层互连并且使用铜作为互连材料，那么例如上和下互连层的每层都由铜形成，并且用于使上和下互连层彼此连接的通路金属(via metal)也由铜形成。然而，当互连层和通路金属都由铜形成时，某个互连的铜原子就趋向于扩散通过由氧化硅等制成的层间绝缘膜，并且在层间绝缘膜和与该互连刚好邻近的相邻互连之间的界面附近再结晶，从而引起该互连和相邻互连之间的短路。或者，将存在一种趋势就是某些互连的铜原子扩散到构成部件的杂质层，该层形成在硅衬底中并且正好位于该互连的下面，造成部件的毁坏，从而该互连实质上破坏了该部件的性能。为了防止这种铜破坏半导体器件性能的不利情况发生，换句话说，所谓的铜污染，惯常在铜部件和层间绝缘膜彼此接触的界面处形成阻挡膜，以便防止铜的扩散。
例如，日本专利申请特开No.4(1992)-127527公开了一种技术，其中采用由钽(Ta)构成的单层膜作为这种阻挡膜。此外，日本专利申请特开No.2001-176965公开了一种技术，其中采用由氮化钽(TaN)构成的单层膜作为阻挡膜。然而，在前者的技术中，发现了下列问题。即，尽管钽附着粘接于铜，但它与层间绝缘膜的粘接很弱，因此，在例如用来形成大马士革(damascene)互连的CMP(化学机械抛光)步骤的工艺步骤中，铜互连层和钽阻挡膜从层间绝缘膜上脱离。此外，在后者的技术中，尽管氮化钽(TaN)附着粘接于层间绝缘膜，但它与铜的粘接很弱，因此，在CMP步骤中，铜互连层非常不利地在其间的界面处从氮化钽阻挡膜上脱离。
为了解决在传统技术中发现的这些问题，提出了一种其中阻挡膜具有层叠结构的技术。例如，日本专利申请特开No.11(1999)-307530公开了一种技术，其中在阻挡膜和铜互连层之间形成钽或含钽的非晶金属，以便在采用由钽金属例如TaSiN(氮化硅钽)或TaN构成的难熔金属作为阻挡膜的情况下，加强铜和氮化钽之间的粘接强度。
下面将参考图1A至1D说明其内包含多层互连结构的例子，该结构使用由Ta和TaN构成的层叠阻挡膜。该例子具有双大马士革结构，其中在具有整体结构(one-piece structure)的同时，上互连层和通路金属同时形成在层间绝缘膜中。首先，如图1A所示，预先构成硅衬底201，使得衬底的由元件隔离绝缘膜203围绕的区域具有形成在其内并且由栅极205和杂质层206等构成的具体元件202。此外，在衬底201的表面上形成第一层间绝缘膜207，并且在第一层间绝缘膜中形成由W(钨)制成并且与杂质层206电连接的元件接触区(element contact)209。在第一层间绝缘膜207上形成由氧化硅制成的第二层间绝缘膜210之后，通过光刻技术形成第一互连沟槽211，以便将第二层间绝缘膜210的特定区域在整个膜厚的基础上除去，接着通过溅射法在衬底的整个表面上沉积TaN(氮化钽)阻挡膜213和Ta(钽)阻挡膜214，接着通过溅射法在其上沉积Cu籽晶膜215。然后，在Cu籽晶膜215的帮助下通过镀覆法在衬底的整个表面上形成Cu镀覆膜216，以便用Cu镀覆膜216填充第一互连沟道211。
此后，如图1B所示，通过CMP(化学机械抛光)法反抛光(polishedback)Cu镀覆膜216、Ta阻挡膜214和TaN阻挡膜213，以便使衬底的表面平整，从而形成作为第一互连层的第一Cu互连层212。
接着，如图1C所示，在第二层间绝缘膜210上形成由氧化硅制成的第三层间绝缘膜220，通过光刻技术在第三层间绝缘膜220中形成第二互连沟槽221，第二互连沟槽221具有特定的图形并且从第三层间绝缘膜220的表面计算具有预定的深度。此外，在如此形成的第二互连沟槽221的底表面的一部分或多个部分中形成通路孔222，从而露出第一互连层212的表面。然后，利用溅射法依次沉积TaN阻挡膜225和Ta阻挡膜226，接着通过溅射法在其上沉积Cu籽晶膜227。此后，在Cu籽晶膜227的帮助下利用镀覆法在衬底的整个表面上形成Cu镀覆膜228，从而用Cu镀覆膜228填充第二互连沟槽221和通路孔222。此后，如图1D所示，通过CMP法反抛光Ta阻挡膜226和TaN阻挡膜225，以便使衬底的表面平整，从而形成作为第二互连层的第二Cu互连层223和Cu通路224。
如上所述，通过使用Cu来形成第一互连层、第二互连层和通路金属实现了具有所谓的双大马士革结构的多层互连。然而，在多层互连的结构中，由TaN和Ta构成的叠层阻挡膜结构形成在Cu和层间绝缘膜之间的界面处，因此，可以防止Cu原子扩散到层间绝缘膜中，结果，可以防止在下列情况中观察到的Cu污染，即问题中Cu扩散到与某个互连层邻近的相邻互连层和/或部件中，引起互连层之间的短路和/或部件性能降低。此外，由于Ta既附着粘结于铜又粘结于TaN，结果在Cu和TaN之间沉积Ta提高了Cu和TaN之间的粘结强度，也提高了Cu和层间绝缘膜之间的粘结强度。这种多层互连结构解决了在惯常技术中发现的下列缺陷。即，当通过上述CMP法抛光衬底的表面以便使其表面平整时，抛光浆料进入Cu和层间绝缘膜之间的界面，降低了其间的粘结强度，并且抛光操作过程中施加给Cu和层间绝缘膜的机械应力降低了其间的粘结强度，从而Cu互连层从层间绝缘膜上脱开。
如上所述，在层间绝缘膜和Cu之间的界面处形成由Ta和TaN构成的层叠的阻挡膜使其能够有效地防止Cu的扩散和脱离。然而，这里应注意，当关注在图1A至1D中所示的且其下面具有这种层叠阻挡膜的Cu通路224时，形成在Cu通路224下面并且面对铜通路224的底表面的第一互连层即第一Cu互连层212如此构成，使得TaN阻挡膜225形成在第一Cu互连层212上并且与第一Cu互连层212的上表面接触。正如已经提到的，TaN阻挡膜225与Cu粘结强度弱，因此，当电流从第二Cu互连层223通过Cu通路224流到第一Cu互连层212时，在第一Cu互连层212的Cu和TaN阻挡膜225之间的界面处以下列方式出现电迁移。即，存在于第一Cu互连层212上部的Cu原子沿着第一Cu互连层212和TaN阻挡膜225之间的界面移动到其它的区域，而移走了存在于第一Cu互连层212的表面部分中的铜和位于Cu通路224底表面下的铜，在其表面部分中产生空洞，导致TaN阻挡膜225和第一Cu互连层212之间粘结强度的损失，增加了其间的接触电阻。另外，制造过程中施加给多层互连的热应力也降低了第一Cu互连层212和TaN阻挡膜225之间界面处的粘结强度，从而增加其间的接触电阻。
发明内容
本发明的目的是提供一种半导体器件，能够提高Cu通路和形成在其下面的下互连层之间的粘结强度，以便减小其间的接触电阻，同时，防止Cu污染，并且提供了制造该半导体其间的方法。
根据本发明的半导体器件包括：由Cu(Cu或Cu合金)形成的下Cu互连层，覆盖下Cu互连层的层间绝缘膜，形成在层间绝缘膜中以便露出部分下Cu互连层的通路孔和由Cu构成的Cu通路，该Cu通路形成在通路孔中并且与下Cu互连层连接。如上所述的半导体器件还包括：第一阻挡膜和第二阻挡膜，其中两个阻挡膜都形成在铜通路的侧表面上并且彼此相对层叠。第一阻挡膜和层间绝缘膜之间的粘结强度强，第二阻挡膜和铜之间的粘结强度强。第二阻挡膜形成在铜通路的底表面下。
此外，当将本发明应用于双大马士革结构时，例举的最佳的采用双大马士革结构的半导体器件按如下方式构成。即，该半导体器件包括：形成在Cu通路上的层间绝缘膜中的上互连沟槽，和由铜制成且形成在上互连沟槽内的上Cu互连层，其中上Cu互连层和铜通路形成整体结构，上Cu互连层和下Cu互连层通过铜通路连接在一起，仅第二阻挡膜形成在用于将下Cu互连层和铜通路连接到一起的连接区中，第一和第二阻挡膜在接触区中层叠，该接触区用于使层间绝缘膜和由上Cu互连层及铜通路构成的铜区彼此接触，该接触区限定为除了连接区之外的区。
此外，根据本发明的半导体器件的制造方法包括步骤：在层间绝缘膜中形成通路孔，该层间绝缘膜形成在由铜构成的下Cu互连层上，以便露出下Cu互连层的一部分；在通路孔的内表面上沉积第一阻挡膜，第一阻挡膜和层间绝缘膜之间的粘结强度强；蚀刻第一阻挡膜以便除去位于通路孔底表面处的第一阻挡膜；在通路孔的内表面上沉积第二阻挡膜，第二阻挡膜和铜之间的粘结强度强；和形成通路孔内的铜，以便形成铜通路。
此外，当将本发明应用于双大马士革结构时，例举的采用双大马士革结构的半导体器件的最佳制造方法如下。即，半导体器件的制造方法包括步骤：在层间绝缘膜中形成特定深度的上互连沟槽，该层间绝缘膜形成在由铜构成的下Cu互连层上；然后局部打开位于上Cu互连沟槽下的层间绝缘膜，以便在其内形成通路孔，用于露出下Cu互连层的部分；分别在上Cu互连沟槽和通路孔的内表面上沉积第一阻挡膜，第一阻挡膜的特征在于，第一阻挡膜和层间绝缘膜之间的粘结强度强；蚀刻第一阻挡膜以便除去位于通路孔底表面处的第一阻挡膜；分别在上Cu互连沟槽和通路孔的内表面上沉积第二阻挡膜，第二阻挡膜的特征在于，第二阻挡膜和铜之间的粘结强度强；和在上Cu互连沟槽和通路孔内形成铜，以便形成由上Cu互连层和铜通路构成的整体结构。
应注意，本发明在上述方法中采用下列工艺步骤。即，形成的通路孔具有1.5-5的纵横比，通过溅射法沉积第一阻挡膜，蚀刻第一阻挡膜直到除去位于通路孔底表面处的第一阻挡膜。可以选择的是，本发明采用下列沉积第一阻挡膜的溅射方法。即，沉积第一阻挡膜，使得第一阻挡膜几乎不沉积在小尺寸的通路孔的底表面上。此外，本发明采用下列工艺步骤来形成Cu通路或者形成由上Cu互连层及铜通路构成的整体结构。即，在通路孔或者上Cu互连沟槽中沉积大的膜厚的铜之后，利用CMP(化学机械抛光)法抛光铜，使层间绝缘膜和铜的表面构成一个平坦的表面。
根据本发明，构成半导体器件，使得粘结于层间绝缘膜的第一阻挡膜和粘结于Cu的第二阻挡膜在Cu通路的侧表面上层叠，提供该铜通路以便将由Cu构成的下和上互连层连接到一起，形成双层膜，仅第二阻挡膜作为单层形成在Cu通路的底表面下。据此，这些阻挡膜在增强Cu和层间绝缘膜之间在Cu通路的侧表面处的粘结强度、以便防止Cu通路脱开的同时，防止了半导体器件的Cu污染。此外，由于仅第二阻挡膜留在Cu通路的底表面上，因此增强了下互连层和Cu通路之间的粘结强度，以便抑制Cu原子在Cu通路和下互连层之间界面处的移动，从而增加抗电子迁移和热应力的能力，能够得到其接触电阻降低的多层互连结构。
附图说明
图1A至1D是传统的半导体器件的截面图，按制造步骤的顺序说明制造半导体器件的方法；
图2A是本发明的第一实施例半导体器件的平面图，图2B是沿图2A所示的线A-A得到的截面图；
图3A至3I是第一实施例的半导体器件的截面图，按制造步骤的顺序说明制造半导体器件的方法；
图4是本发明的第二实施例的半导体器件的平面图；
图5A至5C是第二实施例的半导体器件的截面图，按制造步骤的顺序说明半导体器件的制造方法；
图6是本发明第三实施例的半导体器件的平面图；及
图7A至7E是第三实施例的半导体器件的截面图，按制造步骤的顺序说明半导体器件的制造方法。
具体实施方式
下面将参考附图说明本发明的最佳实施例。图2A是根据本发明第一实施例构造的双大马士革结构的平面图，图2B是沿图2A中的A-A线得到的截面图。在硅衬底101内由元件隔离绝缘膜103围绕的特定区域内形成有元件102。在此实施例中，元件102为MOS晶体管，包括形成在硅衬底101主表面上的栅绝缘膜104和栅极105，还包括在硅衬底101的两个区中形成的作为源/漏的杂质层106，该两个区将栅极105夹在其间。此外，由氧化硅制成的第一层间绝缘膜107形成在硅衬底101上，接触孔108形成在第一层间绝缘膜107中，同时在这里穿过到达杂质层106，如W(钨)或Ti(钛)的难熔金属形成在接触孔108中，以便形成元件接触109，该元件接触109提供了元件102和其它元件之间的电接触。
由氧化硅制成且膜厚大约300nm的第二层间绝缘膜110形成在第一层间绝缘膜107上，具有特定图形且膜厚等于整个第二层间绝缘膜110的膜厚的第一互连沟槽111形成在第二层间绝缘膜110中，Cu形成在第一互连沟槽111中，从而形成通过元件接触区109与元件102(杂质层106)电连接的第一互连层112。在TaN阻挡膜113和Ta阻挡膜114在第一互连沟槽111的内表面按该顺序层叠的情况下，第一互连层112形成在第一互连沟槽111内，该结构防止了Cu扩散到第二层间绝缘膜110中，同时防止了Cu污染。
由氧化硅制成且膜厚大约600nm的第三层间绝缘膜120形成在第二层间绝缘膜110上，具有特定图形且在第三层间绝缘膜120的表面下面大约300nm深的第二互连沟槽121形成在第三层间绝缘膜120中，该深度近似等于第三层间绝缘膜120的膜厚的一半。此外，具有大约300nm深的通路孔122形成在第二互连沟槽121的底表面的一个或多个部分(该图说明了通路孔122形成在一个部分中的情况)中，从而露出第一互连层112的表面。然后，TaN阻挡膜125和Ta阻挡膜126形成在第二互连沟槽121和通路孔122的内表面上，Cu形成在第二互连沟槽121和通路孔122内，从而形成第二Cu互连层123和Cu通路124。注意TaN阻挡膜125不再留在Cu通路124的底表面上，仅有Ta阻挡膜126留在上面。
另外，在第三层间绝缘膜120上形成有第四层间绝缘膜130，构成衬底的最上部的绝缘膜。尽管未示出，但还可以在第四层间绝缘膜中形成与第二互连层类似的第三互连层，然后在其上形成第五层间绝缘膜作为衬底的最上部的绝缘膜。
下面将参考图3A至3I说明根据该实施例构成且示于图2A、2B的半导体器件的制造方法，每个图都示出了半导体器件的主要的放大的截面图。首先，如图3A所示，在硅衬底101上形成特定膜厚的、由氧化硅制成的第一层间绝缘膜107，其内形成由MOS晶体管构成的元件102，通过使用这里没有示出的光致抗蚀剂的光刻技术，在第一层间绝缘膜107中形成接触孔108，以便露出杂质层106。此后，通过溅射法在衬底的整个表面上沉积W，以便用W填充接触孔108，然后，利用CMP法抛光如此沉积的W的表面，使其表面平整，从而使W仅留在接触孔108内，以便形成元件接触区109。
此后，如图3B所示，形成大约膜厚300nm且由氧化硅制成的第二层间绝缘膜110，通过采用这里没有示出的光致抗蚀剂的光刻技术，在第二层间绝缘膜110中形成具有特定图形且深度等于第二层间绝缘膜110的整个膜厚的第一互连沟槽111。接着，在衬底的整个表面上通过溅射法按顺序沉积TaN阻挡膜113和Ta阻挡膜114。注意这些阻挡膜中的每一个都沉积到大约10-20nm厚。此外，通过溅射法沉积图中用虚线表示的Cu籽晶膜115到适当的膜厚度。然后，在Cu籽晶膜115的帮助下，利用镀覆法进行Cu镀覆，从而形成Cu镀覆膜116，在Cu籽晶膜115上，Cu镀覆膜116至少完全覆盖第一互连沟槽111。
此后，如图3C所示，抛光Cu镀覆膜116(在这种情况下，膜116示为包含Cu籽晶膜115)、Ta阻挡膜114和TaN阻挡膜113，使这些膜的表面与第二层间绝缘膜110的表面一起平整，从而形成其表面平整的第一互连层112。注意当利用CMP法抛光上述膜时，通常预先在第二层间绝缘膜110的表面上形成特定膜厚的SiN膜(氮化硅膜)(这里未示出)，作为CMP阻聚剂膜。然而，在该实施例中，为了简便省略了对SiN膜的说明。
接着，如图3D所示，在第二层间绝缘膜110和第一互连层112上形成膜厚大约为600nm的第三层间绝缘膜120，第三层间绝缘膜120由氧化硅制成，然后，通过采用这里未示出的光致抗蚀剂的光刻技术，在第三层间绝缘膜120中形成具有特定图形且在第三层间绝缘膜120的表面下面大约300nm深的第二互连沟槽121。此后，在第二互连沟槽121的底表面的一个或多个部分中形成通路孔122，从而露出第一互连层112的表面。在这种情况下，形成的第二互连沟槽121具有当制造半导体器件时必须实现的小宽度尺寸，并且设计通路孔122的直径使其大约为100-200nm，该尺寸比第二互连沟槽121的宽度小得多。
此后，如图3E所示，通过溅射法在衬底的整个表面上沉积膜厚为10-20nm的TaN阻挡膜125。在这种情况下，如上所述，形成的通路孔122具有小尺寸的开口，纵横比即通路孔的深度与其直径之比大约为1.5-5，因此，在通路孔的底表面上形成的沉积TaN阻挡膜125比其侧表面上的薄。在该实施例中，在通路孔的底表面上形成膜厚大约5-10nm的TaN阻挡膜125。
此后，如图3F所示，当干蚀刻TaN阻挡膜125时，与TaN阻挡膜125的遗留部分相比，较早地蚀刻并除去形成在通路孔122的底表面上且具有薄的膜厚度的TaN阻挡膜125，从而在通路孔122的底表面处露出第一互连层112的表面，该情况被确定为蚀刻操作应停止的点。在该点，TaN阻挡膜125留在通路孔122的侧表面上及第二互连沟槽121的底表面和侧表面上。
接着，如图3G所示，在包含第二互连沟槽121和通路孔122的内表面的衬底的整个表面上，通过溅射法沉积膜厚大约为10-20nm的Ta阻挡膜126。
此外，如图3H所示，通过溅射法在其上沉积用虚线表示的Cu籽晶膜127。然后，在Cu籽晶膜127的帮助下，利用镀覆法进行Cu镀覆，从而形成Cu镀覆膜128，在Cu籽晶膜127上，该Cu镀覆膜128至少完全覆盖第二互连沟槽121和通路孔122。
此后，利用CMP法以下列次序抛光Cu镀覆膜128(在这种情况下，膜128示为包含Cu籽晶膜127)、Ta阻挡膜126和TaN阻挡膜125，使这些膜的表面与第三层间绝缘膜120的表面一起平整，从而形成其表面平整的第二互连层123和下面的Cu通路124，如图3I所示。注意在使用CMP法抛光上述膜时，通常预先在第三层间绝缘膜的表面上形成SiN膜作为CMP阻聚剂膜，该结构与在形成第一互连层的描述中说明的一样。而且在这种情况下，为了简便也省略了对SiN膜的说明。接着，在其上形成图2B所示的第四层间绝缘膜130和第三互连层(未示出)。然而，为了简便也省略了对这些部件的描述。
如上所述，构成了第一实施例的双大马士革结构，使得由Ta阻挡膜126和TaN阻挡膜125构成的层叠阻挡膜(Ta/TaN)留在由Cu制成的第二互连层123的侧表面和底表面上以及Cu通路124的侧表面上，此Cu通路124提供由Cu制成的第一互连层112和其它部件之间的电连接。此外，仅仅Ta阻挡膜126作为单层留在Cu通路124的底表面上。这种双大马士革结构具有下列优点：在第二互连层123的侧表面和底表面上和Cu通路124的侧表面上，Ta和Cu彼此附着粘结；并且TaN和氧化硅膜彼此附着粘结；此外，Ta和TaN彼此附着粘结；因此，增强了氧化硅膜和Cu之间(即第三层间绝缘膜120和由第二互连层123及Cu通路124构成的Cu结构之间)的附着强度。即使给半导体器件施加热应力，这种双大马士革结构也可以防止包含在第二互连层123和Cu通路124中的Cu扩散到第三层间绝缘膜120中，并且防止问题中的某个互连层和与该互连层临近的相邻互连层之间的短路，以及对与该互连层临近的部件的损害，结果防止了所谓的Cu污染的出现。
当关注Cu通路124的底表面时，在该实施例中将发现下列极其重要的特征。即，仅仅Ta阻挡膜126留在与第一互连层112附着粘结的Cu通路124的底表面上，以便提供第一互连112和其它部件之间的电连接，在传统的双大马士革结构中留在Cu通路的底表面上的TaN阻挡膜决不会留在Cu通路124的底表面上。因此，Ta和Cu之间的牢固粘结使第一互连层112和Cu通路124之间的粘结增强，即使当使一定的电流流过Cu通路124到第一互连层112时，Cu原子也不会沿着Ta阻挡膜126和第一互连层112之间的界面移动，结果保持其间的牢固粘结，从而提供有利的双大马士革结构，其中抗电子迁移和热应力的能力高，并且接触电阻低。
应注意，如在上述用于制造双大马士革的方法描述中所显示的，在图3E和3F所示的沉积TaN阻挡膜125的步骤中，在高纵横比通路孔122的作用下，通过溅射法在通路孔122的底表面上形成了薄的TaN阻挡膜125。在这种情况下，倾斜溅射法的使用能够使通路孔122底表面上TaN阻挡膜125的膜厚与除了其底表面之外的其它表面相比极薄。还能够通过使用改进的偏置溅射法沉积TaN阻挡膜125，以便在通路孔122的底表面上几乎不形成TaN阻挡膜125。尤其是当采用改进的偏置溅射法时，用于蚀刻和除去形成在通路孔122底表面上的TaN阻挡膜125的步骤不再是必须的，有利地降低了制造成本。
图4是根据本发明第二实施例构造的双大马士革结构的截面图，第二实施例中使用的且在第一实施例中也使用的部件和元件用与第一实施例中使用过的相同的参考标号来表示。在该实施例中，仅仅Ta阻挡膜126作为单层形成在Cu通路124的下面，该结构与第一实施例一样，此外，仅仅Ta阻挡膜126作为单层形成在第二互连层123的底表面上，即第二互连沟槽121的底表面上。在第二互连层123和Cu通路124的每个侧表面上形成由TaN阻挡膜125和Ta阻挡膜126构成的层叠膜，该结构与第一实施例一样。当在双大马士革结构中采用低纵横比通路孔的情况下，第二实施例的构成尤其有效。
图5A至5C是说明根据第二实施例构成的半导体器件的主要和放大的截面图，按步骤的顺序显示了半导体器件的制造方法。与图3D所显示并且在第一实施例的描述的中所提到的步骤一样，沉积第三层间绝缘膜120之后，在其内形成第二互连沟槽121和通路孔122，利用溅射法在硅衬底的整个表面上沉积TaN阻挡膜125。由于通路孔122的纵横比较第一实施例中采用的纵横比小，因此，如此形成的TaN阻挡膜125具有这样的截面，即除了其底表面之外，通路孔122底表面上的TaN阻挡膜125的膜厚基本上与其它表面(即，第二互连沟槽121的侧表面和底表面及通路孔122的侧表面)上的膜厚一样。在这种条件下，如图5B所示，对TaN阻挡膜125进行各向异性蚀刻，以便蚀刻并除去位于第三层间绝缘膜120表面上和第二互连沟槽121及通路孔122底表面上的TaN阻挡膜125，从而在第二互连沟槽121和通路孔122的侧表面上留下TaN阻挡膜125。
此后，如图5C所示，并且根据与第一实施例所实施的步骤类似的步骤，Ta阻挡膜126利用溅射法沉积在衬底的整个表面上，然后利用溅射法在其上沉积铜籽晶膜127，接着在铜籽晶膜127的协助下，通过Cu镀覆法形成Cu镀覆膜128，以便覆盖通路孔122和第二互连沟槽121。此后利用CMP法抛光Cu镀覆膜128(在这种情况下，膜128示为包含Cu籽晶膜127)和Ta阻挡膜126，使衬底的表面平坦，Cu镀覆膜128仅留在第二互连沟槽121和通路孔122内，从而形成第二互连层123和Cu通路124。这样，第二互连层123和Cu通路124都具有形成在其侧表面上并且由TaN阻挡膜125及Ta阻挡膜126构成的叠层阻挡膜，仅仅Ta阻挡膜126作为单层形成在它们的底表面下。
在第二实施例中，由于由TaN阻挡膜125和Ta阻挡膜126构成的叠层阻挡膜分别覆盖第二互连层123和Cu通路124的侧表面，并且Ta阻挡膜126覆盖第二互连层123的底表面，防止了包含在第二互连层123和Cu通路124中的Cu原子扩散到第三层间绝缘膜120中，从而防止了Cu污染。此外，TaN阻挡膜没有留在与第一互连层112接触的Cu通路124的底表面上，仅有Ta阻挡膜126作为单层留在其上。因此，增强了第一互连层112和Cu通路124之间的粘结，增加了抗电子迁移和热应力的能力，并且使其间的接触电阻低。注意，由于仅有Ta阻挡膜126作为单层形成在第二互连层123的底表面下，会出现第二互连层123和第三层间绝缘膜120之间的粘结强度在其底表面处降低。然而，由于TaN阻挡膜125及Ta阻挡膜126构成的叠层阻挡膜存在于其底表面周围，同时当进行CMP法时起保护模作用，因此抛光浆料基本不会通过侧表面进入第二互连层123的底表面，并且基本不会给第二互连层123的底表面施加机械应力，从而防止第二互连层123脱开。
图6是根据本发明第三实施例构成的单大马士革结构的截面图。与第一实施例中采用的方式一样形成第一互连层112，在第三下层间绝缘膜120A的一部分中形成通路孔122，其中第三下层间绝缘膜120A形成在第一互连层112上，以便提供第一互连层112和其它部件之间的电连接，然后，在通路孔122中形成Cu，从而形成Cu通路124。在其上形成第三上层间绝缘膜120B，在层间绝缘膜120B中形成第二互连沟槽121，然后，在第二互连沟槽121内形成Cu，以便形成构成单大马士革结构的第二互连层123。在这种情况下，由TaN阻挡膜125和Ta阻挡膜126构成的层叠阻挡膜形成在Cu通路124的侧表面上，Ta阻挡膜126形成在其底表面下。此外，由TaN阻挡膜125和Ta阻挡膜126构成的层叠阻挡膜形成在第二互连层123的侧表面上和其底表面下。
第三实施例的半导体器件按如下方式制造：如图7A所示，在第一互连层112上形成第三下层间绝缘膜120A；通过光刻技术在第三下层间绝缘膜120A中形成通路孔122，以便露出第一互连层112的上表面；然后，通过溅射法在硅衬底的整个表面上沉积TaN阻挡膜125；此外，通过各向异性蚀刻来蚀刻TaN阻挡膜125，以便除去形成在通路孔122底表面上的TaN阻挡膜125，同时TaN阻挡膜125仅留在其侧表面上。
接着，如图7B所示，通过溅射法在衬底的整个表面上沉积Ta阻挡膜126，然后，通过溅射法在其上沉积Cu籽晶膜127，此外，在Cu籽晶膜127的帮助下利用Cu镀覆法形成Cu镀覆膜128，镀覆膜128的膜厚比通路孔122的深度厚。
此后，如图7C所示，利用CMP法反抛光并且除去Cu镀覆膜128(在这种情况下，膜128示为包含Cu籽晶膜127)和Ta阻挡膜126，以便使Cu镀覆膜128仅留在通路孔122中，从而形成Cu通路124。
此后，如图7D所示，形成第三上层间绝缘膜120B，并且利用光刻技术在其内形成第二互连沟槽121，沟槽121的深度等于第三上层间绝缘膜120B的整个膜厚，以便露出Cu通路124的上表面。然后，利用溅射法按顺序沉积TaN阻挡膜125和Ta阻挡膜126，以便形成由TaN阻挡膜125和Ta阻挡膜126构成的层叠阻挡膜，在其上利用溅射法沉积Cu籽晶膜127，此外，在Cu籽晶膜127的帮助下，利用Cu镀覆法形成厚度比第二互连沟槽121的深度厚的Cu镀覆膜128。
接着，如图7E所示，利用CMP法反抛光并除去Cu镀覆膜128(在这种情况下，膜128示为包含Cu籽晶膜127)、Ta阻挡膜126和TaN阻挡膜125，以便Cu镀覆膜128仅留在第二互连沟槽121中，从而形成第二互连层123。
在此实施例中，由于由TaN阻挡膜125和Ta阻挡膜126构成的层叠阻挡膜留在第二互连层123和侧表面和底表面上以及Cu通路124的侧表面上，防止了Cu原子扩散到第三下层间绝缘膜120A和第三上层间绝缘膜120B中，从而防止了Cu污染。此时，增强了Cu和每个层间绝缘膜120A、120B之间的粘结，同时防止Cu由于利用CMP法进行的抛光操作等脱开。此外，由于仅有Ta阻挡膜126留在Cu通路124的底表面上，因此增强了第一互连层112和Cu通路124之间的粘结，从而在减小其间接触电阻的同时增加了抗电子迁移和热应力的能力。
应注意在此实施例中，Cu通路124的上表面通过由TaN阻挡膜125和Ta阻挡膜126构成的叠层膜阻挡膜接触第二互连层123的底表面，因此，减弱了在与叠层阻挡膜对应的部分处Cu通路124和第二互连层123之间的粘结强度，该现象在传统技术的描述中已经说明了。然而，由于Cu通路124的开口尺寸很小，因此可以将当受到电子迁移或热应力影响时移动的Cu原子限制在Cu通路占有的区域内，因此，不会出现由于Cu原子的移动造成的孔隙，即不会出现Cu通路124和第二互连层123之间的粘结强度的降低，有效地防止了其间接触电阻的增加。
应理解，尽管上述实施例采用通过组合Ta和TaN构成的阻挡膜，但是该实施例也可以采用通过组合Ti和TiN或者W和WN构成的阻挡膜。这是由于Ti和W都附着粘结于Cu，并且TiN和WN都附着粘结于作为层间绝缘膜的氧化硅膜。此外，本发明还可以应用于使用Cu合金作为半导体中的互连层和通路金属的情况。
如上所述，构成本发明的半导体器件，使得粘结于层间绝缘膜的第一阻挡膜和粘结于Cu的第二阻挡膜在Cu通路的侧表面上层叠，该Cu通路提供在层间绝缘膜中以便将由Cu构成的下和上互连层连接到一起，形成两层膜，第二阻挡膜形成在Cu通路的底表面下以便形成单层膜。据此，这些阻挡膜在增强Cu和层间绝缘膜之间在Cu通路的侧表面处的粘结强度以便防止Cu通路脱开的同时，防止了半导体器件的Cu污染。此外，由于仅仅第二阻挡膜留在Cu通路的底表面上，因此增强了下互连层和Cu通路之间的粘结强度，以便抑制Cu原子在Cu通路和下互连层之间的界面处的移动，从而增加了抗电子迁移和热应力的能力，使半导体器件具有多层互连结构并具有降低的接触电阻。
Claims (17)
1.一种半导体器件，包括：
由Cu或Cu合金形成的下互连层；
覆盖所述下互连层的层间绝缘膜；
形成在所述层间绝缘膜中以便露出一部分所述下互连层的通路孔；
通过在所述通路孔内形成铜或铜合金而形成的Cu通路，该Cu通路与所述下互连层连接；和
第一阻挡膜和第二阻挡膜，两个阻挡膜都形成在所述铜通路的侧表面上并且彼此相对层叠，所述第一阻挡膜位于所述层间绝缘膜一侧上，并且所述第一阻挡膜和所述层间绝缘膜之间的粘结强度比所述第一阻挡膜和所述铜通路之间的粘结强度强，所述第二阻挡膜位于所述铜通路一侧上，并且所述第二阻挡膜和所述铜通路之间的粘结强度比所述第二阻挡膜和所述层间绝缘膜之间的粘结强度强，所述第二阻挡膜还形成在所述铜通路的底表面下。
2.根据权利要求1的半导体器件，还包括：
形成在所述Cu通路上的所述层间绝缘膜中的上互连沟槽；和
由铜制成且形成在所述上互连沟槽内的上互连层，
其中所述上互连层和所述下互连层通过所述铜通路连接在一起，所述上互连层和所述铜通路形成由铜构成的整体结构，从而构成双大马士革结构，仅所述第二阻挡膜形成在用于将所述下互连层和所述铜通路连接到一起的连接区中，所述第一和第二阻挡膜在接触区中层叠，该接触区用于使所述层间绝缘膜和由所述上互连层及所述铜通路构成的铜区彼此接触，所述接触区限定为除了所述连接区之外的区。
3.根据权利要求1的半导体器件，还包括：
形成在所述铜通路上的所述层间绝缘膜中的上互连沟槽；和
由铜制成且形成在所述上互连沟槽内的上互连层，
其中所述上互连层和所述下互连层通过所述铜通路连接在一起，所述上互连层和所述铜通路通过形成作为双大马士革结构的铜的整体结构而构成，仅所述第二阻挡膜形成在所述上互连层和所述铜通路的每个底表面下，所述第一和第二阻挡膜层叠在所述上互连层和所述铜通路的每个侧表面上。
4.根据权利要求1至3中任一个权利要求的半导体器件，其中所述通路孔的深度与直径之比在1.5至5的范围内。
5.根据权利要求1至3中任一个权利要求的半导体器件，其中TaN膜和Ta膜、TiN膜和Ti膜、WN膜和W膜中的任何一组都对应于一组所述第一阻挡膜和所述第二阻挡膜。
6.根据权利要求1至3中任一个权利要求的半导体器件，其中形成的所述第一阻挡膜和第二阻挡膜的膜厚都为10至20nm。
7.一种半导体器件的制造方法，包括步骤：
在由铜构成的下互连层上形成的层间绝缘膜中形成通路孔，以便露出所述下互连层的一部分；
在所述通路孔的内表面上沉积第一阻挡膜，所述第一阻挡膜和所述层间绝缘膜之间的粘结强度比所述第一阻挡膜和铜之间的粘结强度强；
蚀刻所述第一阻挡膜以便除去位于所述通路孔底表面处的所述第一阻挡膜；
在所述通路孔的内表面上沉积第二阻挡膜，所述第二阻挡膜和铜之间的粘结强度比所述第二阻挡膜与所述层间绝缘膜之间的粘结强度强；和
在所述通路孔内形成铜，以便形成铜通路。
8.根据权利要求7的半导体器件的制造方法，其中，形成所述通路孔使其通路孔的深度与其直径之比为1.5至5，利用溅射法沉积所述第一阻挡膜，蚀刻所述第一阻挡膜直到除去位于所述通路孔底表面处的所述第一阻挡膜。
9.根据权利要求7的半导体器件的制造方法，其中利用溅射法沉积所述第一阻挡膜，使得第一阻挡膜几乎不沉积在小尺寸的通路孔的底表面上。
10.根据权利要求7的半导体器件的制造方法，其中形成所述铜通路的步骤是，在所述通路孔中沉积铜，然后，利用化学机械抛光法抛光铜，使所述层间绝缘膜和铜的表面构成一个平坦的表面。
11.一种半导体器件的制造方法，包括步骤：
在层间绝缘膜中形成上互连沟槽，该层间绝缘膜形成在由铜构成的下互连层上，局部打开所述层间绝缘膜，以便在其内形成通路孔，用于露出所述下互连层的一部分；
分别在所述上互连沟槽和所述通路孔的内表面上沉积第一阻挡膜，所述第一阻挡膜和所述层间绝缘膜之间的粘结强度比所述第一阻挡膜和铜之间的粘结强度强；
蚀刻所述第一阻挡膜以便除去位于所述通路孔底表面处的所述第一阻挡膜；
分别在所述上互连沟槽和所述通路孔的内表面上沉积第二阻挡膜，所述第二阻挡膜和铜之间的粘结强度比所述第二阻挡膜和所述层间绝缘膜之间的粘结强度强；和
在所述上互连沟槽和所述通路孔内形成铜，以便在一个步骤中形成所述上互连层和所述铜通路。
12.根据权利要求11的半导体器件的制造方法，其中，形成所述通路孔使其通路孔的深度与其直径之比为1.5至5，利用溅射法沉积所述第一阻挡膜，蚀刻所述第一阻挡膜直到除去位于所述通路孔底表面处的所述第一阻挡膜。
13.根据权利要求11的半导体器件的制造方法，其中利用溅射法沉积所述第一阻挡膜，使得第一阻挡膜几乎不沉积在小尺寸的通路孔的底表面上。
14.根据根据权利要求11的半导体器件的制造方法，其中所述形成所述上互连层和所述铜通路的步骤是，在所述上互连沟槽和通路孔中沉积铜，然后利用化学机械抛光法抛光铜，使所述层间绝缘膜和铜的表面构成一个平坦的表面。
15.一种半导体器件的制造方法，包括步骤：
在层间绝缘膜中形成上互连沟槽，该层间绝缘膜形成在由铜构成的下互连层上，并且局部打开所述层间绝缘膜，在所述层间绝缘膜中形成通路孔，以便露出所述下互连层的一部分；
在所述上互连沟槽和所述通路孔的各个内表面上沉积第一阻挡膜，所述第一阻挡膜和所述层间绝缘膜之间的粘结强度比所述第一阻挡膜和铜之间的粘结强度强；
蚀刻所述第一阻挡膜，以便除去位于所述上互连沟槽和所述通路孔的各个底表面处的所述第一阻挡膜；
在所述上互连沟槽和所述通路孔的各个内表面上沉积第二阻挡膜，所述第二阻挡膜和铜之间的粘结强度比所述第二阻挡膜和层间绝缘膜之间的粘结强度强；和
在所述上互连沟槽和所述通路孔内形成铜，以便在一个步骤中形成上互连层和铜通路。
16.根据权利要求15的半导体器件的制造方法，其中，形成所述通路孔使其通路孔的深度与其直径之比为1.5至5，利用溅射法沉积所述第一阻挡膜，蚀刻所述第一阻挡膜直到除去位于所述通路孔底表面处的所述第一阻挡膜。
17.根据权利要求15的半导体器件的制造方法，其中所述形成所述上互连层和所述铜通路的步骤是，在所述上互连沟槽和通路孔中沉积铜，然后利用化学机械抛光法抛光铜，使所述层间绝缘膜和铜的表面构成一个平坦的表面。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101213642B (zh) * | 2005-06-28 | 2010-09-29 | 东京毅力科创株式会社 | 金属膜的薄膜沉积方法和薄膜沉积装置 |
Families Citing this family (50)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3540302B2 (ja) * | 2001-10-19 | 2004-07-07 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| KR100555513B1 (ko) * | 2003-08-04 | 2006-03-03 | 삼성전자주식회사 | 보이드 발생이 방지되는 금속배선구조 및 금속배선방법 |
| US20050070097A1 (en) * | 2003-09-29 | 2005-03-31 | International Business Machines Corporation | Atomic laminates for diffusion barrier applications |
| US7186446B2 (en) | 2003-10-31 | 2007-03-06 | International Business Machines Corporation | Plasma enhanced ALD of tantalum nitride and bilayer |
| JP4339152B2 (ja) | 2004-03-08 | 2009-10-07 | 富士通マイクロエレクトロニクス株式会社 | 配線構造の形成方法 |
| JP2005303258A (ja) * | 2004-03-16 | 2005-10-27 | Fujikura Ltd | デバイス及びその製造方法 |
| JP2005268454A (ja) * | 2004-03-17 | 2005-09-29 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US20050266679A1 (en) * | 2004-05-26 | 2005-12-01 | Jing-Cheng Lin | Barrier structure for semiconductor devices |
| JP4224434B2 (ja) * | 2004-06-30 | 2009-02-12 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| KR100621548B1 (ko) * | 2004-07-30 | 2006-09-14 | 삼성전자주식회사 | 반도체 소자의 금속 배선 형성 방법 |
| US7193327B2 (en) * | 2005-01-25 | 2007-03-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Barrier structure for semiconductor devices |
| US7449409B2 (en) * | 2005-03-14 | 2008-11-11 | Infineon Technologies Ag | Barrier layer for conductive features |
| US8455978B2 (en) * | 2010-05-27 | 2013-06-04 | Sang-Yun Lee | Semiconductor circuit structure and method of making the same |
| TWI305951B (en) * | 2005-07-22 | 2009-02-01 | Megica Corp | Method for forming a double embossing structure |
| US20070126120A1 (en) * | 2005-12-06 | 2007-06-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device |
| JP5014632B2 (ja) | 2006-01-13 | 2012-08-29 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2007311771A (ja) * | 2006-04-21 | 2007-11-29 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US20070257366A1 (en) * | 2006-05-03 | 2007-11-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Barrier layer for semiconductor interconnect structure |
| JP5162869B2 (ja) * | 2006-09-20 | 2013-03-13 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
| KR100853098B1 (ko) * | 2006-12-27 | 2008-08-19 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속 배선 및 이의 제조 방법 |
| US7968952B2 (en) * | 2006-12-29 | 2011-06-28 | Intel Corporation | Stressed barrier plug slot contact structure for transistor performance enhancement |
| US7719062B2 (en) * | 2006-12-29 | 2010-05-18 | Intel Corporation | Tuned tensile stress low resistivity slot contact structure for n-type transistor performance enhancement |
| JP5214913B2 (ja) * | 2007-05-31 | 2013-06-19 | ローム株式会社 | 半導体装置 |
| JP5117112B2 (ja) * | 2007-05-31 | 2013-01-09 | ローム株式会社 | 半導体装置 |
| US7863176B2 (en) * | 2008-05-13 | 2011-01-04 | Micron Technology, Inc. | Low-resistance interconnects and methods of making same |
| JP5025679B2 (ja) * | 2009-03-27 | 2012-09-12 | 株式会社東芝 | 半導体装置 |
| US8536044B2 (en) * | 2010-07-08 | 2013-09-17 | Intersil Americas Inc. | Protecting bond pad for subsequent processing |
| US8310328B2 (en) * | 2010-10-07 | 2012-11-13 | Touch Micro-System Technology Corp. | Planar coil and method of making the same |
| US8420531B2 (en) | 2011-06-21 | 2013-04-16 | International Business Machines Corporation | Enhanced diffusion barrier for interconnect structures |
| US8525339B2 (en) | 2011-07-27 | 2013-09-03 | International Business Machines Corporation | Hybrid copper interconnect structure and method of fabricating same |
| JP5857615B2 (ja) * | 2011-10-17 | 2016-02-10 | 富士通株式会社 | 電子装置およびその製造方法 |
| CN102446846B (zh) * | 2011-11-28 | 2014-03-12 | 上海华力微电子有限公司 | 一种利用上掩膜实现铜互连的方法 |
| CN102569177A (zh) * | 2012-01-18 | 2012-07-11 | 上海华力微电子有限公司 | 一种利用上掩膜实现高性能铜互连的方法 |
| CN102569178A (zh) * | 2012-01-18 | 2012-07-11 | 上海华力微电子有限公司 | 一种利用上掩膜实现高性能铜互连的方法 |
| JP5485333B2 (ja) * | 2012-05-10 | 2014-05-07 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US9117820B2 (en) | 2012-08-08 | 2015-08-25 | United Microelectronics Corp. | Conductive line of semiconductor device |
| US9685370B2 (en) | 2014-12-18 | 2017-06-20 | Globalfoundries Inc. | Titanium tungsten liner used with copper interconnects |
| JP6415376B2 (ja) * | 2015-04-16 | 2018-10-31 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US9406617B1 (en) | 2015-11-19 | 2016-08-02 | International Business Machines Corporation | Structure and process for W contacts |
| US9735051B2 (en) | 2015-12-14 | 2017-08-15 | International Business Machines Corporation | Semiconductor device interconnect structures formed by metal reflow process |
| US10115670B2 (en) | 2016-08-17 | 2018-10-30 | International Business Machines Corporation | Formation of advanced interconnects including set of metal conductor structures in patterned dielectric layer |
| US9859215B1 (en) | 2016-08-17 | 2018-01-02 | International Business Machines Corporation | Formation of advanced interconnects |
| US9941212B2 (en) | 2016-08-17 | 2018-04-10 | International Business Machines Corporation | Nitridized ruthenium layer for formation of cobalt interconnects |
| US9716063B1 (en) | 2016-08-17 | 2017-07-25 | International Business Machines Corporation | Cobalt top layer advanced metallization for interconnects |
| US9852990B1 (en) | 2016-08-17 | 2017-12-26 | International Business Machines Corporation | Cobalt first layer advanced metallization for interconnects |
| US9768118B1 (en) | 2016-09-19 | 2017-09-19 | International Business Machines Corporation | Contact having self-aligned air gap spacers |
| CN110858578B (zh) * | 2018-08-23 | 2021-07-13 | 联华电子股份有限公司 | 管芯封环及其制造方法 |
| US10916503B2 (en) | 2018-09-11 | 2021-02-09 | International Business Machines Corporation | Back end of line metallization structure |
| US11177163B2 (en) * | 2020-03-17 | 2021-11-16 | International Business Machines Corporation | Top via structure with enlarged contact area with upper metallization level |
| US11955382B2 (en) | 2020-12-03 | 2024-04-09 | Applied Materials, Inc. | Reverse selective etch stop layer |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04127527A (ja) | 1990-09-19 | 1992-04-28 | Fujitsu Ltd | 多層配線の形成方法 |
| US5930669A (en) | 1997-04-03 | 1999-07-27 | International Business Machines Corporation | Continuous highly conductive metal wiring structures and method for fabricating the same |
| US5985762A (en) * | 1997-05-19 | 1999-11-16 | International Business Machines Corporation | Method of forming a self-aligned copper diffusion barrier in vias |
| JP3149846B2 (ja) | 1998-04-17 | 2001-03-26 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP3189970B2 (ja) | 1998-09-07 | 2001-07-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6417094B1 (en) * | 1998-12-31 | 2002-07-09 | Newport Fab, Llc | Dual-damascene interconnect structures and methods of fabricating same |
| JP2000323571A (ja) | 1999-05-14 | 2000-11-24 | Sony Corp | 半導体装置の製造方法 |
| JP2001053077A (ja) | 1999-08-13 | 2001-02-23 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2001176965A (ja) | 1999-12-20 | 2001-06-29 | Nec Corp | 半導体装置及びその製造方法 |
| US6358842B1 (en) * | 2000-08-07 | 2002-03-19 | Chartered Semiconductor Manufacturing Ltd. | Method to form damascene interconnects with sidewall passivation to protect organic dielectrics |
| US6498091B1 (en) * | 2000-11-01 | 2002-12-24 | Applied Materials, Inc. | Method of using a barrier sputter reactor to remove an underlying barrier layer |
| US6576982B1 (en) * | 2001-02-06 | 2003-06-10 | Advanced Micro Devices, Inc. | Use of sion for preventing copper contamination of dielectric layer |
| US6624066B2 (en) * | 2001-02-14 | 2003-09-23 | Texas Instruments Incorporated | Reliable interconnects with low via/contact resistance |
| US6531780B1 (en) * | 2001-06-27 | 2003-03-11 | Advanced Micro Devices, Inc. | Via formation in integrated circuit interconnects |
| JP3540302B2 (ja) * | 2001-10-19 | 2004-07-07 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101213642B (zh) * | 2005-06-28 | 2010-09-29 | 东京毅力科创株式会社 | 金属膜的薄膜沉积方法和薄膜沉积装置 |
Also Published As
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