JP4558272B2 - 低誘電率技術における銅バイア用のクロム接着層 - Google Patents

低誘電率技術における銅バイア用のクロム接着層 Download PDF

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Description

本発明の分野は、銅のメタライゼーションおよび低誘電率誘電体を有する集積回路を形成する分野である。
酸化物を備える銅の分野において、当技術分野では、トレンチおよびバイアをライニングする銅を含む１組の適合性のある材料が開発されてきている。このライニングは、絶縁物に接着し、拡散およびエレクトロマイグレーションを阻止しなければならない。
従来、酸化物誘電体の回路において、下側のレベルに接続されたバイアを水平相互接続部材と組み合わせるデュアルダマシン構造は、ＴａまたはＴａＮの接着層、銅の拡散を防止するためのＴａＮのバリア層、およびＣｕシードの堆積に先立つＴａまたはＴａＮの上部層を含んでいる。
半導体デバイスの寸法が縮小するにつれて、その金属相互接続のＲＣ遅延が、デバイスの速度の主要な制限要因になっている。この問題を解決するためには、（金属線間の静電容量Ｃを減少させる）低誘電率誘電体中で（抵抗Ｒを減少させる）銅相互接続を実現することが、半導体産業にとって、デバイスをディープ・サブミクロン寸法にまで縮小するための重要な課題になっている。
Ｃｕの低誘電率メタライゼーション・プロセスを実施する最も経済的な方法は、デュアルダマシン構造を使用し、一工程段階で金属バイアおよび金属線をエッチングし、Ｃｕ金属で充填するものである。ＣＭＰ（化学的機械研磨）により、過剰なＣｕを除去する。デュアルダマシン構造では、Ｃｕ金属と誘電体の間のバリア層（または複数の層）が、金属バイアと金属線の両方に必要である。このバリア層は、ライナとして知られている。このライナには、Ｃｕが誘電体中に拡散するのを防止するＣｕ拡散バリアとして、およびＣｕ金属バイアと（ＣｕまたはＷで作ることのできる）下側にある金属線の間のコンタクト層としての２つの機能がある。
（低誘電率誘電体とはみなされない）ＳｉＯ２誘電体におけるＣｕデュアルダマシン・メタライゼーション構造の分野では、従来技術により、Ｔａ、ＴａＮ、およびＣＶＤ ＴｉＮなど、ライナ用の１群の適合材料が開発されてきている。ＴａがＣｕ金属と良い接着性を有すること、およびＣＶＤ ＴＩＮが、線およびバイアの側壁上で、特に高アスペクト比構造に対してより良いカバレージを有することが、明らかになってきている。
しかしながら、低誘電率誘電体中でＣｕ金属相互接続を形成する分野においては、ＳｉＯ２誘電体中ではＣｕ金属相互接続における同等の材料（counterpart）がないという新しい問題が生じてきている。例えば、ＳｉＬＫなどの低誘電率誘電体のあるものは、ＳｉＯ２には存在しないいくつかの材料特性を有する。ＳｉＬＫは、ポリマー材料であり、主としてＣからできている。ＳｉＬＫはまた、非常に大きな熱膨張係数をもつ柔軟な材料である。ＳｉＬＫ材料にはこれら独特の特性があるので、バイアの側壁のカバレージや、ライナと下側にある金属（ＣｕまたはＷ金属）との間の接着性など、この材料中のＣｕ金属相互接続に対する要件は、ＳｉＯ２誘電体材料中のＣｕメタライゼーションにおける対応する要件とは異なっている。
さらに、バイアおよび金属線の寸法が減少し、バイアのアスペクト比がそれに対応して増大していることから、デュアルダマシン構造のライナに対して追加の要件が付け加わる。
本発明は、バイアの底部とその下側の銅相互接続部材との間の必要な接着性を、十分に低い抵抗と併せて提供する低誘電率誘電体を使用した、銅相互接続回路の材料と構造の組合せに関する。
本発明の特徴は、バイアの底部のＣｒライナ層とその下側にある相互接続の間の接着性が、熱サイクルによって引き起こされる応力に十分に耐えることである。
本発明の他の特徴は、バイアの底部上の炭素汚染がＣｒ層のゲッタリング効果によって低減されることである。
銅のメタライゼーションを低誘電率誘電体（例えばＤｏｗ社のＳｉＬＫ）と組み合わせた集積回路のテストにおいて、予期せぬ問題が確認された。
銅の酸化物層間誘電体との相互接続における従来技術と違って、熱サイクル後に受け入れがたい高い故障率でオープン・バイアが発生した。
この問題の原因は、バイアの底部とその下側にある銅部材の間の機械的分離であることが確認された。
この問題は、バイアの横の寸法が縮小（そのアスペクト比が増大）するときだけ、増大する可能性がある。
ここで図２を参照すると、従来技術による典型的なバイアが示されている。その下側の誘電体層２０がシリコン基板１０上に配置されている。第１の銅層３０が左から右に延びている。キャッピング層と呼ばれる従来のバリア層３２、例えばＳｉＮを、銅層３０上に堆積させてある。
この図の中央で、バイアが銅層５０から下に延び、層３０と接触する。この銅は従来のＣＶＤ ＴｉＮライナ６２とＴａ（および／またはＴａＮ）ライナ６４の組合せでライニングされる。図示の実施形態では、公称２００ｎｍの基本ルールをもつプロセスに対して、層４０の厚さは公称３００ｎｍであり、バイアの寸法は公称２００ｎｍ×２００ｎｍであり、アスペクト比は公称３．５である。寸法が縮小するにつれ、アスペクト比（したがってバイアの底部にある接着部の応力）が増大することになる。
この組合せは、熱応力がかかる前には満足できるものであるが、−６５℃から２００℃で熱サイクルを繰り返した後には、受け入れがたい高い故障率になる。この高い故障率の原因は、バイアの底部での機械的分離であると確認されている。ＳｉＬＫの熱膨張係数は、銅のそれに比べて５倍大きく、その結果、層間誘電体は、回路温度が上昇すると、バイアの底部における接合に大きな応力を及ぼす。
この分離の１つの疑われる原因は、バイアをエッチングし、清浄化する先行ステップ中に、低誘電率誘電体から炭素が放出される（気体放出される）ことによる。この炭素は、スパッタ清浄化など従来の清浄化プロセスによって完全に除去することはできず、銅の上部表面とライナ底面の間での良好な接着の形成を妨害する。さらに、ウェーハが空気にさらされると、酸素がバイアの露出底部に吸着される可能性がある。これらの効果が相まって、Ｔａおよび／またはＴａＮと銅の間のすでに低強度の結合を弱くし、熱応力の下で開路を生じる現象を引き起こす。これにより、銅の相互接続と低誘電率誘電体の有益な特徴を組み合わせる際に、困難な問題が引き起こされてきた。
次に図１を参照すると、本発明の一実施形態が示されており、ここでは、ライナ６２および６４が、バイアの底部の公称１０〜２０ｎｍ厚の、スパッタされたＣｒから成る第１のライナ４２で置き換えられている。スパッタされたＣｒは垂直面をよくカバーしないので、側面のＣｒのカバレージは、底部に比べて少なくなる。ＣｒがＳｉＬＫなどの有機材料によく接着することが判明している。Ｃｒは、過去において集積回路パッケージングの分野で銅上の接着層として使用されてきたが、その分野では有機材料が使用されず、また寸法や応力が集積回路技術におけるものとは全く異なっている。
次に、公称５ｎｍ〜１０ｎｍ厚の（化学気相成長法によって堆積された）ＣＶＤ ＴｉＮライナ４６を、標準的な条件で堆積させる。この層は共形であり、第１層のカバレージの不足を補う。ＴｉＮはまた、ＳｉＬＫによく接着し、したがってバイアの壁に開いたＳｉＬＫ面がある場合でも、壁によく接着することになる。
ライナの最終層は、公称２５ｎｍ厚のＴａ層４８であり、これは、ＴｉＮライナとＣｕ相互接続部材の間の接着を改善するのに役立つ。ＴａＮも使用することができる。
実験結果では、本発明に従って構成されるバイアが故障率を劇的に減少させたことが示唆されている。
実施に際して、第１の銅相互接続層を、通常通り（ダマシン構造が好ましい）堆積させ、パターン形成する。第１の誘電体層も、通常通り堆積させる。次に、望ましくはデュアルダマシン・プロセスで、層間誘電体を貫通して１組のバイアをエッチングする。１組３層のライナ層を付設し、好ましいなら、従来のＣＭＰにより、銅の第２層のチャネル以外はそれを除去する。
銅の第２層を付設し、パターン形成する。銅の全層が付設されるまで、必要なだけ何度もこのプロセスを繰り返す。
代替実施形態：
先の議論では、３層のライナについて言及してきた。本発明の他の実施形態も使用できる。例えば、１層のＣｒ層４２を、ＴｉＮまたはＴａなしで使用することができる。この実施形態では、ＴｉＮの共形のカバレージ、およびその拡散バリアとしての品質がなくて済むようになる。この実施形態では、より低コストという利点を有するが、ＣＶＤ ＴｉＮよりも共形性が低い。
他の実施形態は、Ｔａ上部ライナ層４８を別のＣｒから成るスパッタ層で置き換えるものである。これにより、上側の銅相互接続層への良い接着が得られ、使用する材料が少なくて済む。
さらに別の例では、ＴｉＮ層４６なしで済ませることができ、Ｔａ（またはＴａＮ）層４８はそのまま使用し続ける。これは、第１の実施形態に比べて共形性が低くなるが、ＣＶＤステップが不要になる。
各実施形態において、通常、接着性を増進するために従来のスパッタされた銅シード層があるはずである。
本発明を、１つの好ましい実施形態により説明してきたが、本発明が添付の特許請求の範囲の趣旨と範囲内で様々な変形として実施できることが、当業者には認識されよう。
本発明は、集積回路製造の分野において、特に銅のメタライゼーションおよび低誘電率誘電体を備える集積回路において有用である。
本発明による相互接続の一部分を示す図である。 従来技術による相互接続の一部分を示す図である。

Claims (2)

  1. 集積回路中に銅の相互接続を形成する方法であって、
    （ａ）基板（１０）上に第１の銅相互接続層（３０）を堆積させ、パターン形成するステップと、
    （ｂ）前記第１の銅相互接続層上にＳｉＬＫ（登録商標）層を含む第１の低誘電率層間誘電体層（４０）を堆積させるステップと、
    （ｃ）前記第１の低誘電率層間誘電体層を貫通して、前記第１の銅相互接続層の表面で停止する、１組のバイアを形成するステップと、
    （ｄ）前記１組のバイア内の前記第１の低誘電率層間誘電体層および前記第１の銅相互接続層の表面にＣｒの第１のライナ層（４２）を堆積させるステップと、
    （ｄ−１）前記１組のバイア内の前記第１のライナ層（４２）上にＣＶＤ ＴｉＮの第２のライナ層（４６）を堆積させるステップと、
    （ｄ−２）前記ＣＶＤ ＴｉＮの第２のライナ層（４６）上にＴａおよびＴａＮから成る群から選択される第３のライナ層（４８）を堆積させるステップと、
    （ｅ）前記第３のライナ層上に第２の銅相互接続層（５０）を堆積させ、パターン形成するステップと、
    を含む方法。
  2. 集積回路中に銅の相互接続を形成する方法であって、
    （ａ）基板（１０）上に第１の銅相互接続層（３０）を堆積させ、パターン形成するステップと、
    （ｂ）前記第１の銅相互接続層上にＳｉＬＫ（登録商標）層を含む第１の低誘電率層間誘電体層（４０）を堆積させるステップと、
    （ｃ）前記第１の低誘電率層間誘電体層を貫通して、前記第１の銅相互接続層の表面で停止する、１組のバイアを形成するステップと、
    （ｄ）前記１組のバイア内の前記第１の低誘電率層間誘電体層および前記第１の銅相互接続層の表面にＣｒの第１のライナ層（４２）を堆積させるステップと、
    （ｄ−１）前記１組のバイア内の前記第１のライナ層（４２）上にＣＶＤ ＴｉＮの第２のライナ層（４６）を堆積させるステップと、
    （ｄ−２）前記ＣＶＤ ＴｉＮの第２のライナ層（４６）上にＣｒの第３のライナ層（４８）を堆積させるステップと、
    （ｅ）前記第３のライナ層上に第２の銅相互接続層（５０）を堆積させ、パターン形成するステップと、
    を含む方法。
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