KR20040012705A - 집적 회로에서의 구리 상호 접속부 형성 방법 - Google Patents

집적 회로에서의 구리 상호 접속부 형성 방법 Download PDF

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Abstract

구리 상호 접속부(30,50) 및 로우 K 층간 유전체(40)를 갖는 집적 회로에 있어서, 열처리 이후의 개방 회로의 문제는 Cr의 제 1 라이너 층(42)과, 그 다음 CVD TiN의 부합적 층(46)과, 그 다음 이어서 Ta 또는 TaN의 최종 라이너 층(48)의 사용에 의해 해결되어, 비아(5)와 아래에 놓인 구리 층(30) 간의 접착을 향상시키며 저저항을 유지한다.

Description

집적 회로에서의 구리 상호 접속부 형성 방법{CHROMIUM ADHESION LAYER FOR COPPER VIAS IN LOW-K TECHNOLOGY}
산화물을 갖는 구리의 분야에서, 해당 기술은 구리를 포함하는 트렌치 및 비아(vias)를 라이닝하는(line) 호환성 있는 재료의 세트를 개발해왔다. 라이닝은 유전체에 접착되고 블록 확산과 일렉트로마이그레이션(electromigration)을 막아야 한다.
통상적으로는, 산화물 유전체 회로에서, 하위 레벨에 접속되는 비아를 수평의 상호 접속부 부재와 결합하는 이중 대머신(damascene) 구조는 Cu 시드(seed) 증착 이전에 Ta 또는 TaN의 접착 층과, 구리 확산을 막기 위한 TaN의 장벽 층과, Ta 또는 TaN의 상부 층을 갖는다.
반도체 디바이스의 치수가 계속하여 줄어듬에 따라, 그 금속 상호 접속부의 RC 지연은 디바이스 속도의 주요 제한 요소가 된다. 이 이슈를 해결하기 위해, (금속 라인 간의 캐패시턴스 C를 감소시키는) 로우 k 유전체 재료 내에 (저항 R을 감소시키는) 구리 상호 접속부를 구현하는 것은 반도체 산업에 있어서 디바이스를 깊은 서브마이크로미터 치수로 줄이는 키 이슈가 된다.
Cu 로우 k 금속화 공정을 구현하는 가장 경제적인 방법은 하나의 공정 단계로 금속 비아와 금속 라인이 에칭되고 Cu 금속으로 충진되는 이중 대머신 구조를 사용하는 것이다. 과잉 Cu는 CMP(chemical mechanical polishing)로 제거한다. 이중 대머신 구조에서, Cu 금속과 유전체 재료 사이의 장벽층(들)은 금속 비아와 금속 라인 모두를 위해 요구된다. 이 장벽 층은 라이너(liner)로 알려져 있다. 라이너는, Cu가 유전체 재료 내로 확산되는 것을 막는 Cu 확산 장벽으로서 그리고 Cu 금속 비아와 하부에 놓인 금속 라인(Cu 또는 W로 이루어질 수 있음) 사이의 컨택트층으로서 두 개의 기능을 갖는다.
(로우 k 유전체 재료로서 간주되지 않는) SiO2유전체에서의 Cu 이중 대머신 금속화물 구조 분야에서, 종래의 기술은 Ta, TaN 및 CVD TiN과 같은 라이너를 위한 호환적 재료의 세트를 개발해 왔다. Ta가 Cu 금속에 대해 우수한 접착력을 갖고, 특히 고종횡비 구조에 대해서 CVD TiN은 라인과 비아의 측벽에 나은 커버리지를 갖는다는 것을 발견했다.
그러나, 로우 k 유전체 재료 내에 Cu 금속 상호 접속부를 형성하는 분야에서는, 새로운 문제가 대두되는데, 즉 SiO2유전체 내의 Cu 금속 상호 접속부에서의 대응부(counterpart)를 갖지 않는다는 것이다. 예를 들면, SiLK와 같은 로우 k 유전체 중 하나는 SiO2에서는 존재하지 않는 여러 재료 특성을 갖는다. SiLK는 폴리머 재료이며, 대부분 C로 이루어진다. SiLK도 매우 높은 열 팽창 계수를 갖는 소프트 재료이다. SiLK 재료의 이 고유 특성 때문에, 비아의 측벽의 커버리지 및 라이너와 아래에 놓이는 재료(Cu 또는 W 금속) 간의 접착과 같은 SiLK 재료에서 Cu 금속 상호 접속부를 위한 요구사항은, SiO2유전체 재료에서 Cu 금속화물에서의 해당 요구사항과는 다르다.
이에 더하여, 비아와 금속 라인의 치수가 감소하고 있다는 사실은 해당 비아의 종횡비가 증가함에 따라 이중 대머신 구조를 위한 라이너에 관한 추가 요구사항을 더한다.
본 발명은 구리 금속화물 및 로우 k(low-k) 유전체를 갖는 집적 회로를 형성하는 분야에 관한 것이다.
도 1은 본 발명에 따른 상호 접속부,
도 2는 종래 기술에 따른 상호 접속부.
발명의 개요
본 발명은 로우 K 유전체를 사용하여, 적절히 낮은 저항과 더불어 비아 바닥과 하부 구리 상호 접속 부재 간의 필요한 접착력을 제공하는 구리 상호 접속 회로용 재료의 조합과 구조에 관한 것이다.
본 발명의 특징은 비아의 바닥에 있는 Cr 라이너 층과 하부 상호 접속부 간의 접착이 열 싸이클에 의해 야기되는 응력을 견디기에 충분하다는 것이다.
본 발명의 다른 특징은 비아 바닥 상의 탄소 오염이 Cr 층의 게터링(gettering) 작용에 의해 감소된다는 것이다.
로우 k 유전체(가령, Dow사의 SiLK)와 구리 금속화물을 결합하는 본 집적 회로의 테스트에서, 예기치 않은 문제가 확인되었다.
산화물 층간 유전체를 갖는 구리 상호 접속부에서의 종래 기술과는 달리, 열 싸이클 이후에 받아들이기 어려울 만큼 높은 개방 비아의 실패율이 발생했다.
문제의 원인은 비아 바닥과 하부 구리 부재 간의 기계적 분리로 판명되었다.
이 문제는 오직 비아의 횡단 치수가 줄어듬(그리고 그 종회비는 증가함)에 따라서만 단지 증가할 수 있다.
이제 도 2를 참조하면, 종래 기술에 따른 통상적 비아가 도시되어 있다. 하위 유전층(20)은 실리콘 기판(10) 상에 배치되어 있다. 제 1 구리 층(30)은 좌측으로부터 우측으로 확장한다. 캡핑 층이라고 불리는 통상의 장벽층(32), 가령, SiN은 구리 층(30) 상에 증착되어 있다.
도면의 중앙에서, 비아는 층(30)과 접촉하기 위해 구리 층(50)으로부터 아래로 확장한다. 구리는 CVD TiN 라이너(62)와 Ta(및/또는 TaN) 라이너(64)의 통상의 조합으로 라이닝된다. 예시적인 실시예에서, 보통 200nm의 기본 규칙을 갖는 공정에 대해 층(40)의 두께는 보통 300nm이고, 비아의 치수는 보통 200nm × 200nm이며, 종횡비는 보통 3.5이다. 치수가 줄어듬에 따라 종횡비는 증가할 것이다(그래서 비아 바닥에 있는 본드 상에서의 스트레인은 증가할 것이다).
이 조합은, 임의의 열 응력 이전에는 만족스러우나, -65℃~200℃ 반복 열 싸이클 이후에는 감당하기 어려울 만큼 높은 실패율을 가져온다는 것이 발견되었다. 이 실패율의 원인은 비아 바닥에서의 기계적 분리로 확인되었다. SiLk의 열 팽창 계수는 구리의 열 팽창 계수보다 5배 커서 층간 유전체는 회로 온도가 오를 때 비아 바닥에 있는 결합부에 큰 응력을 가하게 된다.
이 분리의 하나의 원인은 이전의 비아 에칭 및 세정 단계 동안에 탄소가 로우 k 유전체로부터 방출된다는(빠지는(outgassed)) 것이다. 이 탄소는 스퍼터 세정(sputter cleansing)과 같은 종래의 세정 공정에 의해 완전히 제거되지 않으며, 구리의 상부 표면과 라이너의 바닥면 간의 우수한 접착 형성을 방해한다. 게다가, 웨이퍼가 공기 중에 노출될 때, 산소가 비아의 노출된 하부 상에서 흡수될 수 있다. 이 효과의 결합은 Ta 및/또는 TaN과 구리 간의 접착을 약화시키고 열 응력 하에서 개방 회로를 생성하는 현상을 초래한다. 이는 구리 상호 접속부 및 로우 k 유전체의 이로운 특징들을 결합함에 있어서 어려운 문제를 발생시켰다.
이제 도 1을 참조하면, 본 발명이 실시예가 도시되어 있는데, 라이너(62,64)는 스퍼터링된 Cr의 제 1 라이너(42)로 대체되어 있고 비아 바닥에서 보통 10~20nm 두께이다. 스퍼터링된 Cr이 종 표면을 잘 덮지 않기 때문에 측면 상의 Cr의 커버리지는 바닥에서보다 작을 것이다. Cr이 SiLK와 같은 유기 재료에 잘 접착한다는 것은 알려져 있다. Cr은 과거에는 집적 회로 패키지의 분야에서 구리 상의, 접착층으로 사용되어 왔는데, 그 경우 유기 재료가 사용되지 않으며, 치수 및 응력이 집적 회로 기술에서의 치수 및 응력과 완전히 다르다.
그 다음, 보통, 5nm~10nm 두께의 (화학 기상 증착에 의해 증착되는) CVD TiN 라이너(46)를 표준 조건으로 증착시켰다. 이 층은 컨포말하며 제 1 층의 커버리지의 부족을 보상한다. TiN은 SiLK에도 잘 접착해서 비아의 벽 상에 어떤 개방 SiLK 표면이 있다면, 그 벽에 잘 접착할 것이다.
라이너의 마지막 층은 Ta 층(48)이며, 보통 25nm 두께이고, TiN 라이너와 Cu 상호 접속부 부재 간의 접촉을 향상시키도록 작용한다. TaN이 사용될 수도 있다.
실험 결과는 본 발명에 따라 형성되는 비아가 극적으로 실패율을 감소시켰다는 것을 보여준다. 동작 시, 구리 상호 접속부의 제 1 층을 통상적으로(바람직하게는 대머신 구조로) 증착시키고 패터닝한다. 유전체의 제 1 층도 통상적으로 증착시킨다. 그 다음, 비아의 세트를 층간 유전체를 통해, 바람직하게는 이중 대머신 공정으로 에칭한다. 3 라이너 층(three liner layer)의 세트를 증착시키고, 바람직하다면, 종래의 CMP에 의해 구리의 제 2 층에 대한 채널이 외부에서 제거한다.
구리의 제 2 층을 증착시키고 패터닝한다. 공정은 구리의 모든 층을 증착시킬 때까지 필요한 만큼 반복된다.
다른 실시예:
이전의 실시예는 3 층 라이너에 관한 것이다. 본 발명의 다른 실시예도 사용할 수 있다. 예를 들면, TiN 또는 Ta 없이 단일 Cr 층(42)을 사용할 수 있다. 본 실시예에서는 TiN의 컨포말한 커버리지와 확산 장벽으로서의 그 품질이 없다.이 실시예는 비용이 낮다는 유리한 점을 가지나 CVD TiN보다는 덜 컨포말하다.
또 다른 실시예는 Ta 상부 라이너 층(48)은 또 다른 Cr 스퍼터링 층으로 대체한다. 이는 상호 접속부의 상부 구리 층에 대한 우수한 접착력을 제공하고 적은 재료를 사용한다.
그러나, 또 다른 층은 TiN 층(46)을 불필요하게 만들며, Ta(또는 TaN) 층(48)을 계속 유지한다. 이는 제 1 실시예보다 덜 컨포말하지만 CVD 단계를 불필요하게 만들 것이다.
각각의 실시예에서, 접착을 향상시키기 위해 대개는 종래의 스퍼터링된 구리 시드 층이 있을 것이다.
본 발명이 단일의 바람직한 실시예에 관해 설명되었으나, 당업자는 본 발명이 다음 청구 범위의 의미 및 범위 내에서 다양한 버전으로 실시될 수 있다는 것을 인식할 수 있을 것이다.
본 발명은 집적 회로 제조 분야, 특히 구리 금속화물 및 로우 k 유전체를 갖는 집적 회로에서 유용하다.

Claims (9)

  1. 집적 회로에서 구리 상호 접속부를 형성하는 방법에 있어서,
    (a) 구리 상호 접속부의 제 1 층(30)을 증착시키고 패터닝하는 단계와,
    (b) 로우 유전 상수 층간 유전체의 제 1 층(40)을 증착시키는 단계와,
    (c) 로우 유전 상수 층간 유전체의 상기 제 1 층을 통해 비아(vias)의 세트를 형성하여, 구리 상호 접속부의 상기 제 1 층 상에서 정지하는 단계와,
    (d) 상기 비아 세트 내에 Cr의 제 1 라이너 층(42)을 증착시키는 단계와,
    (e) 구리 상호 접속부의 제 2 층(50)을 증착시키고 패터닝하는 단계
    를 포함하는 집적 회로에서 구리 상호 접속부 형성 방법.
  2. 제 1 항에 있어서,
    (d-1) 상기 비아 세트 내에 CVD TiN의 제 2 라이너 층(46)을 증착시키는 단계를 더 포함하는 집적 회로에서 구리 상호 접속부 형성 방법.
  3. 제 2 항에 있어서,
    (d-2) Ta 및 TaN으로 구성되는 그룹으로부터 선택되는 제 3 라이너 층(48)을 증착시키는 단계를 더 포함하는 집적 회로에서 구리 상호 접속부 형성 방법.
  4. 제 2 항에 있어서,
    (d-2) Cr의 제 3 라이너 층(48)을 증착시키는 단계를 더 포함하는 집적 회로에서 구리 상호 접속부 형성 방법.
  5. 제 1 항에 있어서,
    (d-1) Ta 및 TaN으로 구성되는 상기 그룹으로부터 선택되는 제 2 라이너 층(46)을 증착시키는 단계를 더 포함하는 집적 회로에서 구리 상호 접속부 형성 방법.
  6. 제 1 항에 있어서,
    (d-1) 상기 비아 세트 내에 CVD TiN의 제 2 라이너 층(46)을 증착시키는 단계와,
    (d-2) Ta 및 TaN으로 구성되는 그룹으로부터 선택되는 제 3 라이너 층(48)을 증착시키는 단계
    를 더 포함하는 집적 회로에 구리 상호 접속부 형성 방법.
  7. 제 6 항에 있어서,
    상기 단계(b)부터 (g)까지 적어도 한번 반복하는 단계를 더 포함하는 집적 회로에서 구리 상호 접속부 형성 방법.
  8. 제 6 항에 있어서,
    상기 로우 유전 상수 층간 유전체는 SiLK를 포함하는 집적 회로에서 구리 상호 접속부 형성 방법.
  9. 제 7 항에 있어서,
    상기 로우 유전 상수 층간 유전체는 SiLK를 포함하는 집적 회로에서 구리 상호 접속부 형성 방법.
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