JP2006140373A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 Ｃｕ系金属を充填したダマシン配線の信頼性、特にストレスマイグレーション（ＳＭ）耐性を向上させる。
【解決手段】 下地絶縁膜１上の層間絶縁膜２にトレンチ３を設け、トレンチ３に第１バリアメタル膜５を介して埋め込む第１Ｃｕ膜６を成膜し、２０℃〜２００℃範囲の第１の熱処理を施し清浄化した第１Ｃｕ膜６ａにする。次に、第１Ｃｕ膜６ａの第１キャップ層２ｃ上の不要部分を化学的機械研磨で除去し、上記トレンチ３にＣｕ配線８を形成する。その後に、３００℃〜４００℃の温度でＣｕ配線８に第２の熱処理を施し、結晶性の優れたＣｕ配線８ａを形成する。同様に、ビアホールに埋め込む第２Ｃｕ膜を成膜した後に、３００℃〜４００℃範囲の第３の熱処理を施し、その後に化学的機械研磨してＣｕビアプラグを形成する。
【選択図】 図２

Description

本発明は、半導体装置の製造方法に係り、詳しくは、多孔質絶縁膜を層間絶縁膜に用いたダマシン配線構造を有する半導体装置の製造方法に関する。

半導体装置を構成する素子の微細化は、半導体装置の高性能化にとって最も有効であり、現在、その寸法の設計基準は６５ｎｍから４５ｎｍに向けて技術開発が精力的に進められている。そして、上記微細な構造を有する半導体装置の高性能化においては、素子間を接続する配線の低抵抗化および配線の寄生容量の低減化のために、微細加工により層間絶縁膜に接続孔（ビアホール）あるいは配線用溝（トレンチ）を形成し、上記ビアホールあるいはトレンチを埋め込むようにして層間絶縁膜上に銅（Ｃｕ）膜等の配線材料膜を堆積し、上記ビアホール等内に埋め込まれた部分以外にある上記配線材料膜を化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により除去する、いわゆるダマシン法で形成する溝配線、すなわちダマシン配線が必須になっている。

上記ダマシン配線の形成では、層間絶縁膜の材料としてシリコン酸化膜に代わり、それより比誘電率が低くなる、いわゆる低誘電率膜の絶縁膜材料が必須である。そして、層間絶縁膜の低誘電率化を推し進めるためには、低誘電率膜の多孔質化が最も有効な手段になってくる。ここで、低誘電率膜とは二酸化シリコン膜の比誘電率３．９以下の絶縁膜のことをいう。

しかし、多孔質化した低誘電率膜が半導体装置のダマシン配線の製造プロセスに具体的に適用される場合には種々の解決すべき課題がある。その中の一つに配線が微細化し、例えば上記６５ｎｍ〜４５ｎｍノードになって顕在化してきたストレスマイグレーション（ＳＭ）に関する信頼性の問題がある。ダマシン配線構造体のＳＭ関しては、１３０ｎｍノードの場合におけるＣｕのダマシン配線についての報告がなされている（例えば、非特許文献１参照）。この非特許文献１では、特にデュアルダマシン法で形成したＣｕダマシン配線の場合に、ビアホールに配線材料膜を充填して形成しＣｕ材から成るビアプラグのＳＭによる劣化が生じ易くなるとしている。これに対し、いわゆるシングルダマシン法で形成したダマシン配線の場合には、Ｃｕ材のビアプラグのＳＭ耐性は高くなり、ビアプラグのＳＭによる劣化は生じなくなるとしている。

以下、多孔質絶縁膜を層間絶縁膜に用いシングルダマシン法で形成する２層構造のＣｕダマシン配線について図７を参照して説明する。シングルダマシン法で形成されたダマシン配線は、図７に示すように、例えばシリコン酸化膜から成る下地絶縁膜１０１表面に、Ｃｕ拡散防止膜として機能し絶縁性バリア層である第１エッチングストッパー層１０２ａ、多孔質の低誘電率膜である第１低誘電率膜１０２ｂ、第１キャップ層１０２ｃが積層して形成され、第１層間絶縁膜１０２を構成する。そして、この第１層間絶縁膜１０２の所定の領域に設けられたトレンチ内に第１バリア層１０３を介して第１Ｃｕ配線１０４が充填され形成されている。

そして、第１バリア層１０３および第１Ｃｕ配線１０４上に、絶縁性バリア層である第２エッチングストッパー層１０５ａ、多孔質の低誘電率膜である第２低誘電率膜１０５ｂ、第２キャップ層１０５ｃから成る第２層間絶縁膜１０５が形成され、この第２層間絶縁膜１０５の所定の領域に設けられたビアホール内に第２バリア層１０６を介してＣｕ材のビアプラグ１０７が充填されて形成される。ここで、第２バリア層１０６は上記第１Ｃｕ配線１０４に接続する。

同様にして、第２バリア層１０６およびビアプラグ１０７上に、絶縁性バリア層である第３エッチングストッパー層１０８ａ、多孔質の低誘電率膜である第３低誘電率膜１０８ｂ、第３キャップ層１０８ｃから成る第３層間絶縁膜１０８が形成され、この第３層間絶縁膜１０８の所定の領域に設けられたトレンチ内に第３バリア層１０９を介して第２Ｃｕ配線１１０が充填され形成されている。ここで、第３バリア層１０９は上記第２バリア層１０６およびビアプラグ１０７に接続している。そして、絶縁バリア層１１１およびパッシベーション膜１１２が全体を被覆するように形成されている。
2002 Symposium on VLSI Technology Digest of Technical Papers,p.34-35

非特許文献1では、Ｃｕダマシン配線をシングルダマシン法で形成することにより、例えば図７に示したように比較的に線幅の広い第1Ｃｕ配線１０４上に形成したビアプラグ１０７において、配線のストレスマイグレーション（ＳＭ）に関係した信頼性の問題は生じないとしていた。
しかし、上述したように半導体装置の素子は、その設計基準が６５ｎｍから４５ｎｍへとその微細化が進み、また、ダマシン配線の層間絶縁膜に用いる低誘電率膜の比誘電率は２．５程度以下の値になってくると、層間絶縁膜の多孔質化は必須の状況になり、このような技術推移の中にあっては、上記シングルダマシン法で形成したＣｕダマシン配線のＳＭ等の信頼性にかかる問題は無視できないようになってきた。

本発明は、上述の事情に鑑みてなされたもので、多孔質絶縁膜を含む層間絶縁膜に形成されたＣｕダマシン配線の信頼性を高め、その微細化を容易にする半導体装置の製造方法を提供することを目的とする。

上記目的を達成するために、半導体装置の製造方法にかかる発明は、半導体基板上に形成した多孔質絶縁膜を含む層間絶縁膜に配線用溝およびビアホールを設け、前記配線用溝およびビアホールに銅系金属膜を充填する半導体装置の製造方法であって、銅系金属膜を配線用溝に埋め込んで成膜した後に２０℃〜２００℃範囲の第１の熱処理を前記銅系金属膜に施す工程と、前記第１の熱処理の後に前記銅系金属膜の不要部分を化学的機械研磨により除去し前記銅系金属膜を前記配線用溝に充填する工程と、前記化学的機械研磨後に３００℃〜４００℃範囲の第２の熱処理を前記配線用溝に充填した前記銅系金属膜に施す工程と、銅系金属膜をビアホールに埋め込んで成膜した後に３００℃〜４００℃範囲の第３の熱処理を前記銅系金属膜に施す工程と、前記第３の熱処理の後に前記銅系金属膜の不要部分を化学的機械研磨により除去し前前記銅系金属膜を前記ビアホールに充填する工程と、を有する構成となっている。

上記発明において、前記熱処理は、水素ガス、窒素ガスあるいは希ガス雰囲気で行うことが好ましい。そして、好適な一態様では、前記配線用溝あるいは前記ビアホールの側壁に前記多孔質絶縁膜とは異種の絶縁膜を形成し、多孔質絶縁膜の前記配線用溝あるいは前記ビアホールの側壁において露出する空孔（ポア）をポアシールする。

本発明の構成によれば、多孔質の低誘電率膜を層間絶縁膜とした微細構造のＣｕダマシン配線におけるストレスマイグレーション（ＳＭ）耐性が向上し、高い信頼性を有し高速動作が可能な半導体装置が具現化される。

以下、本発明の好適な実施の形態について図面を参照して詳細に説明する。図１乃至図４は、本発明の実施の形態にかかるダマシン配線構造体の製造工程別素子断面図である。
シリコン基板上に化学気相成長（ＣＶＤ）法でシリコン酸化膜を堆積させ、下地絶縁膜１を形成する。続いて、第１エッチングストッパー層２ａとして膜厚が２５ｎｍ程度であり、比誘電率が３．５程度のＳｉＣ膜をＣＶＤ法により成膜し、例えば多孔質構造の炭素含有シリコン酸化膜（ＳｉＯＣ膜）のＣＶＤ成膜により比誘電率が２．５程度、膜厚が２００ｎｍ〜３００ｎｍ程度になる第１低誘電率膜２ｂを形成する。そして、上記第１低誘電率膜２ｂ表面に、ＣＶＤ法で成膜した膜厚が１００ｎｍ程度のＳｉＯ_２膜から成る第１キャップ層２ｃを形成し、多層構造の第１層間絶縁膜２を形成する（図１（ａ））。ここで、第１低誘電率膜２ｂの空孔の含有比率は１５％〜３０％である。この含有比率は、多孔質膜の密度をＭｐとし多孔質膜のバルク（空孔を有しない材料膜）の密度をＭｂとして、（Ｍｂ−Ｍｐ）／Ｍｂなる比率のことである。この含有比率が大きくなると共に膜の比誘電率が小さくなる。

そして、トレンチ３の開口パターンを有する第１レジストマスク４をエッチングマスクにし、フルオロカーボン系ガスをエッチング用ガスとして、上記第１キャップ層２ｃ、第１低誘電率膜２ｂを順次に反応性イオンエッチング（ＲＩＥ）でドライエッチングし幅寸法が例えば３００ｎｍ程度のトレンチ３を形成する。ここで、第１エッチングストッパー層２ａはエッチングしない（図１（ｂ））。
このようにして、第１レジストマスク４をＨ_２ガス、Ｈｅガス等のプラズマで除去した後、残渣物を除去する洗浄処理を施して、第１キャップ層２ｃ、第１低誘電率膜２ｂにトレンチ３を形成する（図１（ｃ））。

次に、第１キャップ層２ｃをハードマスクにしたＲＩＥにより第１エッチングストッパー層２ａをドライエッチングする。このエッチバックに使用するエッチングガスは、フッ素化合物ガスに窒素（Ｎ_２）ガスを含む混合ガスが好適である（図１（ｄ））。

次に、膜厚が５ｎｍ〜１０ｎｍになるＴａ膜／ＴａＮ膜をスパッタ（ＰＶＤ）法でこの順に堆積させて第１バリアメタル膜５を全面に成膜する。このようにして、トレンチ３内の第１層間絶縁膜２側壁と下地絶縁膜１表面および第１キャップ層２ｃ表面が第１バリアメタル膜５で被覆される。更に、ＰＶＤ法により例えば膜厚が５０ｎｍ程度のＣｕシード層を形成し、電解メッキ法を用いて膜厚が５００ｎｍ程度のＣｕ膜を第１バリアメタル膜５に積層して堆積させ、トレンチ３を埋め込むように第１Ｃｕ膜６を形成する（図２（ａ））。ここで、電解メッキのメッキ液の温度は１５℃〜２０℃程度である。

このようにした後、上記第１Ｃｕ膜６に対して次のような熱処理を施し、清浄化した第１Ｃｕ膜６ａにする（図２（ｂ））。第１の熱処理である上記熱処理は、例えば窒素ガスあるいは希ガス（Ｈｅ、Ａｒ等）の不活性ガスあるいは水素ガスのような非酸化性雰囲気のオーブンあるいは炉内において、例えば１５０℃程度の温度で行う。ここで、熱処理時間は３０分〜１時間程度になる。この熱処理は、第１Ｃｕ膜６中の特にその結晶粒界に残留するメッキ液等の不純物を除去し、結晶粒界を清浄化する働きをもっている。この第１の熱処理の温度は、上記メッキ液の温度より高めの室温（２０〜２５℃）〜２００℃の範囲が好適である。ここで、室温より低くなると第１Ｃｕ膜６の接着性が充分でなく、後述するＣｕ膜のＣＭＰ工程においてＣｕ膜の研磨剥がれが生じ易くなる。また、上記メッキ液の不純物が第１Ｃｕ膜６中に残留し、後述する第２の熱処理におけるＣｕ膜の結晶性向上を阻害するようになる。また、上記熱処理温度が２００℃を超えてくると、トレンチ３に埋め込まれた第１Ｃｕ膜６が熱流動を起こし、第１Ｃｕ膜６表面の表面張力によるＣｕ吸い上がりの現象が生じて、トレンチ３底部のＣｕが上面に吸い上げられその領域に微小な空洞が生じるようになる。

次に、ＣＭＰ法を用いて、第１キャップ層２ｃ上の不要な部分の第１Ｃｕ膜６ａおよび第１バリアメタル膜５を研磨除去しその表面を平坦化する。そして、トレンチ３内に第１バリア層７を介して充填したＣｕ配線８を形成する（図２（ｃ））。

このようにした後、上記Ｃｕ配線８に対して次の第２の熱処理を施し、結晶粒が拡大したＣｕ配線８ａを形成する（図２（ｄ））。この第２の熱処理も、第１の熱処理と同じように不活性ガスあるいは水素ガスのような非酸化性雰囲気のオーブンあるいは炉内において、例えば３００℃程度の温度で行う。ここで、熱処理時間は３０分〜１時間程度でよい。この第２の熱処理は、上記第１の熱処理により清浄化したＣｕ膜の結晶粒界のＣｕ原子を移動させ、Ｃｕ膜の結晶粒を拡大させる働きをもっている。この第２の熱処理の温度は、３００〜４００℃の範囲が好適である。

この第２の熱処理を施すことにより、上述したダマシン配線におけるＣｕのストレスマイグレーション（ＳＭ）の問題は解消されるようになる。ここで、３００℃より低くなると上記ＳＭを完全には無くすることができず、上記熱処理温度が４００℃を超えてくると、Ｃｕ配線８ａのＣｕ原子の一部は、Ｃｕ拡散防止膜である第１バリア層７あるいはエッチングストッパー層２ａを透過して配線外部に拡散し、半導体装置の能動素子を汚染してその特性を劣化させるようになる。ここで、ダマシン配線構造が微細になってくると、上記第１バリア層７あるいは第１エッチングストッパー層２ａは薄膜化することが必須になる。例えば、第１バリア層７は１〜２ｎｍ程度に、また、Ｃｕの絶縁性バリア層である第１エッチングストッパー層２ａは１０ｎｍ程度の炭化窒化シリコン（ＳｉＣＮ）膜等で形成されるようになると、上記第２の熱処理の温度は３５０℃以下にするとより好ましくなる。

次に、上記Ｃｕ配線８ａ、第１バリア層７および第１キャップ層２ｃを被覆するように、膜厚が２５ｎｍ程度のＳｉＣ膜から成る第２エッチングストッパー層、膜厚が２００ｎｍ程度の多孔質構造のＳｉＯＣ膜から成る第２低誘電率膜９ｂ、膜厚が１００ｎｍ程度のＳｉＯ_２膜から成る第１キャップ層２ｃを積層して形成し、多層構造の第２層間絶縁膜３を形成する（図３（ａ））。ここで、第２低誘電率膜９ｂの空孔の含有比率は１５％〜３０％である。

そして、ビアホール１０の開口パターンを有する第２レジストマスク１１をエッチングマスクにし、フルオロカーボン系ガスをエッチング用ガスとして、上記第２キャップ層９ｃ、第２低誘電率膜９ｂを順次にＲＩＥでドライエッチングし口径が１００ｎｍ程度のビアホール１０を形成する。ここで、第２エッチングストッパー層９ａはエッチングしないままである（図３（ｂ））。

次に、上記第２レジストマスクをＨ_２ガス、Ｈｅガス等のプラズマで除去した後、第２キャップ層９ｃをハードマスクにしたＲＩＥにより第２エッチングストッパー層９ａをドライエッチングし、上記ビアホール１０をＣｕ配線８ａ表面に達するように貫通させる。このＲＩＥに使用するエッチングガスは、フッ素化合物ガスに窒素（Ｎ_２）ガスを含む混合ガスが好適である（図３（ｃ））。

次に、バリア材料として、膜厚が１ｎｍ〜５ｎｍになる窒化タンタル（ＴａＮ）膜をＰＶＤ法で堆積し、ビアホール１０内の第２層間絶縁膜９側壁とＣｕ配線８ａ表面および第２キャップ層９ｃ表面を第２バリアメタル膜１２で被覆する。更に、ＰＶＤ法により例えば膜厚が２０ｎｍ程度のＣｕシード層を形成し、電解メッキ法を用いて膜厚が１００ｎｍ程度のＣｕを第２バリアメタル膜１２に積層して堆積させ、ビアホール１０を埋め込むように第２Ｃｕ膜１３形成する（図４（ａ））。ここで、電解メッキのメッキ液の温度は２０℃程度である。

このようにした後、上記第２Ｃｕ膜１３に対して次のような第３の熱処理を施し、結晶化した第２Ｃｕ膜１３ａにする（図４（ｂ））。この第３の熱処理は、例えば不活性ガスあるいは水素ガスのような非酸化性雰囲気のオーブンあるいは炉内において、例えば３５０℃程度の温度で行う。ここで、熱処理時間は３０分〜１時間程度になる。引続いて、ＣＭＰ法を用いて、第２キャップ層９ｃ上の不要な部分のＣｕ膜およびバリアメタル膜を研磨除去しその表面を平坦化する。そして、ビアホール１０内に第２バリア層１４を介して充填したＣｕビアプラグ１５を形成する（図４（ｃ））。

上記図４（ｂ）におけるＣＭＰ工程の前の熱処理は、ＣＭＰ工程においてＣｕ膜の研磨剥がれを防止すると共に、第２Ｃｕ膜１３の結晶粒界のＣｕ原子を移動させ、Ｃｕ膜の結晶粒を拡大してＣｕビアプラグ１５の結晶性を向上させる。そして、上記熱処理の好適な温度は３００〜４００℃の範囲である。このような熱処理を施すことによりＣｕビアプラグ１５の結晶性が向上し、上述したダマシン配線のビアホールでのＣｕのストレスマイグレーション（ＳＭ）の問題は解消される。ここで、３００℃より低くなると上記ＳＭの生じる場合が出てくる。そして、上記熱処理温度が４００℃を超えてくると、Ｃｕビアプラグ１５のＣｕ原子の一部は、Ｃｕ拡散防止膜である第２バリア層１４あるいは第２エッチングストッパー層９ａを透過して配線外部に拡散し、半導体装置の能動素子を汚染してその特性を劣化させるようになる。

上記第２Ｃｕ膜１３の熱処理において、第１Ｃｕ膜６の熱処理と異なり高い熱処理温度にできるのは、この場合に上述した第２Ｃｕ膜１３のＣｕ吸い上がり現象が生じないからである。これは、ビアホール１０は、配線パターン形状のトレンチ３と異なり、その占める面積が小さくメッキ成膜後の第２Ｃｕ膜１３表面は略平坦になり、その表面張力に起因したＣｕ流動が生じなくなるからである。なお、上記Ｃｕビアプラグ１５の形成後に、不活性ガスあるいは水素ガスのような非酸化性雰囲気のオーブンあるいは炉内において、室温（２０〜２５℃）〜２００℃の範囲で行ってもよい。このＣＭＰ工程後の熱処理により、後述するＣＭＰ工程の研磨時に生成される低誘電率膜の残留歪みが緩和される。なお、この残留歪を緩和するための上記ＣＭＰ工程後の熱処理は、次の第２Ｃｕ配線の形成工程において同様に行う上述したところの第１の熱処理によっても代用できるものである。

このようにした後、上記Ｃｕビアプラグ１５、第２バリア層１４および第２キャップ層９ｃを被覆するように、膜厚が２５ｎｍ程度のＳｉＣ膜から成る第３エッチングストッパー層等の積層した第３層間絶縁膜（不図示）を形成し、上記Ｃｕ配線８ａ（第１Ｃｕ配線）の形成と全く同様にして上層のＣｕ配線（第２Ｃｕ配線）を形成していく。この繰り返し工程を通して、図７で説明した構造の多層のダマシン配線構造体が形成される。

次に、上記実施の形態の別の好適な一態様を図５、図６を参照して説明する。ここで、図１〜４に記載したのと同様なものは同一符号を付している。この一態様は、低誘電率膜の多孔質の度合いが高くなり空孔の含有比率が３０〜４５％となる場合であり、低誘電率膜の表面に露出する空孔にポアシールを形成する場合である。ここで、低誘電率膜の比誘電率は２．０程度あるいはそれ以下にできる。
図５（ａ）に示すように、図１（ｃ）と同様に下地絶縁膜１上であって第１キャップ層２ｃおよび第１低誘電率膜２ｂに、第１エッチングストッパー層２ａ表面に達するトレンチ３を形成する。ここで、第１低誘電率膜２ｂは塗布法を用いて形成され、その膜組成が例えば［ＣＨ₃ ＳｉＯ_3/2 ］ｎとなるメチルシルセスキオキサン(ＭＳＱ：Methyl Silsesquioxane)膜を多孔質化した低誘電率膜である（以下、ｐ−ＭＳＱ膜ともいう）。

そして、図５（ｂ）に示すように、トレンチ３の内壁等、全面を被覆するように、膜厚が２ｎｍ〜５ｎｍ程度の保護絶縁膜１６を成膜する。ここで、この成膜には原子層気相成長（ＡＬＤ；Atomic Layer Deposition）法を使用し、第１エッチングストッパー層２ａと同じＳｉＣ膜を形成する。あるいは、多孔質でない他の絶縁膜を堆積させてもよい。

引続いて、高い異方性のＲＩＥのエッチバックを施す。このエッチバックに使用するエッチングガスは、第１エッチングストッパー層２ａをエッチングするガスであり、フッ素化合物ガスに窒素（Ｎ_２）ガスを含むものであり、第１キャップ層２ｃ上および第１エッチングストッパー層２ａ上の保護絶縁膜１６とトレンチ３底部の第１エッチングストッパー層２ａをエッチング除去する。そして、図５（ｃ）に示すようにトレンチ３の側壁に側壁保護絶縁膜１７を形成し、トレンチ３の側壁において露出する第１低誘電率膜２ｂの空孔をポアシールする。ここで、側壁保護絶縁膜１７の膜厚は２ｎｍ〜５ｎｍ程度である。

以後の工程は、図２に示したのと全く同様である。すなわち、内壁が側壁保護絶縁膜１７によりポアシールされたトレンチ３内にバリアメタル膜およびＣｕ膜の配線材料膜が形成され、上述した第１Ｃｕ膜６に対する第１の熱処理さらにはＣＭＰ後の第２の熱処理が施されてＣｕ配線８，８ａが形成される。

そして、図３および図４に示したＣｕビアプラグ１５の形成において、上記Ｃｕ配線の場合と同様にして、ビアホール１０の内壁にポアシールを形成してから、ビアホール１０内にバリアメタル膜およびＣｕ膜の配線材料膜が成膜され、第２Ｃｕ膜１３に対して図４で説明したのと同様の第３の熱処理が施される。

そして、この繰り返しの工程を通して、図６に示すような多層のダマシン配線構造体が形成される。ここで、出来上がりの構造は、上記ポアシールが形成されている外は図７に示したものと同じである。すなわち、シリコン酸化膜から成る下地絶縁膜１表面に、絶縁性バリア層の第１エッチングストッパー層２ａ、高い多孔性を有するＰ−ＭＳＱ膜から成る第１低誘電率膜２ｂ、第１キャップ層２ｃが積層して形成され、第１層間絶縁膜２を構成している。そして、この第１層間絶縁膜２の所定の領域に設けられたトレンチ３内壁が側壁保護絶縁膜１７によりシールされ、その中に第１バリア層７を介して第１Ｃｕ配線８ａが充填され形成されている。

そして、第１バリア層７および第１Ｃｕ配線８ａ上に、第２エッチングストッパー層９ａ、高い多孔性を有するＰ−ＭＳＱ膜から成る第２低誘電率膜９ｂ、第２キャップ層９ｃから成る第２層間絶縁膜９が形成され、この第２層間絶縁膜９の所定の領域に設けられたビアホール１０内壁が側壁保護絶縁膜１７によりシールされ、その中に第２バリア層１４を介してＣｕビアプラグ１５が充填されて形成される。ここで、第２バリア層１４は上記第１Ｃｕ配線８ａに接続する。

同様にして、第２バリア層１４およびＣｕビアプラグ１５上に、絶縁性バリア層である第３エッチングストッパー層１８ａ、高い多孔性を有するＰ−ＭＳＱ膜から成る第３低誘電率膜１８ｂ、第３キャップ層１８ｃから成る第３層間絶縁膜１８が形成され、この第３層間絶縁膜１８の所定の領域に設けられたトレンチ内壁が側壁保護絶縁膜１７によりシールされ、その中に第３バリア層１９を介して第２Ｃｕ配線２０が充填され形成される。ここで、第３バリア層１９は上記第２バリア層１４およびＣｕビアプラグ１５に接続している。そして、絶縁バリア層２１およびパッシベーション膜２２が全体を被覆するように形成される。

上述したように、ダマシン配線構造体の形成においては、配線用溝であるトレンチあるいは配線間の接続孔であるビアホールに埋め込むようにして形成した配線材料膜のＣＭＰが必須になる。しかし、このＣＭＰ工程の研磨時には、層間絶縁膜に大きなせん断応力がかかる。このために、上記ＣＭＰ工程において低誘電率膜に歪みが生じ、それにより生じる残留歪みが、上記トレンチ内あるいはビアホール内に配線材料膜として充填したＣｕ膜に対して残留応力を生じさせるようになる。このような残留応力は、低誘電率膜中の空孔の含有比率が高くなりその比誘電率が小さくなるにしたがい層間絶縁膜の機械的強度が不可避的に低減するようになるために、その値は大きくなる。

そこで、上記の実施の形態において説明したように、トレンチあるいはビアホールに埋め込んで成膜したＣｕ膜に対して上述したような適宜な熱処理を施すことにより、上述したＣｕ膜の結晶性の向上の他にも、上記残留応力が緩和されるようになり、ストレスマイグレーション（ＳＭ）の向上と共にエレクトロマイグレーション（ＥＭ）耐性も向上し、ダマシン配線構造体の信頼性が大幅に向上するようになる。

また、上述したように高い多孔性を有する低誘電率膜に形成したトレンチおよびビアホールの側壁をポアシールすることで、多孔質の低誘電率膜を含む層間絶縁膜の機械的強度の低減に起因するクラックの発生およびダマシン配線間のショート不良は低減する。そして、上記側壁絶縁保護膜１７は、低誘電率膜の空孔を通した層間絶縁膜内への、水分あるいは配線材料膜のＣｕ、Ｔａ、ＴａＮ等の侵入を完全に防止するようになる。このために、ダマシン配線構造体の層間絶縁膜は高い信頼性を有し、層間絶縁膜の実効的な誘電率の上昇はなくなり、しかも配線層間のリーク電流の増加およびビアホール部での配線接続の不良等の問題も皆無になる。

また、半導体装置においてダマシン配線の多層化も容易になる。そして、実用レベルにおいて、高い信頼性を有し微細なダマシン配線構造体が半導体装置に形成できるようになる。このようにして、信頼性が高く高速動作が可能な半導体装置が具現化される。

以上、本発明の好適な実施形態について説明したが、上述した実施形態は本発明を限定するものでない。当業者にあっては、具体的な実施態様において本発明の技術思想および技術範囲から逸脱せずに種々の変形・変更を加えることが可能である。

例えば、上記多孔質構造の低誘電率膜としては、ＣＶＤ法で成膜するＳｉＯＣ膜、上記ｐ−ＭＳＱ膜と同様に、シロキサン骨格を有する他の絶縁膜あるいは有機高分子を主骨格とした絶縁膜を多孔質化した絶縁膜を用いることができる。なお、上記シロキサン骨格を有する絶縁膜には、シルセスキオキサン類の絶縁膜であるＳｉ−ＣＨ₃ 結合、Ｓｉ−Ｈ結合、Ｓｉ−Ｆ結合のうち少なくとも１つの結合を含むシリカ膜があり、有機高分子を主骨格とした絶縁膜には、有機ポリマーで成るＳｉＬＫ（登録商標）がある。そして、シルセスキオキサン類の絶縁膜としてよく知られた絶縁材料には、上記ＭＳＱの他、ハイドロゲンシルセスキオキサン（ＨＳＱ：Hydrogen Silsesquioxane)、メチレーテッドハイドロゲンシルセスキオキサン（ＭＨＳＱ：Methylated Hydrogen Silsesquioxane）等がある。さらに、多孔質構造の低誘電率膜としては、ＣＶＤ法により成膜する多孔質のＳｉＯＣＨ膜も同様に使用することができる。

また、上記キャップ層としては、エッチングストッパー層と異なる絶縁膜であれば、ＳｉＯ_２膜に限定されるものではない。例えばシリコン窒化膜（ＳｉＮ膜）、ＳｉＯＣ膜、ＳｉＣＮ膜等を使用することができる。

また、配線材料膜としてはＣｕ膜の他にＣｕ合金膜を用いることができる。そして、バリア層用の配線材料膜（バリアメタル膜）としては、上記Ｔａ膜およびＴａＮ膜の他にＷ膜、ＷＮ膜、ＷＳｉＮ膜、Ｔｉ膜、ＴｉＮ膜、ＴｉＳｉＮ膜を用いてもよい。

また、上記実施の形態では、ダマシン配線の層間絶縁膜として低誘電率膜を用いる場合について説明しているが、本発明はこのような絶縁膜に限定されるものではなく、層間絶縁膜がシリコン酸化膜、シリコン窒化膜あるいはシリコン酸窒化膜等の絶縁膜で形成される場合にも同様に適用できることに言及しておく。

そして、本発明は、シリコン半導体基板、化合物半導体基板等の半導体基板上にダマシン配線を形成する場合に限定されるものではなく、その他に、表示デバイスを形成する液晶表示基板、プラズマディスプレイ基板上にダマシン配線を形成する場合にも同様に適用できることにも言及しておく。

本発明の実施の形態にかかるダマシン配線構造体の製造方法を示す工程別素子断面図である。 図１に示す工程の続きの工程別素子断面図である。 図２に示す工程の続きの工程別素子断面図である。 図３に示す工程の続きの工程別素子断面図である。 本発明の別の一態様にかかるダマシン配線構造体の製造方法を説明するための工程別素子断面図である。 本発明の別の一態様にかかるデュアルダマシン配線構造体の断面図である。 ダマシン配線構造体の断面図である。

符号の説明

１ 下地絶縁膜
２ 第１層間絶縁膜
２ａ 第１エッチングストッパー層
２ｂ 第１低誘電率膜
２ｃ 第１キャップ層
３ トレンチ
４ 第１レジストマスク
５ 第１バリアメタル膜
６，６ａ 第１Ｃｕ膜
７ 第１バリア層
８，８ａ （第１）Ｃｕ配線
９ 第２層間絶縁膜
９ａ 第２エッチングストッパー層
９ｂ 第２低誘電率膜
９ｃ 第２キャップ層
１０ ビアホール
１１ 第２レジストマスク
１２ 第２バリアメタル膜
１３ 第２Ｃｕ膜
１４ 第２バリア層
１５ Ｃｕビアプラグ
１６ 保護絶縁膜
１７ 側壁保護絶縁膜
１８ 第３層間絶縁膜
１８ａ 第３エッチングストッパー層
１８ｃ 第３低誘電率膜
１８ｃ 第３キャップ層
１９ 第３バリア層
２０ 第２Ｃｕ配線
２１ 絶縁性バリア層
２２ パッシベーション膜

Claims (3)

1. 半導体基板上に形成した多孔質絶縁膜を含む層間絶縁膜に配線用溝およびビアホールを設け、前記配線用溝およびビアホールに銅系金属膜を充填する半導体装置の製造方法であって、
   銅系金属膜を配線用溝に埋め込んで成膜した後に２０℃〜２００℃範囲の第１の熱処理を前記銅系金属膜に施す工程と、
   前記第１の熱処理の後に前記銅系金属膜の不要部分を化学的機械研磨により除去し前記銅系金属膜を前記配線用溝に充填する工程と、
   前記化学的機械研磨後に３００℃〜４００℃範囲の第２の熱処理を前記配線用溝に充填した前記銅系金属膜に施す工程と、
   銅系金属膜をビアホールに埋め込んで成膜した後に３００℃〜４００℃範囲の第３の熱処理を前記銅系金属膜に施す工程と、
   前記第３の熱処理の後に前記銅系金属膜の不要部分を化学的機械研磨により除去し前前記銅系金属膜を前記ビアホールに充填する工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記熱処理は、水素ガス、窒素ガスあるいは希ガス雰囲気で行うことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記配線用溝あるいは前記ビアホールの側壁に前記多孔質絶縁膜とは異種の絶縁膜を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
   
   

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