JP2001516153A - Ｃｖｄバリア層を有するボーダーレスバイア - Google Patents
Ｃｖｄバリア層を有するボーダーレスバイアInfo
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- 230000004888 barrier function Effects 0.000 title claims description 42
- 229910052751 metal Inorganic materials 0.000 claims abstract description 157
- 239000002184 metal Substances 0.000 claims abstract description 157
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims abstract description 46
- 238000005530 etching Methods 0.000 claims abstract description 18
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 9
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 7
- 239000010937 tungsten Substances 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 152
- 238000000034 method Methods 0.000 claims description 45
- 239000004065 semiconductor Substances 0.000 claims description 38
- 229910000838 Al alloy Inorganic materials 0.000 claims description 11
- 239000010936 titanium Substances 0.000 claims description 11
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 10
- 229910052799 carbon Inorganic materials 0.000 claims description 10
- 239000000126 substance Substances 0.000 claims description 10
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 229910052719 titanium Inorganic materials 0.000 claims description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- 239000002131 composite material Substances 0.000 claims description 6
- 150000002894 organic compounds Chemical class 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 5
- 239000003989 dielectric material Substances 0.000 claims description 5
- 229910052757 nitrogen Inorganic materials 0.000 claims description 4
- 239000001257 hydrogen Substances 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 2
- 239000011159 matrix material Substances 0.000 claims description 2
- 239000006117 anti-reflective coating Substances 0.000 claims 3
- NMJKIRUDPFBRHW-UHFFFAOYSA-N titanium Chemical compound [Ti].[Ti] NMJKIRUDPFBRHW-UHFFFAOYSA-N 0.000 claims 2
- 238000000354 decomposition reaction Methods 0.000 claims 1
- 239000002344 surface layer Substances 0.000 claims 1
- 238000012545 processing Methods 0.000 abstract description 4
- MNWRORMXBIWXCI-UHFFFAOYSA-N tetrakis(dimethylamido)titanium Chemical compound CN(C)[Ti](N(C)C)(N(C)C)N(C)C MNWRORMXBIWXCI-UHFFFAOYSA-N 0.000 abstract description 3
- 150000003609 titanium compounds Chemical class 0.000 abstract description 3
- 238000005979 thermal decomposition reaction Methods 0.000 abstract 1
- 238000013461 design Methods 0.000 description 7
- 238000002844 melting Methods 0.000 description 7
- 230000008018 melting Effects 0.000 description 7
- 238000001465 metallisation Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- -1 T. Thereafter Chemical class 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000012937 correction Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000009832 plasma treatment Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 101150046212 ARC2 gene Proteins 0.000 description 1
- 229910001316 Ag alloy Inorganic materials 0.000 description 1
- 229910000967 As alloy Inorganic materials 0.000 description 1
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000001464 adherent effect Effects 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 239000003353 gold alloy Substances 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 150000002484 inorganic compounds Chemical class 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
- H01L21/76862—Bombardment with particles, e.g. treatment in noble gas plasmas; UV irradiation
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
- H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
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Abstract
(57)【要約】
ボーダーレスバイアを、まず、化学気相成長によって窒化チタンの薄い等角の層を成長させることによって埋込んで、下層の金属構造のエッチングによってアンダカットされた側面を覆う。その後、タングステン等の金属を成長させて、ボーダーレスバイアを埋込む。実施例は、テトラキスジメチルアミノチタン等の有機チタン化合物の熱分解、および、成長させた窒化チタンの抵抗率を下げるためのＨ2／Ｎ2プラズマ内での処理、を含む。
Description
【０００１】
本発明は、信頼性の高い相互接続パターンを示す、高密度、多金属層の半導体
装置の製造方法に関する。本発明は、０．２５ミクロン以下の設計特徴を有する
、高密度の多金属層半導体装置の製造に、特に利用可能である。
装置の製造方法に関する。本発明は、０．２５ミクロン以下の設計特徴を有する
、高密度の多金属層半導体装置の製造に、特に利用可能である。
【０００２】
超大規模集積半導体装置の高密度化および高性能化のために、０．２５ミクロ
ン以下、たとえば０．１８ミクロンの設計特徴、トランジスタおよび回路の高速
化、高い信頼性、および製造処理量の向上といった要求がますます高まっている
。設計特徴を０．２５ミクロン以下に減じることは、従来の写真製版、エッチン
グおよび成長技術を含む、従来の相互接続技術では困難である。
ン以下、たとえば０．１８ミクロンの設計特徴、トランジスタおよび回路の高速
化、高い信頼性、および製造処理量の向上といった要求がますます高まっている
。設計特徴を０．２５ミクロン以下に減じることは、従来の写真製版、エッチン
グおよび成長技術を含む、従来の相互接続技術では困難である。
【０００３】 パターニングされた金属層を形成するための従来の方法は、主要な金属パター
ニング技術として、サブトラクティブエッチングまたはエッチバックのステップ
を含む。この方法においては、典型的には単結晶シリコンである半導体基板上に
第１の誘電層を形成し、その中に導電性のコンタクトを形成して、半導体基板上
のソース／ドレイン領域等の活性領域と、電気的に接続されるようにしている。
アルミニウムまたはアルミニウム合金等の金属層を、第１の誘電層の上に成長し
、その金属層の上に、所望の導電パターンに対応するパターンを有するフォトレ
ジストマスクを形成する。その後、金属層をフォトレジストマスクを使用してエ
ッチングすることにより、間隙によって隔てられた金属構造、たとえば相互配線
空隙を間に有する複数の金属線、を含む、導電パターンを形成する。その後、こ
の導電パターン上に、スピンオングラス（ＳＯＧ）または高密度プラズマ（ＨＤ
Ｐ）酸化物等の誘電層を付与して間隙を埋め、従来のエッチングまたは化学機械
研磨（ＣＭＰ）平坦化技術によって、表面を平坦化する。
ニング技術として、サブトラクティブエッチングまたはエッチバックのステップ
を含む。この方法においては、典型的には単結晶シリコンである半導体基板上に
第１の誘電層を形成し、その中に導電性のコンタクトを形成して、半導体基板上
のソース／ドレイン領域等の活性領域と、電気的に接続されるようにしている。
アルミニウムまたはアルミニウム合金等の金属層を、第１の誘電層の上に成長し
、その金属層の上に、所望の導電パターンに対応するパターンを有するフォトレ
ジストマスクを形成する。その後、金属層をフォトレジストマスクを使用してエ
ッチングすることにより、間隙によって隔てられた金属構造、たとえば相互配線
空隙を間に有する複数の金属線、を含む、導電パターンを形成する。その後、こ
の導電パターン上に、スピンオングラス（ＳＯＧ）または高密度プラズマ（ＨＤ
Ｐ）酸化物等の誘電層を付与して間隙を埋め、従来のエッチングまたは化学機械
研磨（ＣＭＰ）平坦化技術によって、表面を平坦化する。
【０００４】 金属線および相互配線空隙等の構造のサイズが０．２５ミクロン以下、たとえ
ば０．１８ミクロンに縮小されるのに伴って、相互配線空隙を隙間なく埋めて十
分なステップカバレージを得ることは非常に困難となる。また、信頼性の高い相
互接続構造を形成することもますます困難となる。貫通孔は、典型的に誘電層で
形成されて、その下層にある金属構造を露出する。この金属構造は、貫通孔の底
部全体を占めるランディングパッドとしての役割を果たす。たとえばメタルプラ
グ等の導電性材料で貫通孔を埋めて導電性バイアを形成するとき、この導電性バ
イアの底面全体が、該金属構造と直接接触する。
ば０．１８ミクロンに縮小されるのに伴って、相互配線空隙を隙間なく埋めて十
分なステップカバレージを得ることは非常に困難となる。また、信頼性の高い相
互接続構造を形成することもますます困難となる。貫通孔は、典型的に誘電層で
形成されて、その下層にある金属構造を露出する。この金属構造は、貫通孔の底
部全体を占めるランディングパッドとしての役割を果たす。たとえばメタルプラ
グ等の導電性材料で貫通孔を埋めて導電性バイアを形成するとき、この導電性バ
イアの底面全体が、該金属構造と直接接触する。
【０００５】 従来の導電性バイアを図１に示す。第１のパターニングされた金属層からなる
第１の金属構造１０が、第１の誘電層１１の上に形成されて、第２の誘電層１３
の中に形成された貫通孔１２によって露出されている。第１の金属構造１０は、
エッチングによっていくぶん先細りした側面を有し、典型的には、チタン（Ｔｉ
）またはタングステン（Ｗ）等の下方金属層１０Ａと、アルミニウム（Ａｌ）ま
たはＡｌ合金等の中間または主要導電層１０Ｂと、窒化チタン（ＴｉＮ）等の反
射防止膜（ＡＲＣ）１０Ｃとの、複合構造として形成される。従来の方法によれ
ば、貫通孔１２は、第１の金属構造１０が底部開口部全体を占めて、貫通孔１２
を埋めて導電性バイアを形成するメタルプラグのためのランディングパッドとし
て機能するように、形成される。したがって、導電性バイア１６の底面全体が、
第１の金属構造１０と直接接触する。導電性バイア１６は、第１の金属構造１０
および、第２のパターニングされた金属層の一部である第２の金属構造１４に、
電気的に接続する。第２の金属構造１４もまた、典型的に、下方金属層１４Ａ、
主要導電層１４Ｂ、およびＡＲＣ１４Ｃの複合構造として形成される。貫通孔を
埋めて導電性バイアを形成するプラグは、典型的にはＴｉＮ、Ｔｉ−ＷまたはＴ
ｉ−ＴｉＮ等の高融点金属である第１の付着促進層１５と、Ｗ等である主要プラ
グ埋込金属１７との、複合構造として形成される。金属構造１０および１４は典
型的に、間に相互配線空隙を有する複数の金属線からなり、従来的に、ＳＯＧま
たはＨＤＰ酸化物等の誘電材料１８で埋められる。
第１の金属構造１０が、第１の誘電層１１の上に形成されて、第２の誘電層１３
の中に形成された貫通孔１２によって露出されている。第１の金属構造１０は、
エッチングによっていくぶん先細りした側面を有し、典型的には、チタン（Ｔｉ
）またはタングステン（Ｗ）等の下方金属層１０Ａと、アルミニウム（Ａｌ）ま
たはＡｌ合金等の中間または主要導電層１０Ｂと、窒化チタン（ＴｉＮ）等の反
射防止膜（ＡＲＣ）１０Ｃとの、複合構造として形成される。従来の方法によれ
ば、貫通孔１２は、第１の金属構造１０が底部開口部全体を占めて、貫通孔１２
を埋めて導電性バイアを形成するメタルプラグのためのランディングパッドとし
て機能するように、形成される。したがって、導電性バイア１６の底面全体が、
第１の金属構造１０と直接接触する。導電性バイア１６は、第１の金属構造１０
および、第２のパターニングされた金属層の一部である第２の金属構造１４に、
電気的に接続する。第２の金属構造１４もまた、典型的に、下方金属層１４Ａ、
主要導電層１４Ｂ、およびＡＲＣ１４Ｃの複合構造として形成される。貫通孔を
埋めて導電性バイアを形成するプラグは、典型的にはＴｉＮ、Ｔｉ−ＷまたはＴ
ｉ−ＴｉＮ等の高融点金属である第１の付着促進層１５と、Ｗ等である主要プラ
グ埋込金属１７との、複合構造として形成される。金属構造１０および１４は典
型的に、間に相互配線空隙を有する複数の金属線からなり、従来的に、ＳＯＧま
たはＨＤＰ酸化物等の誘電材料１８で埋められる。
【０００６】 設計特徴を０．２５ミクロン以下の範囲に減じるには、非常に高い密度が要求
されるが、このためには高いアスペクト比（高さ／直径）の開口部が必要とされ
る。開口部のアスペクト比が大きくなると、従来のスパッタリング技術によって
バリア層１５（図１）を成長させるのがより困難となる。近年、化学気相成長さ
れた（ＣＶＤ）ＴｉＮを用いて、テトラキスジメチルアミノチタン（ＴＤＭＡＴ
）等の、Ｔｉを含む無機化合物を分解することによって、高いアスペクト比の貫
通孔に等角のコーティングを形成することができることが示唆されている。また
、ＣＶＤ ＴｉＮ膜が、高い炭素含量および高い抵抗率を示すこともわかってい
る。したがって、成長されたＣＶＤ ＴｉＮ膜を水素（Ｈ2）／窒素（Ｎ2）プラ
ズマ内で処理して、ＣＶＤ ＴｉＮ膜の炭素を除去しかつ抵抗率を下げることも
また、提案されている。たとえば、A.J. Konecni他、「バリア／接着層に利用す
るための、安定なプラズマ処理ＣＶＤ窒化チタン膜（"A STABLE PLASMA TREATED
CVD TITANIUM NITRIDE FILM FOR BARRIER/GLUE LAYER APPLICATIONS"）」、pp.
181-183, June 18-20, 1996, VMIC Conference, 1996 ISMIC；Kim他、「テトラ
キスジメチルアミノチタンを使用して化学気相成長によって形成されたＴｉＮ膜
の安定性（"Stability of TiN Films Prepared by Chemical Vapor Deposition
Using Tetrakis-dimethylamino Titanium"）」、J. Electrochem. Soc., Vol. 1
43, No. 9, September 1996, pp. L188-L190；J. Iacoponi他、「元来の窒素プ ラズマによるＣＶＤ ＴｉＮの抵抗率の強化、およびその低抵抗多層相互接続に
おける利用（"RESISTIVITY ENHANCEMENT OF CVD TiN WITH IN-SITU NITROGEN PL
ASMA AND ITS APPLICATION IN LOW RESISTANCE MULTILEVEL INTERCONNECTS")」 、Advanced Metalization and Interconnection Systems for ULSI Application
s in 1995；Eizenberg他、「化学気相成長ＴｉＣＮ：サブミクロンバイアおよび
コンタクトに利用するための新しいバリアメタライゼーション（"Chemical vapo
r deposition TiCN: A new barrier metallization for submicron via and con
tact applications"）」、J. Vac. Sci. Technol. A 13(3), May/June 1995, pp
. 590-595；Eizenberg他、「ＴｉＣＮ：サブミクロンデバイスのための新しい化
学気相成長されたコンタクトバリアメタライゼーション（"TiCN: A new chemica
l vapor deposited contact barrier metallization for submicron devices"）
」、Appl. Phys. Lett., Vol. 65, No. 19, November 7, 1994, pp. 2416-2418 ；および、Hillman他、「無機および有機ＣＶＤで形成された窒化チタンバリア 層の比較（"COMPARISON OF TITANIUM NITRIDE BARRIER LAYERS PRODUCED BY INO
RGANIC AND ORGANIC CVD"）」、pp. 246-252, June 9-10, 1992, VMIC Conferen
ce, 1992 ISMIC、を参照されたい。
されるが、このためには高いアスペクト比（高さ／直径）の開口部が必要とされ
る。開口部のアスペクト比が大きくなると、従来のスパッタリング技術によって
バリア層１５（図１）を成長させるのがより困難となる。近年、化学気相成長さ
れた（ＣＶＤ）ＴｉＮを用いて、テトラキスジメチルアミノチタン（ＴＤＭＡＴ
）等の、Ｔｉを含む無機化合物を分解することによって、高いアスペクト比の貫
通孔に等角のコーティングを形成することができることが示唆されている。また
、ＣＶＤ ＴｉＮ膜が、高い炭素含量および高い抵抗率を示すこともわかってい
る。したがって、成長されたＣＶＤ ＴｉＮ膜を水素（Ｈ2）／窒素（Ｎ2）プラ
ズマ内で処理して、ＣＶＤ ＴｉＮ膜の炭素を除去しかつ抵抗率を下げることも
また、提案されている。たとえば、A.J. Konecni他、「バリア／接着層に利用す
るための、安定なプラズマ処理ＣＶＤ窒化チタン膜（"A STABLE PLASMA TREATED
CVD TITANIUM NITRIDE FILM FOR BARRIER/GLUE LAYER APPLICATIONS"）」、pp.
181-183, June 18-20, 1996, VMIC Conference, 1996 ISMIC；Kim他、「テトラ
キスジメチルアミノチタンを使用して化学気相成長によって形成されたＴｉＮ膜
の安定性（"Stability of TiN Films Prepared by Chemical Vapor Deposition
Using Tetrakis-dimethylamino Titanium"）」、J. Electrochem. Soc., Vol. 1
43, No. 9, September 1996, pp. L188-L190；J. Iacoponi他、「元来の窒素プ ラズマによるＣＶＤ ＴｉＮの抵抗率の強化、およびその低抵抗多層相互接続に
おける利用（"RESISTIVITY ENHANCEMENT OF CVD TiN WITH IN-SITU NITROGEN PL
ASMA AND ITS APPLICATION IN LOW RESISTANCE MULTILEVEL INTERCONNECTS")」 、Advanced Metalization and Interconnection Systems for ULSI Application
s in 1995；Eizenberg他、「化学気相成長ＴｉＣＮ：サブミクロンバイアおよび
コンタクトに利用するための新しいバリアメタライゼーション（"Chemical vapo
r deposition TiCN: A new barrier metallization for submicron via and con
tact applications"）」、J. Vac. Sci. Technol. A 13(3), May/June 1995, pp
. 590-595；Eizenberg他、「ＴｉＣＮ：サブミクロンデバイスのための新しい化
学気相成長されたコンタクトバリアメタライゼーション（"TiCN: A new chemica
l vapor deposited contact barrier metallization for submicron devices"）
」、Appl. Phys. Lett., Vol. 65, No. 19, November 7, 1994, pp. 2416-2418 ；および、Hillman他、「無機および有機ＣＶＤで形成された窒化チタンバリア 層の比較（"COMPARISON OF TITANIUM NITRIDE BARRIER LAYERS PRODUCED BY INO
RGANIC AND ORGANIC CVD"）」、pp. 246-252, June 9-10, 1992, VMIC Conferen
ce, 1992 ISMIC、を参照されたい。
【０００７】 導電性バイアの底面を完全に覆うランディングパッドを形成するための従来の
方法においては、半導体チップ上で貴重な不動産を大量に使用せねばならず、こ
れは高密度化の高まる要求と相反する。さらに、アスペクト比がたとえば４を上
回るほど非常に高いため、このような微細寸法の貫通孔を隙間なく埋めることは
非常に困難である。したがって、従来技術においてはその救済措置として、貫通
孔の直径を故意に広げてアスペクト比を下げるようにしている。その結果、位置
合せにずれが生じ、導電性バイアの底面はその下層の金属構造によって完全に覆
われることがなくなる。この種のバイアは「ボーダーレスバイア」と呼ばれ、こ
れはまた、チップの不動産を節約する。
方法においては、半導体チップ上で貴重な不動産を大量に使用せねばならず、こ
れは高密度化の高まる要求と相反する。さらに、アスペクト比がたとえば４を上
回るほど非常に高いため、このような微細寸法の貫通孔を隙間なく埋めることは
非常に困難である。したがって、従来技術においてはその救済措置として、貫通
孔の直径を故意に広げてアスペクト比を下げるようにしている。その結果、位置
合せにずれが生じ、導電性バイアの底面はその下層の金属構造によって完全に覆
われることがなくなる。この種のバイアは「ボーダーレスバイア」と呼ばれ、こ
れはまた、チップの不動産を節約する。
【０００８】 しかし、このようなボーダーレスバイアを使用することによって、新たな問題
が生じる。たとえば、位置合せのずれのために、ＳＯＧ間隙埋込層が、ＳＯＧの
低密度および不安定性のために、貫通孔の形成時にエッチングによって突抜けて
しまう。この突抜けの結果、水分およびガスが蓄積され、相互接続の抵抗が増す
。さらに、スパイク現象が起きる。これは、メタルプラグが基板に突抜けて、短
絡が起きる現象である。
が生じる。たとえば、位置合せのずれのために、ＳＯＧ間隙埋込層が、ＳＯＧの
低密度および不安定性のために、貫通孔の形成時にエッチングによって突抜けて
しまう。この突抜けの結果、水分およびガスが蓄積され、相互接続の抵抗が増す
。さらに、スパイク現象が起きる。これは、メタルプラグが基板に突抜けて、短
絡が起きる現象である。
【０００９】 １９９８年９月５日出願の、同時係属中の出願連続番号第０８／９２４，１３
３号において、高密度プラズマ化学気相成長（ＨＤＰ−ＣＶＤ）によって成長さ
れたＨＤＰ酸化物で間隙を埋めるステップを含む方法が開示されている。この方
法においては、粒子サイズを増し、かつしたがって、パターニングされた金属層
のエレクトロマイグレーション抵抗を改善するために、アニーリングが行なわれ
る。
３号において、高密度プラズマ化学気相成長（ＨＤＰ−ＣＶＤ）によって成長さ
れたＨＤＰ酸化物で間隙を埋めるステップを含む方法が開示されている。この方
法においては、粒子サイズを増し、かつしたがって、パターニングされた金属層
のエレクトロマイグレーション抵抗を改善するために、アニーリングが行なわれ
る。
【００１０】 しかし、ボーダーレスバイアを使用すると、貫通孔の形成中に金属構造の側面
がエッチングにさらされ、結果として該金属構造の側面にエッチングによる望ま
しくないアンダカット部分が形成されてしまうので、やはり問題がある。図２を
参照して、第１の金属構造２０が第１の絶縁層２１の上に形成される。第１の金
属構造２０は、第１のパターニングされた金属層の一部であって、第１の下方金
属層２０Ａ、ＡｌまたはＡｌ合金等の主要中間金属層２０Ｂ、および、上方ＡＲ
Ｃ２０Ｃを含む。第２の誘電層２２が、第１のパターニングされた金属層の上に
形成され、その中に貫通孔２３がエッチングされる。この貫通孔は故意に位置合
せがずらされており、このため、第１の金属構造２０の上面の一部２４が露出し
、また、金属構造２０の一方側面の一部がアンダカットされて、エッチングによ
るアンダカット部分２５が形成される。このアンダカット部分２５は凹状であっ
て、ＡＲＣ２０Ｃの直接下を除くＡＲＣ２０Ｃの下方に延びる。アスペクト比の
高いボーダーレスバイアを埋めるのは困難であるが、ボーダーレスバイアの、第
１の金属構造２０の側面におけるエッチングされたアンダカット部分に隣接する
部分がなお一層高いアスペクト比を有するために、該バリアを埋めるのがより一
層困難となる。このように、アンダカット凹部にバリア材料を成長させることが
困難であることは、深刻な問題となる。
がエッチングにさらされ、結果として該金属構造の側面にエッチングによる望ま
しくないアンダカット部分が形成されてしまうので、やはり問題がある。図２を
参照して、第１の金属構造２０が第１の絶縁層２１の上に形成される。第１の金
属構造２０は、第１のパターニングされた金属層の一部であって、第１の下方金
属層２０Ａ、ＡｌまたはＡｌ合金等の主要中間金属層２０Ｂ、および、上方ＡＲ
Ｃ２０Ｃを含む。第２の誘電層２２が、第１のパターニングされた金属層の上に
形成され、その中に貫通孔２３がエッチングされる。この貫通孔は故意に位置合
せがずらされており、このため、第１の金属構造２０の上面の一部２４が露出し
、また、金属構造２０の一方側面の一部がアンダカットされて、エッチングによ
るアンダカット部分２５が形成される。このアンダカット部分２５は凹状であっ
て、ＡＲＣ２０Ｃの直接下を除くＡＲＣ２０Ｃの下方に延びる。アスペクト比の
高いボーダーレスバイアを埋めるのは困難であるが、ボーダーレスバイアの、第
１の金属構造２０の側面におけるエッチングされたアンダカット部分に隣接する
部分がなお一層高いアスペクト比を有するために、該バリアを埋めるのがより一
層困難となる。このように、アンダカット凹部にバリア材料を成長させることが
困難であることは、深刻な問題となる。
【００１１】 六フッ化タングステン（ＷＦ6）の蒸気からＷを成長させる場合、Ａｌとの相 互作用が生じることがわかっている。したがって、図１を参照して、従来の方法
においては、ＴｉＮ等のバリア層１５をスパッタリングによって成長させている
。しかし、アスペクト比の高い貫通孔にＴｉＮをスパッタリングすることは非常
に困難であり、ましてや、位置合せがずらされた下層金属構造の側面上の凹状の
アンダカット部分をコーティングすることは非常に困難である。このため、下層
金属構造のアンダカットされた側面上にＴｉＮバリア層を形成して、ボーダーレ
スバイアによって上方金属構造と電気的に接続されるようにすることのできる、
方法が求められている。
においては、ＴｉＮ等のバリア層１５をスパッタリングによって成長させている
。しかし、アスペクト比の高い貫通孔にＴｉＮをスパッタリングすることは非常
に困難であり、ましてや、位置合せがずらされた下層金属構造の側面上の凹状の
アンダカット部分をコーティングすることは非常に困難である。このため、下層
金属構造のアンダカットされた側面上にＴｉＮバリア層を形成して、ボーダーレ
スバイアによって上方金属構造と電気的に接続されるようにすることのできる、
方法が求められている。
【００１２】
【発明の概要】 本発明の目的は、０．２５ミクロン以下の設計特徴を有し、かつ、ボーダーレ
スバイアを含む信頼性の高い相互接続構造を有する、高密度多層半導体装置を提
供することである。
スバイアを含む信頼性の高い相互接続構造を有する、高密度多層半導体装置を提
供することである。
【００１３】 本発明の別の目的は、０．２５ミクロン以下の設計特徴を有し、かつ、ボーダ
ーレスバイアを含む信頼性の高い相互接続構造を有する、高密度多金属層半導体
装置を製造する方法を提供することである。
ーレスバイアを含む信頼性の高い相互接続構造を有する、高密度多金属層半導体
装置を製造する方法を提供することである。
【００１４】 本発明のさらなる目的、利点および他の特徴は、部分的に以下の説明に示され
、かつ部分的に、以下の説明を検討される中で当業者には明らかとなるであろう
。それらはまたは、本発明を実施することで理解され得る。本発明の目的および
利点は、特に、前掲の請求の範囲に記されているように、理解かつ認識すること
ができる。
、かつ部分的に、以下の説明を検討される中で当業者には明らかとなるであろう
。それらはまたは、本発明を実施することで理解され得る。本発明の目的および
利点は、特に、前掲の請求の範囲に記されているように、理解かつ認識すること
ができる。
【００１５】 本発明に従えば、上述のおよび他の目的は、部分的には、以下を含む半導体装
置によって達成される。すなわち、基板上に形成された第１の誘電層と、該第１
の誘電層の上に形成された、間隙を有する第１のパターニングされた金属層とを
含み、該第１のパターニングされた金属層は、上面および側面を有する第１の金
属構造を有し、さらに、該第１のパターニングされた金属層の上に形成された第
２の誘電層と、該第２の誘電層内に形成されて該第１の金属構造の該上面の一部
および一方側面の一部を露出する、内面を有する貫通孔とを含み、該露出した側
面は貫通孔をエッチングすることによって形成されたアンダカット凹部を有し、
さらに、該貫通孔の該内面、該第１の金属構造の該上面の該露出した部分および
該側面のアンダカット凹部を覆う、化学気相成長されたバリア材料の層と、該貫
通孔を埋めてボーダーレスバイアを形成する、該内面が覆われた開口部内の誘電
材料とを含む、半導体装置である。
置によって達成される。すなわち、基板上に形成された第１の誘電層と、該第１
の誘電層の上に形成された、間隙を有する第１のパターニングされた金属層とを
含み、該第１のパターニングされた金属層は、上面および側面を有する第１の金
属構造を有し、さらに、該第１のパターニングされた金属層の上に形成された第
２の誘電層と、該第２の誘電層内に形成されて該第１の金属構造の該上面の一部
および一方側面の一部を露出する、内面を有する貫通孔とを含み、該露出した側
面は貫通孔をエッチングすることによって形成されたアンダカット凹部を有し、
さらに、該貫通孔の該内面、該第１の金属構造の該上面の該露出した部分および
該側面のアンダカット凹部を覆う、化学気相成長されたバリア材料の層と、該貫
通孔を埋めてボーダーレスバイアを形成する、該内面が覆われた開口部内の誘電
材料とを含む、半導体装置である。
【００１６】 本発明の別の局面は、半導体装置の製造方法に関する。該方法は、基板上に第
１の誘電層を形成するステップと、該第１の誘電層の上に、間隙を有する第１の
パターニングされた金属層を形成するステップとを含み、該第１のパターニング
された金属層は、上面および側面を有する第１の金属構造を有し、さらに、該第
１のパターニングされた金属層の上に第２の誘電層を形成するステップと、エッ
チングによって、内面を有する貫通孔を該第２の誘電層内に形成し、該第１の金
属構造の該上面の一部を露出させ、かつ、該第１の金属構造の一方側面を露出さ
せてその中にアンダカット凹部をエッチングにより形成するステップと、該貫通
孔の内面、該第１の金属構造の露出した上方部分および該第１の金属構造の凹部
を覆うように、化学気相成長によってバリア材料の層を成長させるステップと、
を含む。
１の誘電層を形成するステップと、該第１の誘電層の上に、間隙を有する第１の
パターニングされた金属層を形成するステップとを含み、該第１のパターニング
された金属層は、上面および側面を有する第１の金属構造を有し、さらに、該第
１のパターニングされた金属層の上に第２の誘電層を形成するステップと、エッ
チングによって、内面を有する貫通孔を該第２の誘電層内に形成し、該第１の金
属構造の該上面の一部を露出させ、かつ、該第１の金属構造の一方側面を露出さ
せてその中にアンダカット凹部をエッチングにより形成するステップと、該貫通
孔の内面、該第１の金属構造の露出した上方部分および該第１の金属構造の凹部
を覆うように、化学気相成長によってバリア材料の層を成長させるステップと、
を含む。
【００１７】 本発明のさらなる目的および利点は、以下の詳細な説明から当業者には容易に
明らかとなるであろう。その中で、本発明の好ましい実施例のみが示され説明さ
れている。これらは単に、本発明を実行するために考えられる最良の方法を例示
しているにすぎない。理解されるように、本発明には他の種々の実施例が可能で
あり、本発明のいくつかの詳細は、すべて本発明から離れることなく、様々な明
らかな観点で変更が可能である。したがって、図面および説明は本来、例示のた
めのものであって、限定を加えるためのものであると考えられてはならない。
明らかとなるであろう。その中で、本発明の好ましい実施例のみが示され説明さ
れている。これらは単に、本発明を実行するために考えられる最良の方法を例示
しているにすぎない。理解されるように、本発明には他の種々の実施例が可能で
あり、本発明のいくつかの詳細は、すべて本発明から離れることなく、様々な明
らかな観点で変更が可能である。したがって、図面および説明は本来、例示のた
めのものであって、限定を加えるためのものであると考えられてはならない。
【００１８】
本発明は、図２に示されるような、下層金属構造２０の側面の一部が、貫通孔
２３の形成中にエッチングされて、凹部２５が形成されてしまうという、アンダ
カットの問題に対処しかつそれを解決するものである。アスペクト比の高い開口
部において、特に、ボーダーレスバイアを形成する際に下層金属構造の側面に沿
って形成される、ずらされた貫通孔のように、アスペクト比が非常に高い場合に
は、ＴｉＮバリア層をスパッタ成長させるのは実質的に不可能である。アンダカ
ット部分２５に等角のバリア膜が設けられなければ、プラグの埋込み中にＷＦ6 との反応が起きてしまう。また、バリア膜がアンダカット部２５上に直接形成さ
れなければ、結果として得られる相互接続には空隙やエッチング残渣が含まれ、
そのために、相互接続の抵抗が増し、装置の性能に悪影響を与えてしまう。
２３の形成中にエッチングされて、凹部２５が形成されてしまうという、アンダ
カットの問題に対処しかつそれを解決するものである。アスペクト比の高い開口
部において、特に、ボーダーレスバイアを形成する際に下層金属構造の側面に沿
って形成される、ずらされた貫通孔のように、アスペクト比が非常に高い場合に
は、ＴｉＮバリア層をスパッタ成長させるのは実質的に不可能である。アンダカ
ット部分２５に等角のバリア膜が設けられなければ、プラグの埋込み中にＷＦ6 との反応が起きてしまう。また、バリア膜がアンダカット部２５上に直接形成さ
れなければ、結果として得られる相互接続には空隙やエッチング残渣が含まれ、
そのために、相互接続の抵抗が増し、装置の性能に悪影響を与えてしまう。
【００１９】 本発明は、ＣＶＤ ＴｉＮを使用することによって、等角のカバレージが比較
的アスペクト比の高い開口部に提供されるばかりでなく、ボーダーレスバイアを
形成するときに、下層金属構造の側壁における図２のアンダカット部２５のよう
なアンダカット凹部上に等角の付着コーティングを提供することができる、とい
う、予期しなかった発見から出発している。本発明に従えば、金属線等の第１の
金属構造を含む、第１のパターニングされた金属層が形成される。該パターニン
グされた金属層は、金属層を成長させ、その上にフォトレジストマスクを形成し
、その金属層をエッチングして、０．２５ミクロンを下回る、たとえば約０．１
８ミクロンを下回るサブミクロン構造を含む設計特徴を形成する、という、従来
のエッチバック技術によって形成することができる。代替的に、パターニングさ
れた金属層は、ダマシン技術によっても形成することが可能である。
的アスペクト比の高い開口部に提供されるばかりでなく、ボーダーレスバイアを
形成するときに、下層金属構造の側壁における図２のアンダカット部２５のよう
なアンダカット凹部上に等角の付着コーティングを提供することができる、とい
う、予期しなかった発見から出発している。本発明に従えば、金属線等の第１の
金属構造を含む、第１のパターニングされた金属層が形成される。該パターニン
グされた金属層は、金属層を成長させ、その上にフォトレジストマスクを形成し
、その金属層をエッチングして、０．２５ミクロンを下回る、たとえば約０．１
８ミクロンを下回るサブミクロン構造を含む設計特徴を形成する、という、従来
のエッチバック技術によって形成することができる。代替的に、パターニングさ
れた金属層は、ダマシン技術によっても形成することが可能である。
【００２０】 本発明に従えば、第２の誘電層が該第１のパターニングされた金属層の上に形
成され、内面を有する貫通孔が、該第２の誘電層内に形成される。この貫通孔を
埋めることで、ボーダーレスバイアを形成することが意図される。したがって、
該貫通孔は、下層金属構造の側面の一部を露出するよう、故意に位置合せがずら
されている。該金属構造の該側面がＡＲＣ等のようにエッチングに耐性のある材
料を含んでいないため、該側面は貫通孔の形成時にエッチングされて、ＡＲＣ２
０Ｃの下に延びる凹部２５（図２）が形成される。その後、ＣＶＤによって、等
角のＴｉＮバリア層が形成されるが、この層は、貫通孔の内面の上に、また、下
層の第１の金属構造の露出した上面の上に、さらに、予期せぬことに、下層の第
１の金属構造の側面におけるアンダカット凹部の上にも、形成される。本発明の
１実施例においては、ＣＶＤは、ＴＤＭＡＴ等の有機チタン化合物を熱分解する
ことによって行なわれる。
成され、内面を有する貫通孔が、該第２の誘電層内に形成される。この貫通孔を
埋めることで、ボーダーレスバイアを形成することが意図される。したがって、
該貫通孔は、下層金属構造の側面の一部を露出するよう、故意に位置合せがずら
されている。該金属構造の該側面がＡＲＣ等のようにエッチングに耐性のある材
料を含んでいないため、該側面は貫通孔の形成時にエッチングされて、ＡＲＣ２
０Ｃの下に延びる凹部２５（図２）が形成される。その後、ＣＶＤによって、等
角のＴｉＮバリア層が形成されるが、この層は、貫通孔の内面の上に、また、下
層の第１の金属構造の露出した上面の上に、さらに、予期せぬことに、下層の第
１の金属構造の側面におけるアンダカット凹部の上にも、形成される。本発明の
１実施例においては、ＣＶＤは、ＴＤＭＡＴ等の有機チタン化合物を熱分解する
ことによって行なわれる。
【００２１】 こうして成長されたＣＶＤ ＴｉＮバリア層は、典型的に、望ましくないほど
に高濃度の炭素を含有し、したがって、望ましくないほどに高い抵抗率を示す。
本発明の１実施例においては、ＣＶＤ ＴｉＮバリア層は、Ｈ2／Ｎ2プラズマ等
のプラズマで処理されて、その炭素含量が減じられ、かつしたがって、抵抗率が
下げられる。当業者においては、ＣＶＤ ＴｉＮバリア層の成長およびプラズマ
処理において、本発明の目的を達成すべく適切なプロセスパラメータを容易に最
適化することができるであろう。たとえば、先に述べたKonecni他、Kim他、およ
びIacoponi他の文献に開示された成長および処理技術を使用することも可能であ
り、Eizenberg他によって開示された成長技術を用いることも可能である。本発 明に従ったＨ2／Ｎ2プラズマ処理を行なうときには、膜厚に応じて、約２５秒か
ら４５秒間、約４５０℃の温度、約１．３Torrの圧力および約７５０ＷのＲＦパ
ワーで、約３００ｓｃｃｍの水素流量および約２００ｓｃｃｍの窒素流量を用い
ることが好ましいことがわかっている。
に高濃度の炭素を含有し、したがって、望ましくないほどに高い抵抗率を示す。
本発明の１実施例においては、ＣＶＤ ＴｉＮバリア層は、Ｈ2／Ｎ2プラズマ等
のプラズマで処理されて、その炭素含量が減じられ、かつしたがって、抵抗率が
下げられる。当業者においては、ＣＶＤ ＴｉＮバリア層の成長およびプラズマ
処理において、本発明の目的を達成すべく適切なプロセスパラメータを容易に最
適化することができるであろう。たとえば、先に述べたKonecni他、Kim他、およ
びIacoponi他の文献に開示された成長および処理技術を使用することも可能であ
り、Eizenberg他によって開示された成長技術を用いることも可能である。本発 明に従ったＨ2／Ｎ2プラズマ処理を行なうときには、膜厚に応じて、約２５秒か
ら４５秒間、約４５０℃の温度、約１．３Torrの圧力および約７５０ＷのＲＦパ
ワーで、約３００ｓｃｃｍの水素流量および約２００ｓｃｃｍの窒素流量を用い
ることが好ましいことがわかっている。
【００２２】 本発明に従って形成されたＣＶＤ ＴｉＮバリア層は、アモルファスおよび結
晶性領域を含む微細構造を有し、典型的には、アモルファスのマトリックスに結
晶領域が埋込まれている。本発明に従って形成された金属層は、典型的に、Ｔｉ
またはＷ等の底部金属層と、ＡｌまたはＡｌ合金、たとえばアルミニウムと銅と
の合金等からなる主要導電性金属層と、Ｔｉ−ＴｉＮ等の上方反射防止層とを含
む、複合構造として形成される。従来のエッチバック技術で該金属層をパターニ
ングするとき、間隙の埋込みは、ＳＯＧ等のスピンオン誘電体膜を用いて、また
は、ＨＤＰ酸化物、好ましくは、１９９８年９月５日に出願された同時係属中の
出願連続番号第０８／９２４，１３３号に開示されているＨＤＰ−ＣＶＤ技術を
用いるＨＤＰ酸化物を成長させることによって、従来の方法で行なわれる。
晶性領域を含む微細構造を有し、典型的には、アモルファスのマトリックスに結
晶領域が埋込まれている。本発明に従って形成された金属層は、典型的に、Ｔｉ
またはＷ等の底部金属層と、ＡｌまたはＡｌ合金、たとえばアルミニウムと銅と
の合金等からなる主要導電性金属層と、Ｔｉ−ＴｉＮ等の上方反射防止層とを含
む、複合構造として形成される。従来のエッチバック技術で該金属層をパターニ
ングするとき、間隙の埋込みは、ＳＯＧ等のスピンオン誘電体膜を用いて、また
は、ＨＤＰ酸化物、好ましくは、１９９８年９月５日に出願された同時係属中の
出願連続番号第０８／９２４，１３３号に開示されているＨＤＰ−ＣＶＤ技術を
用いるＨＤＰ酸化物を成長させることによって、従来の方法で行なわれる。
【００２３】 本発明に従って形成されたＣＶＤ ＴｉＮバリア層が、プラズマ処理後、約５
０Åから約２５０Åの厚さ、約４％〜５％より少ない炭素含量、および、約２５
０マイクロオーム−ｃｍより小さい抵抗率、を示すことがわかった。ＣＶＤ Ｔ
ｉＮバリア層を成長させた後、貫通孔は、従来のＣＶＤ技術等の従来の方法を用
いて、Ｗ等の導電性材料で埋められて、ボーダーレスバイア内に複合プラグが形
成される。その後、第２の誘電層上に第２の金属層が成長され、パターニングさ
れて、本発明に従って形成されたボーダーレスバイアを通じて下層の第１の金属
構造に電気的に接続される上方の第２の金属構造が形成される。
０Åから約２５０Åの厚さ、約４％〜５％より少ない炭素含量、および、約２５
０マイクロオーム−ｃｍより小さい抵抗率、を示すことがわかった。ＣＶＤ Ｔ
ｉＮバリア層を成長させた後、貫通孔は、従来のＣＶＤ技術等の従来の方法を用
いて、Ｗ等の導電性材料で埋められて、ボーダーレスバイア内に複合プラグが形
成される。その後、第２の誘電層上に第２の金属層が成長され、パターニングさ
れて、本発明に従って形成されたボーダーレスバイアを通じて下層の第１の金属
構造に電気的に接続される上方の第２の金属構造が形成される。
【００２４】 本発明の１実施例を図３に概略的に示す。この実施例は、第１の誘電層３１の
上に形成された第１の金属構造３０を含み、該第１の誘電層３１は、適切にドー
プされたシリコン半導体基板等の、基板（図示せず）の上に形成されている。導
電性の線等からなる第１の金属構造３０は、ＷまたはＴｉ等の第１の金属層３０
Ａと、ＡｌまたはＡｌ合金等の主要導電性金属層３０Ｂと、Ｔｉ−ＴｉＮ等のＡ
ＲＣ３０Ｃとを含む。第１の金属構造３０の両側にある相互配線空隙等の間隙は
、ＳＯＧまたはＨＤＰ酸化物等の誘電材料３１によって埋められる。第２の誘電
層３４が第１のパターニングされた金属層の上に形成され、位置合せがずらされ
た貫通孔３２が第２の誘電層３４内に形成される。これにより、第１の金属構造
３０の下層側面の一部がエッチングされて、露出したＡＲＣ部分の下にアンダカ
ット凹部３３が形成される。本発明に従えば、等角のＴｉＮ層３５が、ＴＤＭＡ
Ｔ等の有機チタン化合物を熱分解すること等により、ＣＶＤによって形成される
。その後、ＣＶＤ ＴｉＮバリア層はＨ2／Ｎ2プラズマ処理にかけられて、その
炭素含量および抵抗率が減じられる。その後、貫通孔３２にＷ等の好適な金属３
６が埋められる。その後、第２の金属層が第２の誘電層３４の上に成長され、パ
ターニングされて、第２の金属構造３７が形成される。該構造３７は、Ｔｉまた
はＷ等の第１の金属層３７Ａと、ＡｌまたはＡｌ合金等の主要な中間金属層３７
Ｂと、Ｔｉ−ＴｉＮ等の上方ＡＲＣ３７Ｃとを含む。該第２の金属構造３７は、
等角のＣＶＤ ＴｉＮ層３５およびＷプラグ３６からなるボーダレスバイアによ
って、第１の金属構造３０に電気的に接続される。露出したＡＲＣ３０Ｃの下方
にあるアンダカット凹部３５上に、ＣＶＤ ＴｉＮバリア層が思いがけなく形成
されることによって、位置合せがずらされた貫通孔３２を隙間なく埋込むことが
可能となる。このとき、主要金属層３０Ｂとの望ましくない反応が起きることも
ない。
上に形成された第１の金属構造３０を含み、該第１の誘電層３１は、適切にドー
プされたシリコン半導体基板等の、基板（図示せず）の上に形成されている。導
電性の線等からなる第１の金属構造３０は、ＷまたはＴｉ等の第１の金属層３０
Ａと、ＡｌまたはＡｌ合金等の主要導電性金属層３０Ｂと、Ｔｉ−ＴｉＮ等のＡ
ＲＣ３０Ｃとを含む。第１の金属構造３０の両側にある相互配線空隙等の間隙は
、ＳＯＧまたはＨＤＰ酸化物等の誘電材料３１によって埋められる。第２の誘電
層３４が第１のパターニングされた金属層の上に形成され、位置合せがずらされ
た貫通孔３２が第２の誘電層３４内に形成される。これにより、第１の金属構造
３０の下層側面の一部がエッチングされて、露出したＡＲＣ部分の下にアンダカ
ット凹部３３が形成される。本発明に従えば、等角のＴｉＮ層３５が、ＴＤＭＡ
Ｔ等の有機チタン化合物を熱分解すること等により、ＣＶＤによって形成される
。その後、ＣＶＤ ＴｉＮバリア層はＨ2／Ｎ2プラズマ処理にかけられて、その
炭素含量および抵抗率が減じられる。その後、貫通孔３２にＷ等の好適な金属３
６が埋められる。その後、第２の金属層が第２の誘電層３４の上に成長され、パ
ターニングされて、第２の金属構造３７が形成される。該構造３７は、Ｔｉまた
はＷ等の第１の金属層３７Ａと、ＡｌまたはＡｌ合金等の主要な中間金属層３７
Ｂと、Ｔｉ−ＴｉＮ等の上方ＡＲＣ３７Ｃとを含む。該第２の金属構造３７は、
等角のＣＶＤ ＴｉＮ層３５およびＷプラグ３６からなるボーダレスバイアによ
って、第１の金属構造３０に電気的に接続される。露出したＡＲＣ３０Ｃの下方
にあるアンダカット凹部３５上に、ＣＶＤ ＴｉＮバリア層が思いがけなく形成
されることによって、位置合せがずらされた貫通孔３２を隙間なく埋込むことが
可能となる。このとき、主要金属層３０Ｂとの望ましくない反応が起きることも
ない。
【００２５】 本発明は、種々の半導体装置の製造に利用が可能であるが、特に、高速性を示
しかつ相互接続の信頼性が改善された、０．２５ミクロン以下のサブミクロン構
造を有する、高密度多金属層半導体装置の製造に利用が可能である。本発明は費
用効率が良く、従来の処理に容易に組込むことができる。
しかつ相互接続の信頼性が改善された、０．２５ミクロン以下のサブミクロン構
造を有する、高密度多金属層半導体装置の製造に利用が可能である。本発明は費
用効率が良く、従来の処理に容易に組込むことができる。
【００２６】 本発明の実施例を実行する場合、金属層、特に中間金属層は、半導体装置の製
造に典型的に用いられる、どのような金属でも形成され得る。これらはたとえば
、Ａｌ、Ａｌ合金、銅、銅合金、金、金合金、銀、銀合金、高融点金属、高融点
金属合金、および、高融点金属化合物、を含む。本発明の金属層は、半導体装置
を製造するのに従来的に使用されるどのような技術でも形成され得る。たとえば
、該金属層は、低圧化学気相成長（ＬＰＣＶＤ）およびプラズマ強化化学気相成
長（ＰＥＣＶＤ）を含む種々のＣＶＤプロセス等の、従来のメタライゼーション
技術によって形成することができる。通常、タングステン等の高融点金属を成長
するときには、ＣＶＤ技術が用いられる。Ａｌおよび、アルミニウム−銅合金を
含むＡｌ合金等の、低融点金属もまた、溶融、スパッタリング、または物理的気
相成長（ＰＶＤ）によって成長させることができる。
造に典型的に用いられる、どのような金属でも形成され得る。これらはたとえば
、Ａｌ、Ａｌ合金、銅、銅合金、金、金合金、銀、銀合金、高融点金属、高融点
金属合金、および、高融点金属化合物、を含む。本発明の金属層は、半導体装置
を製造するのに従来的に使用されるどのような技術でも形成され得る。たとえば
、該金属層は、低圧化学気相成長（ＬＰＣＶＤ）およびプラズマ強化化学気相成
長（ＰＥＣＶＤ）を含む種々のＣＶＤプロセス等の、従来のメタライゼーション
技術によって形成することができる。通常、タングステン等の高融点金属を成長
するときには、ＣＶＤ技術が用いられる。Ａｌおよび、アルミニウム−銅合金を
含むＡｌ合金等の、低融点金属もまた、溶融、スパッタリング、または物理的気
相成長（ＰＶＤ）によって成長させることができる。
【００２７】 以上の記載中、特定の材料、構造、化学物質、プロセス等の、多くの具体的な
詳細を示したが、これらは、本発明が完全に理解されるように提供するものであ
る。しかし、当業者には理解されるように、本発明は、特に示された詳細に準ぜ
ずとも、実施することが可能である。また、よく知られている処理構造について
は、本発明を不必要にあいまいにすることのないよう、詳細な説明は省略してい
る。
詳細を示したが、これらは、本発明が完全に理解されるように提供するものであ
る。しかし、当業者には理解されるように、本発明は、特に示された詳細に準ぜ
ずとも、実施することが可能である。また、よく知られている処理構造について
は、本発明を不必要にあいまいにすることのないよう、詳細な説明は省略してい
る。
【００２８】 この開示においては、本発明の好ましい実施例およびその多様性の例のみが説
明されている。本発明は、他の様々な組み合わせおよび環境を使用することも可
能であり、また、ここに説明した発明の概念の範囲内で、変更または修正が可能
であることを理解されたい。
明されている。本発明は、他の様々な組み合わせおよび環境を使用することも可
能であり、また、ここに説明した発明の概念の範囲内で、変更または修正が可能
であることを理解されたい。
【図１】 従来のバイア構造を概略的に示す図である。
【図２】 ボーダーレスバイアを形成する際のアンダカットの問題を概略的
に説明する図である。
に説明する図である。
【図３】 本発明の１実施例に従って形成されたボーダーレスバイアを概略
的に示す図である。
的に示す図である。
３０ 第１の金属構造、３０Ａ 第１の金属層、３０Ｂ 主要導電性金属層、
３０Ｃ 反射防止膜、３１ 第１の誘電層、３２ 貫通孔、３３ アンダカット
凹部、３４ 第２の誘電層、３５ 等角のＴｉＮ層、３６ 金属、３７ 第２の
金属構造。
３０Ｃ 反射防止膜、３１ 第１の誘電層、３２ 貫通孔、３３ アンダカット
凹部、３４ 第２の誘電層、３５ 等角のＴｉＮ層、３６ 金属、３７ 第２の
金属構造。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年３月２日（２０００．３．２）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【請求項４】 該パターニングされた金属層は、 底部金属層（３０Ａ）と、 アルミニウムまたはアルミニウム合金を含む中間金属層（３０Ｂ）と、 上方反射防止膜（３０Ｃ）と、を含む複合構造を有する、請求項３に記載の半
導体装置。
導体装置。
【請求項５】 該開口部内の該導電性材料はタングステンを含む、請求項２
に記載の半導体装置。
に記載の半導体装置。
【請求項６】 該窒化チタンのバリア層は、チタンを含む有機化合物を分解
することによって成長される、請求項２に記載の半導体装置。
することによって成長される、請求項２に記載の半導体装置。
【請求項７】 該有機化合物はテトラキスジメチルアミノチタンである、請
求項６に記載の半導体装置。
求項６に記載の半導体装置。
【請求項８】 該窒化チタンのバリア層は、重量で約４％から５％より少な
い炭素含量および、約２５０マイクロオーム−ｃｍより小さい抵抗率を有する、
請求項７に記載の半導体装置。
い炭素含量および、約２５０マイクロオーム−ｃｍより小さい抵抗率を有する、
請求項７に記載の半導体装置。
【請求項９】 該窒化チタンのバリア層は、約５０Åから約２５０Åの厚さ
を有する、請求項８に記載の半導体装置。
を有する、請求項８に記載の半導体装置。
【請求項１０】 該第２の誘電層の上に第２のパターニングされた金属層を
さらに含み、該第２のパターニングされた金属層は、該ボーダーレスバイアを介
して該第１の金属構造に電気的に接続される第２の金属構造を含む、請求項３に
記載の半導体装置。
さらに含み、該第２のパターニングされた金属層は、該ボーダーレスバイアを介
して該第１の金属構造に電気的に接続される第２の金属構造を含む、請求項３に
記載の半導体装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チェン，ロバート・シィ アメリカ合衆国、94022 カリフォルニア 州、ロス・アルトス、チェスター・サーク ル、51 (72)発明者 グリーンロウ，デイビッド・シィ アメリカ合衆国、78745 テキサス州、オ ースティン、ブロディー・レーン、5800、 ナンバー・337 (72)発明者 アイアコッポーニ，ジョン・エイ アメリカ合衆国、95124 カリフォルニア 州、サン・ノゼ、ルディー・ドライブ、 5465 Ｆターム(参考） 4M104 BB30 CC01 DD45 DD86 FF13 FF18 FF22 HH13 5F033 HH08 HH09 HH18 HH19 HH33 JJ19 JJ33 KK08 KK09 KK11 KK12 KK13 KK14 KK17 KK18 KK19 KK22 KK33 LL06 MM08 NN06 NN07 PP02 PP09 PP11 PP12 PP15 QQ00 QQ03 QQ37 RR04 RR09 WW02 WW04 XX02
Claims (27)
- 【請求項１】 基板の上に形成された第１の誘電層と、 該第１の誘電層の上に形成された、間隙を有する第１のパターニングされた金
属層とを含み、該第１のパターニングされた金属層は、上面および側面を有する
第１の金属構造を有し、さらに 該第１のパターニングされた金属層の上に形成された第２の誘電層と、 該第２の誘電層に形成されて該第１の金属構造の該上面の一部および一方側面
の一部を露出する、内面を有する貫通孔とを含み、該露出した側面は、該貫通孔
をエッチングすることによって形成されたアンダカット凹部を有し、さらに 該貫通孔の該内面、該第１の金属構造の該上面の該露出した部分および該側面
のアンダカット凹部を覆う、化学気相成長されたバリア材料の層と、 該貫通孔を埋めてボーダーレスバイアを形成する、該内面を覆われた開口部内
の導電性材料とを含む、半導体装置。 - 【請求項２】 該化学気相成長されたバリア材料は窒化チタンを含む、請求
項１に記載の半導体装置。 - 【請求項３】 該化学気相成長された窒化チタンは、アモルファスおよび結
晶性領域を含む微細構造を有する、請求項２に記載の半導体装置。 - 【請求項４】 該微細構造は、結晶性領域を含むアモルファスのマトリック
スによって特徴付けられる、請求項３に記載の半導体装置。 - 【請求項５】 該パターニングされた金属層は、 底部金属層と、 アルミニウムまたはアルミニウム合金を含む中間金属層と、 上方反射防止膜と、を含む複合構造を有する、請求項３に記載の半導体装置。
- 【請求項６】 該底部金属層はチタンまたはタングステンを含み、該反射防
止膜はチタン−窒化チタンを含む、請求項５に記載の半導体装置。 - 【請求項７】 該アンダカット凹部は、該反射防止膜の直接下を除く該反射
防止膜の下方に延びる、請求項５に記載の半導体装置。 - 【請求項８】 該開口部内の該導電性材料はタングステンを含む、請求項２
に記載の半導体装置。 - 【請求項９】 該間隙は誘電材料で埋められる、請求項２に記載の半導体装
置。 - 【請求項１０】 該窒化チタンのバリア層は、チタンを含む有機化合物を分
解することによって成長される、請求項２に記載の半導体装置。 - 【請求項１１】 該有機化合物はテトラキスジメチルアミノチタンである、
請求項１０に記載の半導体装置。 - 【請求項１２】 該窒化チタンのバリア層は、重量で約４％から５％より少
ない炭素含量および、約２５０マイクロオーム−ｃｍより小さい抵抗率を有する
、請求項１１に記載の半導体装置。 - 【請求項１３】 該窒化チタンのバリア層は、約５０Åから約２５０Åの厚
さを有する、請求項１２に記載の半導体装置。 - 【請求項１４】 該金属構造は金属線であって、該間隙は相互配線空隙を含
む、請求項２に記載の半導体装置。 - 【請求項１５】 該第２の誘電層の上に第２のパターニングされた金属層を
さらに含み、該第２のパターニングされた金属層は、該ボーダーレスバイアを介
して該第１の金属構造に電気的に接続される第２の金属構造を含む、請求項３に
記載の半導体装置。 - 【請求項１６】 半導体装置の製造方法であって、該方法は、 基板の上に第１の誘電層を形成するステップと、 該第１の誘電層の上に、間隙を有する第１のパターニングされた金属層を形成
するステップとを含み、該第１のパターニングされた金属層は、上面および側面
を有する第１の金属構造を有し、さらに 該第１のパターニングされた金属層の上に第２の誘電層を形成するステップと
、 エッチングによって 該第２の誘電層内に、内面を有する貫通孔を形成し、 該第１の金属構造の該上面の一部を露出させ、かつ 該第１の金属構造の一方側面を露出させてその中にアンダカット凹部をエ
ッチングにより形成するステップと、 化学気相成長によってバリア材料の層を成長させることによって 該貫通孔の該内面と 該第１の金属構造の該上面の該露出した部分と 該第１の金属構造の該アンダカット凹部とを覆うステップと、を含む、方
法。 - 【請求項１７】 該バリア材料は窒化チタンである、請求項１６に記載の方
法。 - 【請求項１８】 チタンを含む有機化合物の分解によって窒化チタンを成長
させるステップを含む、請求項１７に記載の方法。 - 【請求項１９】 該有機化合物はテトラキスジメチルアミノチタンである、
請求項１８に記載の方法。 - 【請求項２０】 該化学気相成長された窒化チタンのバリア層を水素／窒素
プラズマで処理して、その炭素含量を減じかつその抵抗率を下げるステップを含
む、請求項１８に記載の方法。 - 【請求項２１】 該成長された窒化チタンのバリア層はプラズマ処理されて
、その炭素含量が約４％から５％を下回るように、かつその抵抗率が約２５０マ
イクロオーム／ｃｍを下回るように減じられる、請求項２０に記載の方法。 - 【請求項２２】 該プラズマ処理された窒化チタンのバリア層は、約５０Å
から約２５０Åの厚さを有する、請求項２０に記載の方法。 - 【請求項２３】 該窒化チタンのバリア層は、アモルファスおよび結晶性領
域を含む微細構造を有する、請求項１８に記載の方法。 - 【請求項２４】 該微細構造は、アモルファス領域内に結晶性領域を含む、
請求項２３に記載の方法。 - 【請求項２５】 下層金属層を成長させ、 アルミニウムまたはアルミニウム合金の中間層を成長させ、 上方反射防止膜を成長させ、 エッチングによって該金属層をパターニングして複数の間隙を形成し、かつ 該間隙を誘電材料で埋めることによって、該パターニングされた金属層を形成
するステップを含み、該アンダカット凹部は、該反射防止膜の直接下を除く該反
射防止膜の下方に延びる、請求項１８に記載の方法。 - 【請求項２６】 該下方金属層はチタンまたはタングステンを含み、該反射
防止膜はチタン−窒化チタンを含む、請求項２５に記載の方法。 - 【請求項２７】 該第２の誘電層の上に第２のパターニングされた金属層を
形成するステップを含み、該第２のパターニングされた金属層は、該ボーダーレ
スバイアを通じて該第１の金属構造に電気的に接続される第２の金属構造を含む
、請求項１８に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/924,131 US5969425A (en) | 1997-09-05 | 1997-09-05 | Borderless vias with CVD barrier layer |
| US08/924,131 | 1997-09-05 | ||
| PCT/US1998/018012 WO1999013501A1 (en) | 1997-09-05 | 1998-08-31 | Borderless vias with cvd barrier layer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001516153A true JP2001516153A (ja) | 2001-09-25 |
| JP2001516153A5 JP2001516153A5 (ja) | 2006-05-25 |
Family
ID=25449751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000511189A Pending JP2001516153A (ja) | 1997-09-05 | 1998-08-31 | Ｃｖｄバリア層を有するボーダーレスバイア |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5969425A (ja) |
| EP (1) | EP1018152A1 (ja) |
| JP (1) | JP2001516153A (ja) |
| KR (1) | KR100572036B1 (ja) |
| WO (1) | WO1999013501A1 (ja) |
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| KR100572036B1 (ko) | 2006-04-18 |
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| RD03 | Notification of appointment of power of attorney |
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|
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