KR100550304B1 - 하이드로겐-실세스퀴옥산(ｈｓｑ)으로 갭이 채워진 패터닝된 금속층들을 갖는 경계없는 비아들 - Google Patents

하이드로겐-실세스퀴옥산(ｈｓｑ)으로 갭이 채워진 패터닝된 금속층들을 갖는 경계없는 비아들 Download PDF

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Abstract

스핀-온 HSQ(52)는 고밀도의 다중 금속층 반도체 디바이스의 제조에 있어서 금속층들의 갭을 채우는데 이용된다. 경계없는 비아들(55)을 형성하는 동안, O2 함유 플라즈마를 이용한 포토레지스트의 제거 등으로부터 발생되는 증착된 HSQ층들의 열화는, 장벽층(57)과 같은 도전성 물질(56, 57)로 비아 개구부를 채우기 전에, 상기 열화된 HSQ층(52)을 H2 함유 플라즈마로 처리하여 Si-H 결합 손(dangling Si-H bonds)을 회복하여, 표면을 불활성화하고, 수분 흡수를 방지함으로써 극복된다.
HSQ, 하이드로겐 실세스퀴옥산, 관통홀, 경계없는 비아, Si-H결합, 스핀 온 HSQ, Si-OH결합, 플라즈마

Description

하이드로겐-실세스퀴옥산(ＨＳＱ)으로 갭이 채워진 패터닝된 금속층들을 갖는 경계없는 비아들{BORDERLESS VIAS WITH HSQ GAP FILLED PATTERNED METAL LAYERS}
본 발명은 신뢰성 있는 배선 패턴들을 갖춘 고밀도의 다중 금속층 반도체 디바이스에 관한 것이다. 특히, 본 발명은 0.25 미크론 이하의 설계 피쳐(design features)를 갖춘 고밀도 다중 금속층 반도체 디바이스들의 제조에 적용할 수 있다.
초대규모 집적(Ultra Large Scale Integration) 반도체 디바이스들에 관한 고밀도화 및 고성능화 요구가 높아짐에 따라, 0.25미크론 이하, 0.18미크론 등의 설계 피쳐, 보다 빠른 트랜지스터 및 회로의 속도, 높은 신뢰성, 그리고 증대된 양품 생산율이 필요로 되고 있다. 설계 피쳐를 0.25미크론 이하로 줄이는 것은 종래의 포토리소그래피(photolithography), 식각 및 증착 기술을 포함한 종래의 배선 기술의 한계에 도전하게 되는 것이다.
패터닝된 금속층을 형성하는 종래의 방법은, 주된 금속 패터닝 기술로서 감법 식각(subtractive etching) 또는 에치백(etch back) 단계를 포함한다. 이러한 방법은 반도체 기판(전형적으로는, 단결정 실리콘) 위에 제 1 유전층이 형성되고, 거기에 소스/드레인 영역과 같은 반도체 기판상의 활성 영역에의 전기적 접속부로서 도전성 접속부가 형성된다. 상기 제 1 유전층 상에 알루미늄 또는 알루미늄 합금과 같은 금속층이 증착되고, 이 금속층 상에 원하는 도전성 패턴에 대응하는 패턴을 갖는 포토레지스트 마스크가 형성된다. 그 다음에, 상기 포토레지스트 마스크를 관통하여 상기 금속층을 식각하여, 그 사이에 배선 간격들(interwiring spacings)을 갖는 복수의 금속선과 같은, 갭(gaps)에 의해 분리되는 금속 피쳐들을 포함하는 도전성 패턴을 형성한다. 그 다음에, 그 결과로서 생긴 도전성 패턴에 유전층이 인가되어 상기 갭을 채우고, 표면을 평탄화한다. 이 때, 종래의 식각 또는 화학적 기계 연마(CMP) 평탄화 기술들이 이용될 수 있다.
도 1 및 도 2에 도시된 바와 같이, 종래 기술은 전형적으로 트랜지스터들(도시되지 않음)을 갖는 활성 영역을 포함하는 반도체 기판상에 형성되는 유전층(10)상에 금속층(11)을 증착하는 것을 포함한다. 포토리소그래피 후에, 식각이 행하여그 사이에 갭을 갖는 금속 피쳐들(11a, 11b, 11c 및 11d)을 포함하는 패터닝된 금속층을 형성한다. 스핀 온 글라스(SOG: spin on glass)와 같은 유전 물질(12)이, 전형적으로 상기 금속 피쳐들 간의 갭을 채우도록 증착되고, 약 300℃ 내지 약 350℃의 온도에서 베이킹(baking)되고, 그 다음에, 이용되는 특정한 SOG 물질에 따라서, 최고 약 1시간 동안, 약 350℃ 내지 약 400℃로 수직로(verticle furnace)에서 경화되어, 평탄화를 달성한다. 플라즈마 증강 화학적 증기 증착(PECVD: plasma enhanced chemical vapor deposition)에 의해 다른 산화물이 증착되고, 그 다음에 CMP 등에 의해 평탄화가 행해진다.
피쳐(예를 들어, 금속선 및 배선 간격) 사이즈를 0.2미크론 이하로 줄임에 따라, 배선 간격들을 공극(void)없이 만족스럽게 채우고, 적절한 표면 피복률(step coverage)을 얻는 것이 더욱더 어려워진다. 또한, 신뢰성 있는 배선 구조를 형성하는 것도 더욱더 어려워진다. 갭을 채우기 위한 스핀 온 유전 물질이 유일한 실행가능한 해결책인 것으로 여겨진다. 유전층에 관통홀(through-hole)을 형성하여 하부의 금속 피쳐를 노출시키면, 상기 금속 피쳐는 상기 관통홀의 바닥부 전체를 차지하는 랜딩 패드(landing pad)로서의 역할을 한다. 금속 플러그(metal plug)와 같은 도전성 물질로 상기 관통홀을 채워서 도전성 비아(via)를 형성하면, 상기 도전성 비아의 바닥부 표면 전체는 상기 금속 피쳐와 직접 접촉한다. 이러한 종래 기술은 도 3에 도시되며, 여기서 제 1 패터닝된 금속층의 금속 피쳐(30)가 제 1 유전층(31) 상에 형성되고, 제 2 유전층(33)에 형성된 관통홀(32)에 의해 노출된다. 통상적인 실시예에 따르면, 금속 피쳐(30)가 개구부의 바닥부 전체를 둘러싸도록 관통홀(32)이 형성되어, 따라서 이는 상기 관통홀(32)을 채워 도전성 비아(35)를 형성하는 금속 플러그(34)에 대한 랜딩 패드로서의 역할을 한다. 이에 따라, 상기 도전성 비아(35)의 바닥부 표면 전체가 금속 피쳐(30)와 직접 접촉한다. 도전성 비아(35)는 금속 피쳐(30)와, 제 2 패터닝된 금속층의 부분인 금속 피쳐(36)를 전기적으로 접속시킨다. 도 2 및 도 3에 도시된 바와 같이, 금속 피쳐 또는 도선의 측면 가장자리(예를 들어, 30A, 30B와 36A, 36B)는 식각의 결과 약간 경사지게 된다.
설계 피쳐를 0.25미크론 이하의 범위로 줄이는 것은, 극도의 고밀도화를 요구한다. 도전성 비아의 바닥부 표면을 완전하게 둘러싸는 랜딩 패드를 형성하는 종래 기술에서는 반도체 칩상에서 상당량의 공간(real estate)이 사용되는 바, 이것은 높아지는 고밀도화 요구에 반하는 것이다. 게다가, 이러한 줄어든 치수를 갖는 관통홀을 공극없이 채우는 것은 매우 어렵다. 그 이유는, 종횡비(aspect ratio)(즉, 관통홀의 직경에 대한 관통홀의 높이)가 매우 높기 때문이다. 따라서, 종래의 개량 기술들은 종횡비를 줄이도록, 의도적으로 관통홀의 직경을 확대하는 것을 포함한다. 그 결과, 도전성 비아의 바닥부 표면이 하부의 금속 피쳐에 의해 완전하게 둘러싸이지 않는 부정합(misalignment)이 발생한다. 이러한 형태의 비아를 "경계없는 비아(borderless via)"라 칭하며, 칩의 공간을 보존한다.
그러나, 경계없는 비아의 사용은 새로운 문제들을 야기한다. 예를 들면, SOG의 저밀도 및 불안정성으로 인해, 부정합 관통홀(misaligned through-hole)이 형성되는 때에, 부정합의 결과로서, SOG 갭 채움 층(SOG gap filling layer)이 식각에 의해 관통된다. 이러한 관통의 결과, 습기와 가스가 축적됨으로써, 배선의 저항이 증대한다. 또한, 스파이크가 일어날 수 있다. 즉, 금속 플러그의 기판에의 관통이 단락을 유발시킬 수 있다. 도 4를 보면, 기판(40)상에 제 1 유전층(41)이 형성되고, 제 1 유전층(41)상에, 반사방지 코팅(anti-reflective coating)(45A)을 포함한 제 1 금속 피쳐(예를 들어, 금속선(45))를 포함하는 제 1 금속 패턴이 형성되고, SOG로 갭이 채워진다. 그 다음에, 유전층(43)이 증착되고, 거기에 형성되는 부정합 관통홀이, 금속선(45)의 상부 표면의 일부 및 측부 표면의 적어도 일부를 노출하고, SOG 층(42)의 일부를 관통하여 노출한다. 상기 관통홀을, 전형적으로는 초기 장벽층(barrier layer)(도시되지 않음) 및 텅스텐을 포함하는 금속 플러그(44)로 채우면, 스파이크가 일어난다. 즉, 기판(40)에의 관통에 의해 단락이 일어난다.
삭제
본 발명에 따르면, SOG를 하이드로겐 실세스퀴옥산(hydrogen silsesquioxane)(HSQ)으로 대체하여, 배선 패턴의 사용에 많은 장점을 제공한다. HSQ는 비교적 탄소가 없으므로 유해 비아 문제들(poison via problems)을 피할 수 있다. 게다가, 실질적으로 탄소가 존재하지 않기 때문에, 단락을 방지하도록 HSQ를 금속선의 상부 표면 아래로 에치백할 필요가 없다. 또한, HSQ는 뛰어난 평탄성을 나타내어, 통상적인 스핀-온(spin-on) 장치를 이용하여, 0.15미크론 미만의 배선 간격의 갭을 채울 수 있다. HSQ는 약 200℃에서 용해상(melting phase)으로 변하지만, 고유전율의 유리상(glass phase)으로 전환하는 것은, 금속간의 용도에서는 약 400℃의 온도에서, 프리메탈(premetal)의 용도에서는 약 700℃ 내지 약 800℃에 이르고나서이다. 1998년 8월 31일 출원의 동시 계류중인 출원 번호 PCT/US98/18012호에서, 금속 피쳐와 인접하는 증착된 HSQ층의 부분을 선택적으로 가열하여, 경계없는 비아를 위한 부정합 관통홀을 식각할 때, 이러한 인접하는 부분들의 관통에 대한 저항을 증대시키는 방법이 개시되어 있다.
그러나, HSQ는 공정하는 동안에 열화되기 쉬워, 경계없는 비아의 형성시 공극과 같은 여러 문제들을 유발할 수 있다. 예를 들어, 경계없는 비아를 형성할 때, 포토레지스트 마스크가 증착되고, 부정합 관통홀이 식각되면, 금속선의 상부 표면의 일부 및 측부 표면의 일부를 노출하고, HSQ층을 관통하여 노출한다. 그 다음에, 전형적으로는 산소 함유 플라즈마(O2-containing plasma)를 이용하여, 상기 포토레지스트 마스크가 제거된다. 경계없는 비아를 포함한 배선 패턴들의 갭을 채우기 위한 HSQ 이용의 실행 가능성을 평가하는 실험에서, 상기 포토레지스트 마스크를 제거하는데 이용된 O2 함유 플라즈마가 HSQ층을 열화시킨다고 판명되었다. 후속하여, 티타늄 나이트라이드(titanium nitride) 또는 티타늄-티타늄-나이트라이드와 같은 장벽 물질로 부정합 관통홀을 채우면, 스파이크가 일어났다. 즉, 상기 장벽 물질이 상기 HSQ층을 통해 기판 또는 하부의 도전성 피쳐까지 관통하였다.
HSQ는 전형적으로 약 70% 내지 약 90%의 Si-H 결합을 함유한다. 그러나, O2 함유 플라즈마에 노출되면, 상당수의 Si-H 결합이 파괴되어, Si-OH 결합이 형성된다. O2 함유 플라즈마로 처리하면, 증착된 HSQ막 내에 약 20% 내지 약 30% 정도의 Si-H 결합이 남았다. 또한, O2 함유 플라즈마에 노출하면, 증착된 HSQ막의 수분 함유량 및 그 수분을 흡수하는 성질이 증대하였다. Si-H 결합이 감소하여 Si-OH 결합이 높은 HSQ막은, 주위로부터 수분을 흡수하는 성질이 있어, 후속의 장벽 금속 증착 동안에 수분이 기화방출(outgasing)된다. 이에 따라, 예를 들면, 티타늄-티타늄 나이트라이드 및 텅스텐과 같은, 후속의 장벽 및 금속 증착 동안에 기화방출이 일어나고, 그로 인해 공극을 일으켜 불완전한 전기적 접속에 이르는 것이 판명되었다.
HSQ의 명백한 장점들을 감안하면, 경계없는 비아를 포함한 배선 패턴의 형성에서, 공극없이 갭을 채우기 위해서 HSQ가 이용될 수 있는 기술을 제공할 필요가 있다.
본 발명의 목적은, 0.25 미크론 이하의 설계 피쳐와, 높은 완성도를 갖는 경계없는 비아들을 포함하는 배선 패턴을 구비한, 고밀도 다중 금속층 반도체 디바이스의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은, 높은 완성도를 갖는 경계없는 비아들을 포함하는 배선 패턴을 포함한, 0.25 미크론 이하의 설계 피쳐를 구비한, 고밀도 다중 금속층 반도체 디바이스를 제공하는 것이다.
본 발명의 추가적인 목적들, 장점들 및 다른 특징들은 후술의 상세한 설명에서 부분적으로 설명되어, 다음의 개시내용을 검토한 이 기술분야의 당업자이면 명백하게 알 수 있거나 또는 본 발명의 실시로부터 알 수 있을 것이다. 본 발명의 상기 목적들과 장점들은 첨부된 청구항들에서 특히 지적하는 바와 같이 실현되고 획득될 수 있다.
본 발명에 따르면, 전술한 목적 및 다른 목적들은 반도체 디바이스 제조 방법에 의해 부분적으로 달성되며, 이 방법은 Si-H 결합을 함유하는 하이드로겐 실세스퀴옥산(HSQ)을 포함한 유전층을 증착하는 단계와; 그리고 상기 증착된 HSQ층을 H2 함유 플라즈마로 처리하여, Si-H 결합의 수를 증가시키는 단계를 포함한다.
본 발명의 다른 양상은 다음의 것을 갖춘 배선 패턴을 포함하는 반도체 디바이스이며, 이 배선 패턴은, 제 1 하부 금속 피쳐와 제 2 상부 금속 피쳐의 사이에 전기적 접속부를 형성하는 도전성 물질로 채워진 개구부와; 그리고 상기 제 1 금속 피쳐 및 도전성 물질에 인접하는 하이드로겐 실세스퀴옥산(HSQ)의 층을 포함하며, 여기서 상기 HSQ의 층은 약 70% 이상의 Si-H 결합을 포함한다.
본 발명의 추가적인 목적들과 장점들은, 본 발명을 실시하기 위한 최선의 형태를 단지 예시함으로써 본 발명의 바람직한 실시예가 도시되어 설명되어 있는, 다음의 상세한 설명을 정독한 이 기술분야의 당업자이면 쉽게 알 수 있을 것이다. 알 수 있는 바와 같이, 본 발명은 다른 실시가 가능하고, 그의 여러 세부사항들은 본 발명으로부터 완전히 벗어남이 없이, 다양한 명백한 점에서 수정이 가능하다. 따라서, 도면 및 설명(description)은 사실상 예시적이고, 비한정적인 것으로 간주되어야 한다.
도 1과 도 2는 종래의 패터닝된 금속층의 갭 채움을 예시하는 개략도이다.
도 3은 종래의 금속 플러그 비아 배선을 예시하는 개략도이다.
도 4는 경계없는 비아에서의 스파이크를 예시하는 개략도이다.
도 5는 본 발명에 따라 형성된 경계없는 비아를 예시하는 개략도이다.
본 발명은 HSQ층의 열화로부터 생기는 악영향을 유발함이 없이, 패터닝된 금속층들의 갭을 채우기 위해 HSQ를 이용하여, 0.25미크론 이하의 설계 피쳐를 가지는 고밀도의 다중 금속층 반도체 디바이스의 형성에 있어서, 신뢰성이 높은 경계없는 비아의 효율적인 이용을 가능하게 한다. 예를 들면, 증착된 HSQ는, 티타늄-티타늄 나이트라이드 또는 티타늄 나이트라이드와 같은 초기 장벽 물질을 포함하는 복합 플러그로 관통홀을 채우기에 앞서, 레지스트를 제거하는 동안 O2 함유 플라즈마에 노출하면, 열화된다.
HSQ는 종래의 스핀 온 장치를 이용하여 뛰어난 평탄성과 갭 채움 성능을 나타낸다는 점에서, 갭을 채우는 매우 바람직한 유전 물질이다. HSQ는 용이하게 갭들(예를 들어, 약 0.15 미크론 미만의 배선 간격들)을 채울 수 있다. 또한, 무탄소 폴리머 전구체(carbon-free polymer precursor)의 사용으로 인해, 유해 비아 문제에 직면하지 않고, HSQ를 금속선의 상부 표면 아래로 에치백할 필요가 없다. HSQ의 한 형태는 플로우어블 옥사이드(Flowable Oxcide™ 또는 FOx™)라는 제품명으로 다우 코닝사(Dow Cornig Corp.)로부터 상업적 입수가 가능하다.
HSQ는 주로 Si-H 결합, 예를 들면, 약 70% 내지 약 90%의 Si-H 결합을 함유한다. 그러나, HSQ는 공정 동안에 열화되기 쉽고, 그에 따라 Si-H 결합의 수가 크게 감소한다. 예를 들어, 포토레지스트를 제거하는 동안, O2 함유 플라즈마에 노출되면, Si-H 결합의 수가 약 20% 내지 약 30%로 감소하고, Si-OH 결합의 수가 증가한다. 그 결과, 이와 같이 열화된 HSQ는 주위로부터 수분을 흡수하는 성질을 나타낸다. 통상적인 HI-VAC 스퍼터 챔버(sputter chamber)에서 티타늄-티타늄 나이트라이드 장벽층을 스퍼터 증착할 때와 같이, 후속의 관통홀을 채워 경계없는 비아를 형성하는 동안에, 이러한 흡수된 수분은 기화방출되며, 이로 인해 공극이 발생하여 디바이스의 신뢰성을 저하시킨다. 예를 들면, 1997년 12월 18일 출원의 계류중인 미국 특허 출원 번호 제 08/992,430 호에 개시된 방법에 의해, 화학적 증기 증착을 이용하여 티타늄 나이트라이드를 증착할 때에도 기화방출은 일어난다.
본 발명에 따르면, 증착된 HSQ의 O2 함유 플라즈마에의 노출에 의한, 열화는 실질적으로 역전(reverse)된다. 즉, 열화된 HSQ는 H2 함유 플라즈마로 처리함으로써 그 증착시의 상태로 실질적으로 회복(restore)된다. 열화된 HSQ를 예를 들면, H2/N2 함유 플라즈마와 같은 H2 함유 플라즈마로 처리하면, Si-H 결합의 수는 실질적으로 약 70%보다 크게, 또는, 약 80%보다 크게, 또는, 약 87% 내지 약 90% 사이의 범위로 증가하는 것으로 판명되었다. 열화된 HSQ를 H2/N2 함유 플라즈마로 처리하면, O2 함유 플라즈마에 노출되는 동안 파괴되거나 줄어든 Si-H 결합이 실질적으로 회복되는 것으로 또한 판명되었다. 열화된 HSQ를 H2/N2 플라즈마로 처리하면, O2 함유 플라즈마에 노출됨으로써 생기는 Si-OH 결합이 실질적으로 감소하는 것으로 또한 판명되었다. 실질적으로 그 증착시의 상태로 회복하면, 본 발명에 따라 H2 함유 플라즈마로 처리된 HSQ는 주위로부터 수분을 흡수하는 성질을 나타내지 않는다.
이에 따라, 본 발명에 따르면, 열화된 HSQ로 갭이 채워진 층이 실질적으로 그의 원래의 Si-H 결합 함유량으로 회복되어, 더이상 주위로부터 많은 양의 수분을 흡수하지 않는다. 따라서, 후속하여 도전성 물질로 관통홀을 채우더라도, 기화방출 및 공극이 일어나지 않는다.
종래에는 H2/N2 플라즈마 처리를 이용하여, 화학적 증기 증착법(CVD)에 의해 증착된 티타늄 나이트라이드를 처리해 탄소 함유량을 감소시켜 왔다. 예를 들어, 1997년 12월 18일 출원의 동시 계류중인 미국 특허 출원 번호 제 08/992,430 호를 참조한다. 또한, 에이. 제이. 코네크니(A.J. Konecni) 등의 "장벽/접착층 응용을 위한 안정적인 플라즈마로 처리된 CVD 티타늄 나이트라이드막(A STABLE PLASMA TREATED CVD TITANIUM NITRIDE FILM FOR BARRIER/GLUE LAYER APPLICATIONS)", 181-183페이지, 1996년, 6월 18일-20일, VMIC Conference, 1996 ISMIC; 김(Kim) 등의 "테트라키스 디메틸아미노 티타늄을 이용하는 화학적 증기 증착에 따르는 TiN막의 안정성(Stability of TiN Films Prepared by Chemical Vapor Deposition Using Tetrakis-dimethylamino Titanium)", 전기 화학 학회지(J. Electrochem. Soc.), 제143권, 제9호, 1996년 9월, L188-L190페이지; 그리고 제이. 라코포니(J. Lacoponi) 등의 "원위치 니트로겐 플라즈마에 의한 CVD TiN의 저항성 향상 및 저저항 다중레벨 배선에 있어서의 그의 응용(RESISTIVITY ENHANCEMENT OF CVD TiN WITH IN-SITU NITROGEN PLASMA AND ITS APPLICATION IN LOW RESISTANCE MULTILEVEL INTERCONNECTS)", 1995년판 ULSI 응용을 위한 진보된 금속화 및 배선 시스템(Advanced Metalization and Interconnection Systems for ULSI Applications)을 참조한다.
본 발명에 따른 H2 함유 플라즈마 처리를 행할 때, 이 기술분야의 당업자는 관련 파라미터들을 용이하게 최적화하여, 증착된 HSQ막의 Si-H 결합의 수를 증가시키고, 상기 증착된 HSQ막의 발생된 Si-OH 결합의 수를 감소시키는, 개시된 목적을 달성할 수 있다. 예를 들어, CVD 티타늄 나이트라이드막을 처리하는데 있어, 그의 탄소 함유량과 저항을 감소시키는데 이용되는 파라미터들 및 조건들은, 열화된 HSQ를 처리하여 Si-H 결합의 수를 증가시키고, 발생된 Si-OH 결합의 수를 감소시키는데 유효하다는 것이 판명되었다. 따라서, 1997년 12월 18일 출원된 미국 출원 번호 제 08/992,430 호에 개시된 파라미터들 뿐만 아니라, 상기 언급한 커네크니 등, 김 등, 그리고 라코포니 등의 간행물들에 개시된 파라미터들은 본 발명에서 이용될 수 있다. 본 발명에 따라 열화된 HSQ층을 H2/N2 플라즈마로 처리할 때, HSQ막의 두께에 따라, 수소 유량은 약 300sccm, 질소(나이트라이드) 유량은 약 200sccm, 온도는 약 450℃, 압력은 약 1.3Torr., RF 전력은 약 750W, 그리고 시간은 약 25 내지 약 45초로하는 것이 적합하다고 판명되었다.
본 발명의 일 실시예에 따른 경계없는 비아의 형성 방법은, 반도체 기판상에 제 1 유전층을 형성하는 단계와, 상기 제 1 유전층상에 제 1 금속층을 패터닝하여, 배선 간격들에 의해 분리된 금속선들과 같은, 갭들에 의해 분리된 금속 피쳐들을 형성하는 단계를 포함한다. 그 다음에, 적절한 온도(예를 들면, 약 200℃)에서, SOG에 이용되는 통상적인 스핀 장치를 이용하여 회전 등을 시켜, HSQ를 증착함으로써 상기 갭들이 채워진다. HSQ는 0.15미크론 미만의 갭들까지도 완전하게 공극없이 용이하게 채울 수 있다. 그 다음에, 상기 패터닝된 제 1 금속층 및 HSQ층상에 제 2 유전층이 증착된다. 그 다음에, 부정합 관통홀이 상기 제 2 유전층안에 형성되어, 부분적으로 HSQ층을 관통하여, 상기 제 1 금속층의 측면 표면의 적어도 일부 및 상부 표면의 일부와 상기 HSQ층의 일부를 노출시킨다.
상기 관통홀은 상기 제 2 유전층상에 포토레지스트 마스크를 증착하고, 상기 포토레지스트 마스크 및 HSQ층의 일부를 관통하여 식각함으로써 형성된다. 상기 포토레지스트 마스크는 O2 함유 플라즈마를 이용하여, 통상적인 방식으로 제거되고, 이로 인해 상기 HSQ층은 열화된다. 이 열화된 HSQ층은 증착된 직후의 열화되지 않은 HSQ층에 비해, 현저하게 적은 Si-H 결합과 현저하게 많은 Si-OH 결합을 포함한다. 또한, O2 함유 플라즈마에 노출되면, 이 열화된 HSQ막은 증가된 수분 함유량을 나타내며, 주위로부터 수분을 흡수함으로써 수분 함유량은 계속 증가한다.
O2 함유 플라즈마로 상기 포토레지스트 마스크를 제거한 후, 상기 열화된 HSQ층은 H2/N2 함유 플라즈마로 처리되어, 이로써, Si-H 결합의 수는 현저하게 증가되고, Si-OH 결합의 수는 현저하게 감소된다. 또한, 상기 HSQ는 H2를 포함한 플라즈마로 처리되는 동안에 수분이 감소되어, 상기 처리된 HSQ는 수분을 흡수하는 중요한 성질을 나타내지 않는다. O2를 포함한 플라즈마에의 노출에 의해 생긴 열화를 역전시킴으로써 실질적으로 HSQ층을 회복시키면, 부정합 관통홀은 도전성 물질(예를 들면, 복합 플러그)로 채워진다. 먼저, 티타늄, 티타늄-나이트라이드, 티타늄-텅스텐 또는 티타늄-티타늄 나이트라이드의 장벽층이 증착되어, 이것이 플러그 물질의 주된 구성요소인, 후속하여 증착되는 텅스텐에 대한 부착 촉진물(adhesion promoter)의 역할을 한다. 티타늄-티타늄 나이트라이드와 같은 상기 장벽 물질은 종래의 스퍼터링 장치를 이용하여 스퍼터 증착될 수 있다.
본 발명의 다른 실시예에 있어서, 1997년 12월 18일 출원된 미국 특허 출원 번호 제 08/992,430 호에 개시된 방법에 따라 CVD-TiN 장벽층이 증착된다. 이 실시예의 장점은, HSQ막의 H2/N2 플라즈마 처리 및 상기 증착된 CVD-TiN막의 H2/N2 플라즈마 처리가 동일한 챔버내에서 행해질 수 있다는 것이다.
본 발명의 일 실시예가 도 5에 개략적으로 도시된다. 여기서, 위에 반사방지 코팅(51)을 갖는 유전층(50)상에, 패터닝된 금속층의 금속 피쳐(51)가 형성된다. 금속 피쳐들 간의 갭들이 HSQ(52)로 채워진다. 그 다음, 산화물(53), 전형적으로는 TEOS(테트라에틸 오쏘실리케이트)로부터 얻을 수 있는 산화물이 증착되어, CMP가 행해진다. 그 다음, 제 2 유전층(54)이 증착되어, 그 위에 포토레지스트 마스크가 형성된다. 그 다음에, 식각이 행해져, HSQ층(52)을 관통하며 금속 피쳐(51)의 측부 표면의 일부를 노출시키는 부정합 관통홀(55)이 형성된다. 관통홀(55)의 형성 후에, O2 함유 플라즈마를 이용하는 것과 같은 통상적인 방식으로 이용된 포토레지스트 마스크를 제거함으로써, HSQ층(52)이 열화된다. 열화는 전형적으로, Si-H 결합의 수의 감소, 상당한 수의 Si-OH 결합의 형성 및 수분을 흡수하는 바람직하지 않은 성향을 특징으로 하여, 이에 의해 도전성 물질로 상기 관통홀을 채울 때, 기화방출에 의해 공극이 발생된다.
본 발명에 따르면, 열화된 HSQ층은 H2 함유 플라즈마에 노출되어, 그로 인해 Si-H 결합의 수를 현저하게 증가시키고, Si-OH 결합의 수를 현저하게 감소시킴으로써 상기 열화된 HSQ층을 회복시킨다. 또한, 상기 회복된 HSQ는 주위로부터 수분을 흡수하지 않게 된다. 그 다음, 관통홀(55)은 텅스텐(56)에 대해 부착 촉진물 역할을 하는 장벽층(57)을 먼저 증착하고, 복합 플러그로 채워진다. 상기 장벽층은 전형적으로 티타늄, 티타늄-나이트라이드, 티타늄-텅스텐 또는 티타늄-티타늄 나이트라이드와 같은 내화성 금속(refractory metal)이다.
도전성 비아(57)를 형성한 후에, 제 2 유전층(54)상에, 패터닝된 제 2 금속층이 형성된다. 이 제 2 금속층은, 위에 반사방지 코팅(58A)을 갖는 금속 피쳐(58)를 포함하여 도전성 비아(57)를 통해 금속 피쳐(51)에 전기적으로 접속된다. 그 다음에, 원하는 수의 패터닝된 금속층(예를 들면, 5개의 금속층)이 형성되어 갭이 채워질 때까지, HSQ를 이용하여 상기 패터닝된 제 2 금속층의 갭을 채우고, H2 함유 플라즈마 처리를 행함으로써 이 방법을 반복한다.
본 발명에 이용된 금속층들은 종래의 실시예들과 일치하며, 전형적으로는 알루미늄 또는 알루미늄 합금을 포함한다. 본 발명의 실시예들은 처음에는 내화성 금속층(예를 들면, 텅스텐, 티타늄 또는 티타늄 나이트라이드)을, 중간에는 알루미늄 또는 알루미늄 합금층을, 그리고 상부에는 반사방지 코팅(예를 들면, 티타늄-티타늄 나이트라이드)을 포함한 패터닝된 복합 금속층의 형성을 포함한다. 본 발명에 따르면, 통상적인 CVD 기술에 의해 텅스텐이 증착된다.
본 발명은 다양한 형태의 반도체 디바이스들, 특히, 미세 피쳐(특히 0.25 미크론 이하의 미세 피쳐)를 갖는 고밀도 다중금속의 패터닝된 층의 제조에 이용할 수 있어, 고속 특성 및 향상된 신뢰성을 나타낸다. 본 발명은 HSQ의 유리한 이용을 가능하게 하여, O2 함유 플라즈마에의 노출 등으로부터 일어나는, 공정에 의해 유발되는 열화의 악영향 없이, 패터닝된 금속층들의 갭을 채울 수 있다. 이에 따라, 본 발명은 경계없는 비아의 형성 동안에 HSQ에서의 공극 형성 문제를 해결한다. 본 발명은 비용면에서 효율적이고, 종래의 공정 및 장치에 용이하게 통합될 수 있다.
본 발명의 실시예들을 실시함에 있어서, 상기 금속층들은 알루미늄, 알루미늄 합금, 구리, 구리 합금, 금, 금 합금, 은, 은 합금, 내화성 금속, 내화성 금속 합금 및 내화성 금속 화합물 등과 같은 반도체 디바이스 제조에 전형적으로 이용되는 어떠한 금속으로도 형성될 수 있다. 본 발명의 상기 금속층들은 반도체 디바이스의 제조에 통상적으로 이용되는 어떠한 기술에 의해서도 형성될 수 있다. 예를 들어, 상기 금속층들은 물리적 증기 증착(PVD) 또는 화학적 증기 증착(CVD), 그리고 전기도금(electroplating)(예를 들어, 구리 및 구리 합금)과 같은 통상적인 금속화 기술(metallization technique)들에 의해서 형성될 수 있다.
상기한 설명들에서는, 본 발명의 완전한 이해를 제공하기 위해서 특정 물질, 구조, 화학 제품, 공정 등과 같은 다수의 특정한 세부사항이 설명되었다. 그러나, 이 기술분야의 당업자이면 알 수 있는 바와 같이, 본 발명은 특정하게 설명된 세부사항들에 의하지 않고도 실시될 수 있다. 다른 경우에는, 본 발명을 불필요하게 불명료하게 하지 않기 위해서, 잘 알려진 공정 구조들은 상세하게 설명하지 않았다.
오직 본 발명의 바람직한 실시예와 그 다양성의 한 예가 본원에 도시되고 설명된다. 본 발명은 다양한 다른 조합과 환경에서의 이용이 가능하고, 본원에 표현된 바와 같은 본 발명의 개념의 범위내에서 변경 및 변형이 가능하다는 것을 이해해야 한다.

Claims (25)

  1. 삭제
  2. 삭제
  3. 반도체 디바이스의 제조방법으로서,
    반도체 기판상에 제 1 유전층을 형성하는 단계와;
    상기 제 1 유전층 상에 갭들을 갖는 제 1 패터닝된 금속층을 형성하는 단계와, 여기서 상기 제 1 패터닝된 금속층은 상부 표면 및 측부 표면들을 갖는 제 1 금속 피쳐를 포함하며;
    HSQ층을 증착하여 상기 갭들을 채우는 단계와, 여기서 상기 HSQ층은 Si-H 결합을 함유하며;
    상기 제 1 패터닝된 금속층 및 상기 HSQ층 상에 제 2 유전층을 증착하는 단계와;
    제 2 유전층에, 상기 제 1 금속 피쳐의 상부 표면의 일부 및 측부 표면의 적어도 일부를 노출하고, 상기 HSQ층의 일부를 침투하여 노출하는 관통홀을 형성하는 단계와;
    상기 HSQ층을 H2 함유 플라즈마로 처리하는 단계와; 그리고
    상기 관통홀을 도전성 물질로 채워서 경계없는 비아를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 2 유전층상에 포토레지스트 마스크를 형성하는 단계와;
    식각을 행하여 상기 관통홀을 형성하는 단계와;
    상기 포토레지스트 마스크를 제거하는 단계와; 그리고
    상기 포토레지스트 마스크를 제거하는 단계 후에, 상기 HSQ층을 H2 함유 플라즈마로 처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  5. 제 4 항에 있어서,
    O2 함유 플라즈마를 이용하여 상기 포토레지스트 마스크를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 제 5 항에 있어서,
    상기 O2 함유 플라즈마를 이용한 포토레지스트 제거는, 증착된 HSQ층의 Si-H 결합의 수를 감소시키고, 상기 HSQ층안에 Si-OH 결합을 형성하고; 그리고
    상기 H2 함유 플라즈마 처리는 상기 HSQ층의 Si-OH 결합의 수를 감소시키는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  7. 제 6 항에 있어서,
    상기 H2 함유 플라즈마 처리는 상기 O2 함유 플라즈마를 이용한 포토레지스트 제거에 의해 감소된 Si-H 결합의 수를 회복시키는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 제 6 항에 있어서,
    상기 O2 함유 플라즈마를 이용한 포토레지스트 제거는 증착된 HSQ층의 수분 함유량을 증가시키고; 그리고
    상기 H2 함유 플라즈마 처리는 상기 HSQ층의 수분 함유량을 감소시키는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  9. 제 3 항에 있어서,
    상기 H2 함유 플라즈마 처리는 상기 HSQ층의 Si-H 결합의 수를 약 70% 이상으로 증가시키는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  10. 제 9 항에 있어서,
    상기 H2 함유 플라즈마 처리는 상기 HSQ층의 Si-H 결합의 수를 약 80% 이상으로 증가시키는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  11. 제 10 항에 있어서,
    상기 H2 함유 플라즈마 처리는 상기 HSQ층의 Si-H 결합의 수를 약 87% 내지 약 90%로 증가시키는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  12. 제 6 항에 있어서,
    상기 H2 함유 플라즈마 처리는 상기 O2 함유 플라즈마를 이용한 포토레지스트 제거에 의해 감소된 Si-H 결합들 모두를 회복시키는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  13. 제 3 항에 있어서,
    상기 H2 함유 플라즈마는 질소를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  14. 제 3 항에 있어서,
    상기 관통홀을 복합 도전성 플러그로 채우는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  15. 제 14 항에 있어서,
    제 2 도전층에 대한 부착 촉진물의 역할을 하는 제 1 도전성 장벽층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제 1 도전층은 티타늄, 또는 티타늄-나이트라이드, 또는 티타늄-텅스텐, 또는 티타늄-티타늄 나이트라이드를 포함하며, 상기 제 2 도전층은 텅스텐을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  17. 제 3 항에 있어서,
    상기 제 1 금속층은,
    하부의 내화성 금속층과;
    알루미늄 또는 알루미늄 합금의 중간층과; 그리고
    상부의 반사방지 코팅을 포함하는 복합물인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  18. 제 3 항에 있어서,
    상기 제 2 유전층상에 제 2 패터닝된 금속층을 형성하는 단계를 더 포함하며, 상기 제 2 패터닝된 금속층은 경계 없는 비아에 의해 상기 제 1 금속 피쳐에 전기적으로 접속되는 제 2 금속 피쳐를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  19. 제 3 항에 있어서,
    상기 제 1 금속 피쳐는 금속선을 포함하며, 상기 갭들은 배선 간격들을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  20. 배선 패턴을 구비한 반도체 디바이스에 있어서,
    제 1 하부 금속 피쳐와 제 2 상부 금속 피쳐 사이에 전기적 접속부를 형성하는 도전성 물질로 채워진 개구부와; 그리고
    상기 제 1 금속 피쳐 및 도전성 물질에 인접하는 하이드로겐 실세스퀴옥산(HSQ)의 층을 갖고, 상기 HSQ의 층은 약 70% 보다 많은 Si-H 결합을 포함하는 것을 특징으로 하는 반도체 디바이스.
  21. 제 20 항에 있어서,
    상기 HSQ의 층은 약 80% 보다 많은 Si-H 결합을 포함하는 것을 특징으로 하는 반도체 디바이스.
  22. 제 21 항에 있어서,
    상기 HSQ의 층은 약 87% 내지 약 90%의 Si-H 결합을 포함하는 것을 특징으로 하는 반도체 디바이스.
  23. 제 20 항에 있어서,
    반도체 기판상의 제 1 유전층과;
    상기 제 1 유전층 위에 갭들이 형성된, 상부 표면 및 측부 표면들을 갖는 상기 제 1 하부 금속 피쳐를 포함하는 제 1 패터닝된 금속층과;
    상기 갭들을 채우는 HSQ의 층과;
    상기 제 1 패터닝된 금속층 및 상기 HSQ층 위에 형성된 제 2 유전층과;
    상기 제 2 유전층에 형성되어 상기 제 1 하부 금속 피쳐의 상부 표면의 일부 및 측부 표면의 적어도 일부를 노출하고, 상기 HSQ층의 일부를 침투하여 노출하는 관통홀과; 그리고
    상기 관통홀을 채워 경계없는 비아를 형성하는 도전성 물질을 포함하며,
    상기 관통홀은,
    상기 제 2 유전층 상에 포토레지스트 마스크를 증착하는 단계와;
    식각 단계와; 그리고
    상기 HSQ층의 Si-H 결합의 수를 감소시키는 O2 함유 플라즈마를 이용하여 상기 포토레지스트 마스크를 제거하는 단계에 의해 형성되며,
    상기 관통홀을 도전성 물질로 채우는 단계 전에, 상기 HSQ층은 Si-H 결합의 수를 증가시키도록 H2 함유 플라즈마로 처리되는 것을 특징으로 하는 반도체 디바이스.
  24. 제 23 항에 있어서,
    상기 도전성 물질은 제 2 도전층에 대한 부착 촉진물의 역할을 하는 제 1 도전성 장벽층을 포함하는 복합물인 것을 특징으로 하는 반도체 디바이스.
  25. 제 24 항에 있어서,
    상기 제 1 도전층은 티타늄, 티타늄-나이트라이드, 티타늄-텅스텐 또는 티타늄-티타늄 나이트라이드를 포함하며, 상기 제 2 도전층은 알루미늄 또는 알루미늄 합금을 포함하는 것을 특징으로 하는 반도체 디바이스.
KR1020007003875A 1997-10-16 1998-10-16 하이드로겐-실세스퀴옥산(ｈｓｑ)으로 갭이 채워진 패터닝된 금속층들을 갖는 경계없는 비아들 KR100550304B1 (ko)

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