KR970006973B1 - 피복된 상감(象嵌) 도선 또는 비아를 기판상에 제조하는 방법 - Google Patents

피복된 상감(象嵌) 도선 또는 비아를 기판상에 제조하는 방법 Download PDF

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Abstract

내용없음

Description

피복된 상감(象嵌) 도선 또는 비아를 기판상에 제조하는 방법
제1도는 층간 유전체들(interlayer dielectrics)내의 시임(seam)과 평탄하지 않은 표면을 나타내는 종래 기술에 따른 반도체 기판의 단면도.
제2a 및 2b도는 화학적-기계적 연마를 이용하여 상감구조(damascene structure)를 제조하는 통상적인 단계를 연속적으로 나타낸 기판의 단면도.
제3a 내지 3c도는 본 발명에 따른 연마캡(polish cap)의 제조와 이용을 연속적으로 나타내는 기판의 단면도.
제4a 내지 4c도는 침적중의 온도의 영향을 나타내는 기판의 단면도.
제5a 및 5b도는 유전체층의 표면 바로 밑에까지 저저항성 금속으로 트렌치(trench) 또는 비아(via)를 채우는 두 단계의 공정을 연속적으로 나타내는 기판의 단면도.
제6도는 유전체층의 표면 바로 밑에까지 저저항성 금속으로 트렌치 또는 비아를 채우는 다른 공정을 나타내는 반도체 기판의 단면도.
제7a 및 7b도는 부분적으로 채워진 트렌치 또는 비아를 경질의 불활성 금속으로 피복하고, 뒤이어 화학적-기계적 연마로 평탄화하는 것을 나타내는 기판의 단면도.
제8a 내지 8e도는 다층 구조에 본 발명의 캡형성(capping) 기술을 이용한 공정을 나타내는 기판의 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 유전체 12 : 연질의 금속피막층(metallization)
14 : 금속피막표면 16 : 경질의 금속층
18 : 고융점 금속라이너(liner) 22 : 시드층(seed layer)
24 : 캡층 30 : 유전체층
32 : 기판 34, 36 : 개구부
38 : 저저항성 금속 40 : 경질 금속
본 발명은 전반적으로 반도체 및 이와 관련된 패키지(package)와 같은 기판상에 있는 회로들을 상호 연결하는 전기도선 및 비아(electrial conductor lines and via)의 제조에 관한 것으로서, 특히, 경질의 보호성 고융점 금속(hard, protective, refractory metal)으로 피복된 연질의 저저항성 금속(soft low resistivity metal)을 가진 도선 및 비아를 제조하는 방법에 관한 것이다. 본 발명은 서브미크론(submicron) 단위회로의 제조에 특히 적용된다.
알루미늄 및 구리와 이들의 2원 및 3원 합금들과 같은 저저항성 금속들은 반도체 제조에 있어서 미세한 도선의 상호 접속 수단으로서 광범위하게 개발되어 왔다. 이같은 미세한 도선의 접속 금속의 대표적인 예로는 Al x Cu y(여기서, x+y=1이고, 0≤x,y≤1임)와 Al-Pd-Cu, Al-Pd-Nb 및 Al-Cu-Sl과 같은 3원 합금들과, 그리고 다른 유사한 저저항성 금속계 합금들이 있다. 오늘날, 초eo규모 집적회로(VLSI) 제조에 있어서 도선 폭 치수의 축소가 강조되고 있으나, 이로 인해, 적절하지 못한 격리(isolation), 전자 이동(electromigration) 및 평탄화(planarization)와 같은 신뢰성에 대한 문제점들이 표출되고 있다.
1990년 l0월에 발간된 아이비엠(IBM) 기술사보 제33권 제5호 217-218면에 안(Ahn) 등은, 수소분위기속에서 WF6과 SiH4의 혼합물을 사용해서 선택적인 침적에 의해 제조한, 텅스텐으로 피복된 구리 도선 및 비아 홀(hole)을 발표하였다. 안 등에 의한 것과 같은 피막으로 싸인 상호 접속부(encapsulated interconnects)는 전자이동에 대한 저항력이 상당히 높으며 선택적인 텅스텐 막의 입자크기가 작기 때문메 반사율이 저하하고, 이것에 의해 포토레지스트상(photoresist image)을 집속시키고 분해하는 포토리소그래피(photolithography) 장비의 성능이 향상될 수 있다. 그러나, 안 등이 발표한 저온에서 만들어진 텅스텐층은 실리콘 함량이 많아(예를 들면, 3∼4%), 규화구리(copper silicide)의 형성으로 인해 구리의 저항성을 저하시키기 때문에 구리에 대한 양호한 확산장벽이 되지 못한다. 따라서, 낮은 온도에서 선택적 방법으로 확산장벽을 침적시키는 것은 어렵다. 더우기, 안 등의 기술에 의하면, 가스 방출(outgassing)에 의한 습기와 WF6의 반응으로 도선들의 밑부분에 고리 모양(donut shape)이 형성되는데, 이 고리 모양의 형성은 신뢰성이 없다고 본다.
1990년 6월 12일에서 13일 사이에 발간된 브이엠아이씨(VMIC) 협회지의 289∼292면에 달톤(Dalton) 등은, 알루미늄이나 합금 전도체 위에 선택적인 텅스텐층을 형성하기 위해 SiH4와 H2에 의한 WF6환원을 수반하는 뜨거운 내벽(hotw al1) 화학증착(CVD) 반응이 알루미늄과 텅스텐의 계면에 불소(fluorine)를 혼입시키는 것을 지적하고 있다. 이러한 불소의 혼입은 다음 식 1에서 나타내는 바와 같이 알루미늄과 WF6의 반응에 따른 부산물로서 나타난다.
식 1 WF6+2Al ⇒ 2AlF3+W
불화 알루미늄의 얇은 층은 금속 1과 금속 2간에 존재하는 비아의 직렬 접촉저항을 증가시킬 것이다. 달톤은 화학증착법으로 텅스텐 피막을 형성하기 전에 알루미늄 상부에 스퍼터링에 의해서 TiW 막을 형성하면 불소의 혼입을 막을 수 있다고 했다.
달톤이 발표한 접속수단을 형성하는 종래의 기법에서는, 알루미늄을 평탄한 표면위에 첫번째로 침적하고, 이렇게 형성된 알루미늄막 위에 스퍼터링에 의해시 TiW 층을 도포하고(이것만이 종래의 기법과 다름) 그 다음에 포토레지스트 결상(imaging) 및 현상(developing)을 행한 후 반응성 이온에칭(RIE)을 해서 알루미늄을 패턴화(patterning)한
다. 그 다음, 이같은 결과의 구조물에 산화규소(SiO2)나 폴리이미드(polyimide)와 같은 패시베이션(pasivation) 유전체를 전체적으로 도포한다. 이 구조물은 차후의 패턴화, RIE 및 금속 피복 처리에 의해 다층 구조물로 된다. 제1도는 달톤의 기술에 의한 것으로, 이 종래의 처리 방법에 의해 제조된 다층 구조의 디바이스(device)는 금속도선들이 위치하는 유전층내의 부분에 시임(seams)을 가지고 매우 울퉁불퉁한 상부 표면을 갖는다.
반응성 이온에칭법을 사용해 유전층의 평탄화를 이루기는 어렵다. 평탄성은 패턴밀도(pattern density)에 부분적으로 의존하고, 평탄하지 못한 표면은 이후에 금속화를 하는 동안 정련(puddling)의 문제점을 초래한다. 반응성 이온에칭 기술을 폴리이미드에 사용하는 경우, 도선들을 폴리이미드 표면까지 에칭할 때에는 알루미늄 또는 구리계 도선들의 상부에 있는 포토레지스트를 제거하는데 있어 에칭 저지층(etch stop)이 필요한데, 이는 포토레지스트의 제거 공정이 폴리이미드도 제거하기 때문이다. 구리 함량이 높은 알루미늄 또는 구리 합금을 반응성 이온에칭하는 것은 지극히 어렵다. 금속의 반응성 이온에칭을 포함하는 종래 공정의 중대한 결점은 입자 결함으로 인해 미세한 구조의 금속 단락이 대량으로 생길 우려가 있다는 것이다.
브라운(Brown) 등이 획득한 미국 특허 제4,824,802호에는 다층 금속구조를 갖는 초대규모 집적회로에서 중간레벨의 유전체 비아, 또는 콘택트 홀(contact hole)들을 채우는 방법이 기술되어 있다. 특히, 텅스텐이나 몰리브덴(molybdenum)과 같은 중간 매개금속을 CVD에 의해 절연체내의 개구부(opening)들에 선택적으로 침적하거나 표면전체 및 절연체의 개구부에 비선택적으로 침적한다. 그 다음, 아조퀴노네노볼락(azoquinonenovolac)형 레지스트, 폴리메타크릴레이트(polymethacrylate), 폴리이미드(polyimide) 또는 다른 열가소성 물질등의 평탄 레지스트(planarization resist)를 중간매개금속의 상부에 도포한다. 그후, 중간매개금속과 레지스트의 높이가 같아지게 될때까지 에칭(etching)하여 평탄화된 구조를 얻는다. 브라운(Brown) 등의 방법은 에칭에 따른 금속 침식 및 다른 문제점들을 회피할 수 없었으며 Al-Cu 또는 다른 연질 합금이 텅스텐, 몰리브덴과 같은 경질 금속들과 다른 성질을 갖기 때문에 Al-Cu나 다른 연질합금을 평탄화하는데 유용하지 않다. 더우기, 브라운(Brown) 등의 방법을 사용하면 도선들 및 비아들을 완전히 채우기가 어렵다.
베이어(Beyer) 등이 획득한 미국 특허 제4,944,836호에는 기판위에 동평면(coplanar)의 금속/절연체 막들을 형성하는데 이용될 수 있는 화학적-기계적 연마기술이 게재되어 있다. 특히, 베이어 등은 하부에 있는 절연층을 패턴화하고, Al-Cu 막을 침적하고, 그 다음 희석 질산에 넣은 알루미나 술러리(alumina slurry)로 표면을 기계적으로 마찰하여 Al-Cu를 제거하는 화학적-기계적 연마기술을 사용하려고 했다. 이 연마용 화합물은 하부 질연체보다 Al-Cu를 제거하는 율이 훨씬 더 높은 경향이 있다. 이러한 결과의 구조에서, Al-Cu 도선이 절연층에 의해 평탄화되어 있으므로, 다층 구조물의 제조시 후속 층을 용이하게 부가할 수 있다.
코드(Cote) 등이 획득한 미국 특허 제4,956,313호는 비아를 채우고 평탄화하는 기술을 싣고 있는데 그 기술은 다음과 같다. Al-Cu 합금선들을 기판상의 첫번째 패시베이션층의 상부에 패턴화하고, 그 선들을 포스포실리케이트 글래스(phosphosilicate glass : PSG) 또는 보로포스포실리케이트 클래스(borophosphosilicate glass : BPSG)와 같은 바람직하게는 도핑(doping)된 클래스(glass)인 두번째 패시베이션층으로 피복한다. 이때 PSG 또는 BPSG의 두번째 패시베이션층은 Al-Cu 합금선들의 형태와 부합한다. 그런 다음, Al-Cu 합금선들을 노출시키기 위해 두번째 패시베이션층에 비아들을 만든다. 그런 다음, CVD에 의해 두번째 패시베이션층의 표면과 비아내에 텅스텐을 도포한다. 코트(Cote) 등은 CVD 텅스텐은 다른 형태에 부합하는 특성이 있어 공극들을 남기지 않으면서 비아들을 잘 채울 수 있다고 기술하고 있다. 그후, 이러한 구조를 연마용 슬러리로 연마하여 평탄화 한다.
그러나, 베이어(Beyer) 및 고트(Cote)는 그 누구도 Al-Cu 합금과 같은 저저항성의 연질 금속을 연마하는 것은 그러한 물질들의 표면이 긁히고 더러워지며 그 물질이 슬러리의 영향으로 침식되기 때문에 비실용적이라는 것을 알지 못했다. 더우기, 코트 등에 따른 평탄화된 구조의 형성에는 비용이 많이 들고 생산성이 떨어지게 하는 몇가지 처리 단계가 요구된다.
1991년 3월/4월, ''J. Vac. Sci. Technol. 2 : 261''에서 로스나겔(Rossnagel) 등은 리프트-오프(lift-off) 패턴화 기법 및 홀 충진에 적합한 막을 침적하기 위한 시준 마그네트론 스퍼터(collimated magnetron sputter)침적 기술을 발표했다. 이 기술은 또한 미국 특허 제4,824,544호에도 실려있는데, 이는 본원 발명에 참고로 인용된다.
시오자키(Shiozaki) 등의 고체 장치 및 물질(Solid State Devices & Materials)에 대한 19차 회의 초록에는 MoSi x와 같은 고저항성 경질 금속의 상부에 홀을 채우기 위해 선택적인 텅스텐 침적법을 이용하는 것이 실려있는데 이것은 연질 금속을 피복하는 것과는 상관이 없다.
본 발명의 목적은 반도체 기판위에 상감 구조를 만드는 개선된 방법을 제공하는데 있다.
본 발명의 다른 목적은 저저항성 금속과 이 저저항성 금속을 보호하는 보호캡의 역할을 하는 내마모성의 고융점 금속 모두를 포함하는 상감 도선 또는 비아들을 기판위에 제조하는 방법을 제공하는데 있다.
본 발명의 또다른 목적은 텅스텐으로 피복된 금속도선과 비아를 만드는 방법을 제공하는데 있다.
본 발명의 또다른 목적은 기판내의 높은 종횡비(aspectratio)를 가지는 트렌치 또는 홀을 부분적으로 채우는 개선된 방법을 제공하는데 있다.
본 발명에 의하면, 저저항 금속의 하부층과 내마모성인 고융점 금속의 상부 층으로 이루어진 도선과 비아들을 성가신 유전체 평탄화 과정 없이 평탄한 상감 구조로 제조할 수 있다. 화학적-기계적 연마에 의한 평탄화 작업에 따른 긁힘, 과도에칭(over etching), 부식 등의 문제점들은 연마하기 전에 부분적으로 채워진 트렌치 또는 비아들을 비교적 경질의 금속 보호막으로 덮음으로써 극복할 수 있다. 기판내에 있는 높은 종횡비의 홀 또는 트렌치내로 알루미늄과 같은 연질 금속을 시준 스퍼터링(Collimated sputtering)하는 동안 침적 온도를 조절하여 비교적 평탄한 상부 표면을 가지는 부분적으로 채워진 비아들 또는 도선을 형성할 수 있다. 연질 금속을 침적한 후, 부분적으로 채워진 비아들이나 트렌치들을 CVD 고융점 금속 또는 비교적 경질의 다른 금속들로 피복할 수 있다. 이러한 CVD 금속은 하부 연질 금속을 화학적-기계적 연마에 따른 긁힘과 침식으로부터 보호한다.
첨부한 도면을 참조한 본 발명의 바람직한 실시예에 대한 이하의 상세한 설명으로부터 상기한 그리고 다른 목적, 특징 및 잇점은 더욱 명료해질 것이다.
도면, 보다 구체적으로, 제2a 및 2b도에는 기판위에 상감 도선을 만드는 종래 방법이 도시되어 있다. 구체적으로, 기판위에 위치한 유전체(10)내의 개구부를 금속피막층(12)으로 도포하는데, 이 피막층(12)은 개구부를 채울 뿐만 아니라 유전체(10)의 상부도 같이 덮는다. 금속피막층(12)은 화학증착법(chemical vapor deposition CVD), 스퍼터링법(sputtering), 시준 스퍼터링법(collimated sputtering), 담금법(dipping), 증발법(evaporating), 또는 잘 알려진 다른 방법에 의해서 도포될 수 있다. 차후에 더욱 상세히 설명하겠지만, 높은 종횡비를 가지는 서브미크론 단위의 상호 접속 도선들을 형성할 때에는, 유전체(10)내의 개구부를 공극없이 채우기 위해 시준 스퍼터링 공정이 바람직하다.
초대규모 접적회로(VLSI)의 응용예에 있어서, 유전체(10)는 비아들이나 횡방향 금속도선일 수 있는 개구부를 수천개나 갖는데, 여기에 형성된 금속피막패턴(pattern)은기판상에 형성된 전계효과 트랜지스터(FET), 바이폴라(bipolar) 트랜지스터 및 쇼트키 다이오드(Schottky diode) 등의 구조들을 상호 접속하는 역할을 한다. 유전체(10)는 이산화규소 및 질화규소와 같은 무기물층, 폴리이미드와 같은 유기물층 및 무기물층과 유기물층의 합성층일 수 있다. VLSI 회로 뿐만 아니라 수많은 회로들을 연결하기 위해 수많은 도선 또는 비아들을 사용하는 다른 응용예에 있어서, 금속피막(l2)은 알루미늄, 구리, 알루미늄-구리합금과, Al-Pd-Cu, Al-Pd-Nb 및 Al-Cu-Si과 같은 3원 합금과 이와 유사한 다른 저저항성 금속계 합금을 포함하는 연질의 저저항성 형태의 것으로 되어야 한다. 이러한 응용예에 있어서는, 고저항 금속이 열을 발생하여 적절한 상호 접속기능을 방해하므로, 고저항 금속을 사용할 수 없을 것이다.
제2b도는 금속피막(12)을 침적한 후 이 구조를 평탄하게 하기 위해 화학적-기계적 연마 절차를 사용할 수 있음을 나타낸다. 전술한 바와 같이, 본 명세서에 참고로 인용하는 베이어 등의 미국 특허 제4,944,836호는 희석질산에 넣은 알루미나 슬러리 또는 다른 산성 슬러리(예를 들어, 질산 제2철)를 사용하여 화학적-기계적 연마에 의해 유전체의 표면으로부터 금속피막을 제거할 수 있다고 기술하고 있다. 화학적-기계적 연마법은 반응성 이온에칭(RIE)에 비해 금속 제거의 균일성 및 제거의 조절성면에서 몇가지 장점이 있다. 그러나, 본 발명자들은, 제2a도에 금속피막층(12)으로서 도시한 것과 같은, 알루미늄, 알루미늄-구리 합금 또는 구리계 금속피막 도선 또는 비아에 대해 화학적-기계적 연마 슬러리를 사용하는데 있어 특이한 단점이 있다는 것을 알게 되었다. 구체적으로 말해서, 제2b도에 가장 잘 나타내어진 것과 같이, 슬러리는 유전체 보다는 연질 금속을 선택적으로 더 빨리 제거하여 금속피막층(12)의 상부 표면(14)을 너무 많이 제거하는 경향이 있다. 알루미늄-구리 합금과 같은 연질의 저저항성 금속을 화학적-기계적으로 연마하는데 있어 더욱 심각한 문제점은 슬러리에 의해 상부 표면(l4)이 쉽게 긁히고 침식되어 단락 및 다른 문제점을 유발시킬 수 있다는 것이다.
본 발명은 특히 평탄화 구조를 얻기 위해 화학적-기계적 연마를 할때 발생되는 도선 또는 비아의 긁힘, 침식 그리고 과도한 에칭의 문제점을 해결하려는 것이다. 본 발명의 방법은 반도체를 패키징(packaging)하고, 박막의 상호 접속부를 만드는데 흔히 쓰이는 세라믹, 유리 및 합성 물질 뿐만 아니라 집적회로를 제조하는데 적당한 실리콘, 갈륨 아세나이드 및 다른 물질상에 형성되는 도선과 비아들을 포함하는 모든 종류의 기판을 평탄화하는데 쓰일 수 있다는 것을 알아야 한다.
제3a 내지 3c도는 본 발명에 의해 예기되는 개선점들을 도시한다. 구체적으로 기술하면, 저저항 금속피막층(12)은 유전체(10) 위에 침적되어 유전체(10)의 어떤 개구부도 부분적으로 채우며 유전체(10)를 덮는다. 상술한 바와 같이, 금속피막층(12)은 화학증착법(CVD), 스퍼터링, 시준 스퍼터링, 담금법, 증발법 등의 잘 알려진 공정에 의해서 침적될 수 있다. 본 발명의 매우 중요한 특징은 예를 들어, 침적시간을 감시하는 등에 의해 금속피막층(12)의 침적을 조절하여 개구부내의 금속피막층의 상부 표면(14)이 유전체(10)의 상부 표면 보다 낮게 되도록 한다는 것이다. 금속피막층(12)은 알루미늄, 구리, 알루미늄-구리 합금, 알루미늄 및 구리 등의 원소들을 포함하는 3원 합금 및 다성분계(multicomponent system)와 같은 연질의 저저항성 금속으로서 기판위에서 많은 구조를 상호 연결해주는 기능을 수행할 것이므로, 개구부 용적(opening volume)의 대부분(예를 들면, 90% 또는 그 이상)을 이러한 금속피막층(l2)으로 채우는 것이 바람직하다. 많은 응용에 있어서, 유전체(10)의 개구부를 유전체의 상부 표면보다 수백 옹스트롱(Å)에서 수백 나노미터(nm) 정도 낮게 금속으로 채운다. 계속해서, 제3b도에서 가장 잘 보여주는 바와 같이, 고융점 금속(예를 들어, 텅스텐, 티타늄, 탄탈 및 TiN과 같은 합금 또는 화합물)과 같은 경질의 금속층(16)을 저저항성 금속피막층(12) 위에 침적한다. 고융점 금속층(16)은 CVD, 도금(plating) 또는 다른 기술에 의해 침적될 수 있다. 제3c도에시 가장 잘 보여주는 바와 같이, 경질 금속층(16)을 제공하면, 질산 제2철내에 넣은 알루미나와 같은 슬러리에 의한 화학적-기계적 연마기술을 사용한 구조의 평탄화가 가능하게 된다. 경질의 금속층(16)은 화학적-기계적 연마를 하는 동안 긁힘과 침식으로부터 밑에 있는 연질의 저저항성 금속피막층(12)을 보호해주는 캡(cap)으로서 작용한다. 고융점 금속캡(16)의 부가적인 잇점은 전자이동을 감소시키는데 있다. 고융점 금속은 경질이고 내마모성이 있으나 고저항성을 갖는다. 따라서, 위에서 지적한 바와 같이, 트렌치나 비아들의 대부분을 저저항성 금속피막층(12)으로 채우고 아주 작은 양의 경질 금속캡(16)으로 트렌치나 비아들을 덮는 것이 바람직하다.
높은 종횡비를 갖는 시브 미크론 단위의 홀을 부분적으로 채우는 특히 바람직한 방법은 시준 스퍼터링(collimated sputtering)법이다. 일반적으로, 종횡비는 트렌치인 경우 높이 대 폭의 비를 말하며 비아인 경우 높이 내 직경의 비를 말한다. 일반적으로, 2 보다 큰 종횡비를 가지는 트렌치나 비아는 높은 종횡비를 갖는 것으로 간주한다. 스퍼터된 물질(구리)을 침적시키는 시준기(collimator)의 사용에는 1989년 10월 23일에서 27일까지 메사츄세츠주 보스톤(Boston)에서 열린 미국 전공학회 36차 국가 심포지움에서의 최종 프로그램이며 286면에 게시된 에스 엠 로스나겔(S. M. Rossnagel) 등에 의한 논문 "리프트-오프(lift-off) 마그네트론 스퍼터 침적법(여기서는, 측벽 침적의 배제를 위해 리프트-오프 구조상에 구리를 침적함)", 그리고 본 명세서에 참고로 인용된 로스나겔의 미국 특허 제4,824,544호에 나타나 있다. 간단히 말해서, 시준기는 고온에서도 변형되지 않음은 물론이거니와, 침적될 물질의 원자가 지나가는 벌집 모양의 많은 구멍을 가진 얇은 강철판 또는 다른 물질로 구성되어 있다. 시준기의 온도 조절은 시준 스퍼터링에 의해 금속을 침적시키는데 있어서 중요한 영향을 미칠 수 있다고 알려져 왔다
제4a 내지 4c도는 종횡비를 0.7 : 1(시준기 두께 : 홀 직경)로 한 시준기를 여러 다른 스퍼터 침적 온도(척(chuck)의 온도)에서 사용하여 알루미늄을 실험적으로 침적한 결과를 나타내는 여러 기판의 단면도이다. 제4a 내지 4c도에 나타단 결과는 주사전자현미경(SEM)으로 확인했다 제4a도를 참조하면, 침적온도를 100℃로 했을 때, 개구부의 측벽에서 알루미늄을 볼 수 있고, 약간의 알루미늄 돌출(overhang)에서 오는 그림자 효과(shadowing effect)로 인해 가장자리부분의 알루미늄이 얇게 되며, 개구부의 바닥에서 금속피막이 휘거나 융기되었다. 침적온도가 증가함에 따라 알루미늄 침적이 개선되었다. 제4b도를 참조하면, 침적온도를 250℃로 했을 때, 개구부 바닥의 알루미늄과 상부 표면의 알루미늄이 격리되었다. 그럼에도 불구하고, 개구부 바닥의 알루미늄이 어느정도 휘어졌다. 제4c도를 참조하면, 침적온도를 400℃로 했을 때, 측벽에서는 알루미늄을 볼 수 없었고 개구부 바닥에서 알루미늄의 휘어짐이 최소화되었다.
제4a 내지 4c도에서 나타난 결과는 온도가 높아질수록 알루미늄 원자의 표면 이동도가 높아진다는 사실을 보여준다. 즉, 알루미늄 원자들은 그들의 에너지를 잃기 전에 표면을 가로질러 수백 옹스트롱(Å)만큼 확산할 수 있는데, 이 확산의 방향은 알루미늄 표면 에너지를 최소화 하는 효과에 의해 결정된다. 결과적으로, 측벽에 있던 모든 알루미늄은 상부 알루미늄막이나 골(trough)내의 알루미늄쪽으로 확산한다(250℃ 또는 400℃) 또한, 스퍼터된 알루미늄의 표면 이동도는 알루미늄이 스퍼터되는 기판에 의해서도 영향을 받는다. 제4a 내지 4c도에 나타낸 결과에서는 기판으로서 티타늄을 사용했으나, TiN 막을 사용하면 이동도가 증가한다는 것을 알 수 있었다. 다른 물질들이나 합금을 썼을 때, 그리고 스퍼터링 했을 경우와 안했을 경우에도 제4a 내지 4c도의 침적 온도 의존성이 예상될 것이다.
제5a 및 5b도와 제6도는 제3a도와 제4b 및 4c도에 나타낸 공정과는 다른 공정으로서 기판상의 유전체층(10)의 개구부내에 저저항성 금속피막층(12)이 배치된 구조를 만드는 공정을 도시하고 있다.
제5a도는 면저 유전체층(10)을 티타늄, 텅스텐, 탄탈, 그리고 TiW 또는 TiN과 같은 여러가지 합금의 고융점 금속(18)으로 얇게 도포할 수 있음을 보여준다. 고융점 금속(18)이 구리의 확산장벽으로서 작용하므로 고융점 금속(18)으로 유전체(10)를 얇게 도포하는 것은 금속피막층(12)이 구리계 물질일 때 특히 중요하다고 할 수 있다. 시준 스퍼터링 공정에서는 높은 종횡비를 가지는 개구부를 균일하게 도포할 수 있기 때문에,시준 스퍼터링을 사용하여 고융점 금속 라이너(liner : 18)를 형성하는 것이 바람직하다. 고융점 금속 라이너(18)를 침적한 후 그 상부에 저저항성 금속피막층(12)을 도포한다. 상기 언급된 바와 같이, 저저항성 금속피막층(12)은 알루미늄, 구리 및 알루미늄-구리 합금일 수 있으며, 또한 Al-Pd-Cu 같은 3원 합금과 Al-Pd-Nb-Au 같은 다성 분계일 수 있다. 저저항성 금속피막(12)을 시준 스퍼터링, 비시준 스퍼터링(non-
collimtaed sputtering) 또는 잘 알려진 다른 방법으로 도포할 수 있다. 저저항성 금속피막층(12)을 도포한 후, 제5b도에 나타난 바와 같이, 스퍼터 에칭 공정, 반응성 이온에칭(RIE) 등을 행하여 사다리꼴 계곡(gap)(20) 모양으로 금속라이너(18)까지 금속피막층(12)을 모두 제거한다. 경질 금속라이너(18)까지 금속피막층(12)을 제거하는 것은, 유전체(10)의 개구부내의 금속피막층(12)이 고융점 금속의 도프 전에 유전체(l0)의 상부 표면 위로 돌출되지 않게 한다는 점과, 연마에 의한 평탄화 과정동안 고융점 금속으로 씌운 층만이 화학적-기계적 연마 혼합 용액에 노출되게 한다는 점때문에 중요하다. 적당한 양의 금속피막층을 제거한 후, 이 구조를 경질 금속(예를 들면, CVD 텅스텐)으로 도포하고, 계속해서 상술한 바와 같이 화학적-기계적 연마에 의해 평탄화 하는데, 이때, 계곡(20)에 침적된 경질 금속은 하부 금속피막층(12)을 보호하는 캡으로 된다.
제6도는 먼저 유전체(10)에 있는 개구부에 고융점 금속 시도층(refractory metal seed layer : 22)을 침적하고, 계속해서, 저저항성 금속피막층(12)(예를 들면, 알루미늄, 구리, 알루미늄-구리 합금, 다른 저저항 금속이나 합금)을 개구부에 선택적으로 침적하는 것을 보여주고 있다. 금속피막층(12)을 선택적으로 침적하는 한가지 방법은 시드층(22)을 성장시키는 것이다. 적질한 높이(level)로 성장시키는 것은 시간조절과 그밖의 다른 방법에 의해 이루어질 수 있다. 다른 선택적 침적법도 사용될 수 있다. 고융점 금속 시드층(22)은 티타늄, TiW, TiN 그리고 다른 고융점 합금들로 형성할 수 있으며, 스퍼터링, 증발법 그리고 다른 기술에 의해 제공될 수 있다. 시드층(22)은 최종 구조에서 확산 장벽으로도 작용할 수 있다. 제7a 및 7b도는, 먼저 텅스텐이나 다른 경질 또는 고융점 금속 같은 공형(共形, conformal)의 캡층(24)을 저저항 금속피막층(12)위에 도포하고, 그 다음, 그 구조를 화학적-기계적 연마에 의해 평탄화하는 것을 각각 나타낸다. 이러한 금속캡층(24)은 내마모성을 가지므로, 하부에 있는 연질의 저저항성 금속피막층(12)의 긁힘이나 침식없이 원활하게 화학적-기계적 연마를 가능케 한다. 더우기, 금속캡층(24)은 전자이동에 따른 문제점들을 감소시킨다.
캡층 형성(apping) 및 연마 기술은 64메가비트 DRAM 칩과 다른 초대규모 집적회로(VLSI) 장치에 이용되리라 기대된다. 제8a 내지 8e도는 이 캡층 형성 및 연마기술이 다층 레벨 디바이스(multilevel device)의 제조에 이용될 수 있음을 나타내고 있다. 제8a도는 기판(32) 위에 유전체층(30)이 형성된 것을 보여준다. 상기에서 설명한 바와 같이, 유전체층은 기판(32)위에 성장 또는 침적된 Si02, 질화규소 또는 PSG나 BPSG같은 유리 등의 무기물이나 폴리이미드 등의 유기물, 또는 유기물과 무기물의 화합물로 될 수 있다. 기판(32)은 실리콘 칩 또는 웨이퍼 뿐만 아니라 세라믹 또는 칩패키징 물질일 수도 있다. 제8b도는 유전체층(30)이 물 또는 그 이상의 레밸로 패턴화될 수 있음을 보여준다. 패턴화는 콘트라스트 강화 리소그래피(Contrast Enhanced lithography ; CEL) 도는 다른 적절한 기술로 행해질 수 있다. 제8b도에는 금속도선을 위한 개구부(34)와 비아를 위한 개구부(36)가 도시되어 있다. 제8c도를 참조하면, 계속해서 유전층(30)에 있는 다층 레벨위에 저저항 금속피막(38)을 침적한다. 제5a도와 제6도를 참조하여 설명한 바와 같이, 저저항성 금속피막(38)을 침적하기 전에 유전체(30)에 있는 개구부에 고융점 금속라이너 또는 시드층을 먼저 침적할 수 있다. 제8d도는, 계속해서 고융점 금속(바람직하게는, 팅스텐, 티타늄, 탄탈륨 또는 적합한 합금)과 같은 경질의 금속층(40)으로 전체 구조를 도포하는 것을 보여준다. 경질 금속(40)은 CVD 또는 다른 기술로 침적할 수 있다. 또한, CVD에 의해 고융점 금속(40)을 도포하기 전에 TiN과 같은 부착 촉진재(adhesion promoter)를 스퍼터할 수도 있다. 제8e도는 화학적-기계적 연마를 사용하여 전체 구조를 평탄화하는 것을 보여준다. 경질 금속(40)은 연마 공정동안에 하부의 저저항 금속피막(38)을 보호한다.
본 발명을 그의 바람직한 실시예에 관해 기술하였으나, 당업자라면, 본 발명이 첨부된 특허청구범위의 사상과 범주를 벗어나지 않는 범위내에서 변경될 수 있다는 것을 알 수 있을 것이다.

Claims (17)

  1. 기판내의 트렌치 또는 홀(trench or hole)에 저저항을 가지는 연질 금속 또는 금속합금을 침적하되, 상기 연질 금속 또는 금속합금을, 상기 트렌치 또는 홀내에 침적되며 상기 기판의 표면 아래에 위치하는 제1부분과 상기 기판의 상기 표면에 침적되는 제2부분으로 분리시키기에 충분한 온도로 침적하는 단계와; 상기 연질 금속 또는 금속합금상에, 상기 연질 금속 또는 금속합금보다 화학적-기계적 연마에 내성이 있는 경질 금속이나 금속합금을 침적하는 단계와; 상기 트렌치 또는 상기 홀내에 각각 형성된 도선 또는 비아(line or via)가 상기 기판의 표면에 대해 평탄화되도록 상기 기판을 연마하는 단계를 포함하며; 상기 경질금속 또는 금속합금은 상기 연질 금속 또는 금속합금을 연마중의 긁힘 및 부식으로부터 보호하는, 피복된 상감(象嵌) 도선 또는 비아를 기판상에 제조하는 방법.
  2. 제1항에 있어서, 상기 연질 금속 또는 금속합금의 침적단계를 스퍼터링(sputtering)에 의해 행하는, 피복된 상감 도선 또는 비아를 기판상에 제조하는 방법.
  3. 제2항에 있어서, 상기 스퍼터링은 시준(collimation) 스퍼터링을 수반하는, 피복된 상감 도선 또는 비아를 기판상에 제조하는 방법.
  4. 제2항에 있어서, 상기 침적단계에서 사용되는 상기 온도가 100℃보다 큰, 피복된 상감 도선 또는 비아를 기판상에 제조하는 방법.
  5. 제1항에 있어서, 상기 연질 금속 또는 합금을 침적하는 단계에서 침적되는 상기 연질 금속 또는 합금의 표면이동도(surface mobility)를 증가시키는 물질로 상기 트렌치 또는 홀을 라이닝(lining)하는 단계를 더 포함하는, 피복된 상감 도선 또는 비아를 기판상에 제조하는 방법.
  6. 제1항에 있어서, 상기 저저항성을 가진 연질 금속 또는 금속합금을 침적하는 단계에서 사용되는 상기 온도가 100℃보다, 큰 피복된 상감 도선 또는 비아를 기판상에 제조하는 방법.
  7. 제1항에 있어서, 상기 침적단계에서 사용되는 상기 온도는 상기 트렌치 또는 홀안에 있는 상기 연질 금속 또는 합금의 상기 제1부분의 상부 표면이 실질적으로 평단해지록 결정된 것인, 피복된 상감 도선 또는 미아를 기판상에 제조하는 방법.
  8. 제 1항에 있어서, 상기 경질 금속 또는 금속합금의 침적 단계는 화학증착법(chemical vapor deposition)으로 실시하는, 피복된 상감 도선 또는 비아를 기판상에 제조하는 방법.
  9. 제1항에 있어서, 상기 연마단계는 알루미나를 포함하는 산계(acid based)의 화학적-기계적 연마 화합물로 실시하는, 피복된 상감 도선 또는 비아를 기판상에 제조하는 방법.
  10. 제1항에 있어서, 상기 연질 금속 또는 합금을 침적하는 단계에서 침적된 상기 연질 금속 또는 합금에 대해 확산장벽(diffusion barrier)으로시 작용하는 물질로 상기 트렌치 또는 홀을 라이닝하는 단계를 더 포함하는, 피복된 상감 도선 또는 비아를 기판상에 제조하는 방법.
  11. 적어도 하나의 트렌치 또는 홀을 가지는 기판상에 저저항을 가지는 연질 금속 또는 금속합금을 침적하되, 상기 기판의 상부 표면 아래에 있는 지점까지 상기 트렌치 또는 홀을 채우는 단계와; 상기 트렌치 또는 홀내의 상기 연질 금속 또는 금속합금의 제1부분을 상기 기판의 상기 상부 표면상에 있는 상기 연질 금속 또는 금속합금의 제2부분과 연결하는 연질 금속 또는 금속합금을 제거하는 단계와; 상기 연질 금속 또는 금속합금상에, 상기 연질 금속 또는 금속합금보다 화학적-기계적 연마에 내성이 있는 경질 금속 또는 금속합금을 침적하는 단계와; 상기 트렌치 또는 상기 홀내에 각각 형성된 도선 또는 비아가 상기 기판의 표면에 대해 평탄화되도록 상기 기판을 연마하는 단계를 포함하며; 상기 경질 금속 또는 금속합금은 상기 연질 금속 또는 금속합금을 연마중의 긁힘 및 부식으로부터 보호하는, 피복된 상감 도선 및 비아를 기판상에 제조하는 방법.
  12. 제11항에 있어서, 상기 제거단계를 스퍼터 에칭에 의해 행하는, 피복된 상감 도선 및 비아를 기판상에 제조하는 방법.
  13. 기판내의 트렌치 또는 홀에 고융점 금속 시드층(refractory metal seed layer)을 침적하는 단계와; 상기 금속 시드층상에 저저항을 가지는 연질 금속 또는 금속합금을 선택적으로 침적하되, 상기 기판의 상부 표면 아래에 있는 지점까지 상기 트렌치나 홀을 채우는 단계와; 상기 연질 금속 또는 금속합금상에, 상기 연질 금속 또는 금속합금보다 화학적-기계적 연마에 내성이 있는 경질 금속 또는 금속합금을 침적하는 단계와; 상기 트렌치 또는 홀내에 각각 형성된 도선 또는 비아가 상기 기판의 표면에 대해 평탄화되도록 상기 기판을 연마하는 단계를 포함하며; 상기 경질 금속 또는 금속합금은 상기 연질 금속 또는 금속합금을 연마중의 긁힘 및 침식으로부터 보호하는, 피복된 상감 도선 및 비아를 기판상에 제조하는 방법.
  14. 제13항에 있어서, 상기 연질 금속이나 금속합금을 선택적으로 침적하는 단계를 성장법에 의해 실시하는, 피복된 상감 도선 및 비아를 기판상에 제조하는 방법.
  15. 제4항에 있어서, 상기 침적단계에서 사용되는 상기 온도가 적어도 400℃인, 피복된 상감 도선 또는 비아를 기판상에 제조하는 방법.
  16. 제1항에 있어서, 상기 저저항성을 갖는 연질 금속 또는 금속합금을 침적하는 단계는 상기 트렌치 또는 홀을 90% 이상 채우는, 피복된 상감 도선 또는 비아를 기판상에 제조하는 방법.
  17. 제1항에 있어서, 상기 저저항성을 갖는 연질 금속 또는 금속합금을 침적하는 단계는 상기 연질 금속 또는 금속합금의 제3부분을 상기 제1 및 제2부분으로부터 분리시켜 상기 트렌치내의 중간레벨에 상기 제3부분을 침적하는 단계를 포함하는, 피복된 상감 도선 또는 비아를 기판상에 제조하는 방법.
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