DE69513459T2 - Verfahren zur Herstellung einer Al-Ge Legierung mit einer WGe Polierstoppschicht - Google Patents

Verfahren zur Herstellung einer Al-Ge Legierung mit einer WGe Polierstoppschicht

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Description

    Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich allgemein auf ein Verfahren zur Herstellung von Schaltkreisen, die Feldeffekttransistoren (FETs), bipolare Transistoren oder BiCMOS (kombinierte Bipolar-/Komplementär-Metall-Oxid-Silicium-Strukturen) verwenden, und spezieller auf ein Verfahren zur Herstellung einer Metall-Legierung auf einem Substrat.
  • Das Verfahren der Erfindung verwendet einen Niedertemperätur- Germaniumgasstrom, um eine Deposition von Metallen und Legierungen in Strukturen mit hohem Aspektverhältnis einschließlich von Leitungen und Durchkontakten zu bewirken. Durch Verwenden eines Germaniumgasstroms wird Germanium (Ge) in eine Oberflächenreaktion eingebracht, die Hohlräume und Längsfalze verhindert. Des weiteren wird eine harte Abdeckung aus WxGey zur Oberflächenpassivierung oder für eine Verschleißfestigkeitsanwendung gebildet. Dem Ge-Gas folgt ein W enthaltendes Gas, um eine harte In-situ-Abdeckung aus WxGey zu erzeugen.
    • Beschreibung der einschlägigen Technik
  • Niederohmige Metalle, wie Aluminium und Kupfer und ihre binären und ternären Legierungen, sind bei der Halbleiterfertigung als feine Leitungs-Zwischenverbindungen eingehend erforscht worden. Typische Beispiele von Metallen für feine Leitungs- Zwischenverbindungen beinhalten AlxCuy, wobei die Summe von x und y gleich eins ist und sowohl x als auch y größer oder gleich null und kleiner oder gleich eins sind, ternäre Legierungen, wie Al-Pd-Cu und Al-Pd-Nb, Al-Cu-Si, sowie weitere ähnliche niederohmige Legierungen auf Metallbasis. Die Betonung der Herunterskalierung der Leitungsbreitenabmessungen bei der Fertigung von sehr hoch integrierten (VLSI) Schaltungsaufbauten hat zu Zuverlässigkeitsproblemen einschließlich unzulänglicher Isolation, Elektromigration und Planarisierung geführt.
  • Damaszierprozesse, die mit Metall gefüllte Durchkontakte und Leitungen verwenden, gefolgt von chemisch-mechanischem Polieren (CMP) mit verschiedenen Al- und Cu-Legierungen sowie Legierungen auf Cu-Basis sind ein Schlüsselelement zukünftiger Verdrahtungstechnologien für sehr hohe Systemintegration (VLSI). Ein Schlüsselproblem besteht im Füllen von Durchkontakten und Leitungen mit hohem Aspektverhältnis ohne Hohlräume oder Falze und dem Erzeugen homogener Strukturen. Metallorganische chemische Gasphasenabscheidung (MOCVD) scheint ein vielversprechendes Verfahren zu sein, jedoch nur in den Anfangsstufen der Herstellung, und die Depositionsraten sind sehr gering, und eine In-situ-Deposition von dünnen Leitungen ist sehr schwierig. Außerdem scheint Laserschmelzen vielversprechend zu sein, es bleiben jedoch viele Fragen bei der Anwendung eines derartigen Herstellungsverfahrens. Des weiteren wurde die Hochtemperatur-Sputtertechnik mit Vorspannung (d. h. über 450ºC) versucht, diese Technik weist jedoch Beschränkungen bei Geometrien unterhalb von 1 um auf. Außerdem würden derart hohe Temperaturen die darunterliegenden Metalle degradieren.
  • Zudem erscheinen herkömmliche Techniken vielversprechend, wie chemische Gasphasenabscheidung (CVD) oder Plattierung, wurden jedoch bis heute noch nicht auf die Herstellung einer derartigen Struktur angewendet. Gegenwärtig gibt es kein Verfahren, das die Verwendung von physikalischen Gasphasenabscheidungstechniken (PVD) erlaubt oder das die Qualität von CVD- oder Plattierungsfilmen verbessert, wenn dies zum Füllen von Durchkontakten und Leitungen mit hohem Aspektverhältnis erforderlich ist.
  • Des weiteren sind niederohmige Cu- oder Al-Leitungen zur Backend-Metallisierung und für Packungsanwendungen geschätzt. Eine gute Füllung dieser Legierungen in Leitungen im Submikrometerbereich ist jedoch weiterhin schwierig, da es den oben erwähnten existierenden Techniken an adäquaten Füllungseigenschaften fehlt. Die exotischen und kostenintensiven CVD-Verfahren zur Abscheidung von Cu oder Al-Cu (z. B. metallorganische chemische Gasphasenabscheidung (MOCVD), Laserschmelzen, Hochtemperatursputtern mit Vorspannung, Al-Ge auf Poly-Substrat etc.) werden erforscht, weisen jedoch Nachteile auf, wie oben erwähnt. Eine weitere Alternative ist die Bildung von niedereutektischem Al- Ge durch Sputtern, diese Technik erfordert jedoch verschiedene Targets, und eine feste Zusammensetzung verschlechtert die Elektromigrationseigenschaften der Leitungen.
  • Plattieren ist eine kostengünstige Technik, sie kann jedoch nicht jede beliebige Kombination von Legierungen (z. B. Al-Cu, Al-Nb-Pd etc.) abscheiden. Außerdem ist reines Cu von einer Al-Cu-Legierung für seine schlechte Korrosionsbeständigkeit bekannt. Des weiteren ist jede selektive Technik anfällig für einen Verlust an Selektivität, und daher bleibt die Abdeckung von dichten Al-Cu-Leitungen ohne Beeinflussung der Ausbeute eine große Herausforderung.
  • Gegenwärtig verwenden Speicher mit 4 Mb und 16 Mb typischerweise Al-Cu-Leitungen und Durchkontaktzwischenverbindungen aus W. CVD wird zur konformen Abscheidung von W in die Durchkontakte verwendet. Mit abnehmenden Abmessungen und zunehmenden Stromdichten wird jedoch W durch ein anderes Metall ersetzt werden müssen, das denjenigen ähnlich ist, die für die Zwischenverbindungsstruktur der ersten Metallschicht (M1) oder zweiten Metallschicht (M2) verwendet werden, um die harte Schicht zu bilden. Eine geeignete Wahl wäre Al-Cu oder Cu. Diese Metalle sind jedoch durch CVD aufgrund sehr geringer Depositionsraten, dem Fehlen eines guten Vorläufers und deshalb sehr schwierig abzuscheiden, weil die Deposition bei Temperaturen, wie über 450ºC, auftritt, von denen angenommen wird, dass sie für Anwendungen am hinteren Ende der Linie (BEOL) zu hoch sind.
  • In einem Beispiel der herkömmlichen Techniken (wie zum Beispiel in Kikuta et al. PROC. OF 1991 VMIC CONFERENCE, Seiten 163 bis 170 und Kikuta et al., "0.25 um Contact Hole Filling by Al-Ge Reflow Sputtering", Proceedings of the 1991 Symposium on VLSI Technology, Seiten 35 bis 36 offenbart) wurde gesputtertes Al-Ge-Material für die Füllung von Durchkontakten verwendet. Diese Struktur zeigte jedoch einen hohen Leitungs- und Durchkontaktwiderstand und erforderte außerdem eine Polysilicium-Unterlagschicht. Des weiteren ist nur eine binäre Legierung beschrieben und in einer Technik, in der das Legieren homogen ist, ein hoher Ge-Gehalt erforderlich ist und die thermische Stabilität verschlechtert wird.
  • Es ist allgemein bekannt, niederohmige Metalle, wie Al-Cu, durch Erhöhen der Temperatur bis dicht an ihren Schmelzpunkt (z. B. 580ºC) und Aufschmelzen derselben durch Verwenden einer Substratvorspannung aufzubringen. Sowohl derartige hohe Temperaturen als auch eine Vorspannung degradieren die bereits aufgebrachten Metallschichten und verursachen ebenfalls Diffusion. Normalerweise liegen diese Temperaturen in den herkömmlichen Verfahren über 47S ºC.
  • In US-A-5 308 794 ist offenbart, dass man Al- und Al-Cu-Legierungen in einem Durchkontakt mit Ge reagieren lässt.
  • US-A-5 169 803 lehrt die Zugabe von Ge zu Al und Al-Cu-Legierungen zur Bildung von Al-Ge- und Al-Cu-Ge-Legierungen, wodurch bewirkt wird, dass die resultierende Metall-Legierung leicht über eine Substratoberfläche mit einer Temperatur von 250ºC bis 400ºC fließt.
  • Weitere Probleme der herkömmlichen Strukturen und Verfahren bestanden darin, dass ein Damaszieren von weichen Metallen (z. B. Metallen wie Al-Cu, Cu, Legierungen von Al etc.) bei Verwenden von härteren Suspensionspartikeln in der Emulsion Verkratzen und Verschmieren zeigt und dass herkömmliche Sputtertechniken einschließlich Hochtemperatursputtern mit Vorspannung nicht in der Lage sind, Leitungen zu füllen. Es existieren signifikante Probleme beim Füllen und Bilden von kratzerfreien Leitungen aus weichen Metallen, und die herkömmlichen Verfahren waren nicht in der Lage, eine praktische und effektive Lösung dafür zu liefern.
    • Zusammenfassung der Erfindung
  • Daher besteht eine Aufgabe der vorliegenden Erfindung darin, kostengünstige, korrosionsfreie, verschleißfeste, elektromigrationsbeständige elektrische Leiter, die Schaltkreise miteinander verbinden, auf einem Substrat in einem Submikrometer- Maßstab unter Verwendung eines Verfahrens mit einer hohen Prozessausbeute bereitzustellen. Um diese Aufgabe zu erfüllen, verwendet das Verfahren der Erfindung einen Niedertemperatur- Germaniumgasstrom, um Aluminiumstrukturen zu beeinflussen, wie Leitungen und Durchkontakte. Durch Verwenden einer Germanium enthaltenden Quelle, wie GeH&sub4;-, G&sub2;H&sub6;-Gas etc., wird Germanium (Ge) in eine Oberflächenreaktion eingebracht, die Hohlräume und Längsfalze verhindert.
  • Wie in Anspruch 1 definiert, stellt die Erfindung ein Verfahren zur Herstellung einer Metall-Legierung mit einem Polierstopp auf einem Substrat mit einer Oberseite bereit.
  • Die vorliegenden Erfinder haben experimentell gezeigt, dass durch Verwenden von PVD in Kombination mit einer Reaktion von GeH&sub4; Durchkontakte durch Bilden von niedereutektischen Legierungen gefüllt werden können. PVD bietet jede beliebige Kombination von binären und ternären Legierungen mit Al. Diese Struktur, die durch Oberflächenreaktion erzeugt wird, ist gegenüber den herkömmlichen Systemen von Vorteil, die lediglich Al-Ge durch Sputtern mit Vorspannung verwenden. Die Niedertemperatur-CVD-Reaktion/Deposition (im Bereich von 300ºC bis 450 ºC und bevorzugter zwischen 300ºC und 400ºC) ist kompatibel mit der Verwendung sowohl organischer als auch anorganischer Isolatoren/Dielektrika.
  • Somit können zum Beispiel herkömmliche CMOS-Prozesse, die Al/Cu mit Polyimid mit einem Rückfüllen von Polyimid zum Füllen von Zwischenräumen vereinigen, durch die erfinderische Technik ohne die mit W verknüpften Bedenken hinsichtlich mechanischer Spannungen ersetzt werden. Da die Metallurgie im wesentlichen durch die PVD-Verfahren gesteuert wird, gibt es keine Degradation durch Elektromigration. Diese Technik ist besonders attraktiv, wenn eine leichte Widerstandseinbuße akzeptabel ist (kann z. B. einen W-Stift ersetzen) und gleichzeitig Planarisierungsanforderungen minimiert werden können und Bedenken hinsichtlich mechanischer Spannungen des Metallfilms vermieden werden können.
  • Außerdem liefert die CVD-Technik Konformität mit der Oberflächendiffusion und der Passivierung der Seitenwände der Struktur, und die Technik ist durch Bilden des Eutektikums mit niedrigem Schmelzpunkt lediglich in den Durchkontakten durch selektives Verwenden von GeH&sub4; sehr vorteilhaft für die Prozessimplementierung.
  • Des weiteren sorgt das erfinderische Verfahren dafür, dass Germanium selektiv nahe den Gebieten der Hohlräume oder Falze in metallisierten Elementen hinzugefügt wird. Weiter erzielt die Erzeugung einer Niedertemperaturschmelze bei niedriger Temperatur eines Al-Ge-M-Eutektikums (ternäre Legierung etc., bei der M Nb, Pd, Cu etc. sein kann) das Füllen der Durchkontakte/Gräben. Der Fluss von Ge findet lediglich an der Oberfläche statt (Schmelzen von Al-Ge-M etc.). Somit kann vorteilhafterweise eine Zusammensetzung mit Gradient erzeugt werden. Mit der Erfindung gibt es keine Degradation des Durchkontaktwiderstands wie in den herkömmlichen Strukturen und bei der Elektromigration des Al-Cu-Ge-Systems. Außerdem können durch die Erfindung einzigartige Zwischenverbindungsstrukturen mit Seitenwandpassivierung gebildet werden.
  • Es wird ein guter Polierstopp in Form von WxGey bereitgestellt. Das mit einer harten Abdeckung versehene WxGey kann in einem Schritt gebildet werden, und mit der Erfindung gibt es keine Degradation des Leitungswiderstands, und die Elektromigration des Al-Cu-Ge-Systems kann im Vergleich zu den herkömmlichen Systemen verbessert werden.
    • Kurzbeschreibung der Zeichnungen
  • Die vorstehenden und weitere Aufgaben, Aspekte und Vorteile werden aus der folgenden detaillierten Beschreibung der bevorzugten Ausführungsformen der Erfindung unter Bezugnahme auf die Zeichnungen besser verständlich, in denen:
  • Fig. 1(a) bis 1(b) Querschnittsansichten eines Halbleitersubstrats gemäß einem ersten Aspekt der vorliegenden Erfindung sind;
  • Fig. 2(a) bis 2(b) Querschnittsansichten eines Halbleitersubstrats gemäß einem zweiten Aspekt der vorliegenden Erfindung sind;
  • Fig. 3(a) bis 3(b) Querschnittsansichten eines Halbleitersubstrats gemäß der vorliegenden Erfindung sind, bei dem Hohlräume, auf die man während eines Sputterprozesses trifft, durch eine Reaktion von GeH&sub4; geschlossen werden;
  • Fig. 4 eine Querschnittsansicht eines Halbleitersubstrats gemäß der vorliegenden Erfindung ist, bei dem eine Schicht (W- Ge) auf der Oberseite als harter Polierstopp aufgebracht ist;
  • Fig. 5 eine Querschnittsansicht eines Halbleitersubstrats gemäß der vorliegenden Erfindung ist, bei dem die gebildeten Leitungen oder Durchkontakte zurückgeätzt oder poliert sind, um Zwischenverbindungsleitungen zu erzeugen.
  • Fig. 6 eine SEM-Aufnahme des CMP-Reaktionsproduktes von Al-Cu + GeH&sub4; ist.
  • Fig. 7(a) und 7(b) photographische Aufnahmen sind, die darstellen, dass GeH&sub4; reagiert hat, um Aspektverhältnisse nahe 4 bis 5 zu füllen.
  • Fig. 8 eine Mehrebenenstruktur durch Beispiel 1 darstellt.
  • Fig. 9(a) bis 9(c) einen Doppeldamaszierstruktur-Prozessfluss darstellt und Fig. 9(d) eine durch Beispiel 2 erzeugte Mehrebenenstruktur darstellt.
  • Fig. 10 die Ausbeute für eine Durchkontaktkette in Abhängigkeit vom Durchkontaktwiderstand darstellt.
  • Fig. 11(a) das Elektromigrationsvermögen von Stiften/Leitungen aus Al-Cu durch Beispiel 1 darstellt und Fig. 11(b) das Elektromigrationsvermögen von Stiften/Leitungen aus Al-Cu durch Beispiel 2 darstellt.
  • Fig. 12 eine graphische Darstellung ist, welche die Beziehung der Stufenbedeckung zum Atomgewicht (oder Schmelzpunkt) des Materials bei Raumtemperatur für Löcher/Leitungen mit einem Aspektverhältnis von 4 darstellt.
    • Detaillierte Beschreibung einer bevorzugten Ausführungsform der Erfindung
  • Nunmehr bezugnehmend auf die Zeichnungen und spezieller auf Fig. 1, ist ein Verfahren gemäß der vorliegenden Erfindung gezeigt. Die Erfindung ist besonders nützlich bei der Herstellung von Schaltkreisen, die FETs, bipolare oder BiCMOS-Transistoren verwenden, und ist insbesondere nützlich für lithographische Strukturen von weniger als 0,5 Mikrometer (z. B. jene, auf die man üblicherweise bei den DRAM-Strukturen mit 64 Mb und 256 Mb trifft). Selbstverständlich ist die Erfindung nicht auf derartige Anwendungen beschränkt, und es wird in Betracht gezogen, dass die Erfindung durch einen Fachmann, der diese Anmeldung liest, ohne weiteres auf weitere Anwendungen maßgeschneidert werden kann.
  • Im allgemeinen verwendet der Prozess der Erfindung einen Niedertemperatur-Germaniumgasstrom, um Aluminium zu beeinflussen, das zum Beispiel in Strukturen mit hohem Aspektverhältnis einschließlich Leitungen und Durchkontakten abgeschieden wird.
  • Durch Verwenden eines Germaniumgasstroms wird Ge in eine Oberflächenreaktion eingebracht, die das Auftreten von Hohlräumen und Längsfalzen verhindert. Außerdem erzeugt der Germaniumgasstrom mit WF&sub6; eine harte Abdeckschicht aus WxGey.
  • Durch langsames Einleiten eines W enthaltenden Gases, vorzugsweise WF&sub6;, wird eine harte, verschleißfeste Beschichtung (WxGey) auf der Oberseite einer Al-Cu-Ge-Schicht als Polier stopp für weiche Legierungen abgeschieden. Nach der Erzeugung der Leitungen/Durchkontakte kann die Abdeckung aus der W-Legierung durch einen reaktiven Ionenätzprozess (RIE) mit SF&sub6; oder dergleichen entfernt werden. Die durch die Reaktion des GeH&sub4; gebildete resultierende Struktur ist unerreicht und verbessert die Elektromigration der Struktur.
  • Es versteht sich, dass die Techniken und resultierenden Strukturen nicht auf die Verwendung irgendeines spezifischen Substrates und spezifischer dielektrischer Beschichtungen beschränkt sind.
  • Betrachtet man die Erfindung detaillierter, wird nunmehr eine Struktur und ein Verfahren zum Füllen von Durchkontakten/Leitungen mit hohem Aspektverhältnis mit niederohmigem Metall durch Bilden seiner eutektischen Legierung mit niedrigem Schmelzpunkt offenbart. Außerdem wird auch die Bildung der harten Abdeckung aus W-Ge als Polierstopp beschrieben.
  • Im allgemeinen wird, wie in den Fig. 1 bis 5 gezeigt, als erstes GeH&sub4; eingeleitet, und dann wird WF&sub6; graduell eingeleitet, um eine Doppelschichtstruktur aus Al-Cu-Ge/WXGey zu bilden. Hierbei wird das GeH&sub4;-Gas zum Füllen der niederohmigen Legierungen verwendet, die praktisch durch jedes beliebige Verfahren abgeschieden werden können. Zum Beispiel kann jede PVD-, Plattierungs- oder CVD-Technik in Kombination mit GeH&sub4; verwendet werden. Beispiele für derartige Füllungen sind in den Fig. 1 bis 5 gezeigt und werden nachfolgend beschrieben.
  • In einem ersten Beispiel, wie in den Fig. 1(a) und 1(b) gezeigt, wird ein Substrat (nicht dargestellt) als erstes mit einem Dielektrikum 10 überzogen, das nachfolgend strukturiert wird.
  • Das Substrat besteht vorzugsweise aus Silicium, Silicium-Germanium, Germanium, Galliumarsenid oder irgendeinem anderen Material, das zur Herstellung integrierter Schaltkreise geeignet ist. Das Substrat kann jedoch auch ein Keramik-, Glas- oder zusammengesetztes Material sein, wie es üblicherweise zum Packen von Halbleitern und zur Herstellung von Dünnfilm-Zwischenverbindungen verwendet wird. Das Substrat weist vorzugsweise eine Mehrzahl von darin ausgebildeten Halbleiterbauelementen auf, die Feldeffekttransistoren (FETs), bipolare Transistoren, BiCMOS, Widerstände, Schottky-Dioden oder dergleichen beinhalten können. Selbstverständlich kann das Substrat jedes der oben erörterten Merkmale plus viele weitere Merkmale beinhalten, die auf dem Fachgebiet bekannt sind.
  • Das Dielektrikum (eine einzelne Schicht, wie in den Zeichnungen gezeigt, oder ein Komposit mit einer Mehrzahl von Schichten) kann aus organischen und/oder anorganischen Materialien gebildet sein. Die anorganischen Materialien können Siliciumdioxid (SiO&sub2;), Siliciumnitrid (Si&sub3;N&sub4;) oder dergleichen sein. Das Dielektrikum 10 wird bevorzugt unter Verwendung von plasmaunterstützter chemischer Gasphasenabscheidung (PECVD) aufgebracht. Eine organische dielektrische Schicht, wie ein Polyimid oder diamantartiger Kohlenstoff (DLC), kann auf der Oberseite oder zwischen eine oder mehrere anorganische Schichten des Dielektrikums aufgebracht werden. Alternativ zu einem dielektrischen Komposit, das durch eine Mehrzahl von Schichten erzeugt wird, kann auch eine einzelne Schicht aus einem anorganischen Dielektrikum, wie SiO&sub2;, PSG oder BPSG, oder ein organisches Dielektrikum, wie Polyimid, verwendet werden und kann durch jede beliebige einer Anzahl von allgemein bekannten Techniken abgeschieden werden, wie durch Aufwachsen in einer oxidierenden Atmosphäre, Sputtern oder PECVD. Wenngleich die Fig. 1(a) und 1(b) die Verwendung einer einzelnen dielektrischen Schicht zeigen, versteht es sich, dass die dielektrische Schicht 10 nicht auf die Ausführung dieser Erfindung beschränkt ist und dass jedes beliebige Dielektrikum (z. B. anorganisch oder organisch), das als solches oder in Kombination verwendet wird, bei der Ausführung dieser Erfindung eingesetzt werden kann.
  • In dem dielektrischen Komposit ist eine Öffnung 11 ausgebildet, und diese Öffnung kann ein Durchkontakt oder ein Graben für eine leitfähige Leitung sein. Bei VLSI-Anwendungen besitzt das Substrat meist mehrere hundert oder tausend Öffnungen 11 wie jene in Fig. 1(a) gezeigte, wobei die resultierende dichte, komplexe Struktur schließlich Schaltkreise auf oder in dem Substrat verbindet. Die Öffnungen 11 werden vorzugsweise unter Verwendung von kontrastgesteigerter Lithographie (CEL) gebildet, gefolgt von einem Graben- oder Lochätzvorgang mit einer Multiwafer-Einrichtung unter Verwendung von CHF&sub3; und O&sub2; mit einer optimalen Überätzung, um zu gewährleisten, dass die Öffnung 11 die gewünschten Abmessungen aufweist und sich bis zu einem Kontakt auf der Oberfläche des Substrates für eine Durchkontakt-Stift-Struktur erstreckt.
  • Für Leitungsstrukturen werden die dielektrischen Schichten vorzugsweise partiell bis zu einer Tiefe von etwa 10% mehr als die zu verwendende Metalldicke geätzt. Wenn Polyimid geätzt wird, ist O&sub2;-RIE bei niedrigen Temperaturen bevorzugt. Es versteht sich, dass die Erzeugung der Öffnung 11 auf dem Fach gebiet gut verstanden ist und durch viele verschiedene Techniken erzeugt werden kann.
  • Danach wird ein geeignetes Material 12, wie Ti, gefolgt von Al-Cu, durch PVD (z. B. aufgedampft, kollimiert gesputtert oder ohne Kollimation gesputtert etc.) in den Öffnungen 11 (z. B. Gräben/Durchkontakten) und über dem Dielektrikum 10 abgeschieden.
  • Dann wird eine Schicht 13 aus einem hochschmelzenden Metall auf der Oberseite des Al-Cu auf dem Dielektrikum und in den Gräben aufgebracht. Aufgrund von Abschattungseffekten zeigt PVD (z. B. Aufdampfung) Falze an den Seiten der Struktur. Falze sind in derartigen Strukturen problematisch, da sie Zuverlässigkeitsprobleme aufwerfen.
  • Danach wird ein GeH&sub4;-Gas über die Oberseite der Al-Cu-Schicht 12 hinweggeleitet, und die Durchkontakte werden gefüllt. Man lässt das GeH&sub4; vorzugsweise bei einem Druck von 1 mTorr bis 760 Torr (1 Torr = 135 Pa) und bevorzugter von 1 Torr und bei einer Temperatur von 300ºC bis 450ºC und bevorzugter von 380 ºC bis 400ºC strömen. Die Verwendung von GeH&sub4; in Kombination mit Al-Cu erniedrigt den eutektischen Punkt von Al-Cu und füllt die Durchkontakte.
  • Wie oben erwähnt, ist die Oberseite des Al-Cu vorzugsweise mit dem hochschmelzenden Metall bedeckt, wie in Fig. 1(a) gezeigt. Die Schicht aus dem hochschmelzenden Metall kann aus Titan (Ti), Titanlegierungen oder -verbindungen, wie Ti/TiN, Wolfram (W), Titan/Wolfram(Ti/W)-Legierungen oder Chrom (Cr) oder Tantal (Ta) und ihren Legierungen oder irgendeinem anderen geeigneten Material bestehen. Eine derartige Abdeckung aus einem hochschmelzenden Metall verhindert, dass die Oberflächenreaktion fortschreitet und unterstützt die Seitenreaktion.
  • Die Metallisierung 14, wie in den Fig. 1(a) bis 1(b) gezeigt, besteht vorzugsweise aus AlxCuy, wobei die Summe von x und y gleich eins ist und x größer als null und kleiner oder gleich eins ist. Ternäre Legierungen, wie Al-Pd-Cu, und mehrkomponentige Legierungen, wie Al-Pd-Nb-Au, sind jedoch ebenfalls geeignet. Die Haupteigenschaft der Metallisierung 14 besteht darin, dass sie ein im Vergleich zu der Abdeckung 13 aus hoch- schmelzendem Metall aus einem niederohmigen und weichen Material besteht.
  • Die Öffnung 11, welche die Leitungsstruktur oder Zwischenebenen-Durchkontaktstruktur repräsentiert, ist vorzugsweise mit der Metallisierung 14 bis zu einer Tiefe von 100 nm bis 400 nm unterhalb der Oberfläche der Leitung oder des Durchkontaktes gefüllt.
  • Nach dem Reagieren dieser Struktur mit GeH&sub4;, wie in Gleichung 1 gezeigt, sind die Längsfalze mit ihrer eutektischen Legierung 15 mit niedrigem Schmelzpunkt, die aus Al-Cu-Ge besteht, gefüllt, wie in Fig. 1(b) gezeigt.
  • AlxCuy + (x+y)GeH&sub4; → xAl-Ge + y(Cu-Ge) + 2(x+y)H&sub2; (1)
  • Bezugnehmend auf die Fig. 2(a) bis 2(b), stellt ein zweiter Aspekt der vorliegenden Erfindung das Schließen der Metallzwischenräume während des PVD-Prozesses (z. B. Aufdampfung, Sputtern mit Kollimation etc.) aufgrund der oben erwähnten Abschattungseffekte dar.
  • Speziell werden Hohlräume 20 durch Reagieren der Al-Cu-Legierung mit GeH&sub4; in einem Temperaturbereich zwischen 300ºC und 450ºC und vorzugsweise zwischen 350ºC und 400ºC und noch bevorzugter zwischen 380ºC und 400ºC und einem Druckbereich von 26,66 N/m² bis 133,32 N/m² (0,2 Torr bis 1 Torr) in einem Ultrahochgeschwindigkeits(UHV)-Reaktor vorteilhafterweise geschlossen, wie in Fig. 2(b) gezeigt.
  • Wie in den Fig. 3(a) bis 3(b) gezeigt, werden ähnliche Hohlräume, auf die man während üblichen Sputterprozessen trifft, durch die Reaktion von GeH&sub4; und die Bildung des eutektischen Materials mit niedrigem Schmelzpunkt geschlossen. Somit kann dieses Verfahren ohne irgendwelche komplizierten Technologien bei der Herstellung verwendet werden, um Durchkontakte und Leitungen zu füllen. Die Reaktion bildet die eutektische Legierung mit niedrigem Schmelzpunkt (m. p.) und lässt das Material zum Mittelpunkt des Hohlraumes fließen, um dadurch den Hohlraum zu füllen.
  • Nach Erzielen des Materialflusses wird eine W-Ge-Schicht 30 über der Schicht aus hochschmelzendem Material und die Metallisierung aufgebracht, wie in Fig. 4 gezeigt. Die W-Ge-Schicht 30 wird vorteilhafterweise als ein harter, verschleißfester Polierstopp verwendet (z. B. ist sie beständiger gegenüber einer Aluminlumoxidemulsion oder dergleichen in Eisen(III)-nitrat, was bei einem chemisch-mechanischen Poliervorgang oder dergleichen verwendet wird). Danach werden die Leitungen oder Durchkontakte gebildet, und diese werden vorzugsweise zurückgeätzt oder poliert, um Zwischenverbindungsleitungen zu bilden, wie in Fig. 5 gezeigt.
  • Die Struktur wird nach der Anbringung des WxGey planarisiert, um eine Struktur mit einem leitfähigen Durchkontakt oder einer Leitung zu ergeben, der/die eine mittige, weiche, niederohmige Metallisierung 14 mit einer harten, verschleißfesten Abdeckung aufweist, die aus WxGey oder dergleichen besteht. Die Oberseite des Durchkontaktes oder der Leitung liegt auf einer Ebene mit der Oberseite des dielektrischen Materials auf dem Substrat. Die Planarisierung kann in einem oder zwei Schritten durch chemisch-mechanisches Polieren mit einer Emulsion, wie Aluminiumoxid in verdünntem Eisen(III)-nitrat, oder durch RIE in Anwesenheit einer Chemie auf der Basis von SF&sub6; oder Cl&sub2; durchgeführt werden.
  • Alternativ zu der oben beschriebenen Technik können die Leitungen und Durchkontakte in einem Schritt durch Abscheiden des Materials in Durchkontakte in Kombination mit einer GeH&sub4;-Reaktion und anschließendes Strukturieren und Ätzen der Leitungen erzeugt werden, um die Zwischenverbindungsstruktur zu bilden.
  • Experimente haben gezeigt, dass mit der vorliegenden Erfindung ein Niedertemperatur-Eutektikum aus Al-Cu-Ge (Cu&sub3;Ge) mit einer GeH&sub4;-Reaktion bei Temperaturen unterhalb von 400ºC gebildet werden kann und dass des weiteren ein Niedertemperatur-Ge-Material, das eine harte Abdeckung aus W enthält, auf der Oberseite der Al-Cu-Legierung aufgebracht werden kann. Bei Verwendung eines derartigen Prozesses (d. h. Oberflächendiffusion von GeH&sub4; mit Al-Cu) werden Aspektverhältnisse von 4 bis 5 ohne Hohlräume gefüllt, wie in den photographischen Aufnahmen der Fig. 6 und 7(a) sowie 7(b) gezeigt. Die zusätzlichen Experimente, die unter Verwendung von GeH&sub4;-Reaktionen durchgeführt wurden, sind in Tabelle 1 nachstehend aufgelistet. Die Daten zeigen klar, dass Hohlräume unter Verwendung des oben beschriebenen Verfahrens der Erfindung gefüllt werden können. TABELLE 1
  • Die oben beschriebene Technik stellt eine einfache und kostengünstige Lösung für Probleme bereit, die gravierender werden, wenn die lithographischen Grundlinien unter 0,5 Mikrometer abnehmen.
  • Des weiteren ist die obige Technik vorteilhaft dahingehend, dass sie viele Anwendungsmöglichkeiten bietet und der Prozess auf Oberflächenreaktionen beruht. Folglich bildet er selektiv lediglich in den Durchkontakten eine eutektische Legierung mit niedrigem Schmelzpunkt, um dadurch Hohlräume und Falze zu verhindern. Das Verfahren gemäß der Erfindung kann nach Wunsch in Form einer Stapel- oder Einzelwaferreaktor(SWR)-Deposition verwendet werden. Weiter stellt die Erfindung eine kostengünstige Technik bereit, die jede beliebige PVD-Technik verwenden kann (z. B. Aufdampfung, übliches Sputtern etc.).
  • Des weiteren weist, betrachtet man die harte Abdeckung aus WxGey, W&sub3;Ge&sub5; -20-3uΩCm eine Polierrate von 1/5 derjenigen von reinem W auf. Weiter werden auch große Kontaktflecken/Leitungen und kleine Kontaktflecken/Leitungen dahingehend geschützt, dass Widerstände von großen und kleinen Kontaktflecken unverändert bleiben.
  • Mit der obigen Struktur wurden Experimente durchgeführt, und es wurden die folgenden Resultate gefunden:
  • Material Haltertemperatur Widerstand
  • Al-Cu-Ge wie abgeschieden 3,6 uΩ Cm
  • 400, 15 Min. 3,2 uΩ Cm
  • 400, 30 Min. 4,2 uΩ Cm
  • 400, 40 Min. 5,9 uΩ Cm
  • 400, 60 Min. 8,9 uΩ Cm
  • Mit der Erfindung können bei einer Backend-Metallisierung von Silicium sowohl für CMOS- als auch bipolare Anwendungen Kontakte und Durchkontakte mit hohem Aspektverhältnis mit herkömmlichen Techniken in Kombination mit GeH&sub4; und WF&sub6; (wenn dieser Aspekt der Erfindung erwünscht ist) gefüllt werden, und des weiteren kann das Elektromigrationsvermögen der Al-Cu- Legierungen unter Verwendung der erfinderischen Technik im Vergleich zu jener der herkömmlichen Strukturen und Verfahren verbessert werden.
  • Des weiteren sind mit dem Verfahren der vorliegenden Erfindung teure und komplexe Vorrichtungen nicht erforderlich, und die Verwendung von Legierungen mit niedrigem Schmelzpunkt als Durchkontaktfüllmaterialien ist möglich. Diese Legierungen können an die Al-Cu-Leitungen und Zwischenverbindungen angepasst werden, um Elektromigration und begrenzte Lebensdauern zu verhindern. Des weiteren ist die Erfindung speziell nützlich, wenn die Lithographiegrundlinien geringer als 0,5 Mikrometer sind, wie zum Beispiel bei der Fertigung von dynamischen Speicherstrukturen mit wahlfreiem Zugriff (DRAM) mit 64 Mb und 256 Mb. Außerdem können die Al-Cu-Leitungen und W für Durch kontaktzwischenverbindungen zwischen Verdrahtungsschichten verwendet werden.
  • In einem alternativen Verfahren, das nicht Teil der Erfindung bildet, bei dem Durchkontakte/Leitungen mit hohem Aspektverhältnis durch Oberflächendiffusion gefüllt werden, wird ein Sputterprozess mit geringem Druck zusammen mit Temperaturen unter 450ºC verwendet. Die Erfindung verbessert das Richtvermögen bei geringem Druck (z. B. unterhalb von 1,33 · 10&supmin;¹ N/m² (1 mT)), wobei der bevorzugte Bereich zwischen 1,07 · 10&supmin;¹ N/m² (0,2 mT und 0,8 mT) liegt, wenngleich die Cosinus-Verteilung vom Target ausschlaggebend ist. Wenn die Deposition bei geringem Druck bei Raumtemperatur durchgeführt wird (siehe Tabelle 2 unten), kann ein Aspektverhältnis von nahezu 4 ohne Hohlräume gefüllt werden (siehe Tabelle 2). Das Aspektverhältnis bezieht sich allgemein auf das Verhältnis der Höhe eines Grabens oder Durchkontaktes zu seiner Breite (im Fall eines Grabens) oder seines Durchmessers (im Fall eines Durchkontaktes). Gräben und Durchkontakte mit Aspektverhältnissen von größer als zwei werden im allgemeinen so betrachtet, dass sie ein hohes Aspektverhältnis aufweisen. Durch Erhöhen des Drucks bei Raumtemperatur wird die Füllung nachteilig beeinflusst, wie in Tabelle 3 unten gezeigt. Somit werden zur Füllung von höheren Aspektverhältnissen (z. B. höher als 4) moderate Temperaturen unterhalb von 450ºC notwendig. Die Ergebnisse in Fig. 4 zeigen, dass bei moderat geringen Drücken und niedrigen Temperaturen höhere Aspektverhältnisse (4 und darüber) gefüllt werden können.
  • Eine mögliche Erläuterung für dieses Verhalten kann in der Erhöhung der kinetischen Energie der bei niedrigen Drücken emittierten gesputterten Atome begründet sein. Derartige Atome mit hoher Energie weisen einen geringen Haftkoeffizienten (0,1 bis 0,3) im Vergleich zu gesputterten Atomen auf, die bei höherem Druck (1,07 · 10&supmin;¹ N/m² bis 1,33 · 10&supmin;¹ N/m² (0,8 mT bis 1 mT)) erzeugt werden. Da sie eine hohe Energie aufweisen (größer als 1 eV), haften sie nicht an einer vertikalen Wand, sondern prallen stattdessen ab oder diffundieren, bis eine stabile Konfiguration erreicht ist. Des weiteren können große freie Weglängen bei einem niedrigeren Druck zu einer minimalen Kollision mit anderen Atomen beitragen und somit die kinetische Energie erhalten. Zusätzlich können moderate Temperaturen (z. B. geringer als 450ºC) die Oberflächendiffusionscharakteristika der gesputterten Atome erhöhen, was eine hohlraumfreie Füllung ergibt.
  • Somit können bei niedrigen Drücken wie 2,67 · 10&supmin;² N/m² (0,2 mT bis 0,8 mT) Durchkontakte mit hohem Aspektverhältnis (Aspektverhältnis von 4 oder höher) mit einem niederohmigen Metall vollständig gefüllt werden, wie in den Tabellen 2, 3 und 4 gezeigt. TABELLE 2 STUFENBEDECKUNG TABELLE 3 MÄSSIGE FÜLLUNG BEI HOHEN DRÜCKEN TABELLE 4 GUTE FÜLLUNG BEI NIEDDRIGEN DRÜCKEN UND HOHEN TEMPERATUREN¹
  • ¹ Verwendete Temperaturen lagen zwischen 400ºC und 450ºC.
    • Bildung einer Mehrebenenstruktur Beispiel 1 - Kombination von RIE und Damaszier-Prozess (Fig. 8)
  • Die in Fig. 8 gezeigte Zweiebenen-Struktur wird gebildet, indem zuerst eine gesputterte Schicht (0,8 Mikrometer) als Stapel aufgebracht und dann strukturiert wird, um eine Leitung zu bilden. Auf diese wurde eine dielektrische Schicht, wie auf dem Fachgebiet bekannt, durch einen Depositions-/Ätz-/Depositions-/Ätz-Prozessfluss aufgebracht. Dann wurde das Dielektrikum durch chemisches und mechanisches Polieren planarisiert.
  • Die Planarisierung kann in einem oder zwei Schritten durch chemisch-mechanisches Polieren mit einer Emulsion, wie Aluminiumoxid in verdünntem Eisen(III)-nitrat, oder durch RIE in Anwesenheit einer Chemie auf der Basis von SF&sub6; oder Cl&sub2; durchgeführt werden. Wenn chemisch-mechanisches Polieren verwendet wird, können Emulsionen so ausgewählt werden, dass verschiedene Metallschichten auf dem Stapel in Abhängigkeit von den Härtegraden der Metallschicht entfernt werden.
  • Danach wurden Durchkontakte geöffnet und mit einem Al-Cu-Stift (mit zum Beispiel zwischen 0% und 4% Cu) unter Verwendung dieser zwei Prozesse gefüllt (z. B. der GeH&sub4;-Reaktion mit Al-Cu und/oder dem anderen Prozess der Verwendung von Sputtern bei niedrigen Drücken und hohen Temperaturen). Das Metall wurde durch einen Rückätzprozess unter Einsetzen von entweder chemischem und mechanischem Polieren (unter Verwendung einer Aluminiumoxid- und Eisen(III)-nitrat-Emulsion und niedrigen Polierdrücken) oder separatem Verwenden von RIE-Techniken (unter Verwendung von BCl&sub3; + Cl&sub2; + CHCl&sub3;/N&sub2;) in dem Durchkontakt belassen.
  • Wenn chemisches und mechanisches Polieren eingesetzt wird, können Emulsionen ausgewählt werden, um kratzerfreie Oberflächen zu liefern. Wiederum wurde die Ti/Al-Cu/Ti/TiN-Schicht auf der Oberseite dieser Durchkontakte aufgebracht und dann durch Lithographie strukturiert und durch RIE geformt, um eine Zwischenverbindung zu erzeugen. Eine derartige Struktur wurde durch die vorliegenden Erfinder elektrisch geprüft.
    • Beispiel 2 - Doppel-Damaszier-Prozess (Fig. 9(a) bis 9(d))
  • In einem weiteren Beispiel, wie in den Fig. 9(a) bis 9(d) gezeigt, wurde eine Metall-Leitung (Ti/Al-Cu(0,5%)/Ti) einer ersten Ebene durch Erzeugen eines Grabens in einem strukturierten Oxid und anschließendes Polieren des überschüssigen Metalls unter Verwendung einer weicheren Emulsion (z. B. von kolloidalem Siliciumdioxid mit einem niedrigen pH-Wert im Vergleich zu Aluminiumoxid und Eisen(III)-nitrat) gebildet. Danach wurde darauf ein Oxid mit einer Dicke von im wesentlichen 2 Mikrometer aufgebracht. Es wurde eine Strukturierung mit einer Metallebene 2 (M2) durchgeführt, und dann wurde das Oxid auf 1 Mikrometer geätzt, und das Resist wurde entfernt. Wiederum wurde das Oxid unter Verwendung von Lithographie mit Durchkontakten strukturiert, die bis hinunter zur Metallebene 1 (M1) mit RIE geöffnet wurden. Nach Entfernen des Resistes wurde Metall (z. B. Al-Cu(0,5%)) bei niedrigen Drücken und bei 400ºC gesputtert. Bei Verwenden der Oberflächendiffusion wurden die hohen Aspektverhältnisse ohne Hohlräume gefüllt.
  • Unter Verwendung des oben erwähnten Polierprozesses wurde Al- Cu von dem Feldoxid entfernt, und somit wurde eine Doppel- Damaszier-Struktur erzeugt, wie in Fig. 9(d) gezeigt.
  • Somit wird außerdem ein Verfahren zum Erzeugen einer Doppel- Damaszier- oder einer Damaszier-Struktur in Kombination mit reaktivem Ionenätzen auf einem Substrat bereitgestellt, auf dem ein Stapel einschließlich einer Metallschicht (z. B. Al-Cu, Al, Al-Cu-Ge oder dergleichen) mit einer vorgegebenen Härte gefertigt ist. Das Verfahren beinhaltet das Entfernen der Metallschicht mit der vorgegebenen Härte durch chemisches und mechanisches Polieren unter Verwendung von Emulsionen mit einer Härte von zwei- oder dreimal jener des zu entfernenden Materials (z. B. kolloidales Siliciumdioxid im Fall von Al-Cu etc.). Des weiteren können dann, wenn eine harte Abdeckung, wie zum Beispiel WxGey, eingesetzt wird, härtere Suspensionspartikel in der Emulsion verwendet werden (z. B. Aluminiumoxid oder dergleichen).
  • Es wurden elektrische Resultate über den Kettenwiderstand der erhaltenen Mehrebenenstruktur unter Verwendung dieser verschiedenen Ausführungsformen der Erfindung erhalten, wie in Fig. 10 gezeigt. Die Verteilung ist normal mit einem mittleren Widerstand von 0,5 kΩ für eine Kette (500 Durchkontakte/Kette, Durchkontaktabmessung von 0,7 um und 38 geprüften Ketten). Die Ausbeute bei der Kette beträgt 100%. Der Durchkontaktwiderstand ist vergleichbar mit CVD-W-Stiften.
  • Eine Prüfung der Elektromigration der Zweiebenen-Struktur (gezeigt in Fig. 9(d)) unter Verwendung einer 1,4 um breiten und 300 um langen Al-2%Cu-Leitung, die durch Al-Cu-Stifte mit einem Durchmesser von 1 um verbunden waren, wurde bei einer Stromdichte von 1,22 mA/cm² bei einer Temperatur von 250ºC durchgeführt. Die Verschiebung des Widerstandes von 20% wurde als Ausfallkriterium verwendet. Das Elektromigrationsvermögen wurde mit CVD-W-Stiften verglichen.
  • Eine normallogarithmische graphische Darstellung der Elektromigration für eine mit Al-Cu gebildete GeH&sub4;-Reaktion und Al-Cu alleine durch Niederdrucksputtern bei 440ºC alleine ist in den Fig. 11(a) beziehungsweise 11(b) gezeigt. Durchkontaktproben aus W (nicht dargestellt) verschieben sich zu höheren Widerstandswerten als Al-Cu-Durchkontaktproben vor einer elektrischen Öffnung (d. h. vollständigem Ausfall). Mit einer Änderung von 20% des Widerstandes als Ausfallkriterium zeigt die Al-Cu-Durchkontaktprobe eine höhere mittlere Zeit bis zum Ausfall tso (für eine Al-Cu-Ge-Probe: 116 Stunden und für bei niedrigem Druck und 440ºC gesputtertes Al-Cu: 6161 Stunden, im Gegensatz zu 86 Stunden für CVD-W) sowie ein höheres a als die W-Durchkontaktproben im Vergleich mit diesen. Folglich zeigen die Al-Cu-Durchkontakt-Elektromigrationsresultate eine signifikante Verbesserung von t&sub5;&sub0; gegenüber CVD-W-Durchkontaktproben.
  • Wie oben ausgeführt, beeinflussen mehrere Faktoren die Füllung für niederohmiges Metall einschließlich Druck und Temperatur, welche die vorliegenden Erfinder untersucht haben, um die Oberflächendiffusionseffekte zu erforschen.
  • Fig. 12 stellt die Beziehung der Stufenbedeckung zum Atomgewicht (oder Schmelzpunkt) des Materials bei Raumtemperatur für Löcher/Leitungen mit einem Aspektverhältnis von 4 dar. Fig. 12 zeigt ohne weiteres, dass es mit Material mit geringerem Atomgewicht oder Schmelzpunkt leichter ist, die Durchkontakte bei Raumtemperaturen und niedrigen Drücken für Aspektverhältnisse unter 4 zu füllen. Um höhere Aspektverhältnisse zu füllen, spielen andere Sputterparameter eine Schlüsselrolle. Um eine derartige Materialfüllung zu erzielen, wurde eine Beziehung zwischen Stufenbedeckungen und Sputterparametern für die Materialfüllung von den vorliegenden Erfindern gefunden. Die Beziehung ist wie in Gleichung 2 gezeigt.
  • SC = K · Mp-a · Mw-a · P-b · AR-c · Θ-d · Te (2)
  • In Gleichung 2 ist
  • SC die Stufenbedeckung des zu füllenden Materials;
  • Mp der Schmelzpunkt des Materials;
  • Mw das Atomgewicht des Materials;
  • AR das Aspektverhältnis des Grabens oder Lochs;
  • P der Betriebsdruck (mT);
  • T die Substrattemperatur (ºC);
  • Θ eine dimensionslose Größe = tan(Θ) = D1-D2/2H; und
  • K = materialabhängige Konstante.
  • Konstanten und Koeffizienten sind wie folgt:
  • a = 0,2
  • b = 0,25 (hohes Gewicht) bis 0,51 (geringes Gewicht)
  • c = 0,21 bis 0,27 ≤ 0,03 (für geringes Gewicht) (z. B. Al, Al-Cu)
  • d ≤ 0,1
  • e = 0,6 bis 0,7
  • K = 3 bis 5 ( 4,0 bis 4,5)
  • D1 = Targetdurchmesser
  • D2 = Substratdurchmesser
  • H = Abstand zwischen Target und Substrat
  • Folglich ist, wie in Fig. 12 dargestellt, die Beziehung der Stufenbedeckung zum Atomgewicht oder dem Schmelzpunkt des Materials bei Raumtemperatur für Löcher/Leitungen mit einem Aspektverhältnis von 4 gezeigt, und es kann klar erkannt werden, dass das Füllen der Durchkontakte bei Raumtemperaturen und niedrigen Drücken für Aspektverhältnisse unter 4 mit Material mit geringerem Atomgewicht oder Schmelzpunkt leichter durchgeführt werden kann. Des weiteren stellt die obige Gleichung eingehend die Beziehung zwischen Stufenbedeckungen und Sputterparametern für die Materialfüllung dar, und es ist klar gezeigt, dass die Füllung von dem Atomgewicht abhängig ist.
  • Zusammengefasst beinhaltet das erfinderische Verfahren zur Bildung einer Metall-Legierung auf einem Substrat mit einer Oberseite das Erwärmen der Oberseite des Substrates auf eine Temperatur im Bereich von 300ºC bis 450ºC sowie das Hinwegleiten eines Gases, das Germanium enthält, über die Oberseite des Substrates, wobei die Oberseite Bereiche aufweist, die freigelegtes Aluminium enthalten, wodurch das Germanium in dem Gas mit dem Al reagiert, um eine Aluminiumlegierung zu bilden, die aufgrund der Oberflächenspannung der Aluminiumlegierung in angrenzende Öffnungen fließt. Der Schritt des Hinwegleitens eines Gases beinhaltet vorzugsweise die Auswahl von GeH&sub4;. Das Verfahren beinhaltet außerdem einen Schritt des Hinwegleitens eines Gases, das W enthält, nach dem Schritt des Hinwegleitens eines Gases, das Germanium enthält, um eine harte Abdeckung zu bilden.

Claims (4)

1. Verfahren zur Herstellung einer Metall-Legierung mit einem Polierstopp auf einem Substrat mit einer Oberseite, wobei das Verfahren die Schritte umfasst:
Erwärmen der Oberseite des Substrats auf eine Temperatur im Bereich zwischen 300ºC und 450ºC; und
Hinwegleiten eines Gases, das Germanium enthält, über die Oberseite des Substrates,
wobei die Oberseite Bereiche aufweist, die freigelegtes Aluminium enthalten, wodurch das Germanium in dem Gas mit dem Aluminium reagiert, um eine Aluminiumlegierung zu bilden, damit diese aufgrund der Oberflächenspannung der Aluminiumlegierung in angrenzende Öffnungen fließt, und
Hinwegleiten eines Gases, das W enthält, nach dem Schritt des Hinwegleitens eines Gases, das Germanium enthält, um dadurch für einen Polierstopp eine harte Deckschicht aus WxGey über der Metall-Legierung zu bilden.
2. Verfahren nach Anspruch 1, wobei der Schritt des Hinwegleitens eines Gases ein Gas beinhaltet, das aus der Gruppe ausgewählt ist, die aus GeH&sub4; und Ge&sub2;H&sub6; besteht.
3. Verfahren nach Anspruch 1 oder 2, das des weiteren einen Schritt zum Entfernen der harten Deckschicht durch reaktives Ionenätzen beinhaltet.
4. Verfahren nach Anspruch 1 oder 2, wobei der Schritt des Hinwegleitens von Germaniumgas das Hinwegleiten des Germaniumgases mit einem Druck von 1,33 · 10&supmin;¹ N/m² bis 1,01 · 10&sup5; N/m² (1 mTorr bis 760 Torr) beinhaltet, vorzugsweise mit einem Druck von 1,33 · 10² N/m² (1 Torr).
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Families Citing this family (91)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ES2116680T3 (es) * 1994-02-25 1998-07-16 Fischell Robert Extensor vascular provisto de una pluralidad de estructuras circulares cerradas.
DE69513459T2 (de) * 1994-08-05 2000-10-26 International Business Machines Corp., Armonk Verfahren zur Herstellung einer Al-Ge Legierung mit einer WGe Polierstoppschicht
US5789317A (en) * 1996-04-12 1998-08-04 Micron Technology, Inc. Low temperature reflow method for filling high aspect ratio contacts
US6429120B1 (en) 2000-01-18 2002-08-06 Micron Technology, Inc. Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals
US6309971B1 (en) 1996-08-01 2001-10-30 Cypress Semiconductor Corporation Hot metallization process
US5916453A (en) * 1996-09-20 1999-06-29 Fujitsu Limited Methods of planarizing structures on wafers and substrates by polishing
JP3583562B2 (ja) 1996-10-18 2004-11-04 株式会社東芝 半導体装置
KR100221656B1 (ko) * 1996-10-23 1999-09-15 구본준 배선 형성 방법
US6171957B1 (en) * 1997-07-16 2001-01-09 Mitsubishi Denki Kabushiki Kaisha Manufacturing method of semiconductor device having high pressure reflow process
US6100184A (en) * 1997-08-20 2000-08-08 Sematech, Inc. Method of making a dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer
US6140228A (en) * 1997-11-13 2000-10-31 Cypress Semiconductor Corporation Low temperature metallization process
US6211073B1 (en) 1998-02-27 2001-04-03 Micron Technology, Inc. Methods for making copper and other metal interconnections in integrated circuits
US6015749A (en) * 1998-05-04 2000-01-18 Taiwan Semiconductor Manufacturing Company Method to improve adhesion between copper and titanium nitride, for copper interconnect structures, via the use of an ion implantation procedure
US6362097B1 (en) * 1998-07-14 2002-03-26 Applied Komatsu Technlology, Inc. Collimated sputtering of semiconductor and other films
KR100265772B1 (ko) * 1998-07-22 2000-10-02 윤종용 반도체 장치의 배선구조 및 그 제조방법
US6287977B1 (en) 1998-07-31 2001-09-11 Applied Materials, Inc. Method and apparatus for forming improved metal interconnects
US6284656B1 (en) 1998-08-04 2001-09-04 Micron Technology, Inc. Copper metallurgy in integrated circuits
US6004188A (en) * 1998-09-10 1999-12-21 Chartered Semiconductor Manufacturing Ltd. Method for forming copper damascene structures by using a dual CMP barrier layer
US6288442B1 (en) 1998-09-10 2001-09-11 Micron Technology, Inc. Integrated circuit with oxidation-resistant polymeric layer
US6051496A (en) * 1998-09-17 2000-04-18 Taiwan Semiconductor Manufacturing Company Use of stop layer for chemical mechanical polishing of CU damascene
US6180480B1 (en) 1998-09-28 2001-01-30 International Business Machines Corporation Germanium or silicon-germanium deep trench fill by melt-flow process
US6069082A (en) * 1998-10-13 2000-05-30 Chartered Semiconductor Manufacturing Ltd. Method to prevent dishing in damascene CMP process
US6274253B1 (en) 1998-11-13 2001-08-14 Micron Technology, Inc. Processing methods for providing metal-comprising materials within high aspect ratio openings
US6130162A (en) * 1999-01-04 2000-10-10 Taiwan Semiconductor Manufacturing Company Method of preparing passivated copper line and device manufactured thereby
US6143657A (en) * 1999-01-04 2000-11-07 Taiwan Semiconductor Manufacturing Company Method of increasing the stability of a copper to copper interconnection process and structure manufactured thereby
US6174799B1 (en) * 1999-01-05 2001-01-16 Advanced Micro Devices, Inc. Graded compound seed layers for semiconductors
US6114246A (en) * 1999-01-07 2000-09-05 Vlsi Technology, Inc. Method of using a polish stop film to control dishing during copper chemical mechanical polishing
US20020127845A1 (en) * 1999-03-01 2002-09-12 Paul A. Farrar Conductive structures in integrated circuits
US6281127B1 (en) 1999-04-15 2001-08-28 Taiwan Semiconductor Manufacturing Company Self-passivation procedure for a copper damascene structure
US6194307B1 (en) 1999-04-26 2001-02-27 Taiwan Semiconductor Manufacturing Company Elimination of copper line damages for damascene process
US6071808A (en) * 1999-06-23 2000-06-06 Lucent Technologies Inc. Method of passivating copper interconnects in a semiconductor
US6046108A (en) 1999-06-25 2000-04-04 Taiwan Semiconductor Manufacturing Company Method for selective growth of Cu3 Ge or Cu5 Si for passivation of damascene copper structures and device manufactured thereby
US6387810B2 (en) * 1999-06-28 2002-05-14 International Business Machines Corporation Method for homogenizing device parameters through photoresist planarization
US6248665B1 (en) 1999-07-06 2001-06-19 Taiwan Semiconductor Manufacturing Company Delamination improvement between Cu and dielectrics for damascene process
US6391780B1 (en) 1999-08-23 2002-05-21 Taiwan Semiconductor Manufacturing Company Method to prevent copper CMP dishing
US6248002B1 (en) 1999-10-20 2001-06-19 Taiwan Semiconductor Manufacturing Company Obtaining the better defect performance of the fuse CMP process by adding slurry polish on more soft pad after slurry polish
US6114243A (en) * 1999-11-15 2000-09-05 Chartered Semiconductor Manufacturing Ltd Method to avoid copper contamination on the sidewall of a via or a dual damascene structure
US6344419B1 (en) 1999-12-03 2002-02-05 Applied Materials, Inc. Pulsed-mode RF bias for sidewall coverage improvement
US6627541B1 (en) * 1999-12-15 2003-09-30 Texas Instruments Incorporated Reflow method for construction of conductive vias
US6361880B1 (en) 1999-12-22 2002-03-26 International Business Machines Corporation CVD/PVD/CVD/PVD fill process
US6455427B1 (en) 1999-12-30 2002-09-24 Cypress Semiconductor Corp. Method for forming void-free metallization in an integrated circuit
US6969448B1 (en) 1999-12-30 2005-11-29 Cypress Semiconductor Corp. Method for forming a metallization structure in an integrated circuit
US6420262B1 (en) 2000-01-18 2002-07-16 Micron Technology, Inc. Structures and methods to enhance copper metallization
US7262130B1 (en) 2000-01-18 2007-08-28 Micron Technology, Inc. Methods for making integrated-circuit wiring from copper, silver, gold, and other metals
US6376370B1 (en) * 2000-01-18 2002-04-23 Micron Technology, Inc. Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy
US7211512B1 (en) * 2000-01-18 2007-05-01 Micron Technology, Inc. Selective electroless-plated copper metallization
US6339029B1 (en) 2000-01-19 2002-01-15 Taiwan Semiconductor Manufacturing Company Method to form copper interconnects
US6329290B1 (en) * 2000-02-24 2001-12-11 Conexant Systems, Inc. Method for fabrication and structure for high aspect ratio vias
US6423629B1 (en) * 2000-05-31 2002-07-23 Kie Y. Ahn Multilevel copper interconnects with low-k dielectrics and air gaps
US6335261B1 (en) 2000-05-31 2002-01-01 International Business Machines Corporation Directional CVD process with optimized etchback
US6674167B1 (en) * 2000-05-31 2004-01-06 Micron Technology, Inc. Multilevel copper interconnect with double passivation
US6554979B2 (en) 2000-06-05 2003-04-29 Applied Materials, Inc. Method and apparatus for bias deposition in a modulating electric field
DE10032792A1 (de) * 2000-06-28 2002-01-17 Infineon Technologies Ag Verfahren zur Herstellung einer Verdrahtung für Kontaktlöcher
US6429118B1 (en) 2000-09-18 2002-08-06 Taiwan Semiconductor Manufacturing Company Elimination of electrochemical deposition copper line damage for damascene processing
US6383935B1 (en) 2000-10-16 2002-05-07 Taiwan Semiconductor Manufacturing Company Method of reducing dishing and erosion using a sacrificial layer
US6433402B1 (en) * 2000-11-16 2002-08-13 Advanced Micro Devices, Inc. Selective copper alloy deposition
US7067440B1 (en) 2001-08-24 2006-06-27 Novellus Systems, Inc. Gap fill for high aspect ratio structures
US6746591B2 (en) 2001-10-16 2004-06-08 Applied Materials Inc. ECP gap fill by modulating the voltate on the seed layer to increase copper concentration inside feature
US6794290B1 (en) 2001-12-03 2004-09-21 Novellus Systems, Inc. Method of chemical modification of structure topography
US7138719B2 (en) * 2002-08-29 2006-11-21 Micron Technology, Inc. Trench interconnect structure and formation method
US7122485B1 (en) 2002-12-09 2006-10-17 Novellus Systems, Inc. Deposition profile modification through process chemistry
US7220665B2 (en) * 2003-08-05 2007-05-22 Micron Technology, Inc. H2 plasma treatment
US7078312B1 (en) 2003-09-02 2006-07-18 Novellus Systems, Inc. Method for controlling etch process repeatability
US7344996B1 (en) 2005-06-22 2008-03-18 Novellus Systems, Inc. Helium-based etch process in deposition-etch-deposition gap fill
US7476621B1 (en) 2003-12-10 2009-01-13 Novellus Systems, Inc. Halogen-free noble gas assisted H2 plasma etch process in deposition-etch-deposition gap fill
US7163896B1 (en) 2003-12-10 2007-01-16 Novellus Systems, Inc. Biased H2 etch process in deposition-etch-deposition gap fill
US7199045B2 (en) * 2004-05-26 2007-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-filled openings for submicron devices and methods of manufacture thereof
US7217658B1 (en) 2004-09-07 2007-05-15 Novellus Systems, Inc. Process modulation to prevent structure erosion during gap fill
US7176039B1 (en) 2004-09-21 2007-02-13 Novellus Systems, Inc. Dynamic modification of gap fill process characteristics
US7381451B1 (en) 2004-11-17 2008-06-03 Novellus Systems, Inc. Strain engineering—HDP thin film with tensile stress for FEOL and other applications
US7211525B1 (en) 2005-03-16 2007-05-01 Novellus Systems, Inc. Hydrogen treatment enhanced gap fill
US20070052107A1 (en) * 2005-09-05 2007-03-08 Cheng-Ming Weng Multi-layered structure and fabricating method thereof and dual damascene structure, interconnect structure and capacitor
US7563714B2 (en) * 2006-01-13 2009-07-21 International Business Machines Corporation Low resistance and inductance backside through vias and methods of fabricating same
US7491643B2 (en) * 2006-05-24 2009-02-17 International Business Machines Corporation Method and structure for reducing contact resistance between silicide contact and overlying metallization
US7482245B1 (en) 2006-06-20 2009-01-27 Novellus Systems, Inc. Stress profile modulation in STI gap fill
US7648921B2 (en) * 2006-09-22 2010-01-19 Macronix International Co., Ltd. Method of forming dielectric layer
US7666781B2 (en) * 2006-11-22 2010-02-23 International Business Machines Corporation Interconnect structures with improved electromigration resistance and methods for forming such interconnect structures
US7629212B2 (en) * 2007-03-19 2009-12-08 Texas Instruments Incorporated Doped WGe to form dual metal gates
US7651939B2 (en) 2007-05-01 2010-01-26 Freescale Semiconductor, Inc Method of blocking a void during contact formation
US7994034B2 (en) * 2008-03-10 2011-08-09 Ovonyx, Inc. Temperature and pressure control methods to fill features with programmable resistance and switching devices
KR100905872B1 (ko) * 2007-08-24 2009-07-03 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성 방법
US8133797B2 (en) * 2008-05-16 2012-03-13 Novellus Systems, Inc. Protective layer to enable damage free gap fill
KR20120124634A (ko) * 2011-05-04 2012-11-14 삼성전자주식회사 반도체 장치의 제조 방법 및 이를 포함하는 반도체 패키지의 제조 방법
US8697562B2 (en) 2011-06-23 2014-04-15 Richard L. McCreery Metal contacts for molecular device junctions and surface-diffusion-mediated deposition
US8575000B2 (en) * 2011-07-19 2013-11-05 SanDisk Technologies, Inc. Copper interconnects separated by air gaps and method of making thereof
US8652951B2 (en) * 2012-02-13 2014-02-18 Applied Materials, Inc. Selective epitaxial germanium growth on silicon-trench fill and in situ doping
WO2013171235A1 (en) 2012-05-14 2013-11-21 Imec Method for manufacturing germanide interconnect structures and corresponding interconnect structures
KR20220031134A (ko) 2014-06-16 2022-03-11 인텔 코포레이션 금속 인터커넥트의 시임 치유
US9953940B2 (en) 2015-06-26 2018-04-24 International Business Machines Corporation Corrosion resistant aluminum bond pad structure
WO2017217512A1 (ja) * 2016-06-17 2017-12-21 国立研究開発法人産業技術総合研究所 タングステンとゲルマニウムの化合物膜及び半導体装置
US11183443B2 (en) * 2019-06-13 2021-11-23 Nanya Technology Corporation Semiconductor structure and method for manufacturing the same

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL278654A (de) * 1961-06-08
US3222630A (en) * 1961-06-26 1965-12-07 Texas Instruments Inc Aluminum-germanium contact
US3501829A (en) * 1966-07-18 1970-03-24 United Aircraft Corp Method of applying contacts to a microcircuit
US4022625A (en) * 1974-12-24 1977-05-10 Nl Industries, Inc. Polishing composition and method of polishing
US4188710A (en) * 1978-08-11 1980-02-19 The United States Of America As Represented By The Secretary Of The Navy Ohmic contacts for group III-V n-type semiconductors using epitaxial germanium films
US4207546A (en) * 1978-12-07 1980-06-10 United Technologies Corporation Phase and amplitude programmable internal mixing SAW signal processor
US4301188A (en) * 1979-10-01 1981-11-17 Bell Telephone Laboratories, Incorporated Process for producing contact to GaAs active region
US4321099A (en) * 1979-11-13 1982-03-23 Nasa Method of fabricating Schottky barrier solar cell
JPH01107558A (ja) * 1987-10-20 1989-04-25 Matsushita Electric Ind Co Ltd 金属薄膜配線の製造方法
US5121174A (en) * 1987-10-23 1992-06-09 Vitesse Semiconductor Corporation Gate-to-ohmic metal contact scheme for III-V devices
US4956015A (en) * 1988-01-19 1990-09-11 Mitsubishi Kasei Corporation Polishing composition
US4908182A (en) * 1988-04-11 1990-03-13 Polytechnic University Rapidly solidified high strength, ductile dispersion-hardened tungsten-rich alloys
JPH02257640A (ja) * 1989-03-30 1990-10-18 Oki Electric Ind Co Ltd 半導体素子の製造方法
JPH03122273A (ja) * 1989-10-06 1991-05-24 Hitachi Ltd マイクロ波を用いた成膜装置
KR960001601B1 (ko) * 1992-01-23 1996-02-02 삼성전자주식회사 반도체 장치의 접촉구 매몰방법 및 구조
JP2841976B2 (ja) * 1990-11-28 1998-12-24 日本電気株式会社 半導体装置およびその製造方法
US5143867A (en) * 1991-02-13 1992-09-01 International Business Machines Corporation Method for depositing interconnection metallurgy using low temperature alloy processes
JPH04334019A (ja) * 1991-05-09 1992-11-20 Hitachi Ltd 化合物半導体装置の製造方法
US5171412A (en) * 1991-08-23 1992-12-15 Applied Materials, Inc. Material deposition method for integrated circuit manufacturing
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US5262354A (en) * 1992-02-26 1993-11-16 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
JP2547935B2 (ja) * 1992-04-30 1996-10-30 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体集積回路の相互接続構造の形成方法
US5314840A (en) * 1992-12-18 1994-05-24 International Business Machines Corporation Method for forming an antifuse element with electrical or optical programming
US5356513A (en) * 1993-04-22 1994-10-18 International Business Machines Corporation Polishstop planarization method and structure
US5300130A (en) * 1993-07-26 1994-04-05 Saint Gobain/Norton Industrial Ceramics Corp. Polishing material
US5332467A (en) * 1993-09-20 1994-07-26 Industrial Technology Research Institute Chemical/mechanical polishing for ULSI planarization
DE69513459T2 (de) * 1994-08-05 2000-10-26 International Business Machines Corp., Armonk Verfahren zur Herstellung einer Al-Ge Legierung mit einer WGe Polierstoppschicht
US5527423A (en) * 1994-10-06 1996-06-18 Cabot Corporation Chemical mechanical polishing slurry for metal layers

Also Published As

Publication number Publication date
US5731245A (en) 1998-03-24
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JPH0864599A (ja) 1996-03-08

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