KR102403381B1 - 논리 회로를 위한 상호 연결 구조 - Google Patents

논리 회로를 위한 상호 연결 구조 Download PDF

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Abstract

집적 회로(IC) 밀도를 최대화하는 상호 연결 구조 및 대응하는 형성 기술이 개시된다. 예시적인 IC 디바이스는 제1 방향을 따라 연장되는 게이트 층을 포함한다. 게이트 층 위에 배치된 상호 연결 구조는 제1 방향에 실질적으로 수직인 제2 방향을 따르는 홀수 상호 연결 라우팅 층 및 제1 방향에 실질적으로 평행한 제3 방향을 따라 배향된 짝수 상호 연결 라우팅 층을 포함한다. 일부 구현 예에서, 게이트 층의 게이트 피치 대 짝수 상호 연결 라우팅 층들 중 첫번째의 피치 대 짝수 상호 연결 라우팅 층들 중 세번째의 피치의 비는 3:2:4이다. 일부 구현 예에서, 홀수 상호 연결 라우팅 층들 중 첫번째의 피치 대 홀수 상호 연결 라우팅 층들 중 세번째의 피치 대 홀수 상호 연결 라우팅 층들의 일곱번째의 피치의 비는 1:1:2이다.

Description

논리 회로를 위한 상호 연결 구조 {INTERCONNECT STRUCTURE FOR LOGIC CIRCUIT}
집적 회로(IC) 산업은 기하급수적으로 성장했다. IC 물질 및 설계의 기술적 진보는 IC 세대들을 생성했으며, 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 가진다. IC 진화의 과정에서, 기하학적 크기(즉, 제조 공정을 사용하여 생성될 수 있는 최소 컴포넌트(또는 라인))가 감소한 반면, 기능 밀도(즉, 칩 영역 당 상호 연결된 디바이스의 수)는 일반적으로 증가했다. 이러한 축소(scaling down) 공정은 일반적으로 생산 효율성을 높이고 관련 비용을 낮춤으로써 이점을 제공한다.
이러한 축소는 또한 IC의 처리 및 제조의 복잡성을 증가시켰다. 예를 들어, IC 디바이스는 전형적으로 표준 셀의 어레이를 포함하며, 각각의 셀은 논리 기능(예를 들어, AND, NAND, OR, NOR, NOT, XOR 및/또는 XNOR) 및/또는 저장 기능(예를 들어, 플립플롭 및/또는 래치)을 제공하기 위하여 결합되는 트랜지스터들 및 상호 연결(또는 라우팅) 구조들을 포함한다. 서브 마이크론 피처 크기를 갖는 IC 디바이스에서, 논리 밀도(logic density) 및 라우팅 효율을 최대화하는 방식으로 트랜지스터 및 상호 연결 구조를 서로에 대해 구성하는 것이 어려워진다. 따라서, 상호 연결 구조에 대한 개선이 필요하다.
본 개시는 첨부된 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따라, 다양한 피처들은 축척에 따라 그려진 것이 아니며 단지 예시를 목적으로 사용된다는 점을 강조한다. 실제로, 다양한 피처들의 치수는 논의의 명료성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1a는 본 개시의 다양한 양태에 따라 논리 밀도를 최대화하는 개선된 상호 연결 구조를 갖는 집적 회로 디바이스의 일부 또는 전부의 간략화된 개략적인 평면도이다.
도 1b는 본 개시의 다양한 양태에 따라 라인(1b-1b)을 따라 도 1a의 집적 회로 디바이스의 개략적인 단면도이다.
도 2a는 본 개시의 다양한 양태에 따라 논리 밀도를 최대화하는 상호 연결 구조를 갖는 또 다른 집적 회로 디바이스의 일부 또는 전부의 간략화된 개략적인 평면도이다.
도 2b는 본 개시의 다양한 양태에 따라 라인(2b-2b)을 따라 도 2a의 집적 회로 디바이스의 개략적인 단면도이다.
도 3은 본 개시의 다양한 양태에 따라 도 1a 및 도 1b에 도시된 것과 같은 집적 회로 디바이스에 대한 상호 연결 구조를 제조하는 방법의 흐름도이다.
도 4는 본 개시의 다양한 양태에 따라 도 2a 및 도 2b에 도시된 것과 같은 집적 회로 디바이스에 대한 상호 연결 구조를 제조하는 방법의 흐름도이다.
본 개시는 일반적으로 집적 회로 디바이스에 관한 것으로, 보다 구체적으로는 집적 회로 디바이스를 위한 상호 연결 구조에 관한 것이다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시 예 또는 예를 제공한다. 본 개시를 간단히 하기 위해 컴포넌트 및 배열의 특정 예가 아래에 설명된다. 이들은 물론 예시일 뿐 제한하려는 것은 아니다. 예를 들어, 이하의 설명에서 제2 피처 위의(over) 또는 제2 피처 상의(on) 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시 예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접 접촉하지 않도록, 제1 피처 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시 예를 포함할 수 있다.
또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명료함을 목적으로 하며, 논의된 다양한 실시 예들 및/또는 구성들 간의 관계를 그 자체로 지시하지는 않는다. 또한, 후속하는 본 개시에서 하나의 피처를 다른 피처 상에(on), 다른 피처에 연결하여(connect) 및/또는 다른 피처에 결합하여(couple) 형성하는 것은 피처가 직접 접촉하여 형성되는 실시 예를 포함할 수 있으며, 또한 추가 피처들이 피처들 사이에 끼어서 형성되어, 피처들이 직접 접촉하지 않을 수 있는 실시 예를 포함할 수 있다. 또한, 공간적으로 상대적인 용어, 예를 들면, "하부(lower)", "상부(upper)", "수평(horizontal)", "수직(vertical)", "위(above)", "위(over)", "아래(below)", "아래(beneath)", "위(up)", "아래(down)" "상부(top)", "하부(bottom)" 등뿐만 아니라 그 파생어(예를 들어, "수평적으로(horizontally)", "하향(downwardly)", "상향(upwardly)" 등)은 본 개시에서 하나의 피처와 다른 피처의 관계의 본 개시의 용이성을 위해 사용된다. 공간적으로 상대적인 용어는 피처를 포함하는 디바이스의 상이한 방향을 포함하도록 의도된다.
집적 회로(IC) 설계는 소정의 기능을 갖는 다양한 표준 셀을 정의한다. 각 표준 셀은 논리 기능(예를 들어, AND, NAND, OR, NOR, NOT, XOR 및/또는 XNOR) 및/또는 저장 기능(예를 들어, 플립 플롭, 래치 및/또는 버퍼)을 제공하기 위해 결합되는 트랜지스터들 및 상호 연결(또는 라우팅) 구조들을 포함한다. IC 설계 레이아웃을 생성하는 것은 전형적으로 특정 기능을 달성하기 위하여 주어진 영역에 표준 셀의 어레이를 배치(또는 배열)하는 것, 및 표준 셀들을 서로 연결하기 위하여 라우팅하는 것을 포함한다. 그 후, IC 디바이스는 IC 설계 레이아웃을 사용하여 제조될 수 있다. IC 기술이 소규모 기술 노드로 진행됨에 따라, 논리 밀도 및 라우팅 효율을 최대화하는 방식으로 트랜지스터 및 상호 연결 구조를 서로에 대해 구성하는 데 문제가 발생한다. 예를 들면, IC 디바이스의 상호 연결 구조 및/또는 IC 디바이스의 IC 피처의 피치(pitch)에서 다른 층의 피치를 고려하지 않고 층별로 피치를 설정하면, IC 영역의 비효율적인 사용이 초래되어 IC 성능에 부정적인 영향을 미칠 수 있고, 주어진 표준 셀에 필요한 영역을 불필요하게 증가시킬 수 있다. 따라서, 본 개시는 IC 디바이스가 첨단 기술 노드에 요구되는 고밀도 및 높은 라우팅 효율을 달성하면서 고성능을 유지할 수 있게 하는 다양한 상호 연결 구조(특히, 상호 연결 구조에 대한 다양한 피치 비)를 제안한다.
도 1a 및 도 1b는 본 개시의 다양한 양태에 따른, IC 디바이스(10)의 일부 또는 전부의 부분 개략도이다. 특히, 도 1a는 (예를 들어, x-y 평면에서) IC 디바이스(10)의 간략화된 개략적인 평면도이고, 도 1b는 (예를 들어, x-z 평면에서) 도 1a의 라인 1b-1b를 따른 IC 디바이스(10)의 개략적인 단면도이다. IC 디바이스(10)는 마이크로프로세서, 메모리 셀 및/또는 다른 IC 디바이스에 포함될 수 있다. 일부 구현 예에서, IC 디바이스(10)는 저항기, 커패시터, 인덕터, 다이오드, p형 필드 효과 트랜지스터(p-type field effect transistor, PFET), n형 필드 효과 트랜지스터(n-type field effect transistor, NFET), MOSFET(metal-oxide semiconductor field effect transistor), CMOS(complementary metal-oxide semiconductor) 트랜지스터, BJT(bipolar junction transistors), LDMOS(laterally diffused MOS) 트랜지스터, FinFET(fin-like FET), 고전압 트랜지스터, 고주파 트랜지스터, 다른 적당한 컴포넌트, 또는 이들의 조합과 같은 다양한 수동 및 능동 마이크로 전자 디바이스를 포함하는 IC 칩의 일부, SoC(system on chip), 또는 그 일부이다. 일부 구현 예에서, IC 디바이스(10)는 논리 기능(예를 들어, AND, NAND, OR, NOR, NOT, XOR 및/또는 XNOR) 및/또는 저장 기능(예를 들어, 플립 플롭 및/또는 래치)을 수행하는 IC 칩의 표준 셀의 일부이다. 표준 셀은 대안적으로 그 기능에 따라 논리 셀 및/또는 저장 셀로 지칭될 수 있다. 본 개시의 목적을 위해, IC 디바이스(10)는 논리 셀에 포함될 수 있는 논리 회로의 일부이다. 도 1a 및 도 1b는 본 개시의 발명 개념을 더 잘 이해하기 위해 명확화를 위해 단순화되었다. 추가적인 피처들이 IC 디바이스(10)에서 추가될 수 있고, 이하에서 설명되는 피처들 중 일부는 IC 디바이스(10)의 다른 실시 예들에서 대체, 수정 또는 제거될 수 있다.
IC 디바이스(10)는 기판(웨이퍼)(12)을 포함한다. 도시된 실시 예에서, 기판(12)은 실리콘을 포함한다. 대안적으로 또는 부가적으로, 기판(12)은 게르마늄과 같은 다른 기본 반도체; 실리콘 카바이드, 실리콘 인화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소 및/또는 안티몬화인듐과 같은 화합물 반도체; 실리콘 게르마늄(SiGe), SiPC, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP와 같은 합금 반도체; 또는 이들의 조합을 포함한다. 대안적으로, 기판(12)은 SOI(silicon-on-insulator) 기판, SGOI(silicon germanium-on-insulator) 기판, 또는 GOI(germanium-on-insulator) 기판과 같은 절연체 상의 반도체(semiconductor-on-insulator) 기판이다. 절연체 상의 반도체 기판은 산소 주입, 웨이퍼 본딩 및/또는 다른 적절한 방법에 의한 분리를 사용하여 제조될 수 있다. 일부 구현 예에서, 기판(12)은 하나 이상의 III-V 족 물질을 포함한다. 일부 구현 예에서, 기판(12)은 하나 이상의 II-Ⅳ 족 물질을 포함한다.
기판(12)은 IC 디바이스(10)의 설계 요구 사항에 따라 구성된 도핑 영역(14) 및 도핑 영역(16)과 같은 다양한 도핑 영역을 포함한다. 일부 구현 예에서, 기판(12)은 붕소(예를 들어, BF2), 인듐, 다른 p형 도펀트 또는 이들의 조합과 같은 p형 도펀트로 도핑된 p형 도핑 영역(예를 들어, p형 웰)을 포함한다. 일부 구현 예에서, 기판(12)은 인, 비소, 다른 n형 도펀트 또는 이들의 조합과 같은 n형 도펀트로 도핑된 n형 도핑 영역(예를 들어, n형 웰)을 포함한다. 일부 구현 예에서, 기판(12)은 p형 도펀트와 n형 도펀트의 조합으로 형성된 도핑 영역을 포함한다. 일부 구현 예에서, 도핑 영역(14)은 풀업(pull-up, PU) FinFET과 같은 p형 전계 효과 트랜지스터(PFET)에 대해 구성되고, 도핑 영역(16)은 풀다운(pull-down, PD) FinFET과 같은 n형 FET(NFET)에 대해 구성되어, IC 디바이스(10)가 CMOS 트랜지스터를 포함한다. 예를 들어, 도핑 영역(14)은 n형 도핑 영역이고, 도핑 영역(16)은 p형 도핑 영역이다. 다양한 도핑 영역들은 기판(12) 상에 및/또는 기판(12) 내에 직접 형성되어, 예를 들어 p-웰 구조, n-웰 구조, 듀얼-웰 구조, 융기 구조, 또는 이들의 조합을 제공할 수 있다. 이온 주입 공정, 확산 공정 및/또는 다른 적절한 도핑 공정이 수행되어 다양한 도핑 영역을 형성할 수 있다.
IC 디바이스(10)는 핀(20A)과 같은 기판(12) 위에 배치된 다양한 핀(능동 핀 영역으로도 지칭됨)을 포함한다. 도 1b에서, PFET는 핀(20A)을 포함하지만, 본 개시는 PFET 및/또는 NFET가 (예를 들어 다중 핀 트랜지스터 용으로 구성된) 더 많은 핀을 포함하는 실시 예를 고려한다. 핀(20)과 같은 IC 디바이스(10)의 핀은 서로 실질적으로 평행하게 배향되며, 각각은 x-방향으로 정의된 길이, y-방향으로 정의된 폭 및 z-방향으로 정의된 높이를 갖는다. 핀(20A)과 같은 IC 디바이스(10)의 핀들 각각은 x-방향으로 그 길이를 따라 정의된 채널 영역, 소스 영역, 및 드레인 영역을 가지고, 채널 영역은 소스 영역과 드레인 영역(일반적으로 소스/드레인 영역으로 지칭됨) 사이에 배치된다. 채널 영역은 측벽 부분들 사이에 한정된 상부 부분(top portion)을 포함하며, 상부 부분 및 측벽 부분은 게이트 구조(후술됨)와 결합하여, IC 디바이스(10)의 동작 동안 전류가 소스 영역과 드레인 영역 사이에서 흐를 수 있다. 소스/드레인 영역은 또한 측벽 부분들 사이에 한정된 상부 부분을 포함한다. 일부 구현 예에서, 핀(20A)과 같은 IC 디바이스(10)의 핀은 (기판(12)의 물질 층의 일부와 같은) 기판(12)의 일부이다. 예를 들어, 기판(12)이 실리콘을 포함하는 경우, 핀(20A)은 실리콘을 포함한다. 대안적으로, 일부 구현 예에서, 핀(20A)과 같은 IC 디바이스(10)의 핀은 기판(12)을 덮는 하나 이상의 반도체 물질 층과 같은 물질 층에 한정된다. 예를 들어, 핀(20A)은 기판 위에 배치된 다양한 반도체 층을 갖는 반도체 층 스택(헤테로 구조라고도 지칭됨)을 포함할 수 있다. 반도체 층은 실리콘, 게르마늄, 실리콘 게르마늄, 다른 적합한 반도체 물질, 또는 이들의 조합과 같은 임의의 적합한 반도체 물질을 포함할 수 있다. 반도체 층은 IC 디바이스(10)의 설계 요건에 따라 동일하거나 상이한 물질, 에칭률, 구성 원자 퍼센트(constituent atomic percentage), 구성 중량 퍼센트, 두께 및/또는 구성을 포함할 수 있다. 일부 구현 예에서, 반도체 층 스택은 제1 물질로 구성된 반도체 층과 제2 물질로 구성된 반도체 층으로 이루어진 교대 반도체 층을 포함한다. 예를 들어, 반도체 층 스택은 실리콘 층과 실리콘 게르마늄 층(예를 들어, 아래에서 위로 SiGe/Si/SiGe/Si/SiGe/Si)을 교대시킨다. 일부 구현 예에서, 반도체 층 스택은 동일한 물질이지만 제1 원자 퍼센트의 구성 성분(constituent)을 갖는 반도체 층 및 제2 원자 퍼센트의 구성 성분을 갖는 반도체 층과 같은 교대하는 구성 원자 퍼센트를 갖는 반도체 층을 포함한다. 예를 들어, 반도체 층 스택은 실리콘 및/또는 게르마늄 원자 퍼센트가 교대로 있는 실리콘 게르마늄 층을 포함한다(예를 들어, 아래에서 위로 SiaGeb/SicGed/SiaGeb/SicGed/SiaGeb/SicGed, a 및 c는 실리콘의 상이한 원자 퍼센트이고, b 및 d는 게르마늄의 상이한 원자 퍼센트임).
핀(20A)과 같은 IC 디바이스(10)의 핀은 임의의 적절한 공정을 사용하여 기판(12) 위에 형성된다. 일부 구현 예에서, 증착, 리소그래피 및/또는 에칭 공정의 조합은 도 1b에 도시된 바와 같이 기판(12)으로부터 연장되는 핀(20A)을 한정하도록 수행된다. 예를 들어, 핀(20A)을 형성하는 것은 기판(12)(또는 기판(12) 위에 배치된 헤테로 구조와 같은 물질 층) 위에 패터닝된 레지스트 층을 형성하기 위하여 리소그래피 공정을 수행하는 것과, 패터닝된 레지스트 층에 정의된 패턴을 기판(12)(또는 기판(12) 위에 배치된 헤테로 구조와 같은 물질 층)으로 전사하기 위한 에칭 공정을 수행하는 것을 포함한다. 리소그래피 공정은 기판(12) 상에 레지스트 층을 (예를 들어, 스핀 코팅에 의해) 형성하는 단계, 사전 노광 베이킹 공정을 수행하는 단계, 마스크를 사용하여 노광 공정을 수행하는 단계, 노광 후 베이킹 공정을 수행하는 단계 및 현상 공정을 수행하는 단계를 포함할 수 있다. 노광 공정 동안, 레지스트 층은 방사선 에너지(예를 들어, UV(ultraviolet) 광, DUV(deep UV) 광 또는 EUV(extreme UV) 광)에 노출되어, 마스크의 마스크 패턴 및/또는 마스크 유형(예를 들어, 바이너리 마스크, 위상 쉬프트 마스크, 또는 EUV 마스크)에 따라 마스크가 레지스트 층으로의 방사선을 차단, 투과 및/또는 반사하여, 이미지가 마스크 패턴에 대응하는 레지스트 층에 투영된다. 레지스트 층은 방사선 에너지에 민감하므로, 레지스트 층의 노광 부분이 화학적으로 변화하고, 레지스트 층의 특성 및 현상 공정에서 사용된 현상 용액의 특성에 따라 레지스트 층의 노광된(또는 노광되지 않은) 부분이 현상 공정 중에 용해된다. 현상 후, 패터닝된 레지스트 층은 마스크에 대응하는 레지스트 패턴을 포함한다. 에칭 공정은 패터닝된 레지스트 층을 에칭 마스크로서 사용하여 기판(12)(또는 기판(12) 위에 배치된 물질 층)의 부분을 제거한다. 에칭 공정은 건식 에칭 공정(예를 들어, RIE(reactive ion etching) 공정), 습식 에칭 공정, 다른 적절한 에칭 공정 또는 이들의 조합을 포함할 수 있다. 에칭 공정 후에, 패터닝된 레지스트 층은 예를 들어 레지스트 박리(stripping) 공정에 의해 기판(12)으로부터 제거된다. 대안적으로, 핀(20A)과 같은 IC 디바이스(10)의 핀은 DPL(double patterning lithography) 공정(예를 들어, LELE(lithography-etch-lithography-etch) 공정, SADP(self-aligned double patterning) 공정, SID(spacer-is-dielectric) SIDP 공정, 다른 이중 패터닝 공정, 또는 이들의 조합), 3중 패터닝 공정(예를 들어, LELELE(lithography-etch-lithography-etch-lithography-etch) 공정, SATP(self-aligned triple patterning) 공정, 다른 3중 패터닝 공정 또는 이들의 조합), 다른 다중 패터닝 공정(예를 들어, SAQP(self-aligned quadruple patterning) 공정), 또는 이들의 조합과 같은 다중 패터닝 공정에 의해 형성된다. 일부 구현 예에서, DSA(direct self-assembly) 기술은 핀(20A)과 같은 IC 디바이스(10)의 핀을 형성하면서 구현된다. 또한, 일부 구현 예에서, 노광 공정은 마스크 없는 리소그래피, 전자빔(electron-beam, e-beam) 기록, 이온-빔 기록 및/또는 레지스트 층을 패터닝하기 위한 나노임프린트(nanoimprint) 기술을 구현할 수 있다.
IC 디바이스(10)의 다양한 디바이스 영역과 같은 다양한 영역을 절연시키기 위해 기판(12) 위에 및/또는 기판(22) 내에 절연 피처(isolation feature)(들)(22)가 형성된다. 예를 들어, 절연 피처(22)는 PFET 및 NFET와 같은, 능동 디바이스 영역 및/또는 수동 디바이스 영역을 서로로부터 분리하고 절연시킨다. 절연 피처(22)는 또한 핀(20A)과 같은 IC 디바이스(10)의 핀을 IC 디바이스(10)의 다른 핀들로부터 서로 분리 및 절연시킨다. 도시된 실시 예에서, 절연 피처(22)는 핀(20A)의 바닥 부분을 둘러싸고 있다. 절연 피처(22)는 실리콘 산화물, 실리콘 질화물, 실리콘 옥시나이트라이드, (예를 들어, 실리콘, 산소, 질소, 탄소 또는 다른 적절한 절연 구성 성분을 포함하는) 다른 적절한 절연 물질, 또는 이들의 조합을 포함한다. 절연 피처(22)는 STI(shallow trench isolation) 구조, DTI(deep trench isolation) 구조 및/또는 LOCOS(local oxidation of silicon) 구조와 같은 상이한 구조를 포함할 수 있다. 일부 구현 예에서, STI 피처는 (예를 들어, 건식 에칭 공정 및/또는 습식 에칭 공정을 사용하여) 기판(12)에 트렌치를 에칭하고, (예를 들어, 화학 기상 증착 공정 또는 스핀-온 글라스(spin-on glass) 공정을 사용하여) 트렌치를 절연체 물질로 채움으로써 형성될 수 있다. 과량의 절연체 물질을 제거하고/하거나 절연 피처(22)의 상부 표면을 평탄화하기 위해 CMP(chemical mechanical polishing) 공정이 수행될 수 있다. 일부 구현 예에서, STI 피처는 핀을 형성한 후에 기판(12) 위에 절연체 물질을 증착하고(일부 구현 예에서, 절연체 물질 층은 핀들 사이의 갭(트랜치)을 채운다) 절연 피처(22)를 형성하도록 절연체 물질 층을 에치 백(etch back)함으로써 형성될 수 있다. 일부 구현 예에서, 절연 피처(22)는 라이너 유전체 층 위에 배치된 벌크 유전체 층과 같은, 트렌치를 채우는 다중 층 구조를 포함하며, 벌크 유전체 층 및 라이너 유전체 층은 설계 요건에 의존하는 물질(예를 들어, 열 산화물을 포함하는 라이너 유전체 층 위에 배치된 실리콘 질화물을 포함하는 벌크 유전체 층)를 포함한다. 일부 구현 예에서, 절연 피처(22)는 (예를 들어, 붕소 실리케이트 유리(boron silicate glass, BSG) 또는 포스포실리케이트 유리(phosphosilicate glass, PSG)를 포함하는) 도핑된 라이너 층 위에 배치된 유전체 층을 포함한다.
게이트 구조(30A), 게이트 구조(30B), 게이트 구조(30C), 게이트 구조(30D) 및 게이트 구조(30E)와 같은 다양한 게이트 구조가 IC 디바이스(10)의 핀 위에 배치된다. 게이트 구조들(30A-30E)은 y-방향을 따라 연장되어(예를 들어, 핀(20A)과 같은 IC 디바이스(10)의 핀들에 실질적으로 수직임), 게이트 구조들(30A-30E) 각각이 y-방향으로 정의된 길이, x-방향으로 정의된 너비, 및 z-방향으로 정의된 높이를 갖는다. 도시된 실시 예에서, 게이트 구조들(30B-30D)은 핀(20A)과 같은 IC 디바이스(10)의 핀들의 채널 영역들 위에 배치된다. 일부 실시 예에서, 게이트 구조들(30B-30D)은 IC 디바이스(10)의 핀의 채널 영역을 감싸며, 그에 의해 IC 디바이스(10)의 핀의 소스/드레인 영역 사이에 위치된다(interpose). 게이트 구조들(30B-30D)은 핀(20A)과 같은 IC 디바이스(10)의 핀의 채널 영역을 결합하여, 동작 중에 IC 디바이스(10)의 핀의 소스/드레인 영역 사이에 전류가 흐를 수 있다. 도시된 실시 예의 설명에서, 게이트 구조들(30A-30E)은 IC 디바이스(10)의 설계 요건들에 따라 능동 게이트 구조들 또는 더미 게이트 구조들로서 구성된다. "능동 게이트 구조"는 일반적으로 IC 디바이스(10)의 전기적으로 기능적인(functional) 게이트 구조를 지칭하는 반면, "더미 게이트 구조"는 일반적으로 IC 디바이스(10)의 전기적으로 비-기능적인 게이트 구조를 지칭한다. 일부 구현 예에서, 더미 게이트 구조는 능동 게이트 구조의 물리적 치수와 같은 능동 게이트 구조의 물리적 특성을 모방하지만, IC 디바이스(10)에서 동작이 불가능하다(다시 말해서, 전류가 흐르게 할 수 없다). 일부 구현 예에서, 더미 게이트 구조는 실질적으로 균일한 처리 환경을 가능하게 하며, 예를 들어 (예를 들어, 에피택셜 소스/드레인 피처를 형성할 때) IC 디바이스(10)의 소스/드레인 영역에서의 균일한 에피택셜 물질 성장, (예를 들어, 소스/드레인 리세스를 형성할 때) IC 디바이스(10)의 소스/드레인 영역에서의 균일한 에칭률, 및/또는 (예를 들어, CMP-유도 디싱 효과를 감소(또는 방지)시킴으로써) 균일한 실질적으로 평탄한 표면을 가능하게 한다.
게이트 구조들(30A-30E)은 IC 디바이스(10)의 설계 요건에 따라 원하는 기능을 달성하도록 구성된 게이트 스택을 포함하여, 게이트 구조들(30A-30E)은 동일하거나 상이한 층 및/또는 물질을 포함한다. 도시된 실시 예에서, 게이트 구조들(30A-30E)은 게이트 유전체(32), 게이트 전극(34) 및 하드 마스크 층(36)을 포함하는 게이트 스택들을 갖는다. 게이트 유전체(32)는 IC 디바이스(10) 및 절연 피처(22)의 핀 위에 등각으로(conformally) 배치되어, 게이트 유전체(32)는 실질적으로 균일한 두께를 갖는다. 도시된 실시 예에서, 게이트 유전체(32)는 게이트 구조들(30A-30E)의 게이트 스택들을 정의하는 IC 디바이스(10)의 측벽 표면들 및 바닥 표면들 상에 배치된다. 게이트 유전체(32)는 실리콘 산화물, 하이(high)-k 유전체 물질, 다른 적절한 유전체 물질 또는 이들의 조합과 같은 유전체 물질을 포함한다. 도시된 실시 예에서, 게이트 유전체(32)는 하프늄 디옥사이드(HfO2), HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 하프늄 디옥사이드-알루미나(HfO2-Al2O3) 합금, 다른 적합한 하이-k 유전체 물질, 또는 이들의 조합과 같은 하이-k 유전체 물질을 포함한다(그래서 하이-k 유전체 층이라고 지칭될 수 있음). 하이-k 유전체 물질은 일반적으로 예를 들어 실리콘 산화물의 유전 상수(k ≒ 3.9)보다 큰, 높은 유전 상수를 갖는 유전체 물질을 지칭한다. 일부 구현 예에서, 게이트 유전체(32)는 IC 디바이스(10)의 하이-k 유전체 층 및 핀 사이에 배치된 (실리콘 산화물과 같은 유전체 물질을 포함하는) 계면 층을 더 포함한다. 게이트 전극(34)은 게이트 유전체(32) 위에 배치된다. 게이트 전극(34)은 전기 도전성 물질을 포함한다. 일부 구현 예에서, 게이트 전극(34)은 캡핑(capping) 층, 일 함수(work function) 층, 접착(glue)/장벽(barrier) 층, 및 금속 충전(또는 벌크) 층과 같은 다수의 층을 포함한다. 캡핑 층은 게이트 유전체(32)와 게이트 구조들(30A-30E)의 다른 층들(특히, 금속을 포함하는 게이트 층들) 사이의 구성 성분들의 확산 및/또는 반응을 방지 또는 제거하는 물질을 포함할 수 있다. 일부 구현 예에서, 캡핑 층은 질화 티타늄(TiN), 질화 탄탈륨(TaN), 질화 텅스텐(W2N), 티타늄 실리콘 나이트라이드(TiSiN), 탄탈륨 실리콘 나이트라이드(TaSiN) 또는 이들의 조합과 같은 금속 및 질소를 포함한다. 일 함수 층은 n형 일 함수 물질 및/또는 p형 일 함수 물질과 같은 원하는 일 함수를 갖도록 조정(tune)된 도전 물질을 포함할 수 있다. P형 일 함수 물질은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 p형 일 함수 물질 또는 이들의 조합을 포함할 수 있다. N형 일 함수 물질은 Ti, Al, Ag, Mn, Zr, TiAl, TiAlC, TaC, TaCN, TaSiN, TaAl, TaAlC, TiAlN, 다른 n형 일 함수 물질 또는 이들의 조합을 포함한다. 접착/장벽 층은 일 함수 층 및 금속 충전 층과 같은 인접한 층들 사이의 접착을 촉진시키는 물질 및/또는 일 함수 층 및 금속 충전 층과 같은 게이트 층들 사이의 확산을 차단하고/하거나 감소시키는 물질을 포함할 수 있다. 예를 들어, 접착/장벽 층은 금속(예를 들어, W, Al, Ta, Ti, Ni, Cu, Co, 다른 적합한 금속 또는 이들의 조합), 금속 산화물, 금속 질화물(예를 들어, TiN), 또는 그 조합을 포함한다. 금속 충전 층은 Al, W, Cu 및/또는 Co와 같은 적당한 도전성 물질을 포함할 수 있다. 게이트 유전체(32) 및/또는 게이트 전극(34)은 다수의 다른 층, 예를 들어 캡핑 층, 계면 층, 확산 층, 장벽 층, 하드 마스크 층 또는 이들의 조합을 포함할 수 있다. 하드 마스크 층(36)은 실리콘 및 질소(예를 들어, 실리콘 질화물)와 같은 임의의 적절한 물질을 포함한다. 일부 구현 예에서, 게이트 구조들(30A-30E)이 PFET 및 NFET에 걸쳐있기(span) 때문에, 게이트 구조들(30A-30E)은 PFET 및 NFET와 대응하는 영역들에서 상이한 층들을 가질 수 있다.
게이트 구조들(30A-30E)의 게이트 스택들은 게이트 최종(gate last) 공정, 게이트 최초(gate first) 공정 또는 하이브리드 게이트 최종/게이트 최초 공정에 따라 제조된다. 게이트 최종 공정 구현들에서, 게이트 구조들(30A-30E) 중 하나 이상은 금속 게이트 스택들로 후속적으로 대체되는 더미 게이트 스택들을 포함한다. 더미 게이트 스택은 예를 들어, (예를 들어, 실리콘 산화물을 포함하는) 계면 층 및 (예를 들어, 폴리실리콘을 포함하는) 더미 게이트 전극 층을 포함한다. 이러한 구현에서, 더미 게이트 전극 층은 제거되어, 게이트 유전체(32) 및/또는 게이트 전극(34)이 후속적으로 형성되는 개구(트렌치)를 형성한다. 일부 구현 예에서, 적어도 하나의 게이트 구조(30A-30E)의 더미 게이트 스택이 금속 게이트 스택으로 대체되는 반면, 적어도 하나의 게이트 구조(30A-30E)의 더미 게이트 스택이 남아 있다. 게이트 최종 공정 및/또는 게이트 최초 공정은 증착 공정, 리소그래피 공정, 에칭 공정, 다른 적절한 공정 또는 이들의 조합을 구현할 수 있다. 증착 공정은 CVD, PVD(physical vapor deposition), ALD(atomic layer deposition), HDPCVD(high density plasma CVD), MOCVD(metal organic CVD), RPCVD(remote plasma CVD), PECVD(plasma enhanced CVD), LPCVD(low-pressure CVD), ALCVD(atomic layer CVD), APCVD(atmospheric pressure CVD), 도금(plating), 다른 적절한 방법들, 또는 이들의 조합을 포함한다. 리소그래피 패터닝 공정은 레지스트 코팅(예를 들어 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 레지스트 현상, 헹굼, 건조(예를 들어, 하드 베이킹), 다른 적절한 공정 또는 그 조합을 포함한다. 대안적으로, 리소그래피 노광 공정은 마스크 없는 리소그래피, 전자-빔 기록 또는 이온-빔 기록과 같은 다른 방법에 의해 보조되거나, 구현되거나 대체된다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 다른 에칭 공정 또는 이들의 조합을 포함한다.
게이트 구조들(30A-30E)은 각각의 게이트 스택들에 인접하여(예를 들어, 측벽들을 따라) 배치된 각각의 게이트 스페이서(38)를 더 포함한다. 게이트 스페이서(38)는 임의의 적절한 공정에 의해 형성되고 유전체 물질을 포함한다. 유전체 물질은 실리콘, 산소, 탄소, 질소, 다른 적절한 물질, 또는 이들의 조합(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 옥시나이트라이드 또는 실리콘 카바이드)을 포함할 수 있다. 예를 들어, 도시된 실시 예에서, 실리콘 질화물 층과 같은 실리콘 및 질소를 포함하는 유전체 층은 기판(12) 위에 증착될 수 있고, 이어서 이방성으로 에칭되어 게이트 스페이서(38)를 형성할 수 있다. 일부 실시 예에서, 게이트 스페이서(38)는 실리콘 질화물을 포함하는 제1 유전체층 및 실리콘 산화물을 포함하는 제2 유전체층과 같은 다층 구조를 포함한다. 일부 실시 예에서, 게이트 스페이서(38)는 게이트 스택에 인접하여 형성된 밀봉 스페이서, 오프셋 스페이서, 희생 스페이서, 더미 스페이서 및/또는 메인 스페이서와 같은 하나보다 많은 스페이서 세트를 포함한다. 이러한 구현에서, 다양한 스페이서 세트는 상이한 에칭율을 갖는 물질을 포함할 수 있다. 예를 들어, 실리콘 및 산소를 포함하는 제1 유전체 층은 기판(12) 위에 증착되고, 이어서 이방성 에칭되어 게이트 스택에 인접한 제1 스페이서 세트를 형성할 수 있고, 실리콘 및 질소를 포함하는 제2 유전체 층은 기판(12) 위에 증착되고, 이어서 이방성 에칭되어 제1 스페이서 세트에 인접한 제2 스페이서 세트를 형성할 수 있다. 게이트 스페이서(38)를 형성하기 전 및/또는 형성한 후에, 핀(20A)과 같은 IC 디바이스(10)의 핀 내에, 저농도로 도핑된 소스 및 드레인(lightly doped source and drain, LDD) 피처 및/또는 고농도로 도핑된 소스 및 드레인(heavily doped source and drain, HDD) 피처(둘 다 도 1a 및 도 1b에 도시되지 않음)를 형성하기 위해, 주입, 확산 및/또는 어닐링 공정이 수행될 수 있다.
에피택셜 소스 피처들 및 에피택셜 드레인 피처들(에피택셜 소스/드레인 피처들로서 지칭됨)은 IC 디바이스(10)의 소스/드레인 영역들 위에 배치된다. 예를 들어, 반도체 물질은 핀들 상에서 에피택셜 성장되어, 에피택셜 소스/드레인 피처(40A) 및 에피택셜 소스/드레인 피처(40B)를 형성한다. 일부 구현 예에서, 에피택셜 소스/드레인 피처(40A, 40B)는 핀 리세스 공정(예를 들어, 에치 백 공정) 후에 IC 디바이스(10)의 핀의 소스/드레인 영역 위에 형성되어, 에피택셜 소스/드레인 피처(40A, 40B)가 IC 디바이스(10)의 리세스된 핀으로부터 성장된다. 일부 구현 예에서, 에피택셜 소스/드레인 피처(40A, 40B)는 핀(20A)과 같은 IC 디바이스(10)의 핀의 소스/드레인 영역을 감싼다. 이러한 구현에서, 핀은 핀 리세스 공정을 거치지 않을 수 있다. 일부 구현 예에서, 에피택셜 소스/드레인 피처(40A, 40B)는 (핀들에 실질적으로 수직인) y-방향을 따라 측면으로 연장되어(성장되어), 에피택셜 소스/드레인 피처(40A, 40B)는 하나가 넘는 핀에 걸쳐 있는 병합된 에피택셜 소스/드레인 피처이다. 에피택시 공정은 CVD 증착 기술(예를 들어, VPE(vapor-phase epitaxy), UHV-CVD(ultra-high vacuum CVD), LPCVD, 및/또는 PECVD), 분자 빔 에피 택시, 다른 적절한 SEG 공정, 또는 그 조합을 구현할 수 있다. 에피택시 공정은 기판(12) 및/또는 핀의 조성과 상호 작용하는 기체 및/또는 액체 전구체를 사용할 수 있다. 에피택셜 소스/드레인 피처(40A, 40B)는 n형 도펀트들 및/또는 p형 도펀트들로 도핑된다. IC 디바이스(10)에서, PFET 및 NFET는 반대로 도핑된 에피택셜 소스/드레인 피처를 갖는다. 예를 들어, PFET의 경우 에피택셜 소스/드레인 피처(40A)는 실리콘 및/또는 게르마늄을 포함하는 에피택셜 층이며, 실리콘 게르마늄 함유 에피택셜층은 붕소, 탄소, 다른 p형 도펀트 또는 이들의 조합으로 도핑된다(예를 들어, Si:Ge:B 에피택셜 층 또는 Si:Ge:C 에피택셜 층을 형성함). 예를 들어, NFET의 경우, 에피택셜 소스/드레인 피처(40B)는 실리콘 및/또는 탄소를 포함하는 에피택셜 층이며, 실리콘 함유 에피택셜 층 또는 실리콘-탄소 함유 에피택셜 층은 인, 비소, 다른 n형 도펀트, 또는 그 조합으로 도핑된다(예를 들어, Si:P 에피택셜 층, Si:C 에피택셜 층, 또는 Si:C:P 에피택셜 층을 형성함). 도 1a에서, 에피택셜 소스/드레인 피처(40A, 40B)는 산화물 정의(oxide definition OD) 영역들로서 도시되어, 에피택셜 소스/드레인 피처(40A, 40B)는 대안적으로 OD 영역들로 지칭될 수 있다. 일부 구현 예에서, 에피택셜 소스/드레인 피처(40A, 40B)는 채널 영역에서 원하는 인장 응력 및/또는 압축 응력을 달성하는 물질 및/또는 도펀트를 포함한다. 일부 구현 예에서, 에피택셜 소스/드레인 피처(40A, 40B)는 에피택시 공정의 소스 물질에 불순물을 첨가함으로써 증착 동안 도핑된다. 일부 구현 예에서, 에피택셜 소스/드레인 피처(40A, 40B)는 증착 공정에 후속하는 이온 주입 공정에 의해 도핑된다. 일부 구현 예에서, 어닐링 공정은 에피택셜 소스/드레인 피처(40A, 40B) 및/또는 HDD 영역 및/또는 LDD 영역과 같은 IC 디바이스(10)의 다른 소스/드레인 영역에서 도펀트를 활성화시키기 위해 수행된다.
MLI(multilayer interconnect) 피처(50)가 기판(12) 위에 배치된다. MLI 피처(50)는 다양한 디바이스(예를 들어, 트랜지스터, 저항기, 캐패시터 및/또는 인덕터) 및/또는 IC 디바이스(10)의 컴포넌트(예를 들어, 게이트 구조 및/또는 소스/드레인 피처)를 전기적으로 결합시켜서, 다양한 디바이스들 및/또는 컴포넌트들이 IC 디바이스(10)의 설계 요구 사항에 의해 규정된 바와 같이 동작할 수 있다. MLI 피처(50)는 디바이스들 및/또는 IC 디바이스(10)의 컴포넌트들 사이의 신호를 라우팅하고/하거나 동작 중에 디바이스들 및/또는 IC 디바이스(10)의 컴포넌트들로 신호들(예를 들어, 클록 신호, 전압 신호 및/또는 접지 신호)을 분배하는 다양한 상호 연결 구조들을 형성하도록 구성된, 유전체 층 및 전기적 도전 층(예를 들어, 금속 층)의 조합을 포함한다. 일부 구현 예에서, MLI 피처(50)는 게이트 구조(30A-30E), 에피택셜 소스/드레인 피처(40A) 및/또는 에피택셜 소스/드레인 피처(40B) 중 하나 이상을 양의 공급 전압, 음의 공급 전압, 및/또는 접지와 같은 전원 전압에 전기적으로 결합한다. 도전 층은 상호 연결 라우팅 층, 접촉(contact) 층 및/또는 비아 층을 형성하도록 구성되며, 각각의 층은 MLI 피처(50)의 상이한 평면에 배치될 수 있다. 일부 구현 예에서, 비아 층은 상호 연결 라우팅 층을 서로 연결시키고, 컨택 층을 상호 연결 라우팅 층에 연결하고/하거나 디바이스 층을 상호 연결 라우팅 층에 연결한다. 일부 구현 예에서, 컨택 층은 디바이스 층을 비아 층 및/또는 상호 연결 라우팅 층에 연결한다. MLI 피처(50)는 주어진 수의 유전체 층, 도전 층, 상호 연결 라우팅 층, 비아 층, 컨택 층, 레벨 및/또는 평면으로 도시되었지만, 본 개시는 더 많은 또는 더 적은 유전체 층, 도전 층, 상호 연결 라우팅 층, 비아 층, 컨택 층, 레벨 및/또는 평면을 갖는 MLI 피처(50)를 고려한다는 것을 유의해야 한다.
MLI 피처(50)는 기판(12) 위에 배치된 ILD 층(52)(ILD-0), ILD 층(52) 위에 배치된 ILD 층(54)(ILD-1), ILD 층(54) 위에 배치된 ILD 층(56)(ILD-2), ILD 층(56) 위에 배치된 ILD 층(58)(ILD-3), ILD 층(58) 위에 배치된 LD 층(60)(ILD-4), ILD 층(64) 위에 배치된 ILD 층(62)(ILD-5), ILD 층(64) 위에 배치된 ILD 층(66)(ILD-6), 및 ILD 층(66) 위에 배치된 ILD 층(68)(ILD-7)과 같이, 기판(12) 위에 순차적으로 적층된 하나 이상의 ILD(interlayer dielectric) 층(IMD(intermetal dielectric) 층으로도 지칭될 수 있음)을 포함한다. ILD 층(52-68)은 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 옥시나이트라이드, TEOS 형성 산화물, PSG, BPSG, 로우(low)-k 유전체 물질, 다른 적합한 유전체 물질, 또는 이들의 조합을 포함하는 유전체 물질을 포함한다. 예시적인 로우-k 유전체 물질은 FSG, 탄소 도핑된 실리콘 산화물, Black Diamond®(캘리포니아 주, 산타클라라의 Applied Materials), 크세로겔(Xerogel), 에어로젤(Aerogel), 비정질 플루오르화 탄소, 파릴렌(Parylene), BCB, SiLK®(미시간 주, 미드랜드의 Dow Chemical), 폴리이미드, 다른 로우-k 유전체 물질, 또는 이들의 조합을 포함한다. 도시된 실시 예에서, ILD 층(52-68)은 로우-k 유전체 물질을 포함하는 유전체 층이다(일반적으로 로우-k 유전체 층으로 지칭됨). 일부 구현 예에서, 로우-k 유전체 물질은 일반적으로 3 미만의 유전 상수를 갖는 물질을 지칭한다. 일부 구현 예에서, ILD 층(52-68)은 다중 유전체 물질을 갖는 다중 층 구조를 포함할 수 있다. 일부 구현 예에서, MLI 피처(50)는 ILD 층(52-68) 사이에 배치된 하나 이상의 접촉 에칭 정지 층(contact etch stop layer, CESL), 예컨대 ILD 층(52)과 ILD 층(54) 사이에 배치된 CESL, ILD 층(54)과 ILD 층(56) 사이에 배치된 CESL, ILD 층(56)과 ILD 층(58) 사이에 배치된 CESL, ILD 층(58)과 ILD 층(60) 사이에 배치된 CESL, ILD 층(60)과 ILD 층(62) 사이에 배치된 CESL, ILD 층(62)과 ILD 층(64) 사이에 배치된 CESL, ILD 층(64)과 ILD 층(66) 사이에 배치된 CESL, 및 ILD 층(66)과 ILD 층(68) 사이에 배치된 CESL을 더 포함할 수 있다. 일부 구현 예에서, CESL은 ILD 층(52)과 기판(12), 절연 피처(22), 및/또는 핀 사이에 배치된다. CESL은 ILD 층(52-68)의 유전체 물질와 상이한 유전체 물질과 같은 ILD 층(52-68)과 상이한 물질을 포함한다. 예를 들어, ILD 층(52-68)이 로우-k 유전체 물질을 포함하는 경우, CESL은 실리콘 질화물 또는 실리콘 옥시나이트라이드와 같은 실리콘 및 질소를 포함한다. ILD 층(52-68)은 CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 도금, 다른 적절한 방법 또는 이들의 조합과 같은 증착 공정에 의해 기판(12) 위에 형성된다. 일부 구현 예에서, ILD 층(52-68)은, 예를 들어 기판(12) 위에 유동성 물질(예를 들어, 액체 화합물)을 증착시키고, 유동성 물질을 열적 어닐링 및/또는 자외선 처리와 같은 적절한 기술에 의해 고체 물질로 전환시키는 것을 포함하는 유동성 CVD(flowable CVD, FCVD) 공정에 의해 형성된다. ILD 층(52-68)의 증착에 이어서, ILD 층(52-68)이 실질적으로 평탄한 표면을 갖도록 CMP 공정 및/또는 다른 평탄화 공정이 수행된다.
상호 연결 라우팅 층들은 순차적으로 적층되고 ILD 층(52-68)에 배치된다. 도시된 실시 예에서, MLI 피처(50)는 상호 연결 라우팅 층(70)(금속 1(M1) 층으로 지칭됨), 상호 연결 라우팅 층(75)(금속 2(M2) 층으로 지칭됨), 상호 연결 라우팅 층(80)(금속 3(M3) 층으로 지칭됨), 상호 연결 라우팅 층(85)(금속 4(M4) 층으로 지칭됨), 상호 연결 라우팅 층(90)(금속 5(M5) 층으로 지칭됨), 상호 연결 라우팅 층(95)(금속 6(M4) 층으로 지칭됨), 상호 연결 라우팅 층(100)(금속 7(M7) 층으로 지칭됨)을 포함한다. M1 층, M3 층, M5 층 및 M7 층은 총칭하여 홀수(odd-numbered) 상호 연결 라우팅 층으로 지칭된다. 홀수 상호 연결 라우팅 층(여기서는, 상호 연결 라우팅 층(70, 80, 90, 100))은 x-방향을 따라 연장되는(예를 들어, 게이트 구조들(30A-30E)에 실질적으로 수직인) 하나 이상의 전기적 도전성 라인을 포함하여, 홀수 상호 연결 라우팅 층의 전기적 도전성 라인은 x-방향으로 정의된 길이, y-방향으로 정의된 폭, 및 z-방향으로 정의된 높이를 갖는다. 예를 들어, M1 층은 금속 라인(70A)을 포함하고, M3 층은 금속 라인(80A) 및 금속 라인(80B)을 포함하고, M5 층은 금속 라인(90A)을 포함하고, M7 층은 금속 라인(100A) 및 금속 라인(100B)을 포함한다. 금속 라인(70A), 금속 라인(80A, 80B), 금속 라인(90A) 및 금속 라인(100A, 100B)은 x-방향을 따라 (또는 수평으로) 실질적으로 연장되어, M1 층, M3 층, M5 층 및 M7 층의 라우팅 방향은 게이트 구조(30A-30E)가 연장되는 방향에 실질적으로 수직이다. 따라서, 홀수 상호 연결 라우팅 층(여기에서, 수평 라우팅 층으로서 구성됨)은 게이트 길이 방향에 실질적으로 수직인(또는 직교하는) 길이 방향을 갖는 단방향 전기적 도전성 라인을 포함한다. M2 층, M4 층 및 M6 층은 총칭하여 짝수(even-numbered) 상호 연결 라우팅 층으로서 지칭된다. 짝수 상호 연결 라우팅 층(여기서는, 상호 연결 라우팅 층(75, 85, 95))은 y-방향을 따라 연장되는(예를 들어, 게이트 구조(30A-30E)에 실질적으로 평행한) 하나 이상의 전기적 도전성 라인을 포함하여, 짝수 상호 연결 라우팅 층의 전기적 도전성 라인은 y-방향으로 정의된 길이, x-방향으로 정의된 폭 및 z-방향으로 정의된 높이를 갖는다. 예를 들어, M2 층은 금속 라인(75A), 금속 라인(75B), 금속 라인(75C), 금속 라인(75D), 금속 라인(75E), 금속 라인(75F) 및 금속 라인(75G)을 포함한다; M4 층은 금속 라인(85A), 금속 라인(85B), 금속 라인(85C), 금속 라인(85D), 금속 라인(85E) 및 금속 라인(85F)을 포함한다; M6 층은 금속 라인(95A), 금속 라인(95B), 금속 라인(95C) 및 금속 라인(95D)을 포함한다. 금속 라인(75A-75F), 금속 라인(85A-85F), 및 금속 라인(95A-95D)은 y-방향을 따라 (또는 수직으로) 실질적으로 연장되어, M2 층, M4 층 및 M6 층의 라우팅 방향이 게이트 구조(30A-30E)가 연장되는 방향과 실질적으로 평행하다. 따라서, 짝수 상호 연결 라우팅 층(여기서는 수직 라우팅 층으로서 구성됨)은 게이트 길이 방향에 실질적으로 평행한 길이 방향을 갖는 단방향 전기적 도전성 라인을 포함한다.
도시된 실시 예를 위해, 짝수 상호 연결 라우팅 층의 게이트 피치 및 라우팅 피치는 IC 디바이스(10)가 계속 줄어드는 IC 기술 노드의 고밀도, 높은 라우팅 효율 및 고성능 요구를 충족시키도록 구성된다. 본 개시의 목적을 위해, 피치(pitch, P)는 게이트 구조(30A-30E) 또는 상호 연결 라우팅 층(70-100)의 전기적 도전성 라인(금속 라인)과 같은 동일한 유형의 인접한 IC 피처들 사이의 중심 대 중심(center-to-center) 거리를 일반적으로 지칭한다. 도시된 실시 예에서, 게이트 피치(gate pitch, PG)는 인접한 게이트 구조들(30A-30E) 사이(특히 게이트 전극들(34) 사이)의 중심 대 중심 거리이며, M2 층 피치(P2)는 M2 층(MLI 피처(50)의 제1 수직 라우팅 층)의 인접한 금속 라인들(75A-75G) 사이의 중심 대 중심 거리이며, M4 층 피치는 M4 층(MLI 피처(50)의 제2 수직 라우팅 층)의 인접한 금속 라인들(85A-85F) 사이의 중심 대 중심 거리이며, M6 층 피치(P6)는 M6 층(MLI 피처(50)의 제3 수직 라우팅 층)의 인접한 금속 라인들(95A-95D) 사이의 중심 대 중심 거리이다. 본 개시는 논리 밀도를 최대화하기 위해 PG를 P2 및 P6에 연결(tie)한다. 예를 들어 PG 대 P2 및 P6의 비(PG:P2:P6)는 3:2:4이다. 그러한 구현 예에서, P2는 PG 및 P6보다 작고, PG는 P6보다 작다. 일부 구현 예에서, P4는 P2보다 크다(P2 < P4). 일부 구현 예에서, P4는 P6보다 작다(P4 < P6). 일부 구현 예에서, PG는 최소 게이트 피치이고, P2는 최소 M2 층 피치이고, P4는 최소 M4 층 피치이고, P6는 최소 M6 층 피치이다. 최소 게이트 피치는 일반적으로 주어진 IC 기술 노드에 대한 공정 및/또는 공정 장비(일반적으로 프로세싱이라 칭함)에 의해 게이트 구조(또는 게이트 전극) 사이에서 달성 가능한 최소 피치를 지칭하며, 최소 M2 층 피치는 일반적으로 주어진 기술 노드에 대한 프로세싱에 의해 M2 도전성 라인 사이에 달성 가능한 최소 피치를 지칭하며, 최소 M4 층 피치는 일반적으로 주어진 기술 노드에 대한 프로세싱에 의해 M4 도전성 라인 사이에서 달성 가능한 최소 피치를 지칭하며, 최소 M6 층 피치는 일반적으로 주어진 기술 노드에 대한 프로세싱에 의해 M6 도전성 라인 사이에서 달성 가능한 최소 피치를 지칭한다. IC 디바이스(10)와 동일한 IC 칩 또는 웨이퍼 상의 IC 디바이스는 각각의 최소 게이트 피치, 최소 M2 층 피치, 최소 M4 층 피치, 최소 M6 층 피치보다 크거나 같은 피치를 갖는 게이트 구조, M2 층, M4 층 및 M6 층을 포함할 수 있지만, 각각의 최소 게이트 피치, 최소 M2 층 피치, 최소 M4 층 피치 및 최소 M6 층 피치보다 작은 피치를 가질 수 없다. 이와 같은 방식으로 PG 대 짝수 상호 연결 라우팅 층(예를 들어, 최소 게이트 피치 대 짝수 최소 라우팅 피치)의 피치의 비를 고정함으로써, IC 성능 및/또는 라우팅 효율을 유지하면서 라우팅 밀도 및/또는 셀 패킹 밀도를 최대화한다. 따라서, IC 디바이스(10)는 첨단 기술 노드에 대한 고밀도 및 고성능 요구 모두를 만족시킨다. 또한 단방향 라우팅 층(짝수 및 홀수 모두)을 구현하면 IC 처리량이 증가한다. 상이한 실시 예는 상이한 이점을 가질 수 있으며, 임의의 실시 예에 대한 특별한 이점은 반드시 요구되지는 않는다.
MLI 피처(50)는 ILD 층(52)에 배치된 컨택 층(110)을 더 포함하며, ILD 층(52)은 IC 디바이스(10)의 피처들을 MLI 피처(50)의 비아 층(120)에 전기적으로 결합 및/또는 물리적으로 결합하는 디바이스-레벨 컨택(또한 로컬 상호 연결 또는 로컬 컨택이라고도 함)를 포함한다. 예를 들어, 디바이스-레벨 컨택(110A) 및 디바이스-레벨 컨택(110B)이 각각의 에피택셜 소스/드레인 피처(40A) 상에 배치되어, 디바이스-레벨 컨택(110A) 및 디바이스-레벨 컨택(110B)이 PFET의 소스/드레인 영역을 각각 비아 층(120)의 비아(120A) 및 비아(120B)에 연결한다. 디바이스-레벨 컨택(110A, 110B)은 MD(metal-to-device) 컨택으로서 지칭될 수 있으며, 이는 일반적으로 소스/드레인 영역과 같은 IC 디바이스(10)의 도전성 영역으로의 컨택을 지칭한다. 일부 구현 예에서, 컨택 층(110)은 IC 피처를 MLI 피처(50)의 도전성 피처에 물리적 및/또는 전기적으로 연결하지 않는 하나 이상의 더미 컨택을 포함한다. 일부 구현 예에서, 더미 컨택은 실질적으로 균일한 프로세싱 환경을 가능하게 하기 위해 디바이스-레벨 컨택(110A, 110B)과 유사한 물리적 특성을 갖는다. 디바이스-레벨 컨택(110A, 110B)은 ILD 층(52) 및/또는 ILD 층(54)을 통해 연장되지만, 본 개시는 디바이스-레벨 컨택(110A, 110B)이 더 많거나 더 적은 ILD 층 및/또는 CESL을 통해 연장되는 실시 예를 고려한다.
MLI 피처(50)는 ILD 층(52-68)에 배치된 비아 층(120), 비아 층(125), 비아 층(130), 비아 층(135), 비아 층(140), 비아 층(145) 및 비아 층(150)을 더 포함한다. 비아 층(120)은 컨택 층(110)을 상호 연결 라우팅 층(70)에 전기적으로 결합 및/또는 물리적으로 결합하고; 비아 층(125-150)은 MLI 피처(50)의 상호 연결 라우팅 층(70-100)을 서로 전기적으로 결합 및/또는 물리적으로 결합한다. 도시된 실시 예에서, 비아 층(120)은 디바이스-레벨 컨택(110A) 및 디바이스-레벨 컨택(110B) 상에 각각 배치된 비아(120A) 및 비아(120B)를 포함하여, 비아(120A) 및 비아(120B)는 디바이스-레벨 컨택(110A) 및 디바이스-레벨 컨택(110B)을 금속 라인(70A)에 각각 물리적으로(또는 직접) 연결한다; 비아 층(125)은 금속 라인(70A) 상에 배치된 비아를 포함하여, 비아는 금속 라인(70A)을 상호 연결 라우팅 층(75)(예를 들어, 금속 라인(75B, 75C, 75E, 및 75F))에 물리적으로(또는 직접) 연결한다; 비아 층(130)은 상호 연결 라우팅 층(75)(예를 들어, 금속 라인(75C, 75E)) 상에 배치된 비아를 포함하여, 비아는 상호 연결 라우팅 층(75)을 상호 연결 라우팅 층(80)(예를 들어, 금속 라인(80A, 80B))에 물리적으로(또는 직접) 연결한다; 비아 층(135)은 상호 연결 라우팅 층(80)(예를 들어, 금속 라인(80A, 80B)) 상에 배치된 비아를 포함하여, 비아는 상호 연결 라우팅 층(80)을 상호 연결 라우팅 층(85)(예를 들어, 금속 라인(85B, 85C, 85D, 85E))에 물리적으로(또는 직접) 연결한다; 비아 층(140)은 상호 연결 라우팅 층(85)(예를 들어, 금속 라인(85B, 85C, 85D, 85E)) 상에 배치된 비아를 포함하여, 비아는 상호 연결 라우팅 층(85)을 상호 연결 라우팅 층(90)(예를 들어, 금속 라인(90A))에 물리적으로(또는 직접) 연결한다; 비아 층(145)은 상호 연결 라우팅 층(90)(예를 들어, 금속 라인(90A)) 상에 배치된 비아를 포함하여, 비아는 상호 연결 라우팅 층(90)을 상호 연결 라우팅 층(95)(예를 들어, 금속 라인(95B, 95C))에 물리적으로(또는 직접) 연결한다; 비아 층(150)은 상호 연결 라우팅 층(90)(예를 들어, 금속 라인(95B, 95C)) 상에 배치된 비아를 포함하여, 비아는 상호 연결 라우팅 층(95)을 상호 연결 라우팅 층(100)(예를 들어, 금속 라인(100A, 100B))에 물리적으로(또는 직접) 연결한다. 비아 층(125)은 IC 디바이스 피처(여기서, 게이트 구조(30C))를 상호 연결 라우팅 층(70)에 전기적으로 결합 및/또는 물리적으로 결합하는 비아(120C)를 더 포함한다. 그러한 구현 예에서, 비아(120C)는 게이트 구조(30C)(특히, 게이트 전극(34))에 물리적으로 전기적으로 결합된다. 대안적인 구현 예에서, MLI 피처(50)는 게이트 구조(30C)를 비아(120C)에 전기적으로 결합 및/또는 물리적으로 결합하는 디바이스-레벨 컨택을 더 포함한다. 예를 들어, 디바이스-레벨 컨택은 게이트 구조(30C) 상에 배치되어, 디바이스-레벨 컨택은 게이트 구조(30C)를 비아(120C)에 물리적으로(또는 직접) 연결하고, 비아(120C)는 디바이스-레벨 컨택을 도전성 라인(70A)에 물리적으로(또는 직접) 연결한다. 따라서, 그러한 디바이스-레벨 컨택은 게이트 컨택(gate contact, CG) 또는 MP(metal-to-poly) 컨택으로서 지칭되고, 이들은 일반적으로 폴리 게이트 구조 또는 금속 게이트 구조와 같은 게이트 구조에의 컨택을 지칭한다. 도시된 바와 같이 비아 층(120-150)은 ILD 층(52-68) 중 하나 이상을 통하여 연장되지만, 본 개시는 비아 층(120-150)이 더 많거나 더 적은 ILD 층 및/또는 CESL를 통해 연장되는 실시 예들을 고려한다. 일부 구현 예에서, MLI 피처(50)는 라우팅 층(100)을, ILD 층(52-68)을 덮는 (도시되지 않은 MLI 피처(50)의 금속 8(M8) 층과 같은) 다른 ILD 층들에 배치된 상호 연결 층에 상호 연결하는 비아를 더 포함함으로써, M7 층을 M8 층에 전기적으로 및/또는 물리적으로 결합한다.
상호 연결 라우팅 층(70-100), 컨택 층(110) 및 비아 층(120-150)은 Ta, Ti, Al, Cu, Co, W, TiN, TaN, 다른 적절한 도전성 물질, 또는 이들의 결합과 같은, 임의의 적절한 전기적 도전 물질을 포함한다. 다양한 도전성 물질이 결합되어, 상호 연결 라우팅 층(70-100), 컨택 층(110) 및 비아 층(120-150)의 도전성 피처에 장벽 층, 접착 층, 라이너 층, 벌크 층, 다른 적절한 층, 또는 이들의 조합과 같은 다양한 층을 제공할 수 있다. 일부 구현 예에서, 상호 연결 라우팅 층(70-100)의 도전성 라인은 Cu, Co 및/또는 Ru를 포함하고; 컨택 층(110)의 컨택은 Ti, TiN 및/또는 Co를 포함하고; 비아 층(120-150)의 비아는 Ti, TiN 및/또는 W를 포함한다. ILD 층들(52-68)을 패터닝함으로써 상호 연결 라우팅 층(70-100), 컨택 층(110) 및 비아 층(120-150)이 형성된다. ILD 층(52-68)을 패터닝하는 것은 각각의 ILD 층(52-68)에 컨택 개구, 비아 개구 및/또는 라인 개구와 같은 개구(트렌치)를 형성하기 위한 리소그래피 공정 및/또는 에칭 공정을 포함할 수 있다. 일부 구현 예에서, 리소그래피 공정은 각각의 ILD 층(52-68) 위에 레지스트 층을 형성하고, 레지스트 층을 패터닝된 방사선에 노광시키고, 노광된 레지스트 층을 현상함으로써 각각의 ILD 층(52-68)에서 개구(들)를 에칭하기 위한 마스킹 요소로서 사용될 수 있는 패터닝된 레지스트 층을 형성하는 것을 포함한다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 다른 에칭 공정 또는 이들의 조합을 포함한다. 그 후, 개구(들)는 하나 이상의 도전성 물질로 채워진다. 도전성 물질(들)은 PVD, CVD, ALD, 전기 도금, 무전해 도금, 다른 적합한 증착 공정, 또는 이들의 조합에 의해 증착될 수 있다. 그 후, 잉여 도전성 물질(들)은 CMP 공정과 같은 평탄화 공정에 의해 제거되어, ILD 층(52-68), 상호 연결 라우팅 층(70-100), 컨택 층(110) 및/또는 비아 층(120-150)의 상부 표면을 평탄화할 수 있다.
도 2a 및 도 2b는, 본 개시의 다양한 양상에 따른, IC 디바이스(210)의 일부 또는 전부의 부분 개략도이다. 특히, 도 2a는 (예를 들어, x-y 평면에서) IC 디바이스(210)의 간략화된 개략적인 평면도이며, 도 2b는 (예를 들어, y-z 평면에서) 도 2a의 라인 2b-2b를 따른 IC 디바이스(210)의 개략적인 단면도이다. IC 디바이스(210)는 마이크로프로세서, 메모리 셀 및/또는 다른 IC 디바이스에 포함될 수 있다. 일부 구현 예에서, IC 디바이스(210)는 저항기, 커패시터, 인덕터, 다이오드, PFET, NFET, MOSFET, CMOS 트랜지스터, BJT, LDMOS 트랜지스터, FinFET, 고전압 트랜지스터, 고주파 트랜지스터, 다른 적절한 컴포넌트, 또는 이들의 조합과 같은 다양한 수동 및 능동 마이크로 전자 디바이스를 포함하는 IC 칩의 일부, SoC 또는 그 일부이다. 일부 구현 예에서, IC 디바이스(210)는 논리 기능(예를 들어, AND, NAND, OR, NOR, NOT, XOR 및/또는 XNOR) 및/또는 저장 기능(예를 들어, 플립 플롭 및/또는 래치)을 수행하는 IC 칩의 표준 셀의 일부이다. 표준 셀은 대안적으로 그 기능에 따라 논리 셀 및/또는 저장 셀로 지칭될 수 있다. 본 개시의 목적을 위해, IC 디바이스(210)는 논리 셀에 포함될 수 있는 논리 회로의 일부이다. 도 2a 및 도 2b는 본 개시의 진보된 개념을 더 잘 이해하기 위해 명료함을 위해 단순화되었다. 추가적인 피처들이 IC 디바이스(210) 내에 추가될 수 있고, 후술되는 피처들 중 일부는 IC 디바이스(210)의 다른 실시 예들에서 대체, 수정 또는 제거될 수 있다.
IC 디바이스(210)는 여러 면에서 IC 디바이스(10)와 유사하다. 예를 들어, IC 디바이스(210)는 기판(12)과 유사한 기판(212), 도핑 영역(14)과 유사한 도핑 영역(214), 도핑 영역(16)과 유사한 도핑 영역(216), 기판(212) 위에 배치된 하나 이상의 핀(여기서, 핀(20A)과 유사한 핀(220A), 핀(220B), 핀(220C) 및 핀(220D)), (게이트 유전체(32), 게이트 전극(34), 게이트 하드 마스크(36), 및 게이트 스페이서(38)를 포함하는) 게이트 구조(30A-30E)와 유사한 (게이트 유전체(232), 게이트 전극(234), 게이트 하드 마스크(도시되지 않음), 및 게이트 스페이서(도시되지 않음)를 포함하는) 게이트 구조(230)를 포함하고, 이 모두는 위에 설명되어 있다. IC 디바이스(210)는 전술한 MLI 피처(50)와 유사한 MIL 피처(250)를 더 포함한다. 예를 들어, MLI 피처(250)는 기판(212) 위에 배치된 ILD 층(ILD-0)(도 2a 및 2b에 도시되지 않음), ILD-0 위에 배치된 ILD 층(254)(ILD-1), ILD 층(254) 위에 배치된 ILD 층(256)(ILD-2), ILD 층(256) 위에 배치된 ILD 층(258)(ILD-3), ILD 층(258) 위에 배치된 ILD 층(260)(ILD-4), ILD 층(264) 위에 배치된 ILD 층(262)(ILD-5), ILD 층(264) 위에 배치된 ILD 층(266)(ILD-6), ILD 층(266) 위에 배치된 ILD 층(268)(ILD-7)과 같은 하나 이상의 ILD를 포함한다. ILD 층(254-268)은 ILD 층(52-68)과 유사하다. 일부 구현 예에서, MLI 피처(250)는 MLI 피처(50)를 참조하여 기술된 CESL과 유사하게 구성된 ILD 층(254-268) 사이에 배치된 하나 이상의 CESL을 더 포함할 수 있다.
MLI 피처(250)는 ILD 층(254-268)에 배치된 상호 연결 라우팅 층을 더 포함한다. MLI 피처(250)의 상호 연결 라우팅 층은 MLI 피처(50)의 상호 연결 라우팅 층과 상이하게 구성되지만, 이러한 구성은 또한 본 명세서에 설명된 이점들을 달성한다. 도시된 실시 예에서, MLI 피처(250)는 상호 연결 라우팅 층(270)(M1 층으로 지칭됨), 상호 연결 라우팅 층(275)(M2 층으로 지칭됨), 상호 연결 라우팅 층(280)(M3 층으로 지칭됨) , 상호 연결 라우팅 층(285)(M4 층으로 지칭됨), 상호 연결 라우팅 층(290)(M5 층으로 지칭됨), 상호 연결 라우팅 층(295)(M6 층으로 지칭됨), 상호 연결 라우팅 층(300)(M7 층으로 지칭됨)을 포함한다. M1 층, M3 층, M5 층 및 M7 층은 총칭하여 홀수 상호 연결 라우팅 층으로 지칭된다. 홀수 상호 연결 라우팅 층(여기에서, 상호 연결 라우팅 층(270, 280, 290, 300))은 x-방향을 따라 연장되는(예를 들어, 게이트 구조(230)에 실질적으로 수직인) 하나 이상의 전기적 도전성 라인을 포함하여, 홀수 상호 연결 라우팅 층의 전기적 도전성 라인은 x-방향으로 정의된 길이, y-방향으로 정의된 폭 및 z-방향으로 정의된 높이를 갖는다. 예를 들어, M1 층은 금속 라인(270A), 금속 라인(270B), 금속 라인(270C), 금속 라인(270D), 금속 라인(270E) 및 금속 라인(270F)을 포함한다; M3 층은 금속 라인(280A), 금속 라인(280B), 금속 라인(280C), 금속 라인(280D), 금속 라인(280E) 및 금속 라인(280F)을 포함한다; M5 층은 금속 라인(290A), 금속 라인(290B), 금속 라인(290C) 및 금속 라인(290D)을 포함한다; M7 층은 금속 라인(300A), 금속 라인(300B) 및 금속 라인(300C)을 포함한다. 금속 라인(270A-270F), 금속 라인(280A-280F), 금속 라인(290A-290D) 및 금속 라인(300A-300C)은 x-방향을 따라 (또는 수평으로) 실질적으로 연장되어, M1 층, M3 층, M5 층, M7 층의 라우팅 방향은 게이트 구조(230)가 연장되는 방향에 실질적으로 수직이다. 따라서, 홀수 상호 연결 라우팅 층(여기에서, 수평 라우팅 층으로서 구성됨)은 게이트 길이 방향에 실질적으로 수직인(또는 직교하는) 길이 방향을 갖는 단방향 전기적 도전성 라인을 포함한다. M2 층, M4 층 및 M6 층은 집합적으로 짝수 상호 연결 라우팅 층으로 지칭된다. 짝수 상호 연결 라우팅 층(여기서는 상호 연결 라우팅 층(275, 285, 295))은 y-방향을 따라 연장되는(예를 들어, 게이트 구조(230)에 실질적으로 평행한) 하나 이상의 전기적 도전성 라인을 포함하여, 짝수 상호 연결 라우팅 층의 전기적 도전성 라인은 y-방향으로 정의된 길이, x-방향으로 정의된 폭 및 z-방향으로 정의된 높이를 갖는다. 예를 들어, M2 층은 금속 라인(275A)을 포함하고, M4 층은 금속 라인(285A) 및 금속 라인(285B)을 포함하고, M6 층은 금속 라인(295A)을 포함한다. 금속 라인(275A), 금속 라인(285A, 285B) 및 금속 라인(295A)은 y-방향을 따라 (또는 수직으로) 실질적으로 연장되어, M2 층, M4 층 및 M6 층의 라우팅 방향이 게이트 구조(230)가 연장되는 방향에 실질적으로 평행하다. 따라서, 짝수 상호 연결 라우팅 층(여기서는 수직 라우팅 층으로 구성됨)은 게이트 길이 방향에 실질적으로 평행한 길이 방향을 갖는 단방향 전기적 도전성 라인을 포함한다.
도시된 실시 예에서, 홀수 상호 연결 라우팅 층들의 라우팅 피치는 IC 디바이스(210)가 계속 줄어드는 IC 기술 노드의 고밀도, 높은 라우팅 효율, 및 고성능 요구를 충족할 수 있게 하도록 구성된다. 예를 들어, M1 층 피치(P1)는 M1 층(MLI 피처(250)의 제1 수평 라우팅 층)의 인접한 금속 라인들(270A-270F) 사이의 중심 대 중심 거리이고, M3 층 피치(P3)는 M3 층(MLI 피처(250)의 제2 수평 라우팅 층)의 인접한 금속 라인들(280A-280F) 사이의 중심 대 중심 거리이며, M5 층 피치(P5)는 M5 층(MLI 피처(250)의 제3 수평 라우팅 층)의 인접한 금속 라인들(290A-290D) 사이의 중심 대 중심 거리이며, M7 층 피치(P7)는 M7 층(MLI 피처(250)의 제4 수평 라우팅 층)의 인접한 금속 라인들(300A-300C) 사이의 중심 대 중심 거리이다. 본 개시는 논리 밀도를 최대화하기 위해 P1, P3, P5 및/또는 P7과 같은 홀수 상호 연결 라우팅 층의 피치들을 묶는다. 예를 들어, P1 대 P3 대 P7의 비(P1:P3:P7)는 1:1:2이다. 그러한 구현 예에서, P1은 P3과 실질적으로 동일하고, P7은 P1 및 P3보다 크다. 일부 구현 예에서, P5는 P1 및 P3보다 크다(P1, P3 > P5). 일부 구현 예에서, P5는 P7보다 작다(P5 < P7). 일부 구현 예에서, P1은 최소 M1 층 피치이고, P3은 최소 M3 층 피치이고, P5는 최소 M5 층 피치이고, P7은 최소 M7 층 피치이다. 최소 M1 층 피치는 일반적으로 주어진 IC 기술 노드에 대한 공정 및/또는 공정 장비(일반적으로 프로세싱이라고도 함)에 의해 M1 도전성 라인들 사이에서 달성 가능한 최소 피치를 지칭하며, 최소 M3 층 피치는 주어진 기술 노드에 대한 프로세싱에 의해 M3 도전성 라인들 사이에 달성 가능한 최소 피치를 지칭하며, 최소 M5 층 피치는 주어진 기술 노드에 대한 프로세싱에 의해 M5 도전성 라인들 사이에 달성 가능한 최소 피치를 지칭하며, 최소 M7 층 피치는 주어진 기술 노드에 대한 프로세싱에 의해 M7 도전성 라인들 사이에 달성 가능한 최소 피치를 지칭한다. IC 디바이스(10)와 동일한 IC 칩 또는 웨이퍼 상의 IC 디바이스는 각각 최소 M1 층 피치, 최소 M3 층 피치, 최소 M5 층 피치, 최소 M7 층 피치보다 크거나 같은 피치를 갖는 M1 층, M3 층, M5 층 및 M7 층을 포함할 수 있지만, 각각의 최소 M1 층 피치, 최소 M3 층 피치, 최소 M5 층 피치 및 최소 M7 층 피치보다 작은 피치를 가질 수는 없다. 이와 같은 방법으로 홀수 상호 연결 라우팅 층들의 서로에 대한 비(예를 들어, 최소 피치들)를 고정함으로써 IC 성능 및/또는 라우팅 효율을 유지하면서 라우팅 밀도 및/또는 셀 패킹 밀도를 최대화한다. 따라서, IC 디바이스(210)는 첨단 기술 노드에 대한 고밀도 및 고성능 요구 모두를 만족시킨다. 또한 단방향 라우팅 층을 구현하면 IC 처리량이 증가한다. 상이한 실시 예는 상이한 이점을 가질 수 있으며, 임의의 실시 예에 대한 특별한 이점이 반드시 요구되지는 않는다.
도시된 실시 예를 증진하기 위하여, MLI 피처(50)와 유사하게, MLI 피처(250)는 ILD 층(254-268)에 컨택 층(도시되지 않음), 비아 층(320), 비아 층(325), 비아 층(330), 비아 층(335), 비아 층(340), 비아 층(345), 및 비아 층(350)을 포함한다. 비아 층(320)은 디바이스 층을 상호 연결 라우팅 층(270)에 전기적으로 결합 및/또는 물리적으로 결합한다. 비아 층(325-350)은 MLI 피처(250)의 상호 연결 라우팅 층들(270-300)을 서로 전기적으로 결합 및/또는 물리적으로 결합한다. 도시된 실시 예에서, 비아 층(220)은 게이트 구조(230)(특히, 게이트 전극(234)) 상에 각각 배치된 비아를 포함하여, 비아는 게이트 구조(230)를 금속 라인(270C), 금속 라인(270D)에 물리적으로(또는 직접적으로) 연결하고; 비아 층(225)은 상호 연결 라우팅 층(270)(예를 들어, 금속 라인(270B, 270C, 270D 및270E) 상에 배치된 비아를 포함하여, 비아는 상호 연결 라우팅 층(270)을 상호 연결 라우팅 층(275)(예를 들어, 금속 라인(275A))에 물리적으로(또는 직접적으로) 연결하고; 비아 층(330)은 상호 연결 라우팅 층(275)(예를 들어, 금속 라인(275A)) 상에 배치된 비아를 포함하여, 비아는 상호 연결 라우팅 층(275)을 상호 연결 라우팅 층(280)(예를 들어, 금속 라인(280C, 280D))에 물리적으로(또는 직접적으로) 연결하고; 비아 층(335)은 상호 연결 라우팅 층(280)(예를 들어, 금속 라인(280C, 280D)) 상에 배치된 비아를 포함하여, 비아는 상호 연결 라우팅 층(280)을 상호 연결 라우팅 층(285)(예를 들어, 금속 라인(285A, 285B))에 물리적으로(또는 직접적으로) 연결하고; 비아 층(340)은 상호 연결 라우팅 층(285)(예를 들어, 금속 라인(285A, 285B)) 상에 배치된 비아를 포함하여, 비아는 상호 연결 라우팅 층(285)을 상호 연결 라우팅 층(290)(예를 들어, 금속 라인(290B, 290C))에 물리적으로(또는 직접적으로) 연결하고; 비아 층(345)은 상호 연결 라우팅 층(290)(예를 들어, 금속 라인(290B, 290C)) 상에 배치된 비아를 포함하여, 비아는 상호 연결 라우팅 층(290)을 상호 연결 라우팅 층(295)(예를 들어, 금속 라인(295A))에 물리적으로(또는 직접적으로) 연결하고; 비아 층(350)은 상호 연결 라우팅 층(290)(예를 들어, 금속 라인(295A)) 상에 배치된 비아를 포함하여, 비아는 상호 연결 라우팅 층(295)을 상호 연결 라우팅 층(300)(예를 들어, 금속 라인(300B))에 물리적으로(또는 직접적으로) 연결한다. 대안적인 실시 예에서, MLI 피처(250)는 게이트 구조(230)를 비아 층(320)의 비아에 전기적으로 결합 및/또는 물리적으로 결합하는 디바이스-레벨 컨택을 더 포함한다. 예를 들어, 디바이스-레벨 컨택은 게이트 구조(230) 상에 배치되어, 디바이스-레벨 컨택은 게이트 구조(230)를 비아 층(320)에 물리적으로(또는 직접적으로) 연결한다. 비아 층(320-350)이 도시된 ILD 층(254-268) 중 하나 이상을 통하여 연장되지만, 본 개시는 비아 층(320-350)이 더 많거나 더 적은 ILD 층 및/또는 CESL을 통하여 연장되는 실시 예를 고려한다. 일부 구현 예에서, MLI 피처(250)는 ILD 층(254-268)을 덮는 (예를 들어, 도시되지 않은 MLI 피처(250)의 금속 8(M8) 층과 같은) 다른 ILD 층에 배치된 상호 연결 층에 라우팅 층(300)을 상호 연결하는 비아를 더 포함함으로써, M7 층을 M8 층에 전기적으로 및/또는 물리적으로 결합한다.
상호 연결 라우팅 층(270-300) 및 비아 층(320-350)은 Ta, Ti, Al, Cu, Co, W, TiN, TaN, 다른 적당한 도전성 물질 또는 이들의 조합과 같은 임의의 적합한 전기적 도전 물질을 포함한다. 다양한 도전성 물질이 결합되어, 상호 연결 라우팅 층(270-300) 및 비아 층(320-350)의 도전성 피처에 장벽 층, 접착 층, 라이너 층, 벌크 층, 다른 적합한 층, 또는 이들의 조합과 같은 다양한 층을 제공할 수 있다. 일부 구현 예에서, 상호 연결 라우팅 층(270-300)의 도전성 라인은 Cu, Co 및/또는 Ru를 포함하고; 컨택 층의 컨택은 Ti, TiN 및/또는 Co를 포함하고; 비아 층(320-350)의 비아는 Ti, TiN 및/또는 W를 포함한다. ILD 층(254-268)을 패터닝함으로써 상호 연결 라우팅 층(270-300) 및 비아 층(320-350)이 형성된다. ILD 층(254-268)을 패터닝하는 것은 각각의 ILD 층들(254-268) 내의 컨택 개구들, 비아 개구부들, 및/또는 라인 개구부들과 같은 개구부(트렌치)를 형성하기 위한 리소그래피 공정 및/또는 에칭 공정을 포함할 수 있다. 일부 구현 예에서, 리소그래피 공정은 각각의 ILD 층(254-268) 위에 레지스트 층을 형성하고, 레지스트 층을 패터닝된 방사선에 노광시키고, 노광된 레지스트 층을 현상함으로써, 각각의 ILD 층들(254-268) 내의 개구들(들)을 에칭하기 위한 마스킹 요소로서 사용될 수 있는 패터닝된 레지스트 층을 형성하는 것을 포함한다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 다른 에칭 공정 또는 이들의 조합을 포함한다. 그 후, 개구(들)는 하나 이상의 도전성 물질로 채워진다. 도전성 물질(들)은 PVD, CVD, ALD, 전기 도금, 무전해 도금, 다른 적합한 증착 공정, 또는 이들의 조합에 의해 증착될 수 있다. 그 후, CMP 공정과 같은 평탄화 공정에 의해 임의의 잉여 도전성 물질(들)이 제거되어, ILD 층(254-268), 상호 연결 라우팅 층(270-300) 및/또는 비아 층(320-350)의 상부 표면을 평탄화할 수 있다.
도 3은 본 개시의 다양한 양태에 따라 IC 디바이스(10)의 MLI 피처(50)와 같은 집적 회로 디바이스를 위한 상호 연결 구조를 제조하기 위한 방법(400)의 흐름도이다. 블록(402)에서, 방법(400)은 제1 방향을 따라 연장되는 복수의 게이트 구조를 형성하는 단계를 포함한다. 복수의 게이트 구조는 게이트 피치를 갖는다. 블록(404)에서, 제1 상호 연결 라우팅 층은 복수의 게이트 구조들 위에 형성된다. 제1 상호 연결 라우팅 층은 제1 방향에 실질적으로 수직인 제2 방향을 따라 배향된다. 블록(406)에서, 제2 상호 연결 라우팅 층이 제1 상호 연결 라우팅 층 위에 형성된다. 제2 상호 연결 라우팅 층은 제1 방향에 실질적으로 평행한 제3 방향을 따라 배향된다. 게이트 피치 대 제2 상호 연결 라우팅 층의 피치의 비는 3:2이다. 블록(408)에서, 제3 상호 연결 라우팅 층이 제2 상호 연결 라우팅 층 위에 형성된다. 제3 상호 연결 라우팅 층은 제2 방향을 따라 배향된다. 블록(410)에서, 제4 상호 연결 라우팅 층은 제3 상호 연결 라우팅 층 위에 형성된다. 제4 상호 연결 라우팅 층은 제3 방향을 따라 배향된다. 블록(412)에서, 제5 상호 연결 라우팅 층이 제4 상호 연결 라우팅 층 위에 형성된다. 제5 상호 연결 라우팅 층은 제2 방향을 따라 배향된다. 블록(414)에서, 제6 상호 연결 라우팅 층이 제5 상호 연결 라우팅 층 위에 형성된다. 제6 상호 연결 라우팅 층은 제3 방향을 따라 배향된다. 게이트 피치 대 제6 상호 연결 라우팅 층의 피치의 비는 3:4이다. 따라서, 게이트 피치 대 제2 상호 연결 라우팅 층의 피치 대 제6 상호 연결 라우팅 층의 피치의 비는 3:2:4이다. 일부 구현 예에서, 제1 상호 연결 라우팅 층, 제2 상호 연결 라우팅 층, 제3 상호 연결 라우팅 층, 제4 상호 연결 라우팅 층, 제5 상호 연결 라우팅 층 및 제6 상호 연결 라우팅 층 각각을 형성하는 단계는 기판 위에 유전체 층을 형성하는 단계, 상기 유전체 층에 복수의 개구를 형성하는 단계, 상기 복수의 개구를 도전성 물질로 채우는 단계를 포함한다. 개구는 제1 상호 연결 라우팅 층, 제2 상호 연결 라우팅 층, 제3 상호 연결 라우팅 층, 제4 상호 연결 라우팅 층, 제5 상호 연결 라우팅 층 및 제6 상호 연결 라우팅 층 각각의 원하는 피치를 달성하도록 구성될 수 있다. 추가의 단계가 방법(400)의 전, 도중 및 후에 제공될 수 있으며, 설명된 단계들의 일부는 방법(400)의 추가 실시 예에 대해 이동, 대체 또는 제거될 수 있다.
도 4는 본 개시의 다양한 양태에 따라 IC 디바이스(210)의 MLI 피처(250)와 같은 집적 회로 디바이스를 위한 상호 연결 구조를 제조하는 방법(500)의 흐름도이다. 블록(502)에서, 방법(400)은 제1 방향을 따라 연장되는 게이트 구조를 형성하는 단계를 포함한다. 블록(504)에서, 제1 상호 연결 라우팅 층이 게이트 구조 위에 형성된다. 제1 상호 연결 라우팅 층은 제1 방향에 실질적으로 수직인 제2 방향을 따라 배향된다. 블록(506)에서, 제2 상호 연결 라우팅 층이 제1 상호 연결 라우팅 층 위에 형성된다. 제2 상호 연결 라우팅 층은 제1 방향에 실질적으로 평행한 제3 방향을 따라 배향된다. 블록(508)에서, 제3 상호 연결 라우팅 층이 제2 상호 연결 라우팅 층 위에 형성된다. 제3 상호 연결 라우팅 층은 제2 방향을 따라 배향된다. 제1 상호 연결 라우팅 층의 피치 대 제3 상호 연결 라우팅 층의 피치의 비는 1:1이다. 블록(510)에서, 제4 상호 연결 라우팅 층이 제3 상호 연결 라우팅 층 위에 형성된다. 제4 상호 연결 라우팅 층은 제3 방향을 따라 배향된다. 블록(512)에서, 제5 상호 연결 라우팅 층은 제4 상호 연결 라우팅 층 위에 형성된다. 제5 상호 연결 라우팅 층은 제2 방향을 따라 배향된다. 블록(514)에서, 제6 상호 연결 라우팅 층이 제5 상호 연결 라우팅 층 위에 형성된다. 제6 상호 연결 라우팅 층은 제3 방향을 따라 배향된다. 블록(516)에서, 제7 상호 연결 라우팅 층이 제6 상호 연결 라우팅 층 위에 형성된다. 제7 상호 연결 라우팅 층은 제2 방향을 따라 배향된다. 제1 상호 연결 라우팅 층의 피치 대 제7 상호 연결 라우팅 층의 피치의 비는 1:2이다. 따라서, 제1 상호 연결 라우팅 층의 피치 대 제3 상호 연결 라우팅 층의 피치 대 제7 상호 연결 라우팅 층의 피치의 비는 1:1:2이다. 일부 구현 예에서, 제1 상호 연결 라우팅 층, 제2 상호 연결 라우팅 층, 제3 상호 연결 라우팅 층, 제4 상호 연결 라우팅 층, 제5 상호 연결 라우팅 층, 제6 상호 연결 라우팅 층 및 제7 상호 연결 라우팅 층 각각을 형성하는 단계는 기판 위에 유전체 층을 형성하는 단계, 상기 유전체 층에 복수의 개구를 형성하는 단계 및 상기 복수의 개구를 도전성 물질로 채우는 단계를 포함한다. 개구는 제1 상호 연결 라우팅 층, 제2 상호 연결 라우팅 층, 제3 상호 연결 라우팅 층, 제4 상호 연결 라우팅 층, 제5 상호 연결 라우팅 층, 제6 상호 연결 라우팅 층 및 제7 상호 연결 라우팅 층 각각의 원하는 피치를 달성하도록 구성될 수 있다. 추가의 단계가 방법(500)의 전, 도중 및 후에 제공될 수 있으며, 설명된 단계의 일부는 방법(500)의 추가 실시 예에 대해 이동, 대체 또는 제거될 수 있다.
본 개시는 많은 상이한 실시 예를 제공한다. IC 밀도 및 대응하는 형성 기술을 최대화하는 집적 회로 디바이스를 위한 상호 연결 구조가 여기에 개시되어 있다. 도시된 실시 예에서, 상호 연결 구조는 FinFET에서 구현된다. 그러나, 본 개시는 임의의 다양한 디바이스 유형으로 구현되는 상호 연결 구조를 고려한다. 예를 들어, 본 개시의 양태는 스트레인드(strained)-반도체 디바이스, SOI(silicon-on-insulator) 디바이스, 부분-공핍된(partially-depleted) SOI 디바이스, 완전-공핍된(fully-depleted) SOI 디바이스, 또는 다른 디바이스뿐만 아니라, FinFET 디바이스, GAA(gate-all-around) 디바이스, 오메가-게이트(Ω-gate) 디바이스, 또는 파이-게이트(Π-게이트) 디바이스와 같은 평면 FET(Field Effect Transistor), 다중 게이트 트랜지스터(평면 또는 수직)를 위한 여기에 개시된 상호 연결 구조를 형성하도록 구현될 수 있다. 본 개시는 당업자가 여기에 기술된 상호 연결 구조로부터 이익을 얻을 수 있는 다른 집적 회로 디바이스를 인식할 수 있음을 고려한다. 또한, 본 개시는 본 명세서에 기술된 상호 연결 구조들의 조합을 고려하여, 집적 회로 디바이스는 홀수 상호 연결 라우팅 층 및 짝수 상호 연결 라우팅 층 모두에 대해 여기에 설명된 피치 비를 갖는 상호 연결 구조를 포함할 수 있다. 일부 구현 예에서, 상호 연결 구조는 짝수 상호 연결 라우팅 층의 피치를 게이트 피치에 고정시키고 홀수 상호 연결 라우팅 층의 피치를 서로 고정시킬 수 있다. 예를 들어, 상호 연결 구조에서, 게이트 피치 대 짝수 상호 연결 라우팅 층의 첫번째의 피치 대 짝수 상호 연결 라우팅 층의 세번째의 피치의 비는 3:2:4인 반면, 홀수 상호 연결 라우팅 층의 첫번째의 피치 대 홀수 상호 연결 라우팅 층의 세번째의 피치 대 홀수 상호 연결 라우팅 층의 일곱번째의 피치의 비는 1:1:2이다.
예시적인 집적 회로 디바이스는 제1 방향을 따라 연장되는 복수의 게이트 구조들 및 상기 복수의 게이트 구조들 위에 배치되는 상호 연결 구조를 포함한다. 상호 연결 구조는 제1 방향에 실질적으로 수직인 제2 방향을 따라 배향된 홀수 상호 연결 라우팅 층, 및 제1 방향에 실질적으로 평행한 제3 방향을 따라 배향된 짝수 상호 연결 라우팅 층을 포함한다. 상기 복수의 게이트 구조는 게이트 피치(gate pitch, GP)를 가지며, 짝수 상호 연결 라우팅 층의 첫번째는 제1 피치(P2)를 가지며, 짝수 상호 연결 라우팅 층의 세번째는 제2 피치(P6)를 갖는다. 게이트 피치 대 제1 피치 대 제2 피치의 비(GP:P2:P6)는 3:2:4이다. 일부 구현 예에서, 짝수 상호 연결 라우팅 층의 두번째는 제1 피치보다 크고 제2 피치보다 작은 제3 피치(P4)를 갖는다(P2 < P4 < P6). 일부 구현 예에서, 홀수 상호 연결 라우팅 층의 도전성 라인은 제2 방향으로만 연장되는 길이를 갖는다. 일부 구현 예에서, 짝수 상호 연결 라우팅 층의 도전성 라인은 제3 방향으로만 연장되는 길이를 갖는다. 일부 구현 예에서, 홀수 상호 연결 라우팅 층 및 짝수 상호 연결 라우팅 층은 상호 연결 구조의 유전체 물질에 배치된다.
다른 예시적인 집적 회로 디바이스는 제1 방향을 따라 연장되는 게이트 구조 및 상기 게이트 구조 위에 배치되는 상호 연결 구조를 포함한다. 상호 연결 구조는 제1 방향에 실질적으로 수직인 제2 방향을 따라 배향된 홀수 상호 연결 라우팅 층 및 제1 방향에 실질적으로 평행한 제3 방향을 따라 배향된 짝수 상호 연결 라우팅 층을 포함한다. 홀수 상호 연결 라우팅 층의 첫번째는 제1 피치(P1)를 가지며, 홀수 상호 연결 라우팅 층의 두번째는 제2 피치(P3)를 가지며, 홀수 상호 연결 라우팅 층의 네번째는 제3 피치(P7)를 갖는다. 제1 피치 대 제2 피치 대 제3 피치의 비(P1:P3:P7)는 1:1:2이다. 일부 구현 예에서, 짝수 상호 연결 라우팅 층의 세번째는 제1 피치 및 제2 피치보다 크고 제3 피치보다 작은 제4 피치(P5)를 갖는다(P1, P3 < P5 < P7). 일부 구현 예에서, 홀수 상호 연결 라우팅 층의 도전성 라인은 제2 방향으로만 연장되는 길이를 갖는다. 일부 구현 예에서, 짝수 상호 연결 라우팅 층의 도전성 라인은 제3 방향으로만 연장되는 길이를 갖는다. 일부 구현 예에서, 홀수 상호 연결 라우팅 층 및 짝수 상호 연결 라우팅 층은 상호 연결 구조의 유전체 물질에 배치된다.
예시적인 상호 연결 구조는 게이트 층 위에 배치된 복수의 ILD 층 및 ILD 층에 배치된 복수의 금속 라우팅 층을 포함한다. 상호 연결 구조는 게이트 층에 전기적으로 연결된다. 복수의 금속 라우팅 층은 게이트 층 위에 순차적으로 배치된 제1 금속 층, 제2 금속 층, 제3 금속 층, 제4 금속 층, 제5 금속 층, 제6 금속 층 및 제7 금속 층을 포함한다. 제1 금속 층, 제3 금속 층, 제5 금속 층 및 제7 금속 층은 각각 게이트 층의 길이 방향에 실질적으로 수직인 제1 길이 방향을 따라 단방향으로 연장된다. 제2 금속 층, 제4 금속 층 및 제6 금속 층은 각각 게이트 층의 길이 방향에 실질적으로 평행한 제2 길이 방향을 따라 단방향으로 연장된다. 게이트 층의 피치 대 제2 금속 층의 피치(P2) 대 제6 금속 층의 피치(P6)의 비(PG:P2:P6)는 3:2:4이다. 일부 구현 예에서, 제4 금속 층의 피치(P4)는 제2 금속 층의 피치보다 크다(P4 > P2). 일부 구현 예에서, 제4 금속 층의 피치는 제6 금속 층의 피치보다 작다(P4 < P6). 일부 구현 예에서, 제2 금속 층의 금속 라인의 폭은 제6 금속 층의 금속 라인의 폭보다 작다. 일부 구현 예에서, 게이트 층의 게이트 전극 라인은 p형 트랜지스터의 n형 영역과 n형 트랜지스터의 p형 영역 위에 걸쳐 있다.
다른 예시적인 상호 연결 구조는 게이트 전극 위에 배치된 복수의 ILD 층 및 ILD 층에 배치된 복수의 금속 라우팅 층을 포함한다. 상호 연결 구조는 게이트 전극에 전기적으로 연결된다. 복수의 금속 라우팅 층은 게이트 전극 위에 순차적으로 배치된 제1 금속 층, 제2 금속 층, 제3 금속 층, 제4 금속 층, 제5 금속 층, 제6 금속 층 및 제7 금속 층을 포함한다. 제1 금속 층, 제3 금속 층, 제5 금속 층 및 제7 금속 층은 각각 게이트 전극의 길이 방향에 실질적으로 수직인 제1 길이 방향을 따라 단방향으로 연장된다. 제2 금속 층, 제4 금속 층 및 제6 금속 층은 각각 게이트 전극의 길이 방향에 실질적으로 평행한 제2 길이 방향을 따라 단방향으로 연장된다. 제1 금속 층의 피치(P1) 대 제3 금속 층의 피치(P3) 대 제7 금속 층의 피치(P7)의 비(P1:P3:P7)는 1:1:2이다. 일부 구현 예에서, 제5 금속 층의 피치(P5)는 제1 금속 층의 피치 및 제3 금속 층의 피치보다 크다(P5 > P1, P3). 일부 구현 예에서, 제5 금속 층의 피치는 제7 금속 층의 피치보다 작다(P5 <P7). 일부 구현 예에서, 제1 금속 층의 금속 라인의 폭은 제7 금속 층의 금속 라인의 폭보다 작다. 일부 구현 예에서, 제3 금속 층의 금속 라인의 폭은 제7 금속 층의 금속 라인의 폭보다 작다.
집적 회로 디바이스를 위한 상호 연결 구조를 형성하기 위한 예시적인 방법은 제1 방향을 따라 연장되는 복수의 게이트 구조를 형성하는 단계; 상기 복수의 게이트 구조 위에 제1 상호 연결 라우팅 층을 형성하는 단계; 상기 제1 상호 연결 라우팅 층 위에 제2 상호 연결 라우팅 층을 형성하는 단계; 상기 제2 상호 연결 라우팅 층 위에 제3 상호 연결 라우팅 층을 형성하는 단계; 상기 제3 상호 연결 라우팅 층 위에 제4 상호 연결 라우팅 층을 형성하는 단계; 상기 제4 상호 연결 라우팅 층 위에 제5 상호 연결 라우팅 층을 형성하는 단계; 및 상기 제5 상호 연결 라우팅 층 위에 제6 상호 연결 라우팅 층을 형성하는 단계를 포함한다. 제1 상호 연결 라우팅 층, 제3 상호 연결 라우팅 층 및 제5 상호 연결 라우팅 층은 제1 방향에 실질적으로 수직인 제2 방향을 따라 배향된다. 제2 상호 연결 라우팅 층, 제4 상호 연결 라우팅 층 및 제6 상호 연결 라우팅 층은 제1 방향과 실질적으로 평행한 제3 방향을 따라 배향된다. 복수의 게이트 구조는 게이트 피치(GP)를 갖는다. 게이트 피치(GP) 대 제2 상호 연결 라우팅 층의 피치(P2) 대 제6 상호 연결 라우팅 층의 피치(P6)의 비(PG:P2:P6)는 3:2:4이다. 일부 구현 예에서, 제1 상호 연결 라우팅 층, 제2 상호 연결 라우팅 층, 제3 상호 연결 라우팅 층, 제4 상호 연결 라우팅 층, 제5 상호 연결 라우팅 층 및 제6 상호 연결 라우팅 층 각각은 유전체 층을 기판 위에 형성하는 단계; 상기 유전체 층에 복수의 개구를 형성하는 단계; 및 상기 복수의 개구를 도전성 물질로 채우는 단계를 포함한다.
집적 회로 디바이스를 위한 상호 연결 구조를 형성하는 다른 예시적인 방법은 제1 방향을 따라 연장되는 게이트 구조를 형성하는 단계; 상기 게이트 구조 위에 제1 상호 연결 라우팅 층을 형성하는 단계; 상기 제1 상호 연결 라우팅 층 위에 제2 상호 연결 라우팅 층을 형성하는 단계; 상기 제2 상호 연결 라우팅 층 위에 제3 상호 연결 라우팅 층을 형성하는 단계; 상기 제3 상호 연결 라우팅 층 위에 제4 상호 연결 라우팅 층을 형성하는 단계; 상기 제4 상호 연결 라우팅 층 위에 제5 상호 연결 라우팅 층을 형성하는 단계; 상기 제5 상호 연결 라우팅 층 위에 제6 상호 연결 라우팅 층을 형성하는 단계; 및 상기 제6 상호 연결 라우팅 층 위에 제7 상호 연결 라우팅 층을 형성하는 단계를 포함한다. 제1 상호 연결 라우팅 층, 제3 상호 연결 라우팅 층, 제5 상호 연결 라우팅 층 및 제7 상호 연결 라우팅 층은 제1 방향에 실질적으로 수직인 제2 방향을 따라 배향된다. 제2 상호 연결 라우팅 층, 제4 상호 연결 라우팅 층 및 제6 상호 연결 라우팅 층은 제1 방향과 실질적으로 평행한 제3 방향을 따라 배향된다. 제1 상호 연결 라우팅 층의 피치(P1) 대 제3 상호 연결 라우팅 층의 피치(P3) 대 제7 상호 연결 라우팅 층의 피치(P7)의 비(P1:P3:P7)는 1:1:2이다. 일부 구현 예에서, 제1 상호 연결 라우팅 층, 제2 상호 연결 라우팅 층, 제3 상호 연결 라우팅 층, 제4 상호 연결 라우팅 층, 제5 상호 연결 라우팅 층, 제6 상호 연결 라우팅 층 및 제7 상호 연결 라우팅 층 각각이 기판 위에 유전체 층을 형성하는 단계; 상기 유전체 층에 복수의 개구를 형성하는 단계; 및 상기 복수의 개구를 도전성 물질로 채우는 단계에 의해 제조된다.
전술한 내용은 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 몇몇 실시 예의 특징을 개략적으로 설명한다. 당업자는 본원에서 소개된 실시 예들의 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위한 다른 공정 및 구조를 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 이해해야 한다. 또한, 당업자는 이러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 점과, 본 명세서의 사상 및 범위를 벗어나지 않고 여기서 다양한 변경, 대체 및 변형을 가할 수 있다는 점을 알아야 한다.
<부기>
1. 집적 회로 디바이스에 있어서,
제1 방향을 따라 연장되고, 게이트 피치(gate pitch, GP)를 갖는 복수의 게이트 구조; 및
상기 복수의 게이트 구조 위에 배치된 상호 연결 구조
를 포함하고,
상기 상호 연결 구조는,
제1 방향에 실질적으로 수직인 제2 방향을 따라 배향된 홀수 상호 연결 라우팅 층들, 및
상기 제1 방향에 실질적으로 평행한 제3 방향을 따라 배향된 짝수 상호 연결 라우팅 층들
을 포함하고,
상기 짝수 상호 연결 라우팅 층들 중 첫번째는 제1 피치(P2)를 갖고, 상기 짝수 상호 연결 라우팅 층들 중 세번째는 제2 피치(P6)를 가지며,
상기 게이트 피치 대 상기 제1 피치 대 상기 제2 피치의 비(GP:P2:P6)는 3:2:4인 것인 집적 회로 디바이스.
2. 제1항에 있어서, 상기 짝수 상호 연결 라우팅 층들 중 두번째는 제3 피치(P4)를 가지며, 상기 제3 피치는, 상기 제1 피치보다 크고 상기 제2 피치보다 작은 것(P2 < P4 < P6)인 집적 회로 디바이스.
3. 제1항에 있어서, 상기 홀수 상호 연결 라우팅 층들의 도전성 라인은 상기 제2 방향으로만 연장된 길이를 갖는 것인 집적 회로 디바이스.
4. 제1항에 있어서, 상기 짝수 상호 연결 라우팅 층들의 도전성 라인은 상기 제3 방향으로만 연장된 길이를 갖는 것인 집적 회로 디바이스.
5. 제1항에 있어서, 상기 게이트 피치는 최소 게이트 피치이고, 상기 제1 피치는 상기 짝수 상호 연결 라우팅 층들 중 첫번째의 최소 피치이며, 상기 제2 피치는 상기 짝수 상호 연결 라우팅 층들 중 세번째의 최소 피치인 것인 집적 회로 디바이스.
6. 상호 연결 구조를 갖는 집적 회로 디바이스에 있어서,
게이트 층 위에 배치되고, 상기 상호 연결 구조가 상기 게이트 층에 전기적으로 결합되는 것인 복수의 ILD(interlevel dielectric) 층; 및
상기 ILD 층에 배치된 복수의 금속 라우팅 층
을 포함하고,
상기 복수의 금속 라우팅 층은, 상기 게이트 층 위에 순차적으로 배치된 제1 금속 층, 제2 금속 층, 제3 금속 층, 제4 금속 층, 제5 금속 층, 제6 금속 층, 및 제7 금속 층을 포함하고;
상기 제1 금속 층, 상기 제3 금속 층, 상기 제5 금속 층, 및 상기 제7 금속 층은 각각, 상기 게이트 층의 길이 방향에 실질적으로 수직인 제1 길이 방향을 따라 단방향으로 연장되고,
상기 제2 금속 층, 상기 제4 금속 층, 및 상기 제6 금속 층은 각각, 상기 게이트 층의 길이 방향에 실질적으로 평행한 제2 길이 방향을 따라 단방향으로 연장되며,
상기 게이트 층의 피치(PG) 대 상기 제2 금속 층의 피치(P2) 대 상기 제6 금속 층의 피치(P6)의 비(PG:P2:P6)는 3:2:4인 것인 상호 연결 구조를 갖는 집적 회로 디바이스.
7. 제6항에 있어서, 상기 제4 금속 층의 피치(P4)는 상기 제2 금속 층의 피치보다 큰 것(P4> P2)인 집적 회로 디바이스.
8. 제6항에 있어서, 상기 제4 금속 층의 피치는 상기 제6 금속 층의 피치보다 작은 것인(P4 <P6) 집적 회로 디바이스.
9. 제6항에 있어서, 상기 제2 금속 층의 금속 라인의 폭은 상기 제6 금속 층의 금속 라인의 폭보다 작은 것인 집적 회로 디바이스.
10. 제6항에 있어서, 상기 게이트 층의 게이트 전극 라인은 p형 트랜지스터의 n형 영역과 n형 트랜지스터의 p형 영역 위에 걸쳐 있는 것인 집적 회로 디바이스.
11. 집적 회로 디바이스에 있어서,
제1 방향을 따라 연장되는 게이트 구조; 및
상기 게이트 구조 위에 배치된 상호 연결 구조
를 포함하고,
상기 상호 연결 구조는,
상기 제1 방향에 실질적으로 수직인 제2 방향을 따라 배향된 홀수 상호 연결 라우팅 층들, 및
상기 제1 방향에 실질적으로 평행한 제3 방향을 따라 배향된 짝수 상호 연결 라우팅 층들
을 포함하고,
상기 홀수 상호 연결 라우팅 층들 중 첫번째는 제1 피치(P1)를 가지고, 상기 홀수 상호 연결 라우팅 층들 중 두번째는 제2 피치(P3)를 가지며, 상기 홀수 상호 연결 라우팅 층들 중 네번째는 제3 피치(P7)를 가지며,
상기 제1 피치 대 상기 제2 피치 대 상기 제3 피치의 비(P1:P3:P7)는 1:1:2인 것인 집적 회로 디바이스.
12. 제11항에 있어서, 상기 짝수 상호 연결 라우팅 층들 중 세번째는 제4 피치(P5)를 가지며, 상기 제4 피치는, 상기 제1 피치 및 상기 제2 피치보다 크고 상기 제3 피치보다 작은(P1, P3 < P5 < P7) 것인 집적 회로 디바이스.
13. 제11항에 있어서, 상기 홀수 상호 연결 라우팅 층들의 도전성 라인은 상기 제2 방향으로만 연장된 길이를 갖는 것인 집적 회로 디바이스.
14. 제11항에 있어서, 상기 짝수 상호 연결 라우팅 층들의 도전성 라인은 상기 제3 방향으로만 연장된 길이를 갖는 것인 집적 회로 디바이스.
15. 제11항에 있어서, 상기 제1 피치는 상기 홀수 상호 연결 라우팅 층들 중 첫번째의 최소 피치이고, 상기 제2 피치는 상기 홀수 상호 연결 라우팅 층들 중 두번째의 최소 피치이며, 상기 제3 피치는 상기 홀수 상호 연결 라우팅 층들 중 네번째의 최소 피치인 것인 집적 회로 디바이스.
16. 상호 연결 구조를 갖는 집적 회로 디바이스에 있어서,
게이트 전극 위에 배치되고, 상기 상호 연결 구조가 상기 게이트 전극에 전기적으로 결합되는 것인 복수의 ILD(interlevel dielectric) 층; 및
상기 ILD 층에 배치된 복수의 금속 라우팅 층
을 포함하고,
상기 복수의 금속 라우팅 층은, 상기 게이트 전극 위에 순차적으로 배치된 제1 금속 층, 제2 금속 층, 제3 금속 층, 제4 금속 층, 제5 금속 층, 제6 금속 층, 및 제7 금속 층을 포함하고;
상기 제1 금속 층, 상기 제3 금속 층, 상기 제5 금속 층, 및 상기 제7 금속 층은 각각, 상기 게이트 전극의 길이 방향에 실질적으로 수직인 제1 길이 방향을 따라 단방향으로 연장되고,
상기 제2 금속 층, 상기 제4 금속 층, 및 상기 제6 금속 층은 각각, 상기 게이트 전극의 길이 방향에 실질적으로 평행한 제2 길이 방향을 따라 단방향으로 연장되며,
상기 제1 금속 층의 피치(P1) 대 상기 제3 금속 층의 피치(P3) 대 상기 제7 금속 층의 피치(P7)의 비(P1:P3:P7)는 1:1:2인 것인 상호 연결 구조를 갖는 집적 회로 디바이스.
17. 제16항에 있어서, 상기 제5 금속 층의 피치(P5)는 상기 제1 금속 층의 피치 및 상기 제3 금속 층의 피치보다 큰 것(P5 > P1, P3)인 집적 회로 디바이스.
18. 제16항에 있어서, 상기 제5 금속 층의 피치는 상기 제7 금속 층의 피치보다 작은 것(P5 < P7)인 집적 회로 디바이스.
19. 제16항에 있어서, 상기 제1 금속 층의 금속 라인의 폭은 상기 제7 금속 층의 금속 라인의 폭보다 작은 것인 집적 회로 디바이스.
20. 제16항에 있어서, 상기 제3 금속 층의 금속 라인의 폭은 상기 제7 금속 층의 금속 라인의 폭보다 작은 것인 집적 회로 디바이스.

Claims (10)

  1. 집적 회로 디바이스에 있어서,
    제1 방향을 따라 연장되는 복수의 게이트 전극 - 상기 복수의 게이트 전극은 게이트 피치(gate pitch, GP)를 갖고, 상기 복수의 게이트 전극 중 적어도 하나는 상기 집적 회로 디바이스의 각각의 채널 영역 위에 배치되되 상기 각각의 채널 영역을 결합(engage)하며, 상기 복수의 게이트 전극 중 적어도 하나는 각각의 소스/드레인 영역들 사이에 배치되고, 상기 게이트 피치(GP)는 인접한 게이트 전극들 사이의 중심 대 중심(center-to-center) 거리이고 상기 제1 방향에 수직인 제2 방향으로 측정됨 - ; 및
    상기 복수의 게이트 전극 위에 배치된 상호 연결 구조
    를 포함하고,
    상기 상호 연결 구조는,
    상기 2 방향을 따라 배향되며, 상기 상호 연결 구조의 홀수 번째 단방향 라우팅 층들에 배치되는 홀수 상호 연결 라우팅 층들, 및
    상기 제1 방향에 평행한 제3 방향을 따라 배향되며, 상기 상호 연결 구조의 짝수 번째 단방향 라우팅 층들에 배치되는 짝수 상호 연결 라우팅 층들
    을 포함하고,
    상기 짝수 상호 연결 라우팅 층들 중 첫번째는 제1 피치(P2)를 갖고, 상기 짝수 상호 연결 라우팅 층들 중 세번째는 제2 피치(P6)를 가지며,
    상기 게이트 피치 대 상기 제1 피치 대 상기 제2 피치의 비(GP:P2:P6)는 3:2:4인 것인 집적 회로 디바이스.
  2. 제1항에 있어서, 상기 짝수 상호 연결 라우팅 층들 중 두번째는 제3 피치(P4)를 가지며, 상기 제3 피치는, 상기 제1 피치보다 크고 상기 제2 피치보다 작은 것(P2 < P4 < P6)인 집적 회로 디바이스.
  3. 제1항에 있어서, 상기 홀수 상호 연결 라우팅 층들의 도전성 라인은 상기 제2 방향으로만 연장된 길이를 갖는 것인 집적 회로 디바이스.
  4. 제1항에 있어서, 상기 짝수 상호 연결 라우팅 층들의 도전성 라인은 상기 제3 방향으로만 연장된 길이를 갖는 것인 집적 회로 디바이스.
  5. 제1항에 있어서, 상기 게이트 피치는 최소 게이트 피치이고, 상기 제1 피치는 상기 짝수 상호 연결 라우팅 층들 중 첫번째의 최소 피치이며, 상기 제2 피치는 상기 짝수 상호 연결 라우팅 층들 중 세번째의 최소 피치인 것인 집적 회로 디바이스.
  6. 상호 연결 구조를 갖는 집적 회로 디바이스에 있어서,
    게이트 층 위에 배치되는 복수의 ILD(interlevel dielectric) 층 - 상기 상호 연결 구조는 상기 게이트 층에 전기적으로 결합되고, 상기 게이트 층은 제1 길이 방향을 따라 연장되는 복수의 게이트 스택을 포함함 - ;
    상기 ILD 층에 배치된 복수의 금속 라우팅 층 - 상기 복수의 금속 라우팅 층은, 상기 게이트 층 위에 순차적으로 배치된 제1 금속 층, 제2 금속 층, 제3 금속 층, 제4 금속 층, 제5 금속 층, 제6 금속 층, 및 제7 금속 층을 포함함 - ;
    상기 복수의 ILD 층 내에 배치된 복수의 비아 층 - 상기 복수의 비아 층은 상기 게이트 층 위에 순차적으로 배치된 제1 비아 층, 제2 비아 층, 제3 비아 층, 제4 비아 층, 제5 비아 층, 제6 비아 층 및 제7 비아 층을 포함함 - ; 및
    상기 복수의 ILD 층 내에 배치된 컨택 층을 포함하고,
    상기 제1 비아 층은 상기 게이트 층을 상기 제1 금속 층에 결합시키고, 상기 제2 비아 층은 상기 제1 금속 층을 상기 제2 금속 층에 결합시키고, 상기 제3 비아 층은 상기 제2 금속 층을 상기 제3 금속 층에 결합시키고, 상기 제4 비아 층은 상기 제3 금속 층을 상기 제4 금속 층에 결합시키고, 상기 제5 비아 층은 상기 제4 금속 층을 상기 제5 금속 층에 결합시키고, 상기 제6 비아 층은 상기 제5 금속 층을 상기 제6 금속 층에 결합시키고, 상기 제7 비아 층은 상기 제6 금속 층을 상기 제7 금속 층에 결합시키며,
    상기 제1 비아 층은 또한 상기 컨택 층을 상기 제1 금속 층에 결합시키고,
    상기 복수의 금속 라우팅 층의 홀수 번째 단방향 라우팅 층들에 배치되는 상기 제1 금속 층, 상기 제3 금속 층, 상기 제5 금속 층, 및 상기 제7 금속 층은 각각, 상기 게이트 층의 상기 제1 길이 방향에 수직인 제2 길이 방향을 따라 단방향으로 연장되고,
    상기 복수의 금속 라우팅 층의 짝수 번째 단방향 라우팅 층들에 배치되는 상기 제2 금속 층, 상기 제4 금속 층, 및 상기 제6 금속 층은 각각, 상기 게이트 층의 상기 제1 길이 방향에 평행한 제3 길이 방향을 따라 단방향으로 연장되며,
    상기 게이트 층의 피치(PG) 대 상기 제2 금속 층의 피치(P2) 대 상기 제6 금속 층의 피치(P6)의 비(PG:P2:P6)는 3:2:4이고, 상기 게이트 층의 피치(PG)는 인접한 게이트 스택들 사이의 중심 대 중심 거리이고 상기 제2 길이 방향으로 측정되는 것인, 상호 연결 구조를 갖는 집적 회로 디바이스.
  7. 제6항에 있어서, 상기 제4 금속 층의 피치(P4)는 상기 제2 금속 층의 피치보다 큰 것(P4> P2)인 집적 회로 디바이스.
  8. 집적 회로 디바이스에 있어서,
    제1 방향을 따라 연장되는 복수의 게이트 전극 - 상기 복수의 게이트 전극은 게이트 피치(GP)를 갖고, 상기 게이트 피치(GP)는 인접한 게이트 전극들 사이의 중심 대 중심 거리이고 상기 제1 방향에 수직인 제2 방향으로 측정되며, 상기 복수의 게이트 전극 중 적어도 하나는 상기 집적 회로 디바이스의 각각의 채널 영역 위에 배치되되 상기 각각의 채널 영역을 결합하고, 상기 복수의 게이트 전극 중 적어도 하나는 각각의 소스/드레인 영역들 사이에 배치됨 - ; 및
    상기 복수의 게이트 전극 위에 배치된 상호 연결 구조
    를 포함하고,
    상기 상호 연결 구조는,
    상기 제2 방향을 따라 배향되며, 상기 상호 연결 구조의 홀수 번째 단방향 라우팅 층들에 배치되는 홀수 상호 연결 라우팅 층들, 및
    상기 제1 방향에 평행한 제3 방향을 따라 배향되며, 상기 상호 연결 구조의 짝수 번째 단방향 라우팅 층들에 배치되는 짝수 상호 연결 라우팅 층들
    을 포함하고,
    상기 홀수 상호 연결 라우팅 층들 중 첫번째는 제1 피치(P1)를 가지고, 상기 짝수 상호 연결 라우팅 층들 중 첫번째는 제2 피치(P2)를 갖고, 상기 홀수 상호 연결 라우팅 층들 중 두번째는 제3 피치(P3)를 가지며, 상기 짝수 상호 연결 라우팅 층들 중 세번째는 제4 피치(P6)를 갖고, 상기 홀수 상호 연결 라우팅 층들 중 네번째는 제5 피치(P7)를 가지며,
    상기 게이트 피치 대 상기 제2 피치 대 상기 제4 피치의 비(GP:P2:P6)는 3:2:4이고, 상기 제1 피치 대 상기 제3 피치 대 상기 제5 피치의 비(P1:P3:P7)는 1:1:2인 것인 집적 회로 디바이스.
  9. 제8항에 있어서, 상기 짝수 상호 연결 라우팅 층들 중 세번째는 제6 피치(P5)를 가지며, 상기 제6 피치는, 상기 제1 피치 및 상기 제3 피치보다 크고 상기 제5 피치보다 작은(P1, P3 < P5 < P7) 것인 집적 회로 디바이스.
  10. 상호 연결 구조를 갖는 집적 회로 디바이스에 있어서,
    제1 길이 방향을 따라 연장되는 복수의 게이트 전극 위에 배치되는 복수의 ILD(interlevel dielectric) 층 - 상기 상호 연결 구조는 상기 복수의 게이트 전극에 전기적으로 결합되고, 상기 복수의 게이트 전극 중 적어도 하나는 상기 집적 회로 디바이스의 각각의 채널 영역 위에 배치되되 상기 각각의 채널 영역을 결합하고, 상기 복수의 게이트 전극 중 적어도 하나는 각각의 소스/드레인 영역들 사이에 배치됨 - ; 및
    상기 ILD 층에 배치된 복수의 금속 라우팅 층
    을 포함하고,
    상기 복수의 금속 라우팅 층은, 상기 복수의 게이트 전극 위에 순차적으로 배치된 제1 금속 층, 제2 금속 층, 제3 금속 층, 제4 금속 층, 제5 금속 층, 제6 금속 층, 및 제7 금속 층을 포함하고;
    상기 복수의 금속 라우팅 층의 홀수 번째 단방향 라우팅 층들에 배치되는 상기 제1 금속 층, 상기 제3 금속 층, 상기 제5 금속 층, 및 상기 제7 금속 층은 각각, 상기 복수의 게이트 전극의 상기 제1 길이 방향에 수직인 제2 길이 방향을 따라 단방향으로 연장되고,
    상기 복수의 금속 라우팅 층의 짝수 번째 단방향 라우팅 층들에 배치되는 상기 제2 금속 층, 상기 제4 금속 층, 및 상기 제6 금속 층은 각각, 상기 복수의 게이트 전극의 상기 제1 길이 방향에 평행한 제3 길이 방향을 따라 단방향으로 연장되며,
    상기 게이트 전극의 피치(PG) 대 상기 제2 금속 층의 피치(P2) 대 상기 제6 금속 층의 피치(P6)의 비(PG:P2:P6)는 3:2:4이고, 상기 제1 금속 층의 피치(P1) 대 상기 제3 금속 층의 피치(P3) 대 상기 제7 금속 층의 피치(P7)의 비(P1:P3:P7)는 1:1:2이며, 상기 게이트 전극의 피치(PG)는 인접한 게이트 전극들 사이의 중심 대 중심 거리이고 상기 제2 길이 방향으로 측정되는 것인 상호 연결 구조를 갖는 집적 회로 디바이스.
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