CN110943037A - 半导体内连接结构的制造方法 - Google Patents

半导体内连接结构的制造方法 Download PDF

Info

Publication number
CN110943037A
CN110943037A CN201910906364.9A CN201910906364A CN110943037A CN 110943037 A CN110943037 A CN 110943037A CN 201910906364 A CN201910906364 A CN 201910906364A CN 110943037 A CN110943037 A CN 110943037A
Authority
CN
China
Prior art keywords
layer
via electrode
conductive
barrier layer
features
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910906364.9A
Other languages
English (en)
Inventor
李明翰
眭晓林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN110943037A publication Critical patent/CN110943037A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H01L23/53252—Additional layers associated with noble-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体内连接结构的制造方法，包括形成一通孔电极(via)于一介电层内；沉积一含钌导电层于通孔电极的上表面及介电层的上表面上；以及图案化含钌导电层，以形成一导线于通孔电极的上表面上方，其中导线的厚度小于通孔电极的厚度。

Description

半导体内连接结构的制造方法
技术领域
本发明实施例涉及一种集成电路装置，且特别涉及一种集成电路装置的内连接结构及其制造方法。
背景技术
半导体集成电路(IC)工业经历了快速地增长。IC材料及设计的技术演进已经产生了几世代的IC，其中每一世代都具有比上一世代更小更复杂的电路。在IC演进过程中，通常功能密度(即，每一芯片面积的内连接装置的数量)增加，而几何尺寸(即，可使用制造工艺所产生的最小特征部件(或线))却减小。此种按比例微缩小工艺通常通过提高生产效率及降低相关成本而带来多种益处。
这种按比例微缩也增加了工艺与制造IC的复杂度，且为了实现这些进展，IC工艺及制造需要有相似发展。举例来说，通常实施于多层内连接(multilayer interconnect,MLI)特征部件的铜类内连接结构已经呈现出效能、良率及成本上的挑战，因为随着IC特征部件尺寸的不断缩小，MLI特征部件变得更加紧密。举例来说，已观察到依此形成的内连接结构具有更高的深宽比、电阻率及线间电容，造成周围ILD层的损坏，且在图案化及沉积工艺中产生空孔、坍塌及/或弯曲。因此，尽管现有的内连接结构通常已能满足于其预期目的，然而其在所有方面并非完全令人满意。
发明内容
一种半导体内连接结构的制造方法包括形成一通孔电极于一介电层内；沉积一含钌导电层于通孔电极的上表面及介电层的上表面上；以及图案化含钌导电层，以形成一导线于通孔电极的上表面上方，其中导线的厚度小于通孔电极的厚度。
一种半导体内连接结构的制造方法包括形成一第一介电层于一导电特征部件上，并图案化第一介电层以形成一通孔电极开口，其中通孔电极开口露出导电特征部件。上述方法也包括沉积一第一阻障层于由第一介电层定义的通孔电极开口的侧壁表面上，且沉积一第一块体层于第一阻障层上方的通孔电极开口内，其中第一阻障层及第一块体层填入通孔电极开口，以形成具有一第一厚度的一通孔电极。上述方法还包括进行至沉积一第二块体层于通孔电极的上表面及第一介电层的上表面上方，其中第二块体层包括钌，且图案化第二块体层，使第二块体层的余留部分设置于通孔电极的上表面上方。另外，上述方法包括沉积一第二阻障层于第二块体层的余留部分上，其中第二块体层的余留部分与第二阻障层于通孔电极上形成具有一第二厚度的一导线，且其中第二厚度小于第一厚度。上述方法还包括形成一第二介电层于导线及第一介电层上。
一种半导体内连接结构包括：一通孔电极，具有设置于第一介电层内的一第一厚度；一含钌导线，具有设置于通孔电极上方的一第二厚度，其中第二厚度小于第一厚度；以及一第二介电层，设置于含钌导线及第一介电层上。
附图说明
图1示出根据本文的各个不同形态的部分或全部的集成电路装置的局部放大示意图。
图2A示出根据本文的各个不同形态，当部分或全部实施为内连接结构时的图1的集成电路装置的的局部放大示意图。
图2B示出根据本文的各个不同形态，当部分或全部实施为另一内连接结构时的图1的集成电路装置的部分或全部实施于的局部放大示意图。
图2C示出根据本文的各个不同形态，当部分或全部实施为又另一内连接结构时的图1的集成电路装置的部分或全部实施于的局部放大示意图。
图3A示出根据本文的各个不同形态的内连接结构(例如示出于图1及/或图2A至图2C的内连接结构)的制造方法流程图。
图3B示出根据本文的各个不同形态的内连接结构(例如示出于图1及/或图2A至图2C的内连接结构)的通孔电极的制造方法流程图。
图3C示出根据本文的各个不同形态的内连接结构(例如示出于图1及/或图2A至图2C的内连接结构)的导线的制造方法流程图。
图4、图5、图6、图7、图8、图9、图10、图11、图12、图13A、图13B、图14、图15及图16示出根据本文的各个不同形态在各种制造阶段(例如关于图3A、图3B及/或图3C的方法的那些制造阶段)的部分或全部内连接结构局部放大示意图。
附图标记说明：
10 集成电路装置
12、310 基底
20A、20B、20C 栅极结构
22A、22B、22C 金属栅极堆叠
26A、26B、26C 间隙壁
30 外延源极/漏极特征部件
40 多层内连接(MLI)特征部件
42、44、46、48 内层介电(ILD)层
52、54、56、324、332 蚀刻停止层(ESL)
60、62、64 装置层位接点
70、72、74、90、92、94、342、442 通孔电极
76、86、96、360、362 厚度
80、82、84、356、456 导线
100A、100B、100C、300、400、500 内连接结构
102、110 通孔电极阻障层
104、112、340 通孔电极块体层
106、354 阻障层
108、120、350 导电块体层
200、250、260 方法
210、220、230、240、252、254、256、258、262、264、266、268 区块
320、330、370 介电层
322、422 导电特征部件
334 通孔电极开口
336 通孔电极阻障层
352 图案化的导电块体层
502 气隙
A 部分
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施本发明的不同特征部件。而以下的公开内容是叙述各个构件及其排列方式的特定范例，以求简化本公开内容。当然，这些仅为范例说明并非用以限定本发明。举例来说，若是以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件是直接接触的实施例，亦包含了尚可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。另外，本公开内容在各个不同示例中会重复标号及/或文字。此重复是为了简化与清楚的目的，且本身并不表示所讨论的各种实施例及/或配置之间的关系。
再者，在本文随后中的一特征部件连接及/或耦接到另一特征部件上的制作可包括特征部件以直接接触形成的实施例，并且也可包括可形成额外特征部件夹设其间的实施例，使特征部件可能未直接接触。另外，在空间上的相关用语，例如，“下”、“上”、“水平”、“垂直”、“之上”、“上方”、“之下”，“下方”、“在……之上”、“在……之下”、“顶部”、“底部”等等及其衍生词(例如，“水平地”、“向下”、“向上”等)用于容易说明本文中一特征部件与另一特征的关系。空间上的相关用语主要在于涵盖包括特征部件的装置的不同方位。此外，当用“约”、“近似”等描述数字或数字范围时，此用语主要在于包括合理范围内的数字，包括所述数字，例如所述数字的+/-10％范围内或所属技术领域中技术人员理解的其他数值。举例来说，用语“约5nm”包括4.5nm至5.5nm的尺寸范围。
IC制造工艺的流程通常分为三类：前段(front-end-of-line,FEOL)、中段(middle-end-of-line,MEOL)以及后段(back-end-of-line,BEOL)。FEOL通常包括与制造IC装置相关的工艺，例如晶体管。举例来说，FEOL工艺可包括形成隔离特征部件、栅极结构以及源极及漏极特征部件(通常称为源极/漏极特征部件)。MEOL通常包括制造接点(contact)至IC装置的导电特征部件(或导电区域)的相关的工艺，例如至栅极结构及/或源极/漏极特征部件的接点。BEOL通常包括制造内连接结构相关的过程，内连接结构内连接由FEOL工艺(在此称为FEOL特征部件或结构)及MEOL工艺(在此称为MEOL特征部件或结构)制造的IC特征部件，借此实现IC装置的操作。举例来说，BEOL工艺可包括形成促进IC装置操作的多层内连接特征部件。本文探讨了在BEOL工艺期间，形成内连接结构以改善IC装置效能的方法。
图1示出根据本文的各个不同形态的部分或全部的集成电路装置10的局部放大示意图。集成电路装置10可包含于微处理器、存储器及/或其他集成电路装置内。在一些实施例中，集成电路装置10为集成电路(IC)芯片、系统级芯片(system on chip,SoC)或其一部分，包括各种被动及主动微电子装置，例如电阻器、电容器、电感器，二极管、p型场效应晶体管(p-type field effect transistors,PFETs)、n型场效应晶体管(n-type field effecttransistors,NFET)、金属氧化物半导体场效应晶体管(metal-oxide semiconductorfield effect transistors,MOSFETs)、互补金属氧化物半导体(complementary metal-oxide semiconductor,CMOS)晶体管、双极接面晶体管(bipolar junction transistors,BJT)、横向扩散MOS(laterally diffused MOS,LDMOS)晶体管，高压晶体管、高频晶体管、其他合适的部件或其组合。晶体管可为平面晶体管或多栅极晶体管，例如鳍状FET(fin-likeFETs,FinFETs)。为了清楚起见，已经简化了图1，以更好理解本文实施例的发明概念。可于集成电路装置10内加入额外特征部件，且可在集成电路装置10的其他实施例中予以替换、修改或排除以下所述的一些特征部件。
集成电路装置10包括一基底(例如，晶圆)12。在所绘的实施例中，基底12包括硅。可选地或另外地，基底12包括另一种元素半导体，例如锗；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，例如硅锗(SiGe)，GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其组合。或者，基底12为绝缘体上覆半导体基底，例如绝缘体上覆硅(silicon-on-insulator,SOI)基底、绝缘体上覆硅锗(silicongermanium-on-insulator,SGOI)基底、或绝缘体上覆锗(germanium-on-insulator,GOI)基底。绝缘体上覆半导体基底可使用氧植入隔离(separation by implantation of oxygen,SIMOX)、晶圆接合及/或其他合适的方法来制造。取决于集成电路装置10的设计需求，基底12可包括各种不同掺杂区域(未示出)。在一些实施例中，基底12包括掺杂有p型掺杂物的p型掺杂区域(例如，p型井)，例如硼(例如，BF2)、铟、其他p型掺杂物或其组合。在一些实施例中，基底12包括掺杂有n型掺杂物的n型掺杂区域(例如，n型井)，例如磷、砷、其他n型掺杂物或其组合。在一些实施例中，基底12包括由p型掺杂物及n型掺杂物的组合形成的掺杂区域。各种掺杂区域可直接形成于基底12上及/或基底12内，例如提供p型井结构、n型井结构、双井结构，凸起结构或其组合。可进行离子植入工艺、扩散工艺、其他合适的掺杂工艺或其组合以形成各种掺杂区域。在一些示例中，基底12可为三维鳍部结构(即，基底12可替代地称作鳍结构12，且图1示出鳍结构12沿鳍长度的剖面示意图)，包括此处所述的一或多种半导体材料，且也可包括如上所述的掺杂区域。
形成隔离特征部件(未示出)于基底12上及/或基底12内，以隔离各种区域，例如集成电路装置10的各种装置区域。举例来说，隔离特征部件定义出并彼此电性隔离主动装置区域及/或被动装置区域。隔离特征部件包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料或其组合。隔离特征部件可包括不同的结构，例如浅沟槽隔离(shallow trenchisolation,STI)结构，深沟槽隔离(deep trench isolation,DTI)结构及/或硅局部氧化(local oxidation of silicon,LOCOS)结构。在一些实施例中，隔离特征部件包括STI特征部件。举例来说，可通过蚀刻(例如，通过使用干蚀刻工艺及/或湿蚀刻工艺)沟槽于基底12内，并使用绝缘体材料填充沟槽(例如，通过使用化学气相沉积工艺或旋涂玻璃工艺)来形成STI特征部件。可进行化学机械研磨(chemical mechanical polishing,CMP)工艺，以去除过量的绝缘体材料及/或平坦化隔离特征部件的上表面。在一些实施例中，STI特征部件包括多层结构填充于沟槽，例如设置于氧化物衬层上的氮化硅层。
各种栅极结构设置于基底12上，例如栅极结构20A、栅极结构20B及栅极结构20C。在一些实施例中，栅极结构20A至20C中的一者或一者以上夹设于一源极区域与一漏极区域，其中一通道区域定义于上述源极区域与漏极区域之间。一或多个栅极结构20A至20C接合通道区域，使得电流可在操作期间于源极/漏极区域之间流动。在一些实施例中，栅极结构20A至20C形成于鳍结构(例如，鳍结构12)上方，使得栅极结构20A至20C各自包围鳍结构的一部分。举例来说，栅极结构20A至20C中的一或多个包围鳍结构的通道区域，进而夹设于鳍结构的源极区域与漏极区域。
栅极结构20A至20C包括金属栅极(metal gate,MG)堆叠，诸如金属栅极堆叠22A、金属栅极堆叠22B及金属栅极堆叠22C。金属栅极堆叠22A至22C配置为根据集成电路装置10的设计需求实现所需的功能，使得金属栅极堆叠22A至22C包括相同或不同的膜层及/或材料。在一些实施例中，金属栅极堆叠22A至22C包括栅极介电质(例如，栅极电介电层；未示出)及栅极电极(例如，功函数层及导电块体层；未示出)。金属栅极堆叠22A至22C可包括许多其他层，例如，盖层、界面层、扩散层、阻障层、硬式掩模层或其组合。在一些实施例中，栅极介电层设置于界面层(包括介电材料，例如氧化硅)上方，且栅极电极设置于栅极介电层上方。栅极介电层包括介电材料，例如氧化硅、高k值介电材料、其他合适的介电材料或其组合。高k值介电材料的示例包括二氧化铪(HfO2)、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金，其他合适的高k值介电材料或其组合。在一些实施例中，栅极介电层为高k值介电层。栅极电极包括导电材料，例如多晶硅、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、钴(Co)、TaN，NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其他导电材料或其组合。在一些实施例中，功函数层是经调节以具有所需功函数(例如，n型功函数或p型功函数)的导电层，且导电块体层为形成于功函数层上的导电层。在一些实施例中，功函数层包括n型功函数材料，例如Ti、银(Ag)、锰(Mn)、锆(Zr)、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、其他合适的n型功函数材料或其组合。在一些实施例中，功函数层包括p型功函数材料，例如Mo、Al、钌(Ru)、TiN、TaN、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函数材料或其组合。块体(或填充)导电层包括合适的导电材料，例如Al、W及/或Cu。导电块体层可额外或一同包括多晶硅、Ti、Ta、金属合金、其他合适的材料或其组合。
通过沉积工艺、微影工艺、蚀刻工艺、其他合适的工艺或其组合形成栅极结构20A至20C。沉积工艺包括化学气相沉积(CVD)、物理气相沉积(physical vapor deposition,PVD)、原子层沉积(atomic layer deposition,ALD)、高密度等离子体CVD(high densityplasma CVD,HDPCVD)、金属有机CVD(metal organic CVD,MOCVD)、远程等离子体CVD(remote plasma CVD,RPCVD)、等离子体增强CVD(plasma enhanced CVD,PECVD)、低压CVD(low-pressure CVD,LPCVD)、常压CVD(atmospheric pressure CVD,APCVD)、电镀、其他合适的方法或其组合。微影图案化工艺包括光刻胶涂覆(例如，旋涂)、软烤，掩模对准、曝光、后曝烤、显影光刻胶、清洗、干燥(例如，硬烤)、其他合适的工艺或其组合。或者，微影曝光工艺由其他方法辅助，实施或替换，例如无掩模微影、电子束写入或离子束写入。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻工艺或其组合。根据后栅极工艺、先栅极工艺或混合后栅极/先栅极工艺制造金属栅极堆叠22A至22C。在后栅极工艺实施例中，栅极结构20A至20D包括虚置栅极堆叠，其随后替换为金属栅极堆叠22A至22C。虚置栅极叠层可包括界面层(可包括氧化硅)及虚置栅极电极层(可包括多晶硅)。在上述实施例中，去除虚置栅极电极层，进而形成其中形成金属栅极堆叠22A至22C的开口(沟槽)。
栅极结构20A至20C还包括间隙壁26A至26C分别与金属栅极堆叠22A至22C相邻设置(例如，沿着侧壁)。间隙壁26A至26C通过任何合适的工艺形成并包括介电材料。介电材料可包括硅、氧、碳、氮、其他合适的材料或其组合(例如，氧化硅、氮化硅、氮氧化硅或碳化硅)。举例来说，在所示出的实施例中，可沉积包含硅及氮的介电层(例如，氮化硅层)于基底12上，且随后进行异向性蚀刻，以形成间隙壁26A至26C。在一些实施例中，间隙壁26A至26C包括多层结构，例如包括氮化硅的第一介电层及包括氧化硅的第二介电层。在一些实施例中，邻近金属栅极堆叠22A至22C形成多于一组的间隙壁，例如密封间隙壁、偏移间隙壁、牺牲间隙壁、虚设间隙壁及/或主间隙壁。在上述的实施例中，各组间隙壁可包括具有不同蚀刻速率的材料。举例来说，可沉积包含硅及氧的第一介电层(例如，氧化硅)于基底12上，且随后进行异向性蚀刻，以形成与金属栅极堆叠22A至22C(或一些实施例中为虚设金属栅极堆叠)相邻的第一间隙壁组。在一些实施例中，可沉积包括硅及氮的第二介电层(例如，氮化硅)于基底12上，随后进行异向性蚀刻，以形成与第一间隙壁组相邻的第二间隙壁组。在形成间隙壁26A至26C之前及/或之后，可进行布植、扩散及/或退火工艺，以在基底12内形成轻掺杂的源极及漏极(lightly doped source and drain,LDD)特征部件及/或重掺杂的源极及漏极(heavily doped source and drain,HDD)特征部件，这取决于关于集成电路装置10的设计需求。
外延源极特征部件及外延漏极特征部件(称为外延源极/漏极特征部件)设置于基板12的源极/漏极区域内。举例来说，外延生长一半导体材料于基底12上，形成外延源极/漏极特征部件30于基底12的源极/漏极区域上。在所示出的实施例中，栅极结构20B夹设于外延源极/漏极特征部件30，且通道区域定义于外延源极/漏极特征部件30之间。因此栅极结构20B及外延源极/源极结构30形成集成电路装置10的晶体管的一部分，例如上拉晶体管或下拉晶体管。因此，栅极结构20B及/或外延源极/漏极特征部件30或可称作装置特征部件。在一些实施例中，外延源极/漏极特征部件30包围鳍结构的源极/漏极区域。外延工艺可为CVD沉积技术(例如，气相外延(vapor-phase epitaxy,VPE)、超高真空CVD(ultra-highvacuum CVD,UHV-CVD)、LPCVD及/或PECVD)、分子束外延、其他合适的SEG工艺或组合它们。外延工艺可使用气态及/或液态前驱物，其与基底12的成分相互作用。外延源极/漏极特征部件30掺杂有n型掺杂物及/或p型掺杂物。在一些实施例中，其中集成电路装置10配置为n型装置(例如，具有n型通道)，外延源极/漏极特征部件30是含硅及/或碳的外延层，其中含硅外延层或含硅碳的外延层掺杂有磷、其他n型掺杂物或其组合(例如，形成Si：P外延层或Si：C：P外延层)。在一些实施例中，在集成电路装置10配置为p型装置(例如，具有p型通道)，外延源极/漏极特征部件30为含硅及锗的外延层，其中含硅锗的外延层是掺杂硼、其他p型掺杂物或其组合(例如，形成Si：Ge：B外延层)。在一些实施例中，外延源极/漏极特征部件30包含材料及/或掺杂物于通道区域内，以得到所需拉伸应力及/或压缩应力。在一些实施例中，在沉积期间通过向外延工艺的来源材料添加杂质，以掺杂外延源极/漏极特征部件30。在一些实施例中，在沉积工艺之后通过离子植入工艺掺杂外延源极/漏极特征部件30。在一些实施例中，进行退火工艺，以活化集成电路装置10的外延源极/漏极特征部件30及/或其他源极/漏极区域内的掺杂物(例如，HDD区域及/或LDD区域)。
一多层内连接(MLI)特征部件40设置于基底12上。MLI特征部件40电性耦接各种装置(例如，晶体管、电阻器、电容器及/或电感器)及/或集成电路装置10的部件(例如，栅极结构及/或源极/漏极特征部件)，使各种装置及/或部件可如集成电路装置10的设计需求所制定的那样操作。MLI特征部件40包括介电层及导电层的组合，其配置为形成各种内连接结构。导电层配置为形成垂直内连接特征部件(例如，装置层位接点及/或通孔电极)及/或水平内连接特征部件，例如导线。垂直内连接特征部件通常连接MLI特征部件40的不同层(或不同平面)内的水平内连接特征部件。在集成电路设备10的操作期间，内连接结构配置为装置及/或集成电路设备10的部件之间的路由信号及/或将信号(例如，时序信号，电压信号及/或接地信号)分配给集成电路设备10的装置及/或组件。应注意，尽管MLI特征部件40示出成具有给定数量的介电层及导电层，然而根据集成电路装置10的设计需求，本文设想MLI特征部件40具有更多或更少介电层及/或导电层。
在图1中，MLI特征部件40包括一或多个介电层，例如设置于基底12上的一内层介电层42(ILD-0)、设置于ILD层42上的一内层介电层44(ILD-1)、一内层介电层46(ILD-2)设置于ILD层44上，且依内层介电层48(ILD-3)设置于ILD层46上。在一些实施例中，ILD层44,46及48或可称作金属间介电(inter-metal dielectric,IMD)层。ILD层42至48包括介电材料，包括例如氧化硅、氮化硅、氮氧化硅、四乙基正硅酸盐(tetraethylorthosilicate,TEOS)氧化物、未掺杂的硅酸盐玻璃，或掺杂的氧化硅(例如，硼磷硅酸盐玻璃(borophosphosilicate glass,BPSG)、熔融石英玻璃(fused silica glass,FSG)、磷硅酸盐玻璃(phosphosilicate PSG)、硼掺杂硅玻璃(boron doped silicon glass,BSG)、低k值介电材料、其他合适的介电材料，或其组合。示例性的低k值介电材料包括FSG、碳掺杂的氧化硅，Black
Figure BDA0002213385460000101
(加利福尼亚州圣克拉拉的应用材料)、干凝胶(Xerogel)、气凝胶(Aerogel)、非晶质氟化碳(amorphous fluorinated carbon)、聚对二甲苯(Parylene)、BCB、SiLK(密西根中部的陶氏化学)、聚酰亚胺、其他低k值介电材料或其组合。在所示出的实施例中，ILD层42至48为包括低k值介电材料介电层(通常称作低k值介电层)。ILD层42至48可包括具有多种介电材料的多层结构。MLI特征部件40还可包括设置于基底12上的一或多个蚀刻停止层(etch stop layer,ESL)，例如设置于ILD层42与ILD层44之间的蚀刻停止层(ESL)52，设置于ILD层44与ILD层46之间的蚀刻停止层(ESL)54，以及设置于ILD层46与ILD层48之间的蚀刻停止层(ESL)56。在一些实施例中，蚀刻停止层(ESL)(未示出)也设置于基底12与ILD层42之间。蚀刻停止层(ESL)52至56包含与ILD层42至48不同的材料，例如不同于ILD层42-48的介电材料的一介电材料。在所示出的实施例中，其中ILD层42至48包括低k值介电材料，一蚀刻停止层(ESL)52至56包括硅及氮(例如，氮化硅或氮氧化硅)。ILD层42-48及/或蚀刻停止层(ESL)52至56形成于基底12上，举例来说，通过沉积工艺，例如CVD、PVD、ALD、PECVD、HDPCVD、MOCVD、RPCVD、LPCVD、ALCVD、APCVD，旋涂介电质、电镀、其他合适的方法或其组合上。在一些实施例中，ILD层42至48及/或蚀刻停止层(ESL)52-56通过流动式CVD(flowable CVD,FCVD)工艺形成，所述工艺包括例如沉积可流动材料(例如液体化合物)于基底12上并通过合适的技术将可流动材料转成固体材料，例如热退火及/或紫外线照射处理。在沉积ILD层42-48及/或蚀刻停止层(ESL)52至56之后，进行CMP工艺及/或其他平坦化工艺，使ILD层42至48及/或蚀刻停止层(ESL)52至56具有值上平坦的表面。
装置层位(level)接点60、装置层位接点62、装置层位接点64、通孔电极70、通孔电极72、通孔电极74、导线80、导线82、导线84通孔电极90、通孔电极92及通孔电极94设置在ILD层42至48内，以形成内连接结构。装置层位接点60至64(也称为区域(local)内连线或区域接点)将IC装置特征部件电性耦接及/或物理性耦接至MLI特征部件40的其他导电特征部件。举例来说，装置层位接点60为金属对多晶硅(metal-to-poly,MP)接点，其通常是指与栅极结构(例如多晶硅栅极结构或金属栅极结构)的接点。在所示出的实施例中，装置层位接点60设置于栅极结构20B(具体来说，金属栅极堆叠22B)上，使装置层位接点60将栅极结构20B连接至通孔电极70。装置层位接点60延伸穿过ILD层44及蚀刻停止层(ESL)52，然而本文考虑了装置层位接点60延伸通过多于一个ILD层及/或MLI特征部件40的蚀刻停止层(ESL)的实施例。在进一步的实施例中，装置层位接点62及装置层位接点64为金属对装置(metal-to-device,MD)接点，其通常是指与集成电路装置10的导电区域的接点，例如源极/漏极区域。在所示出的实施例中，装置层位接点62及装置层位接点64设置于对应的外延源极/漏极特征部件30上，使装置层位接点62及装置层位接点64分别将外延源极/漏极特征部件30连接到通孔电极72及通孔电极74。装置层位接点62及装置层位接点64延伸穿过ILD层42、ILD层44及蚀刻停止层(ESL)52，然而本文考虑了装置层位接点62及/或装置层位接点64延伸穿过多于一个ILD层及/或MLI特征部件40的蚀刻停止层(ESL)52的实施例。在一些实施例中，装置层位接点60至64是MEOL导电特征部件，其内连接FEOL导电特征部件(例如，栅极结构20A至20C及/或外延源极/汲级特征部件30)至BEOL导电特征部件(例如，通孔电极70至74)，进而将FEOL导电特征部件电性及/或物理性耦接至BEOL导电特征部件。
通孔电极70至74及通孔电极90至94将MLI特征部件40的导电特征部件彼此电性耦接及/或物理性耦接。举例来说，通孔电极70设置于装置层位接点60上，使通孔电极70将装置层位接点60连接54导线80；通孔电极72设置于装置层位接点62上，使通孔电极72将装置层位接点62连接至导线82；通孔电极74设置于装置层位接点64上，使通孔电极74将装置层位接点64连接至导线84。另外，通孔电极90至94分别设置于导线80、82及84上，使通孔电极90至94将导线80、82及84连接至MLI特征部件40的额外导线(未示出)。在所示出实施例中，通孔电极70至74延伸穿过ILD层46及蚀刻停止层(ESL)54，且通孔电极90-94延伸穿过ILD层48而接触导线80至84，然而本文考虑了通孔电极70至74及通孔电极90至94延伸通过MLI特征部件40中多于一个ILD层及/或蚀刻停止层(ESL)的实施例。在一些实施例中，通孔电极70至74为BEOL导电特征部件，将MEOL导电特征部件(例如，装置层位接点60至64)内连接至BEOL导电特征部件(例如，导线80至84)，进而将MEOL导电特征部件电性及/或物理性耦接至BEOL导电特征部件。在一些实施例中，通孔电极90至94为BEOL导电特征，将不同ILD层中的BEOL导电特征部件彼此内连接，例如导线80至84至设置于ILD层42-48上的其它ILD层(未示出)内的导线(未示出)，进而电性耦接及/或物理性耦接集成电路装置10的BEOL导电特征部件。装置层位接点60至64、通孔电极70至74及通孔电极90至94包括任何合适的导电材料，例如Co、Ru、Cu、Ta、Ti、Al、TaN、TiN、其他合适的导电材料或其组合。在所示出的实施例中，通孔电极70至74形成一厚度76，导线80至84形成一厚度86，且通孔电极90至94形成一厚度96。
通常用于形成设置于通孔电极上方的导线的一工艺包括沉积一第二ILD层(例如，ILD层48；包括一选择性蚀刻停止层(ESL)，例如蚀刻停止层(ESL)56)，其中形成导线(例如导线80-84的任何一者)且形成于第一ILD层(例如ILD层46)(其中形成通孔电极(例如，通孔电极70至74的任何一者))上；进行一或多个微影及/或蚀刻工艺，以在其各自的ILD层内提供用以形成通孔电极的开口以及位于其上用以形成导线提供开口；通过沉积工艺填充开口，以形成导线及通孔电极，使导线及通孔电极包括相同的导电材料；随后进行一或多个CMP工艺，以去除任何多余的导电材料。通常，由此形成的导线的厚度(例如厚度86)与通孔电极的厚度(例如厚度76或96)的比率约为1：1。然而，随着IC技术朝向更小的技术世代(例如16nm、10nm、7nm、5nm及更低)发展，且MLI特征部件变得更紧密，已经观察到形成的内连接特征部件表现出更高的深宽比、电阻率及线间电容；造成周围ILD及/或IMD层的损坏；以及在图案化及沉积过程中产生空孔、坍塌及/或弯曲。特别地，增加的深宽比(例如设置于各自的通孔电极70至74上的导线80至84)归咎于形成的特征部件的开口(例如导线80至84中的一或多个的开口)的宽度实质上小于导线的厚度(或高度)(例如，厚度86)及通孔电极的厚度(例如厚度76或96)的加总。
为了解决这些挑战，IC制造商正在寻求改进形成具有降低的深宽比及改进的效能的内连接特征部件的方法。根据本文的实施例，代替图案化以形成开口(例如，通过微影及/或蚀刻工艺)及随后填充开口以形成导线(例如，导线80至84)，导电材料可直接沉积于通孔电极(例如通孔电极70至74)以形成具有小得更多的厚度的导线，进而降低内连接特征部件的总深宽比。在一示例中，导线的厚度(例如，厚度86)与通孔电极的厚度(例如，厚度76或96)的比率可从约1：1减小到约1：2。在另一示例中，上述比率可从约1：1减小到约1:10。若比率大于约1：2，则上面讨论的关于装置的电性效能及结构完整性的挑战可能持续存在。另一方面，若比率小于约1:10，则导线的厚度可能太小，使得电子散射实际上可能增加导线的电阻率。实际上，比率的略微降低，例如从约1:10降至约1：10.1，可能显著增加导线的电阻率，对装置的效能造成极大负面影响。
因此，本文的实施例具有出许多优点。举例来说，降低内连接特征部件的深宽比有助于减轻在图案化工艺期间可能发生关形成空孔、坍塌及/或弯曲的问题。另外，通过减小导线的厚度，可减小IC装置的电容，进而导致IC装置的整体RC延迟降低。通过略过图案化ILD层(例如，ILD层48)来形成导线，也可最小化由蚀刻气体及/或等离子体引起的损坏，进而进一步减小IC装置的电容。此外，通过在导线及/或通孔电极中形成具有比铜低的电阻率的材料(例如Ru及Co)，IC装置的电阻率(连带整体RC延迟)也可降低。
图2A示出根据本文的各个不同形态，当部分或全部实施为内连接结构100A时集成电路装置10的部分A的局部放大示意图。内连接结构100A包括装置层位接点62、通孔电极72、导线82及通孔电极92，其中通孔电极72延伸穿过ILD层46、蚀刻停止层(ESL)54及蚀刻停止层(ESL)56，以将装置层位接点62内连接至导线82，且通孔电极图92延伸穿过ILD层48以将导线82内连接至形成于通孔电极92上的额外导电层。在一些实施例中，内连接结构100A内省略蚀刻停止层(ESL)54及/或蚀刻停止层(ESL)56。为了清楚起见，已简化了图2A，以更好理解本文的发明概念。可于内连接结构100A内加入额外特征部件，且可于内连接结构100A的其他实施例中替换、修改或排除以下所述的某些特征部件。
在图2A中，装置层位接点62设置于ILD层44内。通孔电极72及ILD层46(及/或蚀刻停止层(ESL)54)的下表面设置于装置层位接点62的上表面上，且ILD层44设置于装置层位接点62的侧壁。尽管未于图2A中示出，然而装置层位接点62的底部延伸穿过ILD层42及蚀刻停止层(ESL)52，以接触外延源极/漏极特征部件30，如图1所示。装置层位接点62包括导电块体层120，导电块体层120包括任何合适的导电材料，例如Co、Ru、Cu、W、Ta、Ti、Al、TaN、TiN、其他合适的导电材料或其组合。尽管未示出，然而在一些实施例中，装置层位接点62可进一步包括其他材料层，例如盖层、阻障层、粘着层、其他合适的材料层或其组合。
通孔电极72填充通孔电极开口，通孔电极开口具有由ILD层46、蚀刻停止层(ESL)54及蚀刻停止层(ESL)56定义出的侧壁，以及由装置层位接点62(或内含的最顶部材料层)的上表面定义出的下表面。通孔电极72将导线82内连接至装置层位接点62。通孔电极72包括通孔电极块体层104，其包括任何合适的导电材料，例如Co、Ru、Cu，纳米管、二维材料(例如，石墨烯)、二元合金、三元合金、金属化合物(包括，例如，Sc、V、Cr、Zr、Nb、Mo、Hf、Al、Si、P、S、Ga、Ge、As、Cd、In、Sn、Tl、Pb、C、N或其组合)、其他合适的导电材料或其组合。在所示出的实施例中，通孔电极72还包括一通孔电极阻障层102设置于通孔电极块体层104与定义通孔电极72的表面(例如由ILD层46、蚀刻停止层(ESL)54及蚀刻停止层(ESL)56定义的侧壁表面以及由装置层位接点62(或内含最顶层材料层)的上表面定义的下表面)之间。在一些实施例中，通孔电极阻障层102选择性沉积于由ILD层46定义的侧壁表面上。通孔电极阻障层102的配置可促进通孔电极块体层104贴附至装置层位接点62、导线82及/或ILD层46。在所示出实施例中，通孔电极72具有厚度(或高度)76，其从通孔电极72的下表面(由装置层位接点62所定义)测量至通孔电极72的上表面(由导线82所定义)。在所示出实施例中，从通孔电极阻障层102的下表面至通孔电极块体层104的上表面测量出厚度76。在一些示例中，厚度76在约2nm至200nm的范围。
通孔电极阻障层102可包括钛、钽、钨、钴、锰、氮、自组装单层(包括硅烷、硅烷醇(silanol)或硅烷基氢化物(silyl hydride))、其他合适的材料或其组合。举例来说，通孔电极阻障层102包括TiN、TaN、WN、CoN、MnN、其他合适的材料或其组合。在许多实施例中，通孔电极阻障层102防止化学物质在后续工艺期间扩散进入、攻击及/或损耗装置层位接点62。在所示出实施例中，通孔电极阻障层102具有小于约50nm的厚度。
导线82设置于通孔电极72上，例如，位于通孔电极阻障层102及通孔电极块体层104、ILD层46(及/或蚀刻停止层(ESL)56)上。通孔电极92的下表面设置于导线82的上表面上，且ILD层48设置于导线82的侧壁上。导线82包括导电块体层108及阻障层106。在所示出实施例中，阻障层106设置于导电块体层108的上表面及侧壁表面上。导电块体层108包括任何合适的导电材料，例如Co、Ru、二维材料(例如，石墨烯)、纳米管、二元合金、三元合金、金属化合物(包括，例如，Sc、V、Cr、Zr、Nb、Mo、Hf、Al、Si、P、S、Ga、Ge、As、Cd、In、Sn、Tl、Pb、C、N或其组合)、其他合适的导电材料或其组合。在本实施例中，导电块体层108包括Ru及/或Co。对于所示出的实施例中，导线82的厚度86约在1nm至20nm的范围。与常用的导电材料Cu相比，Ru及Co具有比Cu低的电阻率，因为Ru及Co的平均自由路径(mean-free path,MFP)小于Cu的小长度尺度(例如，小于约20nm)，可帮助减少晶界处的电子散射，进而改善电特性。在一些实施例中，导电块体层108包括不同于通孔电极块体层104的导电材料。在一示例中，通孔电极块体层104包括Cu，且导电块体层108包括Ru。在另一示例中，通孔电极块体层104包括Co，且导电块体层108包括Ru。
在所示出实施例中，阻障层106选择性沉积于导电块体层108的露出表面上，且可形成为小于约50nm的厚度。阻障层106可与通孔电极阻障层102的组成相似，且可包括钛、钽、钨、钴、锰、氮、其他合适的材料或其组合。举例还说，阻障层106包括TiN、TaN、WN、CoN、MnN、其他合适的材料或其组合。在所示出实施例中，导线82具有厚度(或高度)86，其由导线82的下表面(由通孔电极72及/或ILD层46(及/或蚀刻停止层(ESL)56)的上表面所定义)测量至由ILD层48及通孔电极92的下表面所定义的导线82的上表面(例如，阻障层106的上表面)。在一些示例中，厚度86约在1nm至20nm的范围。在进一步的实施例中，厚度86与厚度76的比率约在1：2至约1:10的范围。
如上所述，通常用于形成例如导线82及通孔电极72的MLI特征部件的工艺包括图案化ILD层以形成用于通孔电极的开口及用于设置于通孔电极上方的导线的开口，并沉积导电材料以填充开口而形成通孔电极及导线。如此形成的导线的厚度与通孔电极的厚度之比约为1：1。上述比率从约1：1降低至约1：2或甚至约1:10(由于例如导线的厚度减小)表示MLI特征部件的总深宽比降低。深宽比降低提供了许多优点。在一个示例中，降低的深宽比减少了关于通常在图案化工艺期间发生的MLI特征部件的线变形及/或线坍塌的问题的发生。在另一示例中，降低的深宽比降低了MLI特征部件的线间电容，进而减少了整个装置的RC延迟。
通孔电极92填入通孔电极开口，通孔电极开口具有由ILD层48定义出的侧壁及由导线82(例如，阻障层106)的上表面定义出的下表面。通孔电极92包括包含相似于通孔电极72中的通孔电极块体层104的导电材料的一通孔电极块体层112，以及设置于通孔电极块体层112与通孔电极92的表面(例如由ILD层48定义出的侧壁及由导线82(例如阻障层106)的上表面定义出的下表面)之间的一通孔电极阻障层110。在一些实施例中，通孔电极阻障层110选择性沉积于由ILD层48定义出的侧壁表面上。通孔电极阻障层110可相似于通孔电极72内形成的通孔电极阻障层102，并且可配置为促进通孔电极块体层112与导电层的贴附。在所示出实施例中，通孔电极92具有厚度(或高度)96，其从通孔电极92的下表面(由导线82的上表面所定义)测量至通孔电极92的上表面(由通孔电极92的上表面(例如通孔电极块体层112的上表面)所定义)。在所示出实施例中，自通孔电极阻障层110的下表面测量厚度96。在一些实施例中，厚度86与厚度96的比率约在1：2至约1:10的范围。在所示出实施例中，通孔电极阻障层110具有小于约50nm的厚度。
图2B为根据本文各个不同形态，当部分或全部实施为内连接结构100B时集成电路装置10的部分A的局部放大示意图。内连接结构100B相似于内连接结构100A，除了于通孔电极72中省略了阻障层102。因此，通孔电极72填入一通孔电极开口，其具有由ILD层46及/或蚀刻停止层(ESL)54定义出的侧壁及由装置层位接点62的导电块体层120定义出的下表面。举例来说，在通孔电极块体层104包括Co及/或Ru的实施例中，可省略通孔电极阻障层102，因为当通孔电极块体层104包括Co及/或Ru而不是Cu时，来自通孔电极块体层104的化学扩散范围不是很大。在一些实施例中，如果通孔电极92包括Co及/或Ru，则通孔电极92内也可省略通孔电极阻障层102。相似于内连接结构100A，可在内连接结构100B中省略蚀刻停止层(ESL)54及/或56。为了清楚起见，已简化了图2B，以更好理解本文的发明概念。可在内连接结构100B中加如额外特征部件，且可在内连接结构100B的其他实施例中替换、修改或排除以下所述的某些特征部件。
图2C为根据本文各个不同形态，当部分或全部实施为内连接结构100B时集成电路装置10的部分A的局部放大示意图。内连接结构100C相似于内连接结构100A，除了阻障层102设置于由ILD层46定义出的侧壁表面上，且设置于ILD层46及/或蚀刻停止层(ESL)56的上表面的一部分上之外。相反地，在图2A中，通孔电极阻障层102设置于装置层位接点62的上表面及由ILD层46定义出的侧壁表面上，如内连接结构100A所示。具体地，导电块体层108沉积于通孔电极块体层104及部分通孔电极阻障层102上。在所示出实施例中，通孔电极阻障层102包括TiN、TaN、WN、CoN、MnN、自组装单层(包括硅烷、硅烷醇(silanol)或硅烷基氢化物(silyl hydride))、其他合适的材料或其组合。因此，通孔电极72填入通孔电极开口，通孔电极开口具有由通孔电极阻障层102定义出的侧壁及由装置层位接点62的上表面(例如导电块体层120的上表面)定义出的底部。为了清楚起见，已简化了图2C，以更好理解本文的发明概念。可在内连接结构100C中加入额外特征部件，且可在内连接结构100C的其他实施例中替换、修改或排除以下所述的某些特征部件。
图3A是根据本文各个不同形态用于制造内连接结构的方法200的流程图，例如图2A至图2C中的内连接结构100A至100C。在区块210步骤中，方法200包括形成一装置层位接点于基底上。在区块220步骤中，形成一通孔电极于装置层位接点上。在区块230步骤中，形成一导线于通孔电极上。在区块240步骤中，方法200可继续完成内连接结构的制造。可在方法200之前、期间及之后提供额外步骤，且可针对方法200的其他实施例移动、替换或排除所述的某些步骤。
图3B是根据本文各个不同形态用于制造内连接结构的通孔电极的方法250的流程图，例如图2A-图2C的内连接结构100A至100C的通孔电极72及92。在一些实施例中，方法250可实施于方法200的区块220步骤中。在区块252步骤中，方法250包括形成一开口于位于一导电特征部件(例如图2A-图2C中的内连接结构100A至100C的装置层位接点62)上的介电层内。在区块254步骤中，形成一通孔电极阻障层于开口的侧壁表面及下表面上。或者，在区块256步骤中，选择性形成通孔电极阻障层于由介电层定义出的开口的侧壁表面上。之后，在区块258步骤中，形成一通孔电极块体层于通孔电极阻障层上，使通孔电极阻障层及通孔电极块体层填入开口并形成一通孔电极。在一些实施例中，省略了区块254及区块256，使在开口内未形成通孔电极阻障层(例如图2B中所示出的实施例)。如此通孔电极块体层可直接形成于由介电层及装置层位接点定义出的开口的侧壁表面上。可在方法250之前、期间及之后提供额外步骤，且可针对方法250的其他实施例移动、替换或排除所述的某些步骤。
图3C是根据本文各个不同形态用于制造内连接结构的导线的方法260的流程图，所述内连接结构例如为图2A-图2C中的内连接结构100A至100C的导线82。在一些实施例中，方法260可实施于方法200的区块230步骤中。在区块262步骤中，方法260包括沉积一导电块体层于方法250的区块258步骤中形成的通孔电极上方。在区块264步骤中，图案化(例如，通过一系列微影及/或蚀刻工艺)导电块体层，使导电块体层的一部分余留于通孔电极的上表面及介电层(其内形成上述通孔电极)的上表面上。在区块266步骤中，形成一阻障层于余留的导电块体层上，进而形成导线。在所示出实施例中，阻障层选择性形成于导线的表面上，以下讨论选择性沉积的细节。之后，在区块268步骤中，形成一介电层于导线上方。可在方法250之前、期间及之后提供额外步骤，且可针对方法250的其他实施例移动、替换或排除所述的某些步骤。
图4至图13示出根据本文的各个不同形态在各种制造阶段(例如关于图3A的方法200、图3B的方法250及/或图3C的方法图的方法260的那些制造阶段)的部分或全部内连接结构局部放大示意图。为了清楚起见，已简化了图4至图13，以更好理解本文的发明概念。可于内连接结构300内额外加入特征部件，且可于内连接结构300的其他实施例中替换、修改或排除以下述的某些特征部件。
在图4中，请对照区块252，提供一基板310，其具有设置于其上的导电特征部件322。基底310相似于图1中所示出及叙述的基底12。在所示出实施例中，导电特征部件322为MEOL特征部件，相似于图1及图2A至图2C中所示出及叙述的装置层位接点62。举例来说，导电特征部件322包括一导电块体层(未示出)相似于图2A至图2C中所示出及叙述的导电块体层120。或者，在一些实施例中，导电特征部件322为BEOL特征部件，例如MLI特征部件40的导线82。在所示出实施例中，导电特征部件322形成于一介电层320中，其相似于图1及图2A至图2C所示出的ILD层42至48。在一些实施例中，导电特征部件322通过任何合适的沉积工艺(例如，PVD、CVD、ALD或其它合适的沉积工艺)及/或退火工艺形成。
形成一介电层330(相似于图1及图2A至图2C中所示出及叙述的ILD层42至48)于导电特征部件322上。举例来说，进行CVD、PECVD、旋涂介电质、其他合适的工艺或其组合，以沉积低k值介电材料于导电特征部件322上，进而形成介电层330。如图所示，可在形成介电层330之前，形成一蚀刻停止层(ESL)324(相似于图1及图2A至图2C中所示出及叙述的蚀刻停止层(ESL)52至56)于介电层320及导电特征部件322上，且可形成一蚀刻停止层(ESL)332于介电层330上，然而本文考虑了自内连接结构省略蚀刻停止层(ESL)324及/或332的实施例。每个蚀刻停止层(ESL)324及332包括具有与介电层330的材料不同的蚀刻特性的材料，例如氮化硅。
在图5中，请对照区块254，通过图案化工艺形成一通孔电极开口334于介电层330(以及蚀刻停止层(ESL)324及/或蚀刻停止层(ESL)332(在一些实施例中))内。在所示出实施例中，通孔电极开口334延伸穿过蚀刻停止层(ESL)332、介电层330及蚀刻停止层(ESL)324。通孔电极开口334具有由介电层330(及蚀刻停止层(ESL)324及/或蚀刻停止层(ESL)332)定义出的侧壁及由导电特征部件322定义出的下表面。图案化工艺包括微影工艺及/或蚀刻工艺。举例来说，形成通孔电极开口334包括进行微影工艺，以在介电层330上方形成图案化的光刻胶层，并进行蚀刻工艺，以将图案化的光刻胶层中定义的图案转移至介电层330。微影工艺可包括形成一光刻胶层于介电层330上(例如，通过旋涂工艺)，进行预曝烤(pre-exposure baking)工艺，使用一掩模进行曝光工艺，进行后曝烤(post-exposurebaking)工艺，以及进行一显影工艺。在曝光过程中，光刻胶层暴露于辐射能(例如，紫外(UV)光、深UV(DUV)光或极紫外(EUV)光)，其中掩模对光刻胶层进行阻挡、透射及/或反射辐射，取决于掩模的掩模图案及/或掩模类型(例如，二元掩模，相移掩模或EUV掩模)，使图像被投影至与掩模图案对应的光刻胶层上。由于光刻胶层对辐射能量敏感，光刻胶层的曝光部分发生化学变化，且在显影过程中光刻胶层的曝光(或未曝光)部分根据光刻胶层的特性及使用于显影工艺的显影溶液特性而溶解。在显影之后，图案化的光刻胶层包括与掩模对应的光刻胶图案。蚀刻工艺使用图案化的光刻胶层作为蚀刻掩模，以去除部分的介电层330。蚀刻工艺可包括干蚀刻工艺(例如，反应离子蚀刻(reactive ion etching,RIE)工艺)、湿蚀刻工艺、其他合适的蚀刻工艺或其组合。在蚀刻工艺之后，例如通过光刻胶剥离工艺自介电层330去除图案化的光刻胶层。在一些实施例中，图案化光刻胶层用作蚀刻掩模以移除部分的蚀刻停止层(ESL)324及/或蚀刻停止层(ESL)332，以延伸通孔电极开口334334，进而露出导电特征部件322。可进行各种不同的选择性蚀刻工艺。或者，曝光工艺可通过其他方法实施或替换，例如无掩模微影，电子束(e-beam)写入，离子束写入及/或纳米压印(nanoimprint)技术。
在图6中，请对照区块254，形成一通孔电极阻障层336于通孔电极开口334内。通孔电极阻障层336相似于第2A至2C7中所示出及叙述的通孔电极阻障层102。举例来说，通孔电极阻障层336包括TiN、TaN、WN、CoN、MnN、其他合适的材料或其组合。通孔电极阻障层336沿着定义通孔电极开口334的侧壁及下表面设置，使通孔电极阻障层336局部填入通孔电极开口334。在所示出实施例中，通孔电极阻障层336直接设置于定义出通孔电极开口334的部分的介电层330及导电特征部件334上，以及直接设置于蚀刻停止层(ESL)332上。在进一步所示出实施例中，通孔电极阻障层336顺应性沉积于通孔电极开口334内，使通孔电极阻障层336具有实质上均匀的厚度，且位于内连接结构300的露出表面上。此外，所示出的实施例中，提供了通过PVD、CVD、ALD、无电沉积(electroless deposition)、其他合适的沉积工艺或其组合形成通孔电极阻障层336。
在图7中，请对照区块258，且进一步参照图2A中所示出的实施例。形成一通孔电极块体层340于通孔电极开口334内。通孔电极块体层340相似于图2A至图2C中示出及叙述的通孔电极块体层104。通孔电极块体层340可包括Ru、Co、Cu、石墨烯、纳米管、二维材料(例如，石墨烯)，其他合适的材料，或如上所述的组合。通孔电极块体层340可还包括一种子层，例如含Cu的种子层。在所示出实施例中，通孔电极块体层340包括具有电阻率比铜低的导电材料，例如Co及/或Ru。通孔电极块体层340形成于通孔电极阻障层336上方，使通孔电极块体层340填入通孔电极开口334内的任何余留的空间。在通孔电极块体层340包括Ru及/或Co的一些实施例中，省略了通孔电极阻障层336，使通孔电极块体层340直接接触介电层330，此实施例相似于关于图2B所示出及讨论的实施例。在所示出实施例中，通孔电极块体层340通过PVD、CVD、ALD、电镀、无电沉积、等离子体激光沉积、其他合适的沉积工艺或其组合形成。
在图8中，对内连接结构300进行CMP工艺及/或其他平坦化工艺。CMP工艺去除过量的通孔电极阻障层336及/或通孔电极块体层340，进而形成包括通孔电极阻障层336及通孔电极块体层340(其一同填入开口334)的通孔电极342。在所示出实施例中，CMP工艺移除位于蚀刻停止层(ESL)332(或者介电层330，若为省略蚀刻停止层(ESL)332的情形)的上表面上的通孔电极阻障层336，使蚀刻停止层(ESL)332的上表面及通孔电极342的上表面形成实质上平坦的表面。然而，在一些实施例中，形成在蚀刻停止层(ESL)332的上表面上方的通孔电极阻障层336未通过CMP工艺完全去除，且会在后续工艺步骤中余留于内连接结构300内，直到当蚀刻导电块体层350以形成图案化导电块体层352时才将其部分移除，如以下详细的讨论。在图2C中示出及讨论了所得到的结构。
在图9中，请对照区块图262，沉积导一电块体层350于通孔电极342及蚀刻停止层(ESL)332的上表面上。导电块体层350相似于第2A至2C图中示出及叙述的导电块体层108。在所示出实施例中，导电块体层350包括Ru及/或Co。进一步对于所示出的实施例中，导电块体层350不含Cu。导电块体层350可通过PVD、CVD、ALD、电镀、无电沉积、等离子体激光沉积、其他合适的沉积工艺或其组合形成。在一些实施例中，形成的导电块体层350约在1nm至20nm的厚度范围，相似于图2A中示出及叙述的厚度86。
在图10中，请对照区块264，通过实施微影工艺及/或蚀刻工艺来图案化导电块体层350。举例来说，图案化导电块体层350包括进行微影工艺，以在导电块体层350上方形成图案化的掩模层353，并进行蚀刻工艺以将图案化的掩模层353中定义的图案转移至导电块体层350，相似于区块252所述的微影及蚀刻工艺。在一些实施例中，图案化掩模层353包括设置于导电块体层350上方的硬式掩模层(未示出)及设置于硬式掩模层上方的光刻胶层(未示出)。在所示出实施例中，使用图案化的掩模层353作为蚀刻掩模来蚀刻导电块体层350。进一步对于所示出的实施例中，于干蚀刻工艺中蚀刻导电块体层350，上述蚀刻工艺的实施包括含氯气体(例如，Cl2、SiCl4、BCl3、其他含氯气体或其组合)的蚀刻剂、含氧气体(例如，O2、其他含氧气体或其组合)、含氩气体(例如，Ar气体)、含氦气体(例如He气体)、含氟气体(例如，CF4、CHF3、CH3F、CH2F2、C4F8、C4F6、其他含氟气体或其组合)、其他合适的气体或其组合。在本实施例中，以蚀刻剂蚀刻包括Ru及/或Co的导电块体层350，上述蚀刻剂包括如此处所述的含氯气体及/或含氧气体。在一些实施例中，干蚀刻工艺在约25摄氏温度至400摄氏温度范围下进行。随后自导电块体层350移除图案化的掩模层353.在所示出实施例中，请参照图11，导电块体层350的一部分余留余通孔电极342、介电层330及/或蚀刻停止层(ESL)332的上表面上方，以形成图案化导电块体层352。
在图12中，请对照区块266，沉积一阻障层354于图案化的导电块体层352上，形成一导线356，其相似于图1及图2A至图2C中所示出及叙述的导线82。阻障层354相似于图2A-图2C中所示出及叙述的阻障层106。举例来说，阻障层354包括TiN、TaN、WN、CoN、MnN、其他合适的材料或其组合。阻障层354设置于图案化导电块体层352的侧壁及上表面(即，露出表面)上。在所示出实施例中，阻障层354顺应性沉积于图案化导电块体层352上，使其具有实质上均匀的厚度位于内连接结构300的露出表面上。在一些实施例中，阻障层354包括TiN、TaN、WN、CoN、MnN、自组装单层(包括硅烷、硅烷醇(silanol)或硅烷基氢化物(silylhydride))、其他合适的材料或其组合。在本实施例中，通过CVD、ALD、无电沉积、其他合适的沉积工艺或其组合，将阻障层354选择性沉积于图案化导电块体层352的暴露表面上。换句话说，阻障层354未沉积在介电层330及/或蚀刻停止层(ESL)332的上表面上(然而阻障层354可与介电层330及/或蚀刻停止层(ESL)332接触)，也未沉积在通孔电极块体层340的上表面上。阻障层354的选择性沉积可通过各种方法完成。举例来说，沉积材料的前驱物可附着到化学配体(chemical ligand)上，化学配体优先吸附到导电表面(例如，图案化导电块体层352的表面)而不是介电质表面(例如，介电层330及/或蚀刻停止层(ESL)332的表面)。此外，导电表面可包括化学官能基，其配置为促进沉积材料(例如，阻障层354)的成核及生长。另外，当实施无电沉积时，沉积的材料可与对还原剂有反应的试剂钳合(complexed)，使得驱动无电沉积的氧化还原反应选择性发生于导电表面(例如，图案化的导电块体层352的表面上)，而不是介电质表面(例如，介电层330及/或蚀刻停止层(ESL)332的表面)。
在许多实施例中，导线356形成至一厚度362，其自导线356的下表面(例如，设置于通孔电极342的上表面上方的图案化导电块体层352的下表面)测量至导线356的上表面(例如，阻障层354的上表面)，而通孔电极342形成至一厚度360，其自通孔电极342的下表面(例如，设置于导电特征部件322的上表面上方的阻障层336的下表面)测量至通孔电极342的上表面(例如，通孔电极块体层340的上表面)。在所示出实施例中，厚度362与厚度360的比率为约在1：2至1:10的范围。
在图13A中，请对照区块268，形成一介电层370于导线356、介电层330及/或蚀刻停止层(ESL)332上。介电层370相似于图1及图2A至图2C中所示出及叙述的ILD层42至48，且通过沉积工艺形成，例如CVD、PECVD、旋涂介电质、其他合适的工艺或其组合。在所示出实施例中，介电层370形成于导线356、介电层330及/或蚀刻停止层(ESL)332上方。在许多实施例中，介电层370配置为促进制造内连接结构300的额外工艺步骤。举例来说，制造内连接结构300可继续在导线356上形成通孔电极，其中通孔电极将导线356物理性及/或电性耦接至后续形成于通孔电极上的导电特征部件。举例来说，通孔电极相似于图1及图2A至图2C中示出及叙述的通孔电极92。通过如图4至图8中所示的方法250实施所述的微影、蚀刻及/或沉积工艺，可在设置于导线356上方的介电层370内形成通孔电极。
在图13B中，一内连接结构500包括彼此相邻形成的内连接结构300及内连接结构400，使其共用基底310、介电层320、蚀刻停止层(ESL)324、介电层330、蚀刻停止层(ESL)332及介电层370。在所示出的实施例中，导电特征部件422、通孔电极442及导线456的形成相似内连接结构300所示出及叙述的导电特征部件322、通孔电极342及导线356。举例来说，在形成导线356及456之后，可通过CVD、PECVD、旋涂介电质的沉积工艺、其他合适的工艺或其组合，沉积介电层370于导线356及456、介电层330及/或蚀刻停止层(ESL)332上。在所示出实施例中，通过合适的沉积工艺，介电层370于导线356及456、介电层330及/或蚀刻停止层(ESL)332上。在进一步所示出的实施例中，一气隙502形成于介电层370内的内连接结构300及400之间。在一些实施例中，气隙502进一步减小内连接结构500内的线间电容，进而降低整体装置的RC延迟。一般而言，唯若介电层370通过本文所述的方法沉积于导线356及456上之后，才能形成气隙502。先形成介电层370然后图案化的方法将不会导致上述的气隙能减小内连接结构500的线间电容。在一些实施例中，气隙502的尺寸及位置取决于相邻导线(例如，导线356与456)之间的间隔距离。在一个示例中，如果导线356及456之间的间隔距离增加，则气隙502的尺寸可减小，且其减小线间电容的效果也可能会减少。
在图14中，请对照区块256，其替代方法250的区块254，沉积通孔电极阻障层336于通孔电极开口334内。图14中各个不同部件相似于标号与图6中标有相同标号的部件。在所示出实施例中，若省略蚀刻停止层(ESL)332，则沿着由介电层330定义的通孔电极开口334的侧壁表面以及在蚀刻停止层(ESL)332的上表面或介电层330的上表面上(然而未在导电特征部件322上表面上方)沉积通孔电极阻障层336。在许多实施例中，通孔电极阻障层336包括TiN、TaN、WN、CoN、MnN、自组装单层(包括硅烷、硅烷醇(silanol)或硅烷基氢化物(silyl hydride))、其他合适的材料或其组合。所示出的实施例提供了以相似于上述阻障层354所述的机制，通过CVD、ALD、无电沉积、其他合适的沉积工艺或其组合选择性形成通孔电极阻障层336于介电层330上以及可选地形成于蚀刻停止层(ESL)332的上表面上。另外，通孔电极阻障层336可通过在进行沉积工艺之前在通孔电极开口334的下表面上提供一阻挡层而选择性地形成在通孔电极开口334内，其中阻挡层的表面抑制或最小化通孔电极阻障层336的材料沉积。如此做通孔电极开口334的下表面(即，导电特征部件322的上表面)上的通孔电极阻障层336的生长可能受到限制。阻障层可包括SAM或有机化合物或高分子、包括例如膦(phosphine)、磷酸盐(phosphate)、羧酸(carboxylic acid)、胺(amine)、酰胺(amide)、硫化物(sulfide)、具有氮，硫及/或磷的芳族化合物(aromatic compound)、及/或其衍生物。在沉积通孔电极阻障层336之后，可通过任何合适的方法去除阻障层，例如湿式蚀刻或等离子体蚀刻。
在图15中，为图7所示出的替代实施例，形成通孔电极块体层340于通孔电极开口334内。通孔电极块体层340包括Ru、Co、Cu、纳米管、二维材料(例如，石墨烯)、其他合适的材料或其组合，如上所述，并且可选地形成种子层(例如含Cu种子层；未示出)。在所示出实施例中，形成通孔电极块体层340关于以自下而上的方式生长合适的导电材料；亦即，通孔电极块体层340的初始部分选择性地沉积于导电特征部件322的露出的上表面上，然而未在通孔电极阻障层336上，使后续的通孔电极块体层340沉积于其自身上而不是在通孔电极阻障层336上生长。如此做，在一些实施例中，通孔电极块体层340的上表面及设置于蚀刻停止层(ESL)332的上表面上方的通孔电极阻障层336的上表面实质上为平面的。换句话说，可能不需要进行如CMP的平坦化工艺。在一些实施例中，如本文所示出的，通孔电极块体层340的部分生长超出通孔电极阻障层336的上表面(尽管如上所述仍然选择性生长于其自身上)，使实施CMP工艺以平坦化内连接结构300的上表面，如下所述。在进一步所示的实施例中，通过PVD、CVD、ALD、电镀、无电沉积、其他合适的沉积工艺或其组合选择性沉积通孔电极块体层340，其机制相似于以上实施CVD、ALD及/或无电沉积时关于阻障层354所述的那些机制。在沉积二维材料(例如，石墨烯)的一些实施例中，可通过用合适的催化剂提供一催化表面(例如，导电特征部件322的上表面)来实现选择性沉积，使得2D材料能以较低温度沉积于催化表面上而不是沉积于围绕其表面(例如，介电表面)处。在一示例中，当导电特征部件322包括Co时，沉积温度可在非催化表面上降低至低于约400至1000摄氏温度。
之后，在图16中，为图8所示出的替代实施例。CMP工艺去除位于通孔电极阻障层336上方形成的部分的通孔电极块体层340，使通孔电极阻障层336的部分余留于蚀刻停止层(ESL)332的上表面上，且通孔电极块体层340的上表面与通孔电极阻障层336上表面实质上为平面的。随后，形成导电块体层350于通孔电极阻障层336上，相似于图9中所示出及叙述，形成图案化导电块体层352于通孔电极块体层340及部分的通孔电极阻障层336的上方，相似于图2C中所示出及叙述，沉积阻障层354于图案化的导电块体层352上，以形成相似于图12中示出及叙述的导线356，且，形成介电层370于导线356、介电层330及/或蚀刻停止层(ESL)332上方，相似于图13中所示出及叙述。
在一形态中，本实施例提供一种半导体内连接结构的制造方法，其包括形成一通孔电极于一介电层内；沉积一含钌导电层于通孔电极的上表面及介电层的上表面上；以及图案化含钌导电层，以形成一导线于通孔电极的上表面上方，其中导线的厚度小于通孔电极的厚度。
在一些实施例中，图案化含钌导电层包括：形成一掩模层覆盖含钌导电层的一第一部分，并露出含钌导电层的一第二部分；以及去除含钌导电层的第二部分，以形成导线。在上述实施例中，含钌导电层的第一部分设置于通孔电极的上表面上及一部分的介电层上。在一些实施例中，上述方法还包括选择性形成一阻障层于导线的上表面及侧壁表面上。在一些实施例中，形成通孔电极包括：图案化介电层，以形成一通孔电极开口；以及沉积一通孔块体层于通孔电极开口内，以形成通孔电极。在上述实施例中，上述方法还包括在沉积通孔块体层之前，顺应性形成一通孔电极阻障层于定义通孔电极开口的介电层的表面上。在上述实施例中，上述方法还包括在图案化介电层之前，形成一接触蚀刻停止层于介电层的上表面上。在一些实施例中，图案化含钌导电层包括使用含氯气体、含氧气体或其组合来蚀刻含钌导电层。
在另一形态中，本实施例提供一种半导体内连接结构的制造方法，其开始于形成一第一介电层于一导电特征部件上，并图案化第一介电层以形成一通孔电极开口，其中通孔电极开口露出导电特征部件。上述方法继续进行至沉积一第一阻障层于由第一介电层定义的通孔电极开口的侧壁表面上，且沉积一第一块体层于第一阻障层上方的通孔电极开口内，其中第一阻障层及第一块体层填入通孔电极开口，以形成具有一第一厚度的一通孔电极。上述方法随后进行至沉积一第二块体层于通孔电极的上表面及第一介电层的上表面上方，其中第二块体层包括钌，且图案化第二块体层，使第二块体层的余留部分设置于通孔电极的上表面上方。之后，上述方法继续进行至沉积一第二阻障层于第二块体层的余留部分上，其中第二块体层的余留部分与第二阻障层于通孔电极上形成具有一第二厚度的一导线，且其中第二厚度小于第一厚度，以及随后形成一第二介电层于导线及第一介电层上。
在一些实施例中，沉积第一块体层包括沉积一含钴材料于通孔电极开口内。在一些实施例中，沉积第一阻障层包括形成第一阻障层于第一介电层的上表面上。在上述实施例中，上述方法还包括对第一块体层进行化学机械研磨工艺，其中进行化学机械研磨工艺去除形成于第一介电层的上表面上的第一阻障层。在上述实施例中，沉积第二块体层还包括形成第二块体层于设置于第一介电层的上表面上方的第一阻障层上。在上述实施例中，沉积第一阻障层包括形成第一阻障层于由第一介电层定义出的通孔电极开口的侧壁表面上，但未形成于由导电特征部件定义出的通孔电极开口的下表面上，且其中沉积第一块体层于通孔电极开口内包括进行自下而上的选择性沉积。
在又另一形态中，本实施例提供一种半导体内连接结构，其包括一通孔电极，具有设置于第一介电层内的一第一厚度；一含钌导线，具有设置于通孔电极上方的一第二厚度，其中第二厚度小于第一厚度；以及一第二介电层，设置于含钌导线及第一介电层上。
在一些实施例中，通孔电极包括不同于钌的一金属。在上述实施例中，通孔电极包括钴。在一些实施例中，半导体内连接结构还包括一阻障层，设置于含钌导线上方，其中阻障层未设置于通孔电极上方。在上述实施例中，阻障层为一第一阻障层，且其中通孔电极包括沿着由第一介电层定义出的通孔电极的侧壁表面设置的一第二阻挡层。在上述实施例中，第二阻障层进一步设置于含钌导线与第一介电层之间。
以上概略说明了本发明数个实施例的特征，使所属技术领域中技术人员对于本公开的形态可更为容易理解。任何所属技术领域中技术人员应了解到可轻易利用本公开作为其它工艺或结构的变更或设计基础，以进行相同于此处所述实施例的目的及/或获得相同的优点。任何所属技术领域中技术人员也可理解与上述等同的结构并未脱离本公开的构思及保护范围内，且可在不脱离本公开的构思及范围内，当可作变动、替代与润饰。

Claims (1)

1.一种半导体内连接结构的制造方法，包括：
形成一通孔电极于一介电层内；
沉积一含钌导电层于该通孔电极的一上表面及该介电层的一上表面上；以及
图案化该含钌导电层，以形成一导线于该通孔电极的该上表面上方，其中该导线的一厚度小于该通孔电极的一厚度。
CN201910906364.9A 2018-09-24 2019-09-24 半导体内连接结构的制造方法 Pending CN110943037A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862735520P 2018-09-24 2018-09-24
US62/735,520 2018-09-24
US16/534,411 US11094626B2 (en) 2018-09-24 2019-08-07 Methods of forming interconnect structures in semiconductor fabrication
US16/534,411 2019-08-07

Publications (1)

Publication Number Publication Date
CN110943037A true CN110943037A (zh) 2020-03-31

Family

ID=69884510

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910906364.9A Pending CN110943037A (zh) 2018-09-24 2019-09-24 半导体内连接结构的制造方法

Country Status (3)

Country Link
US (2) US11094626B2 (zh)
CN (1) CN110943037A (zh)
TW (1) TW202025388A (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11094626B2 (en) 2018-09-24 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming interconnect structures in semiconductor fabrication
US11063111B2 (en) * 2018-09-27 2021-07-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method for the same
US20200212536A1 (en) * 2018-12-31 2020-07-02 Texas Instruments Incorporated Wireless communication device with antenna on package
US11276637B2 (en) * 2019-09-17 2022-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier-free interconnect structure and manufacturing method thereof
JP7414597B2 (ja) * 2020-03-12 2024-01-16 キオクシア株式会社 配線形成方法
US11404366B2 (en) 2020-05-27 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid interconnect structure for self aligned via
KR20220007984A (ko) * 2020-07-13 2022-01-20 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US11417744B2 (en) 2020-09-24 2022-08-16 Nanya Technology Corporation Semiconductor structure having buried gate electrode with protruding member and method of manufacturing the same
US11652049B2 (en) * 2021-03-10 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming thereof
US11854822B2 (en) * 2021-03-12 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Anti-oxidation layer to prevent dielectric loss from planarization process
US20230275024A1 (en) * 2022-02-25 2023-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Graphite-Based Interconnects And Methods Of Fabrication Thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8716863B2 (en) * 2011-07-13 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for high performance interconnect
US20150194382A1 (en) * 2014-01-03 2015-07-09 Macronix International Co., Ltd. Interconnect and method of fabricating the same
US9318439B2 (en) * 2014-03-21 2016-04-19 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure and manufacturing method thereof
US10269904B2 (en) * 2014-10-31 2019-04-23 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
WO2016128853A1 (en) * 2015-02-09 2016-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
US10163695B1 (en) * 2017-06-27 2018-12-25 Lam Research Corporation Self-forming barrier process
US10714334B2 (en) * 2017-11-28 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature formation and structure
JP2019169627A (ja) * 2018-03-23 2019-10-03 東京エレクトロン株式会社 エッチング方法
US11373999B2 (en) * 2018-06-07 2022-06-28 Intel Corporation Deep trench via for three-dimensional integrated circuit
US10818545B2 (en) * 2018-06-29 2020-10-27 Sandisk Technologies Llc Contact via structure including a barrier metal disc for low resistance contact and methods of making the same
US11094626B2 (en) 2018-09-24 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming interconnect structures in semiconductor fabrication

Also Published As

Publication number Publication date
US11967552B2 (en) 2024-04-23
US20210375756A1 (en) 2021-12-02
US11094626B2 (en) 2021-08-17
US20200098685A1 (en) 2020-03-26
TW202025388A (zh) 2020-07-01

Similar Documents

Publication Publication Date Title
US11967552B2 (en) Methods of forming interconnect structures in semiconductor fabrication
US11410877B2 (en) Source/drain contact spacers and methods of forming same
US11367663B2 (en) Interconnect structure for fin-like field effect transistor
US11004747B2 (en) Fin critical dimension loading optimization
KR102237258B1 (ko) 핀 폭 균일성을 달성하기 위한 핀형 전계 효과 트랜지스터 패터닝 방법
TWI725332B (zh) 閘極切割方法與積體電路裝置
US11908735B2 (en) Vias for cobalt-based interconnects and methods of fabrication thereof
CN111128882A (zh) 集成电路器件及其形成方法
KR20220043825A (ko) 에어 갭을 갖는 미들-오브-라인 상호연결 구조체 및 그 제조 방법
TW202205592A (zh) 半導體元件結構
CN113948572A (zh) 具有背面电源轨的半导体器件及其形成方法
US20240014125A1 (en) Interconnect structures of semiconductor device and methods of forming the same
US10847417B1 (en) Methods of forming interconnect structures in semiconductor fabrication
CN113140508A (zh) 半导体装置的制造方法
US10879119B2 (en) Method for fabricating a semiconductor device
TW202410467A (zh) 半導體結構及其製造方法
CN117096099A (zh) 半导体结构及其形成方法
TW202405946A (zh) 半導體裝置及其製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20200331

WD01 Invention patent application deemed withdrawn after publication