TWI685933B - 積體電路裝置 - Google Patents

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Abstract

本揭示內容揭露了最大化積體電路密度的互連結構和相應的形成技術。示例性積體電路裝置包括沿著第一方向延伸的閘極層。設置於閘極層之上的互連結構包括沿著實質上垂直於第一方向的第二方向取向的奇數互連佈線層和沿著實質上平行於第一方向的第三方向取向的偶數互連佈線層。在一些實施方式中，閘極層的閘極間距與第一偶數互連佈線層的間距與第三偶數互連佈線層的間距之比為3：2：4。在一些實施方式中，奇數互連佈線層的第一奇數互連佈線層的間距與奇數互連佈線層的第三奇數互連佈線層的間距與奇數互連佈線層的第七奇數互連佈線層的間距之比為1：1：2。

Description

積體電路裝置
本發明實施例係有關一種積體電路裝置；特別是有關一種具有互連結構的積體電路裝置。
積體電路(integrated circuit，IC)產業歷經了指數級成長。積體電路材料和設計方面的技術進步產生了數代積體電路，且每一代積體電路都具有比上一代更小且更複雜的電路。在積體電路發展的過程中，隨著幾何尺寸減小(即，使用製造製程可製造之最小元件(或線路))，功能密度(即，單位晶片面積之互連裝置之數目)普遍地增加。這種縮小過程通常藉由提高生產效率及降低相關成本而提供益處。
這種縮小過程亦增大了積體電路的處理及製造的複雜性。舉例來說，積體電路裝置通常包括標準單元的陣列，而每一標準單元的陣列包括電晶體和互連(或佈線)結構來提供邏輯功能(例如AND、NAND、OR、NOR、NOT、XOR和/或XNOR)和/或儲存功能(例如正反器(flip flop)和/或閂鎖(latch))。在具有次微米特徵尺寸的積體電路裝置中，以何種方式配置電晶體和互連結構，從而可最大化 邏輯密度和佈線效率出現了挑戰。因此，改良互連結構是需要的。
根據本揭示內容之多個實施方式，係提供一種積體電路裝置，包括：沿著一第一方向延伸的複數個閘極結構，其中閘極結構具有一閘極間距(GP)；以及設置於閘極結構之上的一互連結構。互連結構包括：沿著實質上垂直於第一方向的一第二方向取向的複數個奇數互連佈線層，沿著實質上平行於第一方向的一第三方向取向的複數個偶數互連佈線層，其中偶數互連佈線層的一第一偶數互連佈線層具有一第一間距(P2)，而偶數互連佈線層的一第三偶數互連佈線層具有一第二間距(P6)，並且其中閘極間距與第一間距與第二間距之比(GP：P2：P6)為3：2：4。
根據本揭示內容之多個實施方式，係提供一種具有一互連結構的積體電路裝置，包括：設置於一閘極層之上的複數個層間介電(ILD)層，其中互連結構電耦合到閘極層；設置於層間介電層中的複數個金屬佈線層，其中金屬佈線層包括按順序地設置於閘極層之上的一第一金屬層、一第二金屬層、一第三金屬層、一第四金屬層、一第五金屬層、一第六金屬層、以及一第七金屬層。第一金屬層、第三金屬層、第五金屬層、以及第七金屬層各自沿著與閘極層的一長度方向實質上垂直的一第一長度方向單向的延伸。第二金屬層、第四金屬層、以及第六金屬層各自沿著與閘極層的長度 方向實質上平行的一第二長度方向單向的延伸。閘極層的一間距(PG)與第二金屬層的一間距(P2)與第六金屬層的一間距(P6)之比為3：2：4(PG：P2：P6)。
根據本揭示內容之多個實施方式，係提供一種積體電路裝置，包括：沿著一第一方向延伸的一閘極結構；以及設置於閘極結構之上的一互連結構。互連結構包括：沿著實質上垂直於第一方向的一第二方向取向的複數個奇數互連佈線層，沿著實質上平行於第一方向的一第三方向取向的複數個偶數互連佈線層。奇數互連佈線層的一第一奇數互連佈線層具有一第一間距(P1)，奇數互連佈線層的一第二奇數互連佈線層具有一第二間距(P3)，而奇數互連佈線層的一第四奇數互連佈線層具有一第三間距(P7)，並且第一間距與第二間距與第三間距之比(P1：P3：P7)為1：1：2。
根據本揭示內容之多個實施方式，係提供一種具有一互連結構的積體電路裝置，包括：設置於一閘極電極之上的複數個層間介電(ILD)層，其中互連結構電耦合到閘極電極；設置於層間介電層中的複數個金屬佈線層。金屬佈線層包括按順序地設置於閘極電極之上的一第一金屬層、一第二金屬層、一第三金屬層、一第四金屬層、一第五金屬層、一第六金屬層、以及一第七金屬層。第一金屬層、第三金屬層、第五金屬層、以及第七金屬層各自沿著與閘極電極的一長度方向實質上垂直的一第一長度方向單向的延伸。第二金屬層、第四金屬層、以及第六金屬層各自沿著與 閘極電極的長度方向實質上平行的一第二長度方向單向的延伸。第一金屬層的一間距(P1)與第三金屬層的一間距(P3)與第七金屬層的一間距(P7)之比為1：1：2(P1：P3：P7)。
10‧‧‧積體電路裝置
12‧‧‧基板
14、16‧‧‧摻雜區域
20A‧‧‧鰭片
22‧‧‧隔離特徵
30A、30B、30C、30D、30E‧‧‧閘極結構
32‧‧‧閘極介電
34‧‧‧閘極電極
36‧‧‧硬遮罩層
38‧‧‧閘極間隔物
40A、40B‧‧‧磊晶源極/汲極特徵
50‧‧‧多層互連特徵
52、54、56、58、60、62、64、66、68‧‧‧層間介電層
70、75、80、85、90、95、100、M1~M7‧‧‧互連佈線層
70A、75A~75G、80A~80B、85A~85F、90A、95A~95D、100A~100B‧‧‧金屬線
110‧‧‧接觸層
110A~110B‧‧‧裝置層級接觸件
120、125、130、135、140、145、150‧‧‧通孔層
120A~120C‧‧‧通孔
210‧‧‧積體電路裝置
212‧‧‧基板
214、216‧‧‧摻雜區域
220A~220D‧‧‧鰭片
230‧‧‧閘極結構
232‧‧‧閘極介電
234‧‧‧閘極電極
250‧‧‧多層互連特徵
254、256、258、260、262、264、266、268‧‧‧層間介電層
270、275、280、285、290、295、300‧‧‧互連佈線層
270A~270F、275A、280A~280F、285A~285B、290A~290D、295A、300A~300C‧‧‧金屬線
320、325、330、335、340、345、350‧‧‧通孔層
P1、P2、P3、P4、P5、P6、P7‧‧‧間距
PG‧‧‧閘極間距
400、500‧‧‧方法
402~414、502~516‧‧‧方塊
當結合附圖閱讀時，從以下詳細描述中可以更好地理解本揭露之各方面。應注意，依據此產業之標準實務，各個特徵僅用於說明目的而未按比例繪製。實際上，各個特徵之尺寸可任意增大或縮小，以便使論述明晰。
第1A圖為根據本揭示內容的各方面的部分或全部的積體電路裝置的簡化的俯視示意圖，且此積體電路裝置具有最大化邏輯密度的改良的互連結構。
第1B圖為根據本揭示內容的各方面的沿著線1B-1B截取的第1A圖的積體電路裝置的剖面示意圖。
第2A圖為根據本揭示內容的各方面的部分或全部的另一積體電路裝置的簡化的俯視示意圖，且此積體電路裝置具有最大化邏輯密度的互連結構。
第2B圖為根據本揭示內容的各方面的沿著線2B-2B截取的第2A圖的積體電路裝置的剖面示意圖。
第3圖為根據本揭示內容的各方面的用於製造諸如第1A圖和第1B圖所示的積體電路裝置的互連結構的方法的流程圖。
第4圖為根據本揭示內容的各方面的用於製造諸如第2A圖和第2B圖所示的積體電路裝置的互連結構的方法的流程圖。
本揭示內容涉及積體電路裝置，並且更具體地涉及用於積體電路裝置的互連結構。
以下揭示內容提供許多不同實施例或實例以用於實現所提供標的物之不同的特徵。下文描述組件及排列之特定實例以簡化本揭露。當然，此等僅僅為實例，並不旨在限制本揭露。舉例而言，在隨後描述中的形成第一特徵於第二特徵之上或於第二特徵上可包括形成直接接觸的第一特徵和第二特徵之實施例，還可以包括形成額外特徵於第一特徵與第二特徵之間，從而使第一特徵和第二特徵不直接接觸之實施例。
另外，本揭露在各實例中可重複元件符號及/或字母。此重複係出於簡化及清楚之目的，且本身不指示所論述各實施例及/或構造之間的關係。此外，在隨後描述中的形成一特徵於另一特徵上、將一特徵連接至另一特徵和/或將一特徵耦合到另一特徵可以包括形成直接接觸的兩特徵之實施例，還可以包括形成額外特徵於兩特徵之間，從而使兩特徵不直接接觸之實施例。另外，空間相對用語，例如「較低」、「較高」、「水平」、「垂直」、「上方」、「之上」、「之下」、「下方」、「上」、「下」、「頂部」、 「底部」等，以及上述之衍生詞(例如「水平地」、「向下地」或「向上地」等)，在此用於簡化描述附圖所示的一特徵與另一特徵之關係。空間相對用語旨在涵蓋包括多個特徵的裝置的不同方向。
積體電路(integrated circuit，IC)設計定義了具有預定功能的各種標準單元。每一標準單元包括電晶體和互連(或佈線)結構以提供邏輯功能(例如AND、NAND、OR、NOR、NOT、XOR和/或XNOR)和/或儲存功能(例如正反器(flip flop)、閂鎖(latch)和/或緩衝(buffer))。產生積體電路設計佈局通常包括將標準單元的陣列放置(或佈置)於給定區域中以實現特定功能，並佈線以將各標準單元彼此之間連接。接著可使用積體電路設計佈局來製造積體電路裝置。隨著積體電路技術朝著更小的技術節點發展，以何種方式配置電晶體和互連結構，從而可最大化邏輯密度和佈線效率出現了挑戰。舉例來說，在沒有考慮積體電路裝置的互連結構中的其他層的間距和/或積體電路裝置的積體電路特徵的間距的情況下，逐層設置間距導致了積體電路區域的使用效率低下，這會對積體電路性能產生負面影響並不必要地增加了給定標準單元的所需面積。因此，本揭示內容提供了各種互連結構(具體而言，互連結構的各種間距比)，且各種互連結構可使積體電路裝置保持高性能，並同時實現先進技術節點所需的高密度和高佈線效率。
第1A圖和第1B圖為根據本揭示內容的各方面的部分或全部的積體電路裝置10的局部示意圖。具體而言，第1A圖為積體電路裝置10的簡化的俯視示意圖(例如沿著x-y平面)，而第1B圖為沿著第1A圖的線1B-1B截取的積體電路裝置10的剖面示意圖(例如沿著x-z平面)。積體電路裝置10可被包括於微處理器、記憶體單元和/或其他積體電路裝置中。在一些實施方式中，積體電路裝置10為積體電路晶片、系統晶片(system on chip，SoC)或上述的一部分，包括各種被動和主動微電子裝置，例如電阻、電容、電感器、二極體、P型場效電晶體(p-type field effect transistor，PFET)、N型場效電晶體(n-type field effect transistor，NFET)、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor，MOSFET)、互補式金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)電晶體、雙極接面電晶體(bipolar junction transistor，BJT)、橫向擴散金屬氧化物半導體(laterally diffused MOS，LDMOS)電晶體、鰭式場效電晶體(Fin field effect transistor，FinFET)、高電壓電晶體、高頻電晶體、其他合適的元件或上述之組合。在一些實施方式中，積體電路裝置10為執行邏輯功能(例如AND、NAND、OR、NOR、NOT、XOR和/或XNOR)和/或儲存功能(例如正反器和/或閂鎖)的積體電路晶片的標準單元的一部分。標準單元可替代地根據其功能而被稱為邏輯單元和/或儲存單元。作為本揭示內容 之目的，積體電路裝置10為可被包括於邏輯單元中的邏輯電路的一部分。為了清楚起見，第1A圖和第1B圖被簡化以更好地理解本揭示內容的發明概念。可在積體電路裝置10中增加額外的特徵，並且在積體電路裝置10的其他實施例中可替換、修改或去除以下將描述的一些特徵。
積體電路裝置10包括基板(晶圓)12。在所描繪的實施例中，基板12包括矽。可替換地或另外地，基板12包括另一元素半導體，例如鍺；化合物半導體，例如碳化矽、磷化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，例如矽鍺(SiGe)、SiPC、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或上述之組合。或者，基板12為絕緣體上半導體基板，例如絕緣體上矽(silicon-on-insulator，SOI)基板、絕緣體上矽鍺(silicon germanium-on-insulator，SGOI)基板或絕緣體上鍺(germanium-on-insulator，GOI)基板。可以使用氧氣植入分離、晶圓接合和/或其他合適的方法來製造絕緣體上半導體基板。在一些實施方式中，基板12包括一種或多種III-V族材料。在一些實施方式中，基板12包括一種或多種II-IV族材料。
基板12包括根據積體電路裝置10的設計需求而配置的各種摻雜區域，例如摻雜區域14和摻雜區域16。在一些實施方式中，基板12包括摻雜有P型摻雜劑的P型摻雜區域(例如P型井)，而P型摻雜劑例如硼(例如BF2)、銦、其他P型摻雜劑或上述之組合。在一些實施方式中，基 板12包括摻雜有N型摻雜劑的N型摻雜區域(例如N型井)，而N型摻雜劑例如磷、砷、其他N型摻雜劑或上述之組合。在一些實施方式中，基板12包括由P型摻雜劑和N型摻雜劑的組合所形成的摻雜區域。在一些實施方式中，摻雜區域14配置以用於諸如上拉式(pull-up，PU)鰭式場效電晶體的P型場效電晶體，而摻雜區域16配置以用於諸如下拉式(pull-down，PD)鰭式場效電晶體的N型場效電晶體，從而使積體電路裝置10包括互補式金屬氧化物半導體電晶體。例如，摻雜區域14為N型摻雜區域，而摻雜區域16為P型摻雜區域。各種摻雜區域可直接形成於基板12上和/或基板12中，例如，提供P井結構、N井結構、雙井結構、突起結構或上述之組合。可執行離子佈植製程、擴散製程和/或其他合適的摻雜製程以形成各種摻雜區域。
積體電路裝置10包括設置於基板12上的各種鰭片(亦稱為主動鰭片區域)，例如鰭片20A。雖然本揭示內容涵蓋的實施例可包括更多鰭片於P型場效電晶體和/或N型場效電晶體(例如配置以用於多鰭片電晶體)中，但在第1B圖中，P型場效電晶體僅包括一鰭片20A。積體電路裝置10的各鰭片(例如鰭片20A)的方向實質上互相平行，且每個鰭片具有沿著x方向的一長度、沿著y方向的一寬度、以及沿著z方向的一高度。每個積體電路裝置10的鰭片(例如鰭片20A)具有沿著鰭片的長度方向(x方向)界定的一通道區域、一源極區域、以及一汲極區域，其中通道區域設置於源極區域與汲極區域(通常被稱為源極/汲極區域)之 間。通道區域包括界定於側壁部分之間的一頂部，且頂部和側壁部分與閘極結構接合(如下所述)，從而電流在積體電路裝置10的操作期間流動於源極區域與汲極區域之間。源極/汲極區域亦包括界定於側壁部分之間的頂部。在一些實施方式中，積體電路裝置10的鰭片(例如鰭片20A)為基板12的一部分，例如基板12的材料層的一部分。例如，在基板12包括矽的情況下，鰭片20A包括矽。或者，在一些實施方式中，積體電路裝置10的鰭片(例如鰭片20A)界定於覆蓋基板12的一材料層中，例如一個或多個半導體材料層。例如，鰭片20A可包括設置於基板12之上的具有各種半導體層的半導體層堆疊(亦稱為異質結構)。半導體層可包括任何合適的半導體材料，例如矽、鍺、矽鍺、其他合適的半導體材料或上述之組合。取決於積體電路裝置10的設計需求，半導體層可包括相同或不同的材料、蝕刻速率、組成原子百分比、組成重量百分比、厚度和/或配置。在一些實施方式中，半導體層堆疊包括交替的半導體層，例如由第一材料組成的半導體層和由第二材料組成的半導體層。舉例來說，半導體層堆疊為交替的矽層和矽鍺層(例如從底部到頂部為SiGe/Si/SiGe/Si/SiGe/Si)。在一些實施方式中，半導體層堆疊包括具有交替的組成原子百分比的相同材料的半導體層，例如具有第一原子百分比的組分的半導體層和具有第二原子百分比的組分的半導體層。舉例來說，半導體層堆疊包括具有交替的矽和/或鍺原子百分比的矽鍺層(例如從底部到頂部為SiaGeb/SicGed/SiaGeb/SicGed/SiaGeb /SicGed，其中a和c為矽的不同原子百分比，而b和d為鍺的不同原子百分比)。
可使用任何合適的製程形成積體電路裝置10的鰭片(例如鰭片20A)於基板12之上。在一些實施方式中，如第1B圖所示，可執行沉積、微影和/或蝕刻製程的組合以界定出從基板12延伸的鰭片20A。例如，形成鰭片20A包括執行微影製程以形成圖案化的抗蝕層於基板12(或設置於基板12之上的材料層，例如異質結構)之上，並執行蝕刻製程以將圖案化的抗蝕層所界定的圖案轉移到基板12(或設置於基板12之上的材料層，例如異質結構)。而微影製程可包括形成抗蝕層於基板12上(例如通過旋轉塗佈)、執行預曝光烘烤製程、使用遮罩來執行曝光製程、執行曝光後烘烤製程、以及執行顯影製程。在曝光製程中，將抗蝕層暴露於輻射能(例如紫外光、深紫外光或極端紫外光)，根據遮罩圖案和/或遮罩類型(例如二元遮罩、相轉移遮罩或極端紫外光遮罩)，遮罩阻隔發射和/或反射至抗蝕層的輻射，從而投射對應於遮罩圖案的一影像至抗蝕層上。由於抗蝕層對輻射能敏感，抗蝕層的曝光部分發生化學變化，並且取決於抗蝕層的特性和顯影製程中所使用的顯影溶液的特性，抗蝕層的曝光(或未曝光)部分在顯影製程中溶解。顯影之後，圖案化的抗蝕層包括與遮罩對應的抗蝕圖案。蝕刻製程使用圖案化的抗蝕層作為蝕刻遮罩來去除部分基板12(或設置於基板12上的材料層)。蝕刻製程可包括乾式蝕刻製程(例如反應式離子蝕刻(reactive ion etching，RIE) 製程)、濕式蝕刻製程、其他合適的蝕刻製程或上述之組合。在蝕刻製程之後，去除(例如通過抗蝕剝離製程)基板12上的圖案化的抗蝕層。可替換地，積體電路裝置10的鰭片(例如鰭片20A)係藉由多重圖案化製程所形成，例如雙重圖案化微影(double patterning lithography，DPL)製程(例如微影-蝕刻-微影-蝕刻(lithography-etch-lithography-etch，LELE)製程、自對準雙重圖案化(self-aligned double patterning，SADP)製程、間隔件介電質(spacer-is-dielectric，SID)製程、其他雙重圖案化製程或上述之組合)、三重圖案化製程(例如微影-蝕刻-微影-蝕刻-微影-蝕刻(lithography-etch-lithography-etch-lithography-etchLELELE)製程、自對準三重圖案化(self-aligned triple patterning，SATP)製程、其他三重圖案化製程或上述之組合)、其他多重圖案化製程(例如自對準四重圖案化(self-aligned quadruple patterning，SAQP)製程)或上述之組合。在一些實施方式中，在形成積體電路裝置10的鰭片(例如鰭片20A)時，實施定向自組裝(directed self-assembly，DSA)技術。此外，在一些實施方式中，曝光製程可實施用於圖案化抗蝕層之無遮罩微影、電子束(e-beam)寫入、離子束寫入和/或奈米壓印技術。
隔離特徵22形成於基板12之上和/或之中以隔離積體電路裝置10的各種區域，例如各種裝置區域。例如，隔離特徵22分離並隔絕主動裝置區域和/或被動裝置區域， 例如P型場效電晶體和N型場效電晶體。隔離特徵22進一步分離並隔絕積體電路裝置10的各個鰭片(例如分離鰭片20A與積體電路裝置10的其他鰭片)。在所示實施例中，隔離特徵22圍繞鰭片20A的底部。隔離特徵22包括氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料(例如包括矽、氧、氮、碳或其他合適的隔離成分)或上述之組合。隔離特徵22可包括不同的結構，例如淺溝槽隔離(shallow trench isolation，STI)結構、深溝槽隔離(deep trench isolation，DTI)結構和/或局部矽氧化(local oxidation of silicon，LOCOS)結構。在一些實施方式中，淺溝槽隔離特徵可藉由在基板12中蝕刻溝槽(例如通過使用乾式蝕刻製程和/或濕式蝕刻製程)，並填充絕緣體材料於溝槽中來形成(例如通過使用化學氣相沉積製程或旋塗玻璃製程)。可執行化學機械研磨(chemical mechanical polishing，CMP)製程以去除過量的絕緣體材料和/或平坦化隔離特徵22的頂表面。在一些實施方式中，淺溝槽隔離特徵的形成可藉由在形成鰭片之後，沉積絕緣材料於基板12上(在一些實施方式中，絕緣材料層填充各鰭片之間的間隙(溝槽))，並回蝕絕緣材料層以形成隔離特徵22。在一些實施方式中，隔離特徵22包括填充溝槽的多層結構，例如設置於襯墊介電層之上的塊狀介電層，而根據設計需求，塊狀介電層和襯墊介電層包括多種材料，例如襯墊介電層包括熱氧化物，而設置於襯墊介電層之上的塊狀介電層包括氮化矽。在一些實施方式中，隔離特徵22包括設置於 摻雜襯墊層(包括硼矽酸鹽玻璃(boron silicate glass，BSG)或磷矽酸鹽玻璃(phosphosilicate glass，PSG))之上的介電層。
各種閘極結構設置於積體電路裝置10的鰭片之上，例如閘極結構30A、閘極結構30B、閘極結構30C、閘極結構30D、以及閘極結構30E。閘極結構30A~30E沿著y方向(例如實質上垂直於積體電路裝置10的鰭片(例如鰭片20A)的方向)延伸，從而每一閘極結構30A~30E具有沿著y方向的一長度、沿著x方向的一寬度、以及沿著z方向的一高度。在所描繪的實施例中，閘極結構30B~30D設置於積體電路裝置10的鰭片(例如鰭片20A)的通道區域之上。在一些實施方式中，閘極結構30B~30D包覆積體電路裝置10的鰭片的通道區域，從而插入於積體電路裝置10的源極/汲極區域之間。閘極結構30B~30D與積體電路裝置10的鰭片(例如鰭片20A)的通道區域接合，使得電流可以在操作期間流動於積體電路裝置10的源極/汲極區域之間。在進一步描述的實施例中，根據積體電路裝置10的設計需求，閘極結構30A~30E設置為主動閘極結構或虛設閘極結構。「主動閘極結構」通常指積體電路裝置10的電功能閘極結構，而「虛設閘極結構」通常指體積電路裝置10的非電功能閘極結構。在一些實施方式中，虛設閘極結構模仿積體電路裝置10中的主動閘極結構的物理特性(例如主動閘極結構的物理尺寸)，但不可操作(換句話說，不能使電流流動)。在一些實施方式中，虛設閘極結構可使處理環境實 質上一致，例如能夠一致地生長磊晶材料於積體電路裝置10的源極/汲極區域中(例如當形成磊晶源極/汲極特徵時)、使積體電路裝置10的源極/汲極區域的蝕刻速率一致(例如形成源極/汲極凹槽時)和/或使實質上平坦的表面一致(例如通過減少(或防止)化學機械研磨所引起的凹陷效應)。
閘極結構30A~30E包括閘極堆疊，閘極堆疊配置以根據積體電路裝置10的設計需求來達到所需的功能，從而使閘極結構30A~30E包括相同或不同的層和/或材料。在所描繪的實施例中，閘極結構30A~30E具有包括閘極介電32、閘極電極34、以及硬遮罩層36的閘極堆疊。閘極介電32共形地設置於積體電路裝置10的鰭片和隔離特徵22上，使閘極介電32具有實質一致的厚度。在所示實施例中，閘極介電32設置於界定閘極結構30A~30E的閘極堆疊的積體電路裝置10的側壁表面和底表面上。閘極介電32包括介電材料，例如氧化矽、高介電常數介電材料、其他合適的介電材料或上述之組合。在所描繪的實施例中，閘極介電32包括高k介電材料(因此可被稱作高k介電層)，例如二氧化鉿(HfO2)、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適的高k介電材料或上述之組合。高k介電材料通常是指具有高介電常數(例如大於氧化矽的介電常數(k
Figure 107131921-A0305-02-0018-1
3.9))的介電材料。在一些實施方式中，閘極介電32還包括設置於高k介電層與積體電路裝置10的鰭片之間的 界面層(包括介電質材料，例如氧化矽)。閘極電極34設置於閘極介電32之上。閘極電極34包括導電材料。在一些實施方式中，閘極電極34包括多個層，例如覆蓋層、功函數層、膠/阻擋層、以及金屬填充(或塊狀)層。覆蓋層可包括用於防止或消除閘極介電32與閘極結構30A~30E的其他層(具體地，包括金屬的閘極層)之間的成分的擴散和/或反應之材料。在一些實施方式中，覆蓋層包括金屬和氮，例如氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(W2N)、氮化矽鈦(TiSiN)、氮化鉭矽(TaSiN)或上述之組合。功函數層可包括導電材料，其被調整為具有所需的功函數，例如N型功函數材料和/或P型功函數材料。P型功函數材料包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他P型功函數材料或上述之組合。N型功函數材料包括Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TaC、TaCN、TaSiN、TaAl、TaAlC、TiAlN、其他N型功函數材料或上述之組合。膠/阻擋層可包括促進相鄰層之間(例如功函數層與金屬填充層之間)的黏著的材料和/或用於阻擋和/或減少各閘極層之間(例如功函數層與金屬填充層之間)的擴散的材料。例如，膠/阻擋層包括金屬(例如W、Al、Ta、Ti、Ni、Cu、Co、其他合適的金屬或上述之組合)、金屬氧化物、金屬氮化物(例如TiN)或上述之組合。金屬填充層可包括合適的導電材料，例如Al、W、Cu和/或Co。閘極介電32和/或閘極電極34可包括許多其他層，例如覆蓋層、界面層、擴散層、阻擋層、硬遮罩層或上述之組合。硬 遮罩層36包括諸如矽和氮之任何合適的材料，例如氮化矽。在一些實施方式中，由於閘極結構30A~30E跨越P型場效電晶體和N型場效電晶體，因此閘極結構30A~30E可以在與P型場效電晶體和N型場效電晶體相對應的區域中具有不同的層。
閘極結構30A~30E的閘極堆疊係根據閘極最後製程、閘極最初製程或混合閘極最後/閘極最初製程來製造。在實施閘極最後製程時，閘極結構30A~30E中的一個或多個包括後續被金屬閘極堆疊所替換的虛設閘極堆疊。虛設閘極堆疊包括例如界面層(包括例如氧化矽)和虛設閘極電極層(包括例如多晶矽)。在這樣的實施方式中，虛設閘極電極層被去除以形成開口(溝槽)，而閘極介電32和/或閘極電極34隨後形成於此開口中。在一些實施方式中，閘極結構30A~30E中的至少一個的虛設閘極堆疊被替換為金屬閘極堆疊，而保留閘極結構30A~30E中的至少一個的虛設閘極堆疊。閘極最後製程和/或閘極最初製程可實施沉積製程、微影製程、蝕刻製程、其他合適的製程或上述之組合。沉積製程包括化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、高密度電漿化學氣相沉積(high density plasma CVD，HDPCVD)、金屬有機化學氣相沉積(metal organic CVD，MOCVD)、遠程電漿化學氣相沉積(remote plasma CVD，RPCVD)、電漿增強 化學氣相沉積(plasma enhanced CVD，PECVD)、低壓化學氣相沉積(low-pressure CVD，LPCVD)、原子層化學氣相沉積(atomic layer CVD，ALCVD)、常壓化學氣相沉積(atmospheric pressure CVD，APCVD)、電鍍、其他合適的方法或上述之組合。微影圖案化製程包括抗蝕劑塗佈(例如旋轉塗佈)、軟烘烤、遮罩對齊、曝光、曝光後烘烤、顯影抗蝕劑、沖洗、乾燥(例如硬烘烤)、其他合適的製程或上述之組合。可替換地，微影曝光製程被諸如無遮罩微影、電子束寫入或離子束寫入之其他方法所輔助、實施或取代。蝕刻製程包括乾式蝕刻製程、濕式蝕刻製程、其他蝕刻製程或上述之組合。
閘極結構30A~30E進一步包括鄰近於各閘極堆疊層(例如沿著各閘極堆疊層的側壁)而設置的各閘極間隔物38。閘極間隔物38係藉由任何合適的製程來形成並包括介電材料。介電材料可包括矽、氧、碳、氮、其他合適的材料或上述之組合(例如氧化矽、氮化矽、氮氧化矽或碳化矽)。例如，在所描繪的實施例中，可以沉積包括矽和氮的介電層(例如氮化矽層)於基板12上，並隨後非等向性蝕刻此介電層以形成閘極間隔物38。在一些實施方式中，閘極間隔物38包括多層結構，例如包括氮化矽的第一介電層和包括氧化矽的第二介電層。在一些實施方式中，閘極間隔物38包括鄰近閘極堆疊而形成的多於一組的間隔物，例如密封間隔物、偏移間隔物、犧牲間隔物、虛設間隔物和/或主間隔物。在這樣的實施方式中，各組間隔物可包括具有不 同蝕刻速率的材料。舉例來說，可沉積包括矽和氧的第一介電層於基板12之上，且隨後非等向性蝕刻第一介電層以形成與閘極堆疊相鄰設置的第一間隔物組，並可沉積包括矽和氮的第二介電層於基板12之上，且隨後後非等向性蝕刻第二介電層以形成與第一間隔物組相鄰設置的第二間隔物組。在形成閘極間隔物38之前和/或之後，可執行植入、擴散和/或退火製程以形成輕摻雜源極和汲極(lightly doped source and drain，LDD)特徵和/或重摻雜源極和汲極(heavily doped source and drain，HDD)特徵於積體電路裝置10的鰭片(例如鰭片20A)中，其中輕摻雜源極和汲極特徵和重摻雜源極和汲極特徵在第1A圖和第1B圖中未繪示)。
磊晶源極特徵和磊晶汲極特徵(或稱為磊晶源極/汲極特徵)設置於積體電路裝置10的源極/汲極區域之上。例如，磊晶生長半導體材料於鰭片上，以形成磊晶源極/汲極特徵40A和磊晶源極/汲極特徵40B。在一些實施方式中，在鰭片凹陷製程(例如回蝕製程)之後，形成磊晶源極/汲極特徵40A、40B於積體電路裝置10的源極/汲極區域之上，從而磊晶源極/汲極特徵40A、40B生長自凹陷的積體電路裝置10。在一些實施例中，磊晶源極/汲極特徵40A、40B包覆積體電路裝置10的鰭片(例如鰭片20A)的源極/汲極區域。在這樣的實施方式中，鰭片可能不受鰭片凹陷處理。在一些實施方式中，磊晶源極/汲極特徵40A、40B沿著y方向(在一些實施方式中，實質上垂直於鰭片的方向) 橫向延伸(生長)，因此磊晶源極/汲極特徵40A、40B為跨越多個鰭片的合併磊晶源極/汲極特徵。磊晶製程可實施化學氣相沉積技術(例如氣相磊晶(vapor-phase epitaxy，VPE)、超高真空化學氣相沉積(ultra-high vacuum CVD，UHV-CVD)、低壓化學氣相沉積和/或電漿增強化學氣相沉積)、分子束磊晶、其他合適的選擇性磊晶生長製程或上述之組合。磊晶製程可使用與基板12和/或鰭片的組分相互作用的氣體和/或液體前驅物。磊晶源極/汲極特徵40A、40B摻雜有N型摻雜劑和/或P型摻雜劑。在積體電路裝置10中，P型場效電晶體和N型場效電晶體具有相反摻雜的磊晶源極/汲極特徵。舉例來說，對於P型場效電晶體，磊晶源極/汲極特徵40A為包括矽和/或鍺的磊晶層，而此包含矽鍺的磊晶層摻雜有硼、碳、其他P型摻雜劑或上述之組合(例如形成Si：Ge：B磊晶層或Si：Ge：C磊晶層)。在另一實例中，對於N型場效電晶體，磊晶源極/汲極特徵40B為包括矽和/或碳的磊晶層，而此包含矽的磊晶層或此包含矽-碳的磊晶層摻雜有磷、砷、其他N型摻雜劑或上述之組合(例如形成Si：P磊晶層、Si：C磊晶層或Si：C：P磊晶層)。應注意的是，在第1A圖中，磊晶源極/汲極特徵40A、40B被繪示為氧化定義(oxide definition，OD)區域，從而磊晶源極/汲極特徵40A、40B可被稱為氧化定義區域。在一些實施方式中，磊晶源極/汲極特徵40A、40B包括可達到通道區域所需的拉伸應力和/或壓縮應力的材料和/或摻雜劑。在一些實施方式中，於沉積期間，通過添加 雜質於磊晶製程的原材料中來摻雜磊晶源極/汲極特徵40A、40B。在一些實施方式中，在沉積製程之後，藉由離子佈植製程來摻雜磊晶源極/汲極特徵40A、40B。在一些實施方式中，執行退火製程以活化積體電路裝置10的磊晶源極/汲極特徵40A、40B和/或其他源極/汲極區域中的摻雜物，例如重摻雜源極和汲極區域和/或輕摻雜源極和汲極區域。
多層互連(multilayer interconnect，MLI)特徵50設置於基板12之上。多層互連特徵50電耦合至積體電路裝置10的各裝置(例如電晶體、電阻、電容和/或電感器)和/或組件(例如閘極結構和/或源極/汲極特徵)，從而各裝置和/或組件可如積體電路裝置10的設計需求所述之方式操作。多層互連特徵50包括配置以形成各互連結構之介電層和導電層(例如金屬層)的組合，從而在操作期間，於裝置和/或積體電路裝置10的組件之間傳輸信號，和/或將信號(例如時脈信號、電壓信號和/或接地信號)分配至裝置和/或積體電路裝置10的組件。在一些實施方式中，多層互連特徵50電耦合一個或多個閘極結構30A~30E、磊晶源極/汲極特徵40A和/或磊晶源極/汲極特徵40B至電源供應電壓，例如正電源電壓、負電源電壓和/或接地。導電層配置以形成互連佈線層，接觸層和/或通孔層，而上述每一層可設置於多層互連特徵50的不同平面中。在一些實施方式中，通孔層將各互連佈線層彼此連接、將接觸層連接至互連佈線層和/或將裝置層連接至互連佈線層。在一些實施方式 中，接觸層將裝置層連接至通孔層和/或互連佈線層。應注意的是，雖然所描繪的多層互連特徵50具有給定數量的介電層、導電層、互連佈線層、通孔層、接觸層、階層和/或平面，但本揭示內容的多層互連特徵50可具有更多或更少的介電層、導電層、互連佈線層、通孔層、接觸層、階層和/或平面。
多層互連特徵50包括一個或多個按順序堆疊於基板12之上的層間介電層(interlayer dielectric layer，ILD)(亦稱為金屬間介電層(intermetal dielectric layer，IMD))，例如設置於基板12之上的層間介電層52(ILD-0)、設置於層間介電層52之上的層間介電層54(ILD-1)、設置於層間介電層54之上的層間介電層56(ILD-2)、設置於層間介電層56之上的層間介電層58(ILD-3)、設置於層間介電層58之上的層間介電層60(ILD-4)、設置於層間介電層60之上的層間介電層62(ILD-5)、設置於層間介電層62之上的層間介電層64(ILD-6)、設置於層間介電層64之上的層間介電層66(ILD-7)、以及設置於層間介電層66之上的層間介電層68(ILD-8)。層間介電層52~68包括介電材料，例如氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(tetraethoxysilane，TEOS)、磷矽酸鹽玻璃，硼磷矽酸鹽玻璃、低k介電材料、其他合適的介電材料或上述之組合。示例性的低k介電材料包括氟矽酸鹽玻璃(fluorosilicate glass，FSG)、碳摻雜氧化矽、Black Diamond®(Applied Materials of Santa Clara，California)、乾凝膠、氣凝膠、非晶氟化碳、聚對二甲苯、BCB、SiLK®(Dow Chemical，Midland，Michigan)、聚亞醯氨、其他低k介電材料或上述之組合。在所描繪的實施例中，層間介電層52~68為包括低k介電材料的介電層(通常稱為低k介電層)。在一些實施方式中，低k介電材料通常指具有小於3的介電常數的材料。在一些實施方式中，層間介電層52~68可包括具有多種介電材料的多層結構。在一些實施方式中，多層互連特徵50可進一步包括設置於層間介電層52~68之間的一個或多個接觸蝕刻停止層(contact etch stop layer，CESL)，例如設置於層間介電層52與層間介電層54之間的接觸蝕刻停止層、設置於層間介電層54與層間介電層56之間的接觸蝕刻停止層、設置於層間介電層56與層間介電層58之間的接觸蝕刻停止層、設置於層間介電層58與層間介電層60之間的接觸蝕刻停止層、設置於層間介電層60與層間介電層62之間的接觸蝕刻停止層、設置於層間介電層62與層間介電層64之間的接觸蝕刻停止層、設置於層間介電層64與層間介電層66之間的接觸蝕刻停止層、以及設置於層間介電層66與層間介電層68之間的接觸蝕刻停止層。在一些實施方式中，接觸蝕刻停止層設置於層間介電層52與基板12、隔離特徵22和/或鰭片之間。接觸蝕刻停止層包括與層間介電層52~68不同的材料，例如不同於層間介電層52~68的介電材料之介電材料。例如，在層間介電層52~68包括低k介電材料時，接觸蝕刻停止層包括矽和氮，例如氮化矽或氮 氧化矽。層間介電層52~68通過沉積製程形成於基板12之上，例如化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠程電漿化學氣相沉積、電漿增強化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、電鍍、其他合適的方法或上述之組合。在一些實施方式中，通過流動式化學氣相沉積(flowable CVD，FCVD)製程形成層間介電層52~68，流動式化學氣相沉積製程包括例如沉積可流動材料(例如液體化合物)於基板12之上，並藉由合適的技術(例如熱退火和/或紫外線輻射處理)將可流動材料轉化為固體材料。在沉積層間介電層52~68之後，執行化學機械研磨製程和/或其他平坦化製程，使層間介電層52~68具有實質上平坦的表面。
互連佈線層案順序堆疊並設置於層間介電層52~68中。在所描繪的實施例中，多層互連特徵50包括互連佈線層70(亦稱為金屬一(M1)層)、互連佈線層75(亦稱為金屬二(M2)層)、互連佈線層80(亦稱為金屬三(M3)層)、互連佈線層85(亦稱為金屬四(M4)層)、互連佈線層90(亦稱為金屬五(M5)層)、互連佈線層95(亦稱為金屬六(M6)層)、以及互連佈線層100(亦稱為金屬七(M7)層)。M1層、M3層、M5層、以及M7層統稱為奇數互連佈線層。奇數互連佈線層(在此指互連佈線層70、80、90、100)包括一個或多個沿著x方向(例如實質上垂直於閘極結構30A~30E的方向)延伸的導電線，從而奇數 互連佈線層的導電線具有沿著x方向的一長度、沿著y方向的一寬度、以及沿著z方向的一高度。例如，M1層包括金屬線70A，M3層包括金屬線80A和金屬線80B，M5層包括金屬線90A，而M7層包括金屬線100A和金屬線100B。金屬線70A、金屬線80A、80B、金屬線90A、以及金屬線100A、100B大致沿著x方向(或橫向方向)延伸，使M1層、M3層、M5層、以及M7層的佈線方向實質上垂直於閘極結構30A~30E延伸的方向。奇數互連佈線層(在此配置為橫向佈線層)因此包括單向的導電線，且此單向的導電線具有一長度方向與閘極長度方向大致呈垂直(或正交)。M2層、M4層、以及M6層統稱為偶數互連佈線層。偶數互連佈線層(在此指互連佈線層75、85、95)包括一個或多個沿著y方向(例如實質上平行於閘極結構30A~30E的方向)延伸的導電線，從而偶數互連佈線層的導電線具有沿著y方向的一長度、沿著x方向的一寬度、以及沿著z方向的一高度。例如，M2層包括金屬線75A、金屬線75B、金屬線75C、金屬線75D、金屬線75E、金屬線75F、以及金屬線75G；M4層包括金屬線85A、金屬線85B、金屬線85C、金屬線85D、金屬線85E、以及金屬線85F；而M6層包括金屬線95A、金屬線95B、金屬線95C、以及金屬線95D。金屬線75A~75G、金屬線85A~85F、以及金屬線95A~95D大致沿著y方向(或縱向方向)延伸，使M2層、M4層、以及M6層的佈線方向實質上平行於閘極結構30A~30E延伸的方向。偶數互連佈線層(在此配置為縱向佈線層)因此包括單向的導電 線，且此單向的導電線具有一長度方向與閘極長度方向大致平行。
在進一步描繪的實施例中，閘極間距和偶數互連佈線層的佈線間距被配置以允許積體電路裝置10滿足不斷縮小的積體電路技術節點的高密度、高佈線效率、以及高性能需求。為了本揭示內容之目的，間距(pitch，P)通常是指相同類型的相鄰積體電路特徵(例如閘極結構30A~30E或互連佈線層70~100的導電線(金屬線))之間的中心到中心的距離。在所描繪的實施例中，閘極間距(PG)是相鄰閘極結構30A~30E之間(特別是閘極電極34之間)的中心到中心距離，M2層間距(P2)是M2層(多層互連特徵50的第一縱向佈線層)的相鄰金屬線75A~75G之間的中心到中心距離，M4層間距(P4)是M4層(多層互連特徵50的第二縱向佈線層)的相鄰金屬線85A~85F之間的中心到中心距離，而M6層間距(P6)是M6層(多層互連特徵50的第三縱向佈線層)的相鄰金屬線95A~95D之間的中心到中心距離。本揭示內容將PG聯繫至P2和P6以最大化邏輯密度。例如，PG與P2和P6(PG：P2：P6)之比為3：2：4。在這樣的實施方式中，P2小於PG和P6，並且PG小於P6。在一些實施方式中，P4大於P2(P2<P4)。在一些實施方式中，P4小於P6(P4<P6)。在一些實施方式中，PG是最小閘極間距，P2是最小M2層間距，P4是最小M4層間距，而P6是最小M6層間距。最小閘極間距通常是指對於給定的積體電路技術節點，通過製程和/或製程設備(通常稱為處 理)而於閘極結構(或閘極電極)之間可實現的最小間距，最小M2層間距通常是指對於給定的積體電路技術節點，通過處理而於M2導電線之間可實現的最小間距，最小M4層間距通常是指對於給定的積體電路技術節點，通過處理而於M4導電線之間可實現的最小間距，而最小M6層間距通常是指對於給定的積體電路技術節點，通過處理而於M6導電線之間可實現的最小間距。應注意的是，與積體電路裝置10相同的積體電路晶片或晶圓上的積體電路裝置可包括閘極結構、M2層、M4層、以及M6層，其中此閘極結構、M2層、M4層、以及M6層分別具有等於或大於最小閘極間距、最小M2層間距、最小M4層間距、以及最小M6層間距之各間距，但不具有小於最小閘極間距、最小M2層間距、最小M4層間距、以及最小M6層間距之各間距。以固定PG與偶數互連佈線層的間距比(例如最小閘極間距與偶數最小佈線間距之比)之方式，可最大化佈線密度和/或單元封裝密度，並同時保持積體電路性能和/或佈線效率。積體電路裝置10因此可同時滿足先進技術節點的高密度和高性能需求。此外，實施單向的佈線層(偶數和奇數)可提高積體電路處理產量。不同的實施例可具有不同的優點，但對於任何實施例來說，皆不必然地需要特別的優點。
多層互連特徵50還包括設置於層間介電層52中的接觸層110，此接觸層110包括裝置層級接觸件(亦稱為局部互連件或局部接觸件)，其將積體電路裝置10的各特徵電耦合和/或物理耦合至多層互連特徵50的通孔層 120。舉例來說，裝置層級接觸件110A和裝置層級接觸件110B設置於各磊晶源極/汲極特徵40A上，使裝置層級接觸件110A、110B物理地(或直接地)將P型場效電晶體的源極/汲極區域分別連接至通孔層120的通孔120A和通孔120B。裝置層級接觸件110A、110B可被稱為金屬對裝置(metal-to-device，MD)接觸件，其通常指積體電路裝置10的導電區域(例如源極/汲極區域)的接觸件。在一些實施方式中，接觸層110包括一個或多個虛設接觸件，此虛設接觸件並未將積體電路特徵物理地連接和/或電連接至多層互連特徵50的導電特徵。在一些實施方式中，虛設接觸件具有與裝置層級接觸件110A、110B相似的物理性質以實現基本一致的處理環境。裝置層級接觸件110A、110B延伸穿過層間介電層52和/或層間介電層54，但本揭示內容涵蓋裝置層級接觸件110A、110B延伸穿過更多或更少的層間介電層和/或接觸蝕刻停止層的實施例。
多層互連特徵50進一步包括設置於層間介電層52~68中的通孔層120、通孔層125、通孔層130、通孔層135、通孔層140、通孔層145、以及通孔層150。通孔層120將接觸層110電連接和/或物理連接到互連佈線層70；通孔層125~150將多層互連特徵50的互連佈線層70~100彼此之間電耦合和/或物理耦合。在所描繪的實施例中，通孔層120包括分別設置於裝置層級接觸件110A和裝置層級接觸件110B上的通孔120A和通孔120B，從而通孔120A和通孔120B物理地(或直接地)將裝置層級接觸件110A和裝置 層級接觸件110B分別連接到金屬線70A；通孔層125包括設置於金屬線70A上的多個通孔，從而此多個通孔物理地(或直接地)將金屬線70A連接到互連佈線層75(例如金屬線75B、75C、75E、以及75F)；通孔層130包括設置於互連佈線層75(例如金屬線75C、75E)上的多個通孔，從而此多個通孔物理地(或直接地)將互連佈線層75連接到互連佈線層80(例如金屬線80A、80B)；通孔層135包括設置於互連佈線層80(例如金屬線80A、80B)上的多個通孔，從而此多個通孔物理地(或直接地)將互連佈線層80連接到互連佈線層85(例如金屬線85B、85C、85D、85E)；通孔層140包括設置於互連佈線層85(例如金屬線85C、85D)上的多個通孔，從而此多個通孔物理地(或直接地)將互連佈線層85連接到互連佈線層90(例如金屬線90A)；通孔層145包括設置於互連佈線層90(例如金屬線90A)上的多個通孔，從而此多個通孔物理地(或直接地)將互連佈線層90連接到互連佈線層95(例如金屬線95B、95C)；通孔層150包括設置於互連佈線層95(例如金屬線95B、95C)上的多個通孔，從而此多個通孔物理地(或直接地)將互連佈線層95連接到互連佈線層100(例如金屬線100A、100B)。通孔層120進一步包括通孔120C將積體電路裝置特徵(在此為閘極結構30C)電耦合和/或物理耦合到互連佈線層70。在這樣的實施方式中，通孔120C物理和電耦合至閘極結構30C(特別是閘極電極34)。在替代的實施方式中，多層互連特徵50進一步包括將閘極結構30C電耦合和/ 或物理耦合到通孔120C的裝置層級接觸件。舉例來說，裝置層級接觸件設置於閘極結構30C上，從而裝置層級接觸件物理地(或直接地)將閘極結構30C連接到通孔120C，並且通孔120C物理地(或直接地)將裝置層級接觸件連接到金屬線70A。此裝置層級接觸件被稱為閘極接觸件(gate contact，GC)或金屬對多晶矽(metal-to-poly，MP)接觸件，其通常指閘極結構(例如多晶閘極結構或金屬閘極結構)的接觸件。如圖所示，通孔層120~150延伸穿過一個或多個層間介電層52~68，但本揭示內容涵蓋通孔層120~150延伸穿過更多或更少的層間介電層和/或接觸蝕刻停止層的實施例。在一些實施方式中，多層互連特徵50還包括多個通孔，此多個通孔將互連佈線層100連接到設置於其它層間介電層(其覆蓋層間介電層52~68，例如多層互連特徵50的金屬八(M8)層，未繪示)中之互連層，從而M7層可電和/或物理耦合到M8層。
互連佈線層70~100、接觸層110、以及通孔層120~150包括任何合適的導電材料，例如Ta、Ti、Al、Cu、Co、W、TiN、TaN、其他合適的導電材料或上述之組合。可組合各種導電材料以提供具有各種層(例如阻擋層，黏著層、襯墊層、塊狀層、其它合適的層或上述之組合)的互連佈線層70~100、接觸層110、以及通孔層120~150的導電特徵。在一些實施方式中，互連佈線層70~100的導電線包括Cu、Co和/或Ru；接觸層110的接觸件包括Ti、TiN和/或Co；通孔層120~150的通孔包括Ti、TiN和/或W。互連 佈線層70~100、接觸層110、以及通孔層120~150係藉由圖案化層間介電層52~68來形成。圖案化層間介電層52~68可包括微影製程和/或蝕刻製程以形成開口(溝槽)，例如各層間介電層52~68中的接觸件開口、通孔開口和/或線開口。在一些實施方式中，微影製程包括形成抗蝕層於各層間介電層52~68之上、將抗蝕層暴露於圖案化的光線中、以及顯影曝光的抗蝕層，從而形成圖案化的抗蝕層，此圖案化的抗蝕層可作為遮罩元件以用於蝕刻各層間介電層52~68中的開口。蝕刻製程包括乾式蝕刻製程、濕式蝕刻製程、其他蝕刻製程或上述之組合。隨後，使用一種或多種導電材料填充一個或多個開口。可通過物理氣相沉積、化學氣相沉積、原子層沉積、電鍍、無電電鍍、其他合適的沉積製程或上述之組合來沉積導電材料。隨後，可通過平坦化製程(例如化學機械研磨製程)來去除任何過量的導電材料，從而使層間介電層52~68、互連佈線層70~100、接觸層110和/或通孔層120~150的頂表面平坦化。
第2A圖和第2B圖為根據本揭示內容的各方面的部分或全部的積體電路裝置210的局部示意圖。具體而言，第2A圖為積體電路裝置210的簡化的俯視示意圖(例如沿著x-y平面)，而第2B圖為沿著第2A圖的線2B-2B截取的積體電路裝置210的剖面示意圖(例如沿著y-z平面)。積體電路裝置210可被包括於微處理器、記憶體單元和/或其他積體電路裝置中。在一些實施方式中，積體電路裝置210為積體電路晶片、系統晶片或上述的一部分，包括各種 被動和主動微電子裝置，例如電阻、電容、電感器、二極體、P型場效電晶體、N型場效電晶體、金屬氧化物半導體場效電晶體、互補式金屬氧化物半導體電晶體、雙極接面電晶體、橫向擴散金屬氧化物半導體電晶體、鰭式場效電晶體、高電壓電晶體、高頻電晶體、其他合適的元件或上述之組合。在一些實施方式中，積體電路裝置210為執行邏輯功能(例如AND、NAND、OR、NOR、NOT、XOR和/或XNOR)和/或儲存功能(例如正反器和/或閂鎖)的積體電路晶片的標準單元的一部分。標準單元可替代地根據其功能而被稱為邏輯單元和/或儲存單元。作為本揭示內容之目的，積體電路裝置210為可被包括於邏輯單元中的邏輯電路的一部分。為了清楚起見，第2A圖和第2B圖被簡化以更好地理解本揭示內容的發明概念。可在積體電路裝置210中增加額外的特徵，並且在積體電路裝置210的其他實施例中可替換、修改或去除以下將描述的一些特徵。
積體電路裝置210在許多方面與積體電路裝置10類似。例如，積體電路裝置210包括類似於前述基板12的基板212、類似於前述摻雜區域14的摻雜區域214、類似於前述摻雜區域16的摻雜區域216、設置於基板212之上的一個或多個鰭片(在此為類似於前述鰭片20A的鰭片220A、鰭片220B、鰭片220C、以及鰭片220D)、以及類似於前述閘極結構30A~30E(包括閘極介電32、閘極電極34、硬遮罩層36、以及閘極間隔物38)的閘極結構230(包括閘極介電232、閘極電極234、閘極硬遮罩(未繪示)、 以及閘極間隔物(未繪示))。積體電路裝置210還包括類似於前述多層互連特徵50的多層互連特徵250。舉例來說，多層互連特徵250包括一個或多個層間介電層，例如設置於基板212之上的層間介電層(ILD-0)(未繪示於第2A圖和第2B圖中)、設置於層間介電層(ILD-0)之上的層間介電層254(ILD-1)、設置於層間介電層254之上的層間介電層256(ILD-2)、設置於層間介電層256之上的層間介電層258(ILD-3)、設置於層間介電層258之上的層間介電層260(ILD-4)、設置於層間介電層260之上的層間介電層262(ILD-5)、設置於層間介電層262之上的層間介電層264(ILD-6)、設置於層間介電層264之上的層間介電層266(ILD-7)、以及設置於層間介電層266之上的層間介電層268(ILD-8)。層間介電層256~268類似於層間介電層52~68。在一些實施方式中，多層互連特徵250可進一步包括設置於層間介電層254~268之間的一個或多個接觸蝕刻停止層，其被配置以類似於多層互連特徵50的接觸蝕刻停止層。
多層互連特徵250還包括設置於層間介電層254~268中的互連佈線層。多層互連特徵250的互連佈線層的配置與多層互連特徵50的互連佈線層的配置不同，但此種配置亦實現了在此描述的優點。在所描繪的實施例中，多層互連特徵250包括互連佈線層270(亦稱為M1層)、互連佈線層275(亦稱為M2層)、互連佈線層280(亦稱為M3層)、互連佈線層285(亦稱為M4層)、互連佈線層290 (亦稱為M5層)、互連佈線層295(亦稱為M6層)、以及互連佈線層300(亦稱為M7層)。M1層、M3層、M5層、以及M7層統稱為奇數互連佈線層。奇數互連佈線層(在此指互連佈線層270、280、290、300)包括一個或多個沿著x方向(例如實質上垂直於閘極結構230的方向)延伸的導電線，從而奇數互連佈線層的導電線具有沿著x方向的一長度、沿著y方向的一寬度、以及沿著z方向的一高度。例如，M1層包括金屬線270A、金屬線270B、金屬線270C、金屬線270D、金屬線270E、以及金屬線270F；M3層包括金屬線280A、金屬線280B、金屬線280C、金屬線280D、金屬線280E、以及金屬線280F；M5層包括金屬線290A、金屬線290B、金屬線290C、以及金屬線290D；而M7層包括金屬線300A、金屬線300B、以及金屬線300C。金屬線270A~270F、金屬線280A~280F、金屬線290A~290D、以及金屬線300A~300C大致沿著x方向(或橫向方向)延伸，使M1層、M3層、M5層、以及M7層的佈線方向實質上垂直於閘極結構230延伸的方向。奇數互連佈線層(在此配置為橫向佈線層)因此包括單向的導電線，且此單向的導電線具有一長度方向與閘極長度方向大致呈垂直(或正交)。M2層、M4層、以及M6層統稱為偶數互連佈線層。偶數互連佈線層(在此指互連佈線層275、285、295)包括一個或多個沿著y方向(例如實質上平行於閘極結構230的方向)延伸的導電線，從而偶數互連佈線層的導電線具有沿著y方向的一長度、沿著x方向的一寬度、以及沿著z方向的一高度。 例如，M2層包括金屬線275A，M4層包括金屬線285A和金屬線285B，而M6層包括金屬線295A。金屬線275A、金屬線285A、285B、以及金屬線295A大致沿著y方向(或縱向方向)延伸，使M2層、M4層、以及M6層的佈線方向實質上平行於閘極結構230延伸的方向。偶數互連佈線層(在此配置為縱向佈線層)因此包括單向的導電線，且此單向的導電線具有一長度方向與閘極長度方向大致平行。
在所描繪的實施例中，奇數互連佈線層的佈線間距被配置以允許積體電路裝置210滿足不斷縮小的積體電路技術節點的高密度、高佈線效率、以及高性能需求。舉例來說，M1層間距(P1)是M1層(多層互連特徵250的第一橫向佈線層)的相鄰金屬線270A~270F之間的中心到中心距離，M3層間距(P3)是M3層(多層互連特徵250的第二橫向佈線層)的相鄰金屬線280A~280F之間的中心到中心距離，M5層間距(P5)是M5層(多層互連特徵250的第三橫向佈線層)的相鄰金屬線290A~290D之間的中心到中心距離，而M7層間距(P7)是M7層(多層互連特徵250的第四橫向佈線層)的相鄰金屬線300A~300C之間的中心到中心距離。本揭示內容聯繫奇數互連佈線層的各間距以最大化邏輯密度。例如，P1、P3與P7(P1：P3：P7)之比為1：1：2。在這樣的實施方式中，P1實質上等於P3，並且P7大於P1和P3。在一些實施方式中，P5大於P1和P3(P1、P3<P5)。在一些實施方式中，P5小於P7(P5<P7)。在一些實施方式中，P1是最小M1層間距，P3是最小M3層間 距，P5是最小M5層間距，而P7是最小M7層間距。最小M1層間距通常是指對於給定的積體電路技術節點，通過製程和/或製程設備(通常稱為處理)而於M1導電線之間可實現的最小間距，最小M3層間距通常是指對於給定的積體電路技術節點，通過處理而於M3導電線之間可實現的最小間距，最小M5層間距通常是指對於給定的積體電路技術節點，通過處理而於M5導電線之間可實現的最小間距，而最小M7層間距通常是指對於給定的積體電路技術節點，通過處理而於M7導電線之間可實現的最小間距。應注意的是，與積體電路裝置210相同的積體電路晶片或晶圓上的積體電路裝置可包括M1層、M3層、M5層、以及M7層，其中此M1層、M3層、M5層、以及M7層分別具有等於或大於最小M1層間距、最小M3層間距、最小M5層間距、以及最小M7層間距之各間距，但不具有小於最小M1層間距、最小M3層間距、最小M5層間距、以及最小M7層間距之各間距。以固定奇數互連佈線層彼此之間的間距比(例如最小間距)之方式，可最大化佈線密度和/或單元封裝密度，並同時保持積體電路性能和/或佈線效率。積體電路裝置210因此可同時滿足先進技術節點的高密度和高性能需求。此外，實施單向的佈線層可提高積體電路處理產量。不同的實施例可具有不同的優點，但對於任何實施例來說，皆不必然地需要特別的優點。
在進一步描繪的實施例中，類似於多層互連特徵50，多層互連特徵250包括設置於層間介電層254~268中的接觸層(未繪示)、通孔層320、通孔層325、通孔層 330、通孔層335、通孔層340、通孔層345、以及通孔層350。通孔層320將裝置層電耦合和/或物理耦合到互連佈線層270。通孔層325~350將多層互連特徵250的互連佈線層270~300彼此之間電耦合和/或物理耦合。在所描繪的實施例中，通孔層320包括設置於閘極結構230(特別是閘極電極234)上的通孔，從而此通孔物理地(或直接地)將閘極結構230連接到金屬線270C、金屬線270D；通孔層325包括設置於互連佈線層270(例如金屬線270B、270C、270D、以及270E)上的多個通孔，從而此多個通孔物理地(或直接地)將互連佈線層270連接到互連佈線層275(例如金屬線275A)；通孔層330包括設置於互連佈線層275(例如金屬線275A)上的多個通孔，從而此多個通孔物理地(或直接地)將互連佈線層275連接到互連佈線層280(例如金屬線280C、280D)；通孔層335包括設置於互連佈線層280(例如金屬線280C、280D)上的多個通孔，從而此多個通孔物理地(或直接地)將互連佈線層280連接到互連佈線層285(例如金屬線285A、285B)；通孔層340包括設置於互連佈線層285(例如金屬線285A、285B)上的多個通孔，從而此多個通孔物理地(或直接地)將互連佈線層285連接到互連佈線層290(例如金屬線290B、金屬線290C)；通孔層345包括設置於互連佈線層290(例如金屬線290B、金屬線290C)上的多個通孔，從而此多個通孔物理地(或直接地)將互連佈線層290連接到互連佈線層295(例如金屬線295A)；通孔層350包括設置於互連佈線層 295(例如金屬線295A)上的多個通孔，從而此多個通孔物理地(或直接地)將互連佈線層295連接到互連佈線層300(例如金屬線300B)。在替代的實施方式中，多層互連特徵250進一步包括將閘極結構230電耦合和/或物理耦合到通孔層320的裝置層級接觸件。舉例來說，裝置層級接觸件設置於閘極結構230上，從而裝置層級接觸件物理地(或直接地)將閘極結構230連接到通孔層320。如圖所示，通孔層320~350延伸穿過一個或多個層間介電層254~268，但本揭示內容涵蓋通孔層320~350延伸穿過更多或更少的層間介電層和/或接觸蝕刻停止層的實施例。在一些實施方式中，多層互連特徵250還包括多個通孔，此多個通孔將互連佈線層300連接到設置於其它層間介電層(其覆蓋層間介電層254~268，例如多層互連特徵250的金屬八(M8)層，未繪示)中之互連層，從而M7層可電和/或物理耦合到M8層。
互連佈線層270~300和通孔層320~350包括任何合適的導電材料，例如Ta、Ti、Al、Cu、Co、W、TiN、TaN、其他合適的導電材料或上述之組合。可組合各種導電材料以提供具有各種層(例如阻擋層，黏著層、襯墊層、塊狀層、其它合適的層或上述之組合)的互連佈線層270~300和通孔層320~350的導電特徵。在一些實施方式中，互連佈線層270~300的導電線包括Cu、Co和/或Ru；接觸層的接觸件包括Ti、TiN和/或Co；通孔層320~350的通孔包括Ti、TiN和/或W。互連佈線層270~300和通孔層320~350 係藉由圖案化層間介電層254~268來形成。圖案化層間介電層254~268可包括微影製程和/或蝕刻製程以形成開口(溝槽)，例如各層間介電層254~268中的接觸件開口、通孔開口和/或線開口。在一些實施方式中，微影製程包括形成抗蝕層於各層間介電層254~268之上、將抗蝕層暴露於圖案化的光線中、以及顯影曝光的抗蝕層，從而形成圖案化的抗蝕層，此圖案化的抗蝕層可作為遮罩元件以用於蝕刻各層間介電層254~268中的開口。蝕刻製程包括乾式蝕刻製程、濕式蝕刻製程、其他蝕刻製程或上述之組合。隨後，使用一種或多種導電材料填充一個或多個開口。可通過物理氣相沉積、化學氣相沉積、原子層沉積、電鍍、無電電鍍、其他合適的沉積製程或上述之組合來沉積導電材料。隨後，可通過平坦化製程(例如化學機械研磨製程)來去除任何過量的導電材料，從而使層間介電層254~268、互連佈線層270~300和/或通孔層320~350的頂表面平坦化。
第3圖為根據本揭示內容的各方面的用於製造積體電路裝置的互連結構(例如積體電路裝置10的多層互連特徵50)的方法400的流程圖。在方塊402中，方法400包括形成沿著第一方向延伸的多個閘極結構。多個閘極結構具有一閘極間距。在方塊404中，形成第一互連佈線層於多個閘極結構之上。第一互連佈線層沿著實質上垂直於第一方向的第二方向取向。在方塊406中，形成第二互連佈線層於第一互連佈線層之上。第二互連佈線層沿著實質上平行於第一方向的第三方向取向。閘極間距與第二互連佈線層的間距 之比為3：2。在方塊408中，形成第三互連佈線層於第二互連佈線層之上。第三互連佈線層沿第二方向取向。在方塊410中，形成第四互連佈線層於第三互連佈線層之上。第四互連佈線層沿第三方向取向。在方塊412中，形成第五互連佈線層於第四互連佈線層之上。第五互連佈線層沿第二方向取向。在方塊414中，形成第六互連佈線層於第五互連佈線層之上。第六互連佈線層沿第三方向取向。閘極間距與第六互連佈線層的間距之比為3：4。因此，閘極間距與第二互連佈線層的間距與第六互連佈線層的間距之比為3：2：4。在一些實施方式中，每一第一互連佈線層、第二互連佈線層、第三互連佈線層、第四互連佈線層、第五互連佈線層、以及第六互連佈線層的形成包括形成介電層於基板之上、形成多個開口於介電層中、以及使用導電材料填充多個開口。開口可被配置以實現每一第一互連佈線層、第二互連佈線層、第三互連佈線層、第四互連佈線層、第五互連佈線層、以及第六互連佈線層所需的間距。可在方法400之前、期間、以及之後提供額外的步驟，且在方法400的另外的實施例中，可移動、替換或去除所描述的一些步驟。
第4圖為根據本揭示內容的各方面的用於製造積體電路裝置的互連結構(例如積體電路裝置210的多層互連特徵250)的方法500的流程圖。在方塊502中，方法500包括形成沿著第一方向延伸的一閘極結構。在方塊504中，形成第一互連佈線層於此閘極結構之上。第一互連佈線層沿著實質上垂直於第一方向的第二方向取向。在方塊506中， 形成第二互連佈線層於第一互連佈線層之上。第二互連佈線層沿著實質上平行於第一方向的第三方向取向。在方塊508中，形成第三互連佈線層於第二互連佈線層之上。第三互連佈線層沿第二方向取向。第一互連佈線層的間距與第三互連佈線層的間距之比為1：1。在方塊510中，形成第四互連佈線層於第三互連佈線層之上。第四互連佈線層沿第三方向取向。在方塊512中，形成第五互連佈線層於第四互連佈線層之上。第五互連佈線層沿第二方向取向。在方塊514中，形成第六互連佈線層於第五互連佈線層之上。第六互連佈線層沿第三方向取向。在方塊516中，形成第七互連佈線層於第六互連佈線層之上。第七互連佈線層沿第二方向取向。第一互連佈線層的間距與第七互連佈線層的間距之比為1：2。因此，第一互連佈線層的間距與第三互連佈線層的間距與第七互連佈線層的間距之比為1：1：2。在一些實施方式中，每一第一互連佈線層、第二互連佈線層、第三互連佈線層、第四互連佈線層、第五互連佈線層、第六互連佈線層、以及第七互連佈線層的形成包括形成介電層於基板之上、形成多個開口於介電層中、以及使用導電材料填充多個開口。開口可被配置以實現每一第一互連佈線層、第二互連佈線層、第三互連佈線層、第四互連佈線層、第五互連佈線層、第六互連佈線層、以及第七互連佈線層所需的間距。可在方法500之前、期間、以及之後提供額外的步驟，且在方法500的另外的實施例中，可移動、替換或去除所描述的一些步驟。
本揭示內容提供了多個不同的實施例。本揭示內容揭露了用於最大化積體電路密度的積體電路裝置的互連結構和相應的形成技術。在所描繪的實施例中，互連結構於N型場效電晶體中實施。然而，本揭示內容涵蓋互連結構實施於任何一種裝置類型。例如，可實施本揭示內容的各方面以形成在此所描述的平面場效電晶體、多閘極電晶體(平面或垂直)，例如鰭式場效電晶體裝置、環繞式閘極(gate-all-around，GAA)裝置、Ω閘極(Ω-gate)裝置或pi閘極(Π-gate)裝置，以及應變半導體裝置、絕緣體上矽(silicon-on-insulator，SOI)裝置、部分空乏式絕緣體上矽裝置、全空乏式絕緣體上矽裝置或其他裝置之互連結構。本揭示內容涵蓋普通技術人員所能認識的可從所描述的互連結構中受益的其他積體電路裝置。此外，本揭示內容涵蓋在此描述的互連結構的組合，從而積體電路裝置可包括具有在此描述的奇數互連佈線層與偶數互連佈線層的間距比之互連結構。在一些實施方式中，互連結構可固定偶數互連佈線層的間距與閘極間距，並固定奇數互連佈線層彼此間的間距。舉例來說，在互連結構中，閘極間距與第一偶數互連佈線層的間距與第三偶數互連佈線層的間距之比為3：2：4，而第一奇數互連佈線層的間距與第三奇數互連佈線層的間距與第七奇數互連佈線層的間距之比為1：1：2。
一示例性積體電路裝置包括沿第一方向延伸的多個閘極結構和設置於多個閘極結構之上的互連結構。互連結構包括奇數互連佈線層和偶數互連佈線層，奇數互連佈線 層沿著實質上垂直於第一方向的第二方向取向，而偶數互連佈線層沿著實質上平行於第一方向的第三方向取向。多個閘極結構具有閘極間距(PG)，第一偶數互連佈線層具有第一間距(P2)，而第三偶數互連佈線層具有第二間距(P6)。閘極間距與第一間距與第二間距之比(PG：P2：P6)為3：2：4。在一些實施方式中，第二偶數互連佈線層具有第三間距(P4)，此第三間距(P4)大於第一間距(P2)並且小於第二間距(P6)(P2<P4<P6)。在一些實施方式中，奇數互連佈線層的導電線具有僅在第二方向上延伸的長度。在一些實施方式中，偶數互連佈線層的導電線具有僅在第三方向上延伸的長度。在一些實施方式中，奇數互連佈線層和偶數互連佈線層設置於互連結構的介電材料中。
在一實施方式中，閘極間距為一最小閘極間距，第一間距為第一偶數互連佈線層的一最小間距，並且第二間距為第三偶數互連佈線層的一最小間距。
另一示例性積體電路裝置包括沿第一方向延伸的一閘極結構和設置於此閘極結構上的一互連結構。互連結構包括奇數互連佈線層和偶數互連佈線層，奇數互連佈線層沿著實質上垂直於第一方向的第二方向取向，而偶數互連佈線層沿著實質上平行於第一方向的第三方向取向。第一奇數互連佈線層具有第一間距(P1)，第二奇數互連佈線層具有第二間距(P3)，而第四奇數互連佈線層具有第三間距(P7)。第一間距與第二間距與第三間距(P1：P3：P7)之比為1：1：2。在一些實施方式中，第三奇數互連佈線層具 有第四間距(P5)，此第四間距(P5)大於第一間距(P2)和第二間距(P3)且小於第三間距(P7)(P1、P3<P5<P7))。在一些實施方式中，奇數互連佈線層的導電線具有僅在第二方向上延伸的長度。在一些實施方式中，偶數互連佈線層的導電線具有僅在第三方向上延伸的長度。在一些實施方式中，奇數互連佈線層和偶數互連佈線層設置於互連結構的介電材料中。
在一實施方式中，第一間距為第一奇數互連佈線層的一最小間距，第二間距為第二奇數互連佈線層的一最小間距，並且第三間距為第四奇數互連佈線層的一最小間距。
一示例性互連結構包括設置於閘極層之上的多個層間介電層和設置於層間介電層中的多個金屬佈線層。互連結構電耦合到閘極層。多個金屬佈線層包括按順序設置於閘極層上的第一金屬層、第二金屬層、第三金屬層、第四金屬層、第五金屬層、第六金屬層、以及第七金屬層。第一金屬層、第三金屬層、第五金屬層、以及第七金屬層各自沿著實質上垂直於閘極層的長度方向的第一長度方向而單向的延伸。第二金屬層、第四金屬層、以及第六金屬層各自沿著實質上平行於閘極層的長度方向的第二長度方向而單向的延伸。閘極層的間距(PG)與第二金屬層的間距(P2)與第六金屬層的間距(P6)之比為3：2：4(PG：P2：P6)。在一些實施方式中，第四金屬層的間距(P4)大於第二金屬層的間距(P2)(P4>P2)。在一些實施方式中，第四金 屬層的間距(P4)小於第六金屬層的間距(P6)(P4<P6)。在一些實施方式中，第二金屬層的金屬線的寬度小於第六金屬層的金屬線的寬度。在一些實施方式中，閘極層的閘極電極線跨越P型電晶體的N型區域和N型電晶體的P型區域。
另一示例性互連結構包括設置於閘極電極之上的多個層間介電層和設置於層間介電層中的多個金屬佈線層。互連結構電耦合到閘極電極。多個金屬佈線層包括按順序設置於閘極電極上的第一金屬層、第二金屬層、第三金屬層、第四金屬層、第五金屬層、第六金屬層、以及第七金屬層。第一金屬層、第三金屬層、第五金屬層、以及第七金屬層各自沿著實質上垂直於閘極電極的長度方向的第一長度方向而單向的延伸。第二金屬層、第四金屬層、以及第六金屬層各自沿著實質上平行於閘極電極的長度方向的第二長度方向而單向的延伸。第一金屬層的間距(P1)與第三金屬層的間距(P3)與第七金屬層的間距(P7)之比為1：1：2(P1：P3：P7)。在一些實施方式中，第五金屬層的間距(P5)大於第一金屬層的間距(P1)和第三金屬層的間距(P3)(P5>P1、P3)。在一些實施方式中，第五金屬層的間距(P5)小於第七金屬層的間距(P7)(P5<P7)。在一些實施方式中，第一金屬層的金屬線的寬度小於第七金屬層的金屬線的寬度。在一些實施方式中，第三金屬層的金屬線的寬度小於第七金屬層的金屬線的寬度。
一種用於形成積體電路裝置的互連結構的示例性方法包括：形成沿著第一方向延伸的多個閘極結構；形成 第一互連佈線層於多個閘極結構之上；形成第二互連佈線層於第一互連佈線層之上；形成第三互連佈線層於第二互連佈線層之上；形成第四互連佈線層於第三互連佈線層之上；形成第五互連佈線層於第四互連佈線層之上；以及形成第六互連佈線層於第五互連佈線層之上。第一互連佈線層、第三互連佈線層、以及第五互連佈線層沿著實質上垂直於第一方向的第二方向取向。第二互連佈線層、第四互連佈線層、以及第六互連佈線層沿著實質上平行於第一方向的第三方向取向。多個閘極結構具有閘極間距(PG)。閘極間距(PG)與第二互連佈線層的間距(P2)與第六互連佈線層的間距(P6)之比為3：2：4。在一些實施方式中，第一互連佈線層、第二互連佈線層、第三互連佈線層、第四互連佈線層、第五互連佈線層、以及第六互連佈線層通過形成介電層於基板之上；形成多個開口於介電層中；以及使用導電材料填充多個開口來製造。
另一種用於形成積體電路裝置的互連結構的示例性方法包括：形成沿著第一方向延伸的一閘極結構；形成第一互連佈線層於閘極結構之上；形成第二互連佈線層於第一互連佈線層之上；形成第三互連佈線層於第二互連佈線層之上；形成第四互連佈線層於第三互連佈線層之上；形成第五互連佈線層於第四互連佈線層之上；形成第六互連佈線層於第五互連佈線層之上；以及形成第七互連佈線層於第六互連佈線層之上。第一互連佈線層、第三互連佈線層、第五互連佈線層、以及第七互連佈線層沿著實質上垂直於第一方向 的第二方向取向。第二互連佈線層、第四互連佈線層、以及第六互連佈線層沿著實質上平行於第一方向的第三方向取向。第一互連佈線層的間距(P1)與第三互連佈線層的間距(P3)與第七互連佈線層的間距(P7)之比(P1：P3：P7)為1：1：2。在一些實施方式中，第一互連佈線層、第二互連佈線層、第三互連佈線層、第四互連佈線層、第五互連佈線層、第六互連佈線層、以及第七互連佈線層通過形成介電層於基板之上；形成多個開口於介電層中；以及使用導電材料填充多個開口來製造。
上文概述若干實施例之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，可輕易使用本揭露作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭露之精神及範疇，且可在不脫離本揭露之精神及範疇的情況下產生本文的各種變化、替代及更改。
10‧‧‧積體電路裝置
12‧‧‧基板
14‧‧‧摻雜區域
20A‧‧‧鰭片
22‧‧‧隔離特徵
30A、30B、30C、30D、30E‧‧‧閘極結構
32‧‧‧閘極介電
34‧‧‧閘極電極
36‧‧‧硬遮罩層
38‧‧‧閘極間隔物
40A‧‧‧磊晶源極/汲極特徵
50‧‧‧多層互連特徵
52、54、56、58、60、62、64、66、68‧‧‧層間介電層
70、75、80、85、90、95、100、M1~M7‧‧‧互連佈線層
70A、75A~75G、80A~80B、85A~85F、90A、95A~95D、100A~100B‧‧‧金屬線
110‧‧‧接觸層
110A~110B‧‧‧裝置層級接觸件
120、125、130、135、140、145、150‧‧‧通孔層
120A~120C‧‧‧通孔
P2、P4、P6‧‧‧間距

Claims (10)

  1. 一種積體電路裝置，包括：沿著一第一方向延伸的複數個閘極結構，其中該些閘極結構具有一閘極間距(PG)；以及設置於該些閘極結構之上的一互連結構，其中該互連結構包括：沿著實質上垂直於該第一方向的一第二方向取向的複數個奇數互連佈線層，沿著實質上平行於該第一方向的一第三方向取向的複數個偶數互連佈線層，其中該些偶數互連佈線層的一第一偶數互連佈線層具有一第一間距(P2)，而該些偶數互連佈線層的一第三偶數互連佈線層具有一第二間距(P6)，並且其中該閘極間距與該第一間距與該第二間距之比(PG：P2：P6)為3：2：4。
  2. 如申請專利範圍第1項所述之積體電路裝置，其中該些偶數互連佈線層的一第二偶數互連佈線層具有一第三間距(P4)，其中該第三間距大於該第一間距且小於該第二間距(P2<P4<P6)。
  3. 一種具有一互連結構的積體電路裝置，包括：設置於一閘極層之上的複數個層間介電(ILD)層，其中該互連結構電耦合到該閘極層； 設置於該層間介電層中的複數個金屬佈線層，其中該些金屬佈線層包括按順序地設置於該閘極層之上的一第一金屬層、一第二金屬層、一第三金屬層、一第四金屬層、一第五金屬層、一第六金屬層、以及一第七金屬層；其中該第一金屬層、該第三金屬層、該第五金屬層、以及該第七金屬層各自沿著與該閘極層的一長度方向實質上垂直的一第一長度方向單向的延伸；其中該第二金屬層、該第四金屬層、以及該第六金屬層各自沿著與該閘極層的該長度方向實質上平行的一第二長度方向單向的延伸；以及其中該閘極層的一間距(PG)與該第二金屬層的一間距(P2)與該第六金屬層的一間距(P6)之比為3：2：4(PG：P2：P6)。
  4. 如申請專利範圍第3項所述之積體電路裝置，其中該第四金屬層的一間距(P4)大於該第二金屬層的該間距(P4>P2)。
  5. 如申請專利範圍第3項所述之積體電路裝置，其中該第四金屬層的一間距(P4)小於該第六金屬層的該間距(P4<P6)。
  6. 如申請專利範圍第3項所述之積體電路裝置，其中該第二金屬層的複數個金屬線的一寬度小於該第六金屬層的複數個金屬線的一寬度。
  7. 一種積體電路裝置，包括：沿著一第一方向延伸的一閘極結構；以及設置於該閘極結構之上的一互連結構，其中該互連結構包括：沿著實質上垂直於該第一方向的一第二方向取向的複數個奇數互連佈線層，沿著實質上平行於該第一方向的一第三方向取向的複數個偶數互連佈線層，其中該些奇數互連佈線層的一第一奇數互連佈線層具有一第一間距(P1)，該些奇數互連佈線層的一第二奇數互連佈線層具有一第二間距(P3)，而該些奇數互連佈線層的一第四奇數互連佈線層具有一第三間距(P7)，並且其中該第一間距與該第二間距與該第三間距之比(P1：P3：P7)為1：1：2。
  8. 如申請專利範圍第7項所述之積體電路裝置，其中該些奇數互連佈線層的一第三奇數互連佈線層具有一第四間距(P5)，其中該第四間距大於該第一間距和該第二間距，並且小於該第三間距(P1、P3<P5<P7)。
  9. 一種具有一互連結構的積體電路裝置，包括： 設置於一閘極電極之上的複數個層間介電(ILD)層，其中該互連結構電耦合到該閘極電極；設置於該些層間介電層中的複數個金屬佈線層，其中該些金屬佈線層包括按順序地設置於該閘極電極之上的一第一金屬層、一第二金屬層、一第三金屬層、一第四金屬層、一第五金屬層、一第六金屬層、以及一第七金屬層；其中該第一金屬層、該第三金屬層、該第五金屬層、以及該第七金屬層各自沿著與該閘極電極的一長度方向實質上垂直的一第一長度方向單向的延伸；其中該第二金屬層、該第四金屬層、以及該第六金屬層各自沿著與該閘極電極的該長度方向實質上平行的一第二長度方向單向的延伸；以及其中該第一金屬層的一間距(P1)與該第三金屬層的一間距(P3)與該第七金屬層的一間距(P7)之比為1：1：2(P1：P3：P7)。
  10. 如申請專利範圍第9項所述之積體電路裝置，其中該第五金屬層的一間距(P5)大於該第一金屬層的該間距和該第三金屬層的該間距(P5>P1、P3)。
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