TW202207365A - 半導體結構及其形成方法 - Google Patents

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Abstract

一種半導體結構包含一半導體基板、位於該半導體基板上方之一金屬化構件、一第一介電構件、一第二介電構件及一通路接點。該金屬化構件包含一第一底部角隅及與該第一底部角隅相對之一第二底部角隅。該第一介電構件毗鄰於該第一底部角隅，且該第二介電構件毗鄰於該第二底部角隅。該金屬化構件插置於該第一介電構件與該第二介電構件之間。在某些實施例中，由第一介電構件之一側壁與該金屬化構件之一底部表面界定的該第一底部角隅之一夾角小於90°。該通路接點經組態以將該金屬化構件連接至該半導體基板。

Description

半導體結構及其形成方法
本發明實施例係關於半導體結構及其形成方法。
半導體積體電路(IC)工業經歷了快速成長。IC材料及設計之技術進步在未來幾代的IC中產生了持續改良。每一代IC與上一代IC相比具有更小且更複雜的電路。然而，此等進步增加了處理及製造IC之複雜性。
在IC演進進程中，功能密度(亦即，每晶片面積經互連裝置之數目)已大體增加而幾何大小(亦即，可使用一製作製程形成之最小組件(或線)之規模)已減小。此比例縮小製程通常藉由提高生產效率及降低相關聯成本而提供益處。
然而，隨著構件大小繼續減小，製作製程繼續變得更難以執行。因此，存在形成具越來越小的大小之可靠半導體裝置之一挑戰。
根據本發明的一實施例，一種半導體結構包括：一半導體基板；一金屬化構件，其位於該半導體基板上方，其中該金屬化構件包含至少一第一底部角隅及與該第一底部角隅相對之一第二底部角隅；一第一介電構件，其毗鄰於該金屬化構件之該第一底部角隅，其中由該第一介電構件之一側壁與該金屬化構件之一底部表面界定的該第一底部角隅之一夾角小於90°；一第二介電構件，其毗鄰於該金屬化構件之該第二底部角隅，使得該金屬化構件插置於該第一介電構件與該第二介電構件之間；及一通路接點，其經組態以將該金屬化構件連接至該半導體基板。
根據本發明的一實施例，一種半導體結構包括：一半導體基板；一第一金屬化構件，其位於該半導體基板上方，其中該第一金屬化構件包含一第一底部角隅及與該第一底部角隅相對之一第二底部角隅；一第二金屬化構件，其位於該半導體基板上方，其中該第二金屬化構件包含一第三底部角隅及與該第三底部角隅相對之一第四底部角隅；一第一介電構件，其介於該第一金屬化構件與該第二金屬化構件之間；及一第二介電構件，其在與該第一介電構件相對之一側處毗鄰於該第一金屬化構件，其中該第一金屬化構件、該第二金屬化構件、該第一介電構件及該第二介電構件係沿著同一方向配置，該第一金屬化構件之該第一底部角隅毗鄰於該第一介電構件且由一銳角界定，且該第二金屬化構件之第三底部角隅C3/C3'毗鄰於該第一介電構件且由一銳角界定。
根據本發明的一實施例，一種形成一半導體結構之方法包括：接收一半導體基板，其中一第一介電層形成於該半導體基板上方；在該第一介電層中形成一溝槽；填充該溝槽以在該第一介電層中形成一導電層；分割該導電層以形成藉由一凹槽彼此分隔之一第一導電構件及一第二導電構件；及以一第二介電層填充該凹槽，使得該等導電構件中之一者或兩者由該第一介電層之一部分及該第二介電層之一部分封端。
以下揭露提供用於實施所提供標的物之不同構件之許多不同實施例或實例。下文闡述元件及配置之特定實例以簡化本揭露。當然，此等僅係實例且並不意欲係限制性的。舉例而言，在以下說明中一第一構件在一第二構件上方或上形成可包含其中第一構件與第二構件直接接觸地形成之實施例且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件與第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係出於簡單及清晰目的且並不本質上規定所論述之各種實施例及/或組態之間的一關係。
此外，當以「約」、「大約」等闡述一數目或一數目範圍時，該術語意欲涵蓋在包含所闡述數目之一合理範圍內(諸如在所闡述數目之+/-10%或熟習此項技術者所理解之其他值內)之數目。舉例而言，術語「約5 nm」涵蓋自4.5 nm至5.5 nm之尺寸範圍。此外，本文中可為易於說明而使用空間相對術語(諸如「下方」、「下面」、「下部」、「上面」、「上部」、「上」等)來闡述一個元件或構件與另一(些)元件或構件之關係，如各圖中所圖解說明。除圖中所繪示之定向外，該等空間相對術語亦意欲涵蓋裝置在使用或操作時之不同定向。裝置可以其他方式定向(旋轉100度或以其他定向)且可因此同樣地解釋本文中所使用之空間相對描述語。
如本文中所使用，諸如「第一」、「第二」及「第三」等術語闡述各種元件、組件、區、層及/或區段，但此等元件、組件、區、層及/或區段不應受此等術語限制。此等術語可僅用於將元件、組件、區、層或區段彼此區分。諸如「第一」、「第二」及「第三」等術語在本文中使用時不暗示一順序或次序，除非內容脈絡清晰地指示。
一IC製造製程流程可通常劃分成三個類別：前段製程(FEOL)、中段製程(MEOL)及後段製程(BEOL)。FEOL通常涵蓋與諸如電晶體等IC裝置之製作相關之製程。舉例而言，FEOL製程可包含形成用於隔離IC裝置之隔離結構、閘極結構及源極與汲極結構(亦稱為源極/汲極結構)，以形成一電晶體。MEOL通常涵蓋與連接至IC裝置之導電構件(或導電區)之連接結構(亦稱為接點或插頭)之製作相關之製程。舉例而言，MEOL製程可包含形成連接至閘極結構之連接結構及連接至源極/汲極結構之連接結構。BEOL通常涵蓋與將IC裝置電連接至連接結構(其等係藉由FEOL及MEOL製作)之多層互連(MLI)結構之製作相關之製程。因此，可使得能夠操作IC裝置。如上文所提及，比例縮小製程增加了處理及製造IC之複雜性。
在某些實施例中，一BEOL MLI包含以升序稱為一第零金屬層M0、一第一金屬層M1及一第N金屬層Mn之複數個金屬層(或金屬化線)以及稱為一第一通路V1、一第二通路V2及一第(N-1)通路Vn-1之複數個連接通路，其中n係一正整數。連接通路經組態以將兩個毗鄰金屬層電耦合在一起。舉例而言，第(N-1)金屬層Mn-1及第N金屬層Mn可藉由第(N-1)通路Vn-1電連接。此外，金屬層Mn及連接通路Vn-1可形成於用以提供機械支撐及其間的電隔離之一金屬間介電(IMD)層IMDn中。在某些實施例中，形成金屬層及連接通路包含：在一IMD層中形成開口，以一(若干)導電材料填充該等開口，及對該(等)導電材料執行一平坦化製程，諸如一化學機械拋光(CMP)操作。在某些比較方法中，發現在金屬層由於比例縮小而變得較短時，上文所提及之以導電材料填充開口變得更具挑戰性。與開口填充或間隙填充相關聯之此挑戰可導致金屬層中之空隙，此可不利地影響裝置效能。
本揭露提供一種半導體結構及其形成方法。在本發明實施例中，在一金屬間介電層中形成一金屬化線且執行一金屬切割操作以移除金屬化線之部分，藉此將金屬化線分割成多個金屬化構件。隨後，以一介電材料填充藉由分割形成之開口以提供金屬化構件之間的隔離。因此，可緩解間隙填充問題，且可確保裝置效能。
圖1係表示根據本揭露之態樣之用於形成一半導體結構200之一方法10之一流程圖。在某些實施例中，方法10包含若干個操作(11、12、13、14及15)且在下文中根據一或多項實施例進一步闡述。應注意，可在各項態樣之範疇內省略、重新排列或以其他方式修改方法10之操作。應進一步注意，可在方法10之前、期間及之後提供額外操作，且本文中可僅簡要地闡述某些其他操作。在本發明實施例中，方法10用於部分地或整體地在一半導體結構上方形成一BEOL互連(例如，MLI)結構。
在某些實施例中，方法10可用於形成一半導體結構之一第零金屬層M0。舉例而言，圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖13A、圖14A、圖15A、圖16A、圖17A、圖18A及圖19A係根據本揭露之一或多項實施例之態樣之在方法10之各個階段處的一半導體結構之示意性平面俯視圖。此外，圖2B、圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖13B、圖14B、圖15B、圖16B、圖17B、圖18B及圖19B分別係根據本揭露之一或多項實施例之態樣之沿著圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖13A、圖14A、圖15A、圖16A、圖17A、圖18A及圖19A之線II-II'截取的半導體結構之示意性剖視圖。圖2C、圖3C、圖4C、圖5C、圖6C、圖7C、圖8C、圖9C、圖10C、圖11C、圖12、圖13C、圖14C、圖15C、圖16C、圖17C、圖18C及圖19C分別係根據本揭露之一或多項實施例之態樣之沿著圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖13A、圖14A、圖15A、圖16A、圖17A、圖18A及圖19A之線I-I'截取之示意性剖視圖。
參考圖2A至圖2C，在操作11中，方法10接收(或被提供以)包含一半導體基板202之一半導體結構200 (下文中稱為結構200)。在某些實施例中，包含一或多個FEOL裝置之半導體基板202可係一IC晶片之一部分、一系統單晶片(SoC)或一系統單晶片之一部分。在某些實施例中，半導體基板202可係容納諸如微處理器、記憶體及/或其他IC裝置等FEOL裝置之一基板。在某些實施例中，半導體基板202可包含各種被動及主動微電子裝置，諸如電阻器、電容器、電感器、二極體、p型場效應電晶體(PFET)、n型場效應電晶體(NFET)、金屬氧化物半導體場效應電晶體(MOSFET)、互補式金屬氧化物半導體(CMOS)電晶體、雙載子接面電晶體(BJT)、橫向擴散式MOS (LDMOS)電晶體、高電壓電晶體、高頻電晶體、其他適合組件或其組合。該等電晶體可係平面電晶體或多閘極電晶體，諸如鰭狀FET (FinFET)。為了清晰起見，已簡化圖2A至圖2C以更佳地圖解說明本揭露之發明性概念。
在某些實施例中，半導體基板202包含矽。另一選擇係或另外，半導體基板202包含另一元素半導體，諸如鍺；一化合物半導體，諸如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；一合金半導體，諸如矽鍺(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其一組合。在某些實施方案中，半導體基板202包含一或多種III-V族材料、一或多種II-IV族材料，或其一組合。在某些實施方案中，半導體基板202係一絕緣體上半導體基板，諸如一絕緣體上矽(SOI)基板、一絕緣體上矽鍺(SGOI)基板或一絕緣體上鍺(GOI)基板。絕緣體上半導體基板可使用氧植入分隔(SIMOX)、晶圓接合及/或其他適合方法來製作。
在本發明實施例中，半導體基板202包含一或多個三維鰭狀主動區(或鰭) 204，隨後在該一或多個三維鰭狀主動區上方形成包含閘極結構及磊晶源極/汲極構件之組件以提供一或多個FEOL裝置。參考圖2B，鰭204係沿著一方向D2縱向定向且沿著實質上垂直於方向D2之一方向D1彼此間隔開。在某些實施例中，鰭204包含經組態以提供諸如鰭狀場效應電晶體(FinFET)之一鰭狀裝置之一單個半導體層。在某些實施例中，鰭204包含一半導體層堆疊，該半導體層堆疊與一閘極結構之一部分交錯以提供一環繞式閘極(GAA)裝置(諸如GAA FET)。
半導體基板202可包含根據一FEOL裝置之設計要求組態之各種經摻雜區(未展示)，諸如p型經摻雜區、n型經摻雜區或其組合。P型經摻雜區(例如，p型井)包含p型摻雜劑，諸如硼、銦、另一p型摻雜劑或其一組合。N型經摻雜區(例如，n型井)包含n型摻雜劑，諸如磷、砷、另一n型摻雜劑或其一組合。在某些實施方案中，半導體基板202包含形成有p型摻雜劑及n型摻雜劑之一組合之經摻雜區。各種經摻雜區可直接形成於半導體基板202上及/或中，例如以提供一p井結構、一n井結構、一雙井結構、一凸起結構或其組合。可執行一離子植入製程、一擴散製程及/或另一適合摻雜製程以形成各種經摻雜區。
結構200進一步包含形成於半導體基板202上方及/或中以電隔離結構200之各種區(諸如各種裝置區)之隔離構件206。舉例而言，隔離構件206可界定主動裝置區及/或被動裝置區且將其彼此電隔離。隔離構件206可包含氧化矽、氮化矽、氧氮化矽、另一適合隔離材料或其一組合。隔離構件206可包含不同結構，諸如淺溝槽隔離(STI)結構、深溝槽隔離(DTI)結構及/或局部矽氧化(LOCOS)結構。
各種閘極結構可放置於半導體基板202上方，諸如閘極結構208。在某些實施例中，閘極結構208沿著方向D1縱向延伸且沿著方向D2彼此間隔開，亦即，閘極結構208係實質上垂直於鰭204而定向。如圖2B中所展示，閘極結構208插置於一源極區與一汲極區之間，其中一通道區界定於源極區與汲極區之間。在某些實施例中，閘極結構208形成於一鰭結構上方。在某些實施例中，閘極結構208包含一金屬閘極結構。在某些實施例中，金屬閘極結構包含一閘極介電層及放置於閘極介電層上方之一閘極電極。閘極介電層包含一介電材料，諸如氧化矽、一高介電係數材料、其他適合介電材料或其組合。一高介電係數材料通常係指具有一高介電常數(例如，比氧化矽之介電常數(k≈3.9)大之一介電常數)之一介電材料。實例高介電係數材料包含鉿、鋁、鋯、鑭、鉭、鈦、釔、氧、氮、其他適合材料或其組合。舉例而言，閘極介電層可包含HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2 、Al2 O3 、HfO2 -Al2 O3 、TiO2 、Ta2 O5 、La2 O3 、Y2 O3 、其他適合高介電係數材料或其組合。在某些實施例中，閘極結構208可包含其他材料層，諸如包含例如氧化矽之一界面層(IL)、一阻障層、一頂蓋層、其他適合層或其組合。
閘極電極包含一導電材料，諸如一或多種金屬。因此，閘極結構208可稱為高介電係數金屬閘極堆疊。在某些實施方案中，閘極電極包含多個層，諸如一或多個功函數金屬層及間隙填充金屬層。功函數金屬層包含經調諧以具有一所要功函數(諸如一n型功函數或一p型功函數)之一導電材料。實例功函數材料包含TiN、TaN、Ru、Mo、Al、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、WN、Ti、Ag、Mn、Zr、TiAl、TiAlC、TaC、TaCN、TaSiN、TaAl、TaAlC、TiAlN、其他適合功函數材料或其組合。間隙填充金屬層可包含一適合導電材料，諸如Al、W、Cu、Co、Ru、其他適合導電材料或其組合。
閘極結構208可進一步包含間隔件209，該等間隔件係毗鄰於閘極結構208 (例如，沿著該等閘極結構之側壁)而放置。間隔件209可藉由任何適合製程形成且包含一介電材料。該介電材料可包含矽、氧、碳、氮、另一適合材料或其一組合(例如，氧化矽、氮化矽、氧氮化矽或碳化矽)。在某些實施例中，間隔件209包含一多層結構，諸如包含氮化矽之一第一介電層及包含氧化矽之一第二介電層。在某些實施例中，毗鄰於閘極結構208形成有多於一組間隔件(諸如密封間隔件、偏移間隔件、犧牲性間隔件、虛設間隔件及/或主要間隔件)。可在形成間隔件之前及/或之後執行植入、擴散及/或退火製程以在半導體基板202中形成經輕摻雜源極及汲極(LDD)構件及/或經重摻雜源極及汲極(HDD)構件。
在本發明實施例中，每一鰭204之源極/汲極(S/D)區包含磊晶S/D結構210。舉例而言，可在半導體基板202上磊晶生長一半導體材料以在半導體基板202之一源極區及一汲極區上方形成磊晶S/D結構210。因此，閘極結構208、磊晶S/D結構210及界定於磊晶源極/汲極結構之間的一通道區形成一FEOL裝置，諸如一電晶體。在某些實施例中，磊晶S/D結構210環繞一鰭結構之源極/汲極區。在某些實施例中，磊晶S/D結構210替代鰭結構之部分。磊晶S/D結構210摻雜有n型摻雜劑及/或p型摻雜劑。在其中電晶體組態為一n型裝置(例如，具有一n通道之一裝置)之某些實施例中，磊晶S/D結構210包含摻雜有磷之含矽磊晶層或含矽碳之磊晶層、其他n型摻雜劑或其組合(例如，形成Si:P磊晶層或Si:C:P磊晶層)。在其中電晶體組態為一p型裝置(例如，具有一p通道之一裝置)之某些實施例中，磊晶S/D結構210包含摻雜有硼之含矽及鍺之磊晶層、其他p型摻雜劑或其組合(例如，形成Si:Ge:B磊晶層)。在某些實施例中，磊晶S/D結構210包含達成通道區中之所要拉伸應力及/或壓縮應力之材料及/或摻雜劑。在某些實施例中，一金屬矽化物層210s可形成於磊晶S/D結構210之頂部表面上。
如圖2A至圖2C中所展示，結構200可進一步包含磊晶S/D結構210上以及介電層212及213中之複數個S/D接點211。在本發明實施例中，介電層212係一接點蝕刻停止層(CESL)且包含一適合介電材料，諸如氮化矽(SiN)、氧化矽(SiO)、氧氮化矽(SiON)、碳化矽(SiC)、氧碳氮化矽(SiOCN)、碳氮化矽(SiCN)、其他介電材料或其組合。在本發明實施例中，介電層213係一層間介電(ILD)層且包含一適合介電材料，諸如氧化矽(SiO)、正矽酸四乙酯(TEOS)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、一低介電係數材料、其他介電材料或其一組合。實例低介電係數材料可包含摻雜有氟化物之矽酸鹽玻璃(FSG)、摻雜有碳之氧化矽、Black Diamond® (加利福尼亞州聖克拉拉應用材料)、乾凝膠、氣凝膠、非晶氟化碳、聚對二甲苯、BCB、SILK (密歇根州米德蘭陶氏化學(Dow Chemical))、聚醯亞胺、其他低介電係數材料及其組合。如圖2A至圖2C中所展示，介電層212放置於磊晶S/D結構210上方，且介電層213放置於介電層212上方。
此外，結構200包含放置於S/D接點211以及介電層212及213上方之一介電層214。在本發明實施例中，介電層214係具有一單層式結構或一多層式結構之一蝕刻停止層。舉例而言，在所繪示實施例中，介電層214包含一第一蝕刻停止層214-1及第一蝕刻停止層214-1上方之一第二蝕刻停止層214-2。在某些實施例中，第一蝕刻停止層214-1及第二蝕刻停止層214-2可各自包含氮化矽(SiN)、碳化矽(SiC)、氧化鑭(LaO)、氧化鋁(AlO)、氧氮化鋁(AlON)、氧化鋯(ZrO)、氮化鋯(ZrN)、氧化鋯鋁(ZrAlO)、氧化鉿(HfO)、氧化鋅(ZnO)、氧化鈦(TiO)、氧化鉭(TaO)、碳氮化鉭(TaCN)、氧化釔(YO)、氮化矽(SiN)、氧化矽(SiO)、氧碳氮化矽(SiOCN)、碳氮化矽(SiCN)、其他適合材料或其組合。在某些實施例中，第一蝕刻停止層214-1與第二蝕刻停止層214-2包含不同的材料。在某些實施例中，第一蝕刻停止層214-1及第二蝕刻停止層214-2中之每一者之一厚度係大約2奈米至大約20奈米，但本揭露不限於此。
在某些實施例中，複數個連接通路216形成於介電層214中源極/汲極區或閘極結構208上方，如圖2A至圖2C中所展示。在某些實施例中，連接通路216各自包含具有Co、W、Ru、Al、Mo、Ti、Cu、其他適合導電材料或其組合之一塊體導電層。在某些實施例中，連接通路216各自包含一阻障層(未單獨展示)，在該阻障層上方放置有塊體導電層，且該阻障層可包含氮化鈦(TiN)、矽化鈦(TiSi)、矽氮化鈦(TiSiN)、矽化鈷(CoSi)、Ni、矽化鎳(NiSi)、Cu、氮化鉭(TaN)、其他適合材料或其組合。在某些實施例中，連接通路216包含一至閘極通路(VG)，其通常係指耦合至閘極結構208之一接點，使得閘極結構208可透過連接通路216連接至一BEOL互連件(未展示)。在某些實施例中，連接通路216包含一至汲極通路(VD)，其通常係指耦合至一源極/汲極區之一接點，使得磊晶S/D結構210可透過連接通路216連接至BEOL互連件。因此，FEOL裝置可透過連接通路216電連接至BEOL互連件，其亦可稱為MEOL互連結構。
參考圖3A至圖3C，在操作11中，方法10在結構200上方形成一介電層220。介電層220可稱為一IMD層或另一選擇係稱為一ILD層。介電層220可包含一介電材料，包含例如氧化矽、TEOS、PSG、BPSG、一低介電係數材料(上文所提供之實例)、另一適合介電材料或其一組合。在某些實施例中，介電層220與介電層214包含不同的材料。在某些實施例中，介電層220與第二蝕刻停止層214-2包含不同的材料。介電層220之一厚度可係大約0.5奈米至大約30奈米，但本揭露不限於此。在本發明實施例中，介電層220之厚度大於第一蝕刻停止層214-1及第二蝕刻停止層214-2之厚度。
在操作12中，方法10在介電層220中形成一溝槽225。參考圖4A至圖4C，在某些實施例中，形成溝槽225包含首先在介電層220上方形成一經圖案化遮蔽元件221。在某些實施例中，經圖案化遮蔽元件221包含包括一抗蝕劑材料之一頂部層(例如，一光阻劑層)、一中間層及一底部層(例如，一抗反射塗層)。遮蔽元件可係經由一系列微影及蝕刻製程而圖案化，在該系列微影及蝕刻製程期間，藉由透過一光罩暴露於輻射而將頂部層圖案化，將經暴露頂部層顯影以形成一經圖案化抗蝕劑，且隨後使用經圖案化抗蝕劑作為一遮罩來蝕刻下伏中間及底部層(例如，藉由一乾式蝕刻製程、一濕式蝕刻製程、一反應性離子蝕刻(RIE)製程或其組合)以形成經圖案化遮蔽元件221。在本發明實施例中，經圖案化遮蔽元件221包含複數個開口223，該複數個開口經組態以界定將在介電層220中形成之溝槽225之一尺寸及位置。因此，介電層220之部分透過開口223而暴露。
參考圖5A至圖5C，藉由一或多個適合蝕刻製程(諸如一乾式蝕刻製程、一濕式蝕刻製程、一RIE製程或其組合)移除透過經圖案化遮蔽元件221之開口223暴露的介電層220之部分，藉此在介電層220中形成一或多個溝槽225。然後在形成溝槽225之後藉由一適合方法(諸如電漿灰化及/或抗蝕劑剝離)移除經圖案化遮蔽元件221。在本發明實施例中，溝槽225經組態以暴露每一連接通路216及介電層214之一頂部表面(亦即，第二蝕刻停止層214-2)，且進一步界定介電層220之側壁。由於諸如在形成溝槽225時之不均勻蝕刻劑裝填等因素，溝槽225之一底部部分之一開口(例如，沿著方向D2界定的溝槽225之一長度)小於溝槽225之一頂部部分之一開口，亦即，溝槽225組態有一倒梯形輪廓，如圖5C中所展示。換言之，如圖5C中所展示，溝槽225之一夾角226大於約90°，亦即，夾角226係一鈍角。
在某些實施例中，仍參考圖5A至圖5C，沿著方向D2界定的溝槽225之一長度L大於沿著方向D1界定的溝槽225之一寬度W，儘管本揭露不將長度L或寬度W限於任何特定尺寸。值得注意的係，在本發明實施例中，寬度W對應於溝槽225中之一隨後形成之金屬化構件沿著方向D1之一寬度，而長度L大於此金屬化構件沿著方向D2之一長度。換言之，隨後在溝槽225中形成之一金屬化線進一步經歷一切割(或蝕刻)製程以界定具所要尺寸(亦即，長度)及位置之多個金屬化構件。相比而言，現有實施方案通常藉由以下操作形成金屬化構件：將介電層220直接圖案化以形成用於金屬化構件之具有所要最終尺寸(亦即，長度及寬度兩者)之開口，且隨後以一導電材料填充該等開口以形成金屬化構件。在某些例項中，填充此等小開口可引入不想要的空隙，此不利地影響裝置之效能。本文中所提供之實施例可藉由以下操作而規避此等缺點：首先在經組態以具有比每一金屬化構件之一最終長度大之一長度之一溝槽中形成一金屬化線，藉此減少空隙之形成，並且隨後將金屬化線分割(且隔離)為對應於金屬化構件之最終長度之多個部分。
在操作13中，方法10填充溝槽225以在介電層220中形成一金屬化線(或一金屬層) 234。參考圖6A至圖6C，在本發明實施例中，以一導電材料230填充溝槽225，該導電材料包含例如Co、W、Ru、Al、Mo、Ti、Cu、其他適合導電材料或其組合。在某些實施例中，導電材料230與連接通路216之塊體導電層之組成相同。導電材料230可藉由任何適合沈積製程而形成，包含例如化學氣相沈積(CVD)、物理氣相沈積(PVD)、原子層沈積(ALD)、電鍍、其他適合製程或其組合。在本發明實施例中，金屬化線234根據上文詳細論述之溝槽225之輪廓組態有一倒梯形形狀。
在某些實施例中，在沈積導電材料230之前在溝槽225中形成一阻障層232。在某些實施例中，阻障層232包含Ti、TiN、Ta、TaN、W、WN、其他適合材料或其組合。阻障層232可藉由任何適合方法而形成，諸如CVD、ALD、PVD、其他方法或其組合。阻障層232之一厚度可係大約0.5奈米至大約10奈米，但本揭露不限於此。阻障層232可係一單層式結構，或另一選擇係，係一多層式結構。舉例而言，阻障層232可包含一子阻障層232-1及一子阻障層232-2 (兩者皆展示於圖12中)。在此等實施例中，子阻障層232-1與子阻障層232-2包含不同的材料。子阻障層232-1之一厚度可係大約0.5奈米至大約10奈米，且子阻障層232-2之一厚度可係大約0.5奈米至大約10奈米，但本揭露不限於此。
參考圖7A至圖7C，方法10在一CMP操作中自介電層220之一頂部表面移除任何多餘材料。因此，移除導電材料230之部分及阻障層232之部分以獲得介電層220中之一金屬化線234。如圖7A及圖7C中所展示，金屬化線234沿著方向D2延伸。在某些實施例中，金屬化線234之一寬度(亦即，先前界定之寬度W)大於連接通路216之一寬度，如圖7B中所展示，以確保金屬化線234與連接通路216接觸且因此電連接至形成於半導體基板202上方之FEOL裝置。在本發明實施例中，金屬化線234包含複數個底部角隅，且該等底部角隅中之每一者由先前界定之夾角226界定。因此，在本發明實施例中，金屬化線234之底部角隅之夾角226大於90°，亦即，係一鈍角。
在操作14中，方法10分割(或分隔)金屬化線234以形成彼此毗鄰地放置且沿著方向D2縱向定向之至少一金屬化構件240a及一金屬化構件240b。在本發明實施例中，金屬化構件240a與金屬化構件240b藉由由金屬化線234及介電層220界定之一凹槽241而彼此分隔(展示於圖9A至圖9C中)。參考圖8A至圖8C，在本發明實施例中，一經圖案化遮蔽元件235形成於半導體基板202上方且包含用於界定將形成之凹槽241之尺寸及位置之複數個開口237。在某些實施例中，經圖案化遮蔽元件235就結構及處理方法而言類似於經圖案化遮蔽元件221。在本發明實施例中，金屬化線234之部分透過開口237暴露。在所繪示實施例中，放置在經圖案化遮蔽元件235下方的金屬化線234之一部分之一長度對應於隨後形成之金屬化構件240a或240b之一長度，其中金屬化構件240a及240b中之每一者之一寬度先前已界定為寬度W。
參考圖9A至圖9C，方法10執行一蝕刻操作(諸如一乾式蝕刻製程、一濕式蝕刻製程、一RIE製程或其組合)以移除透過經圖案化遮蔽元件235暴露的金屬化線234之部分，從而產生一或多個凹槽241。在本發明實施例中，凹槽241經形成以將金屬化線234分割(或分隔)成至少金屬化構件240a及240b。在本發明實施例中，凹槽241暴露介電層214之部分。在某些實施例中，由於金屬化構件240a及240b係藉由蝕刻金屬化線234而形成，因此金屬化構件240a與240b之幾何輪廓可彼此不同，下文論述其細節。在分割金屬化線234之後，藉由一適合方法(諸如電漿灰化及/或抗蝕劑剝離)自結構200移除經圖案化遮蔽元件235。
在操作15中，方法10以一介電材料242填充凹槽241。參考圖10A至圖10C，在本發明實施例中，介電材料242經形成以填充凹槽241且可覆蓋金屬化構件240a及240b以及介電層220之頂部表面。介電材料242可稱為一IMD層。介電材料242可包含例如氧化矽、TEOS、PSG、BPSG、低介電係數材料(上文所提供之實例)、另一適合介電材料或其一組合。在某些實施例中，介電材料242與介電層220包含不同的材料。在某些實施例中，介電材料242與介電層220包含相同的材料。
參考圖11A至圖11C，在本發明實施例中，方法10藉由一平坦化製程(諸如一CMP製程)移除多餘介電材料242，藉此在金屬化構件240a與240b之間形成介電構件244。換言之，金屬化構件240a與金屬化構件240b藉由介電構件244彼此分隔。出於論述之目的且不意欲係限制性的，金屬化構件240a與240a’ (以及金屬化構件240b與240b’)關於尺寸及幾何形狀係實質上相同的且沿著方向D1分隔。如本文中所繪示，當沿著方向D2觀看時，金屬化構件240a由介電層220及介電構件244之一部分封端，且金屬化構件240b由介電構件244封端。如圖11C中所展示，金屬化構件240a及240b之頂部表面、介電層220之一頂部表面及介電構件244之一頂部表面實質上彼此對準，亦即，實質上共面。因此，在本發明實施例中，屬於不同金屬化線234之金屬化構件(諸如金屬化構件240a與240a’或金屬化構件240b與240b')沿著方向D1藉由介電層220彼此分隔。相比而言，屬於同一金屬化線234之金屬化構件(諸如金屬化構件240a與240b)藉由介電構件244彼此分隔。在所繪示實施例中，金屬化構件240a及金屬化構件240b沿著方向D2分別由一長度L1及L2界定，該兩個長度小於先前界定的溝槽225之長度L。
參考與圖11C相同但更詳細地繪示之圖12，結構200包含藉由方法10形成之至少一第零金屬層M0，其中金屬層M0包含具有不同幾何輪廓且藉由介電層220及/或介電構件244分隔之金屬化構件240a及金屬化構件240b。
在本發明實施例中，參考圖11A至圖11C及圖12，金屬化構件240a包含由介電層之一部分(另一選擇係，該部分可在下文稱為介電構件220)沿著方向D2界定之一對長側、由介電構件244界定之一個短側，及由介電層220之一部分沿著方向D1界定之另一短側。金屬化構件240a具有毗鄰於介電構件244之一第一底部角隅C1及毗鄰於介電層220之一第二底部角隅C2，其中第一底部角隅C1係由一夾角θ1界定且第二底部角隅C2係由一夾角θ2 (對應於上文參考圖6C所論述之夾角226)界定。
在本發明實施例中，第一底部角隅C1之夾角θ1小於約90°(亦即，係一銳角)，且第二底部角隅C2之夾角θ2大於約90°(亦即，係一鈍角)。此外，在本發明實施例中，由於阻障層232係在形成介電構件244之前形成，因此阻障層232係沿著由介電層220界定的金屬化構件240a之側壁放置且與該側壁之一整體直接接觸但不沿著由介電構件244界定的金屬化構件240a之相對側壁放置。在本發明實施例中，阻障層232之部分放置於金屬化構件240a與下伏介電層214之間。更進一步地，在本發明實施例中，金屬化構件240a與至少一個連接通路216直接接觸，藉此允許放置於半導體基板202上方之FEOL裝置電連接至金屬化構件240a。
在本發明實施例中，仍參考圖11A至圖11C及圖12，金屬化構件240b包含由介電層220之一部分(亦即，介電構件220)沿著方向D2 (如圖11A中所展示)界定之一對長側及由介電構件244沿著方向D1界定之一對短側。換言之，金屬化構件240b由介電構件244封端。金屬化構件240b具有一第三底部角隅C3及沿著方向D2與第三底部角隅C3相對之一第四底部角隅C4。第三底部角隅C3係由一夾角θ3界定且第四底部角隅C4係由一夾角θ4界定。在本發明實施例中，儘管第三底部角隅C3之夾角θ3與第四底部角隅C4之夾角θ4可在量值上不同，但其兩者皆小於90°，亦即，兩者皆係銳角。因此，金屬化構件240b由一梯形形狀界定，使得其沿著方向D2之寬度朝向半導體基板202增加。此外，在本發明實施例中，由於阻障層232係在形成介電構件244之前形成，因此阻障層232不完全沿著將金屬化構件240b封端之介電構件244之任一側壁放置。當然，阻障層232放置於金屬化構件240b與介電層214之間，如上文關於金屬化構件240a所論述。更進一步地，在本發明實施例中，金屬化構件240b與至少一連接通路216直接接觸(未展示)，藉此將形成於半導體基板202上方之FEOL裝置電連接至金屬化構件240b。
在本發明實施例中且出於上文關於夾角226所論述之原因，毗鄰於介電層220且在形成金屬化構件240a及240b之前形成的金屬化構件240a之第二底部角隅C2之夾角θ2大於約90°。相比而言，毗鄰於介電構件244且隨金屬化構件240a及240b之形成而形成的金屬化構件240a之第一底部角隅C1之夾角θ1、金屬化構件240b之第三底部角隅C3之夾角θ3及金屬化構件240b之第四底部角隅C4之夾角θ4小於約90°。因此，本發明實施例提供介電構件244由一倒梯形形狀界定。換言之，沿著方向D2界定的介電構件244之一寬度朝向半導體基板202減小。在某些實施例中，介電構件244之一底部部分之一寬度係大約1奈米至大約13奈米，且介電構件244之一頂部部分之一寬度係大約2奈米至大約15奈米；當然，本揭露不限於此。
在某些實施例中，方法10可用於在結構200上方形成一第N金屬層Mn，其中N係一正整數。舉例而言，圖13A、圖14A、圖15A、圖16A、圖17A、圖18A及圖19A係根據本揭露之一或多項實施例之態樣之在方法10中之各個階段處的一半導體結構之示意性平面俯視圖。此外，圖13B、圖14B、圖15B、圖16B、圖17B、圖18B、圖19B及圖20分別係沿著圖13A、圖14A、圖15A、圖16A、圖17A、圖18A及圖19A之線II-II'截取之示意性剖視圖。圖13C、圖14C、圖15C、圖16C、圖17C、圖18C及圖19C分別係沿著圖13A、圖14A、圖15A、圖16A、圖17A、圖18A及圖19A之線I-I'截取之示意性剖視圖。應注意，在本發明實施例中，執行方法10以形成第零金屬層M0 (如上文關於圖2A至圖12所論述)或形成任一後續金屬層，例如，第零金屬層M0上方之第一金屬層M1、第一金屬層M1上方之第二金屬層M2等。因此，在圖2A至圖12中與在圖13A至圖20中結構200之相同元件係由相同元件符號指示，且為了簡潔省略對此等元件之重複說明。
參考圖13A至圖13C，在操作11中，方法10接收(或被提供以)包含半導體基板202之結構200。半導體基板202可包含組態有例如磊晶源極/汲極結構及閘極結構之各種FEOL裝置、MEOL互連結構(例如，電耦合至VD或VG之連接通路)及形成於上面且包含至少金屬化構件240a及240b之至少一金屬層Mn-1，如上文詳細論述。在某些實施例中，結構200進一步包含放置於一介電層250中之連接通路252，該介電層形成於金屬化構件240a及240b上方且電耦合至該等金屬化構件。介電層250可包含一單層式結構或一多層式結構。介電層250可稱為一IMD層且可包含與上文所論述之介電層220實質上相同之組成。在某些實施例中，當連接通路252耦合至金屬層Mn-1中之一金屬化構件(諸如金屬化構件240a或240b)時，連接通路252稱為第(N-1)通路或Vn-1。舉例而言，耦合至金屬化構件240a (或240b；未展示)之連接通路252可稱為一第零通路V0。在某些實施例中，連接通路252在結構上類似於連接通路216且係藉由類似製程形成。在所繪示實施例中，連接通路252各自電耦合至金屬化構件240a及240a’中之一者，使得連接通路252沿著方向D1彼此間隔開且藉由介電層220而分隔；當然，本揭露不限於此配置。舉例而言，可形成額外連接通路252以與金屬化構件240b及/或240b’電耦合。
仍參考圖13A至圖13C，方法10在結構200上方形成一介電層260。在本發明實施例中，介電層260在組成及結構上類似於介電層250。在某些實施例中，介電層250及介電層260稱為一IMDn層，其容納第N金屬層Mn及第(N-1)通路Vn-1之形成。舉例而言，介電層250及介電層260可稱為容納第一金屬層M1及第零通路V0 (亦即，連接通路252)之形成之一第一IMD1層。
在操作12中，方法10在介電層260中形成一溝槽265。參考圖14A至圖14C，在某些實施例中，形成溝槽265包含首先在介電層260上方形成一經圖案化遮蔽元件261，其中經圖案化遮蔽元件261包含經組態以界定將在介電層260中形成之溝槽265之一尺寸及一位置之至少一開口263。在某些實施例中，經圖案化遮蔽元件261就結構及處理方法而言類似於經圖案化遮蔽元件221。
參考圖15A至圖15C，透過一適合蝕刻製程(諸如一乾式蝕刻製程、一濕式蝕刻製程、一RIE製程或其組合)移除透過經圖案化遮蔽元件261暴露的介電層260之部分，以在介電層260中形成溝槽265。然後在形成溝槽265之後藉由一適合方法(諸如電漿灰化及/或抗蝕劑剝離)移除經圖案化遮蔽元件261。在所繪示實施例中，溝槽265沿著方向D1縱向延伸，如圖15A及圖15B中所展示，但本揭露不限於此。舉例而言，亦可根據特定設計要求將溝槽265形成為沿著方向D2 (亦即，實質上平行於金屬化構件240a及240b)縱向延伸。在所繪示實施例中，連接通路252以及介電層250之部分透過溝槽265暴露，該溝槽之側壁由介電層260界定。類似於上文關於溝槽225之論述，溝槽265之一底部部分之一開口(例如，沿著方向D2界定的溝槽225之一長度)小於溝槽265之一頂部部分之一開口，亦即，溝槽265組態有一倒梯形輪廓，如圖15B中所展示。換言之，如圖15B中所展示之一夾角266大於約90°，亦即，夾角266係一鈍角。
在操作13中，參考圖16A至圖16C，方法10以一導電材料填充溝槽265以在介電層260中形成一金屬化線270。在某些實施例中，金屬化線270之導電材料包含Co、W、Ru、Al、Mo、Ti、Cu、其他適合導電材料或其組合，且可藉由任何適合方法(諸如CVD、PVD、ALD、電鍍、其他適合方法或其組合)而形成。在某些實施例中，用於形成金屬化線270之導電材料係與上文關於金屬化線234詳細論述之導電材料230之組成相同。隨後，藉由一平坦化製程(諸如一CMP操作)移除任何多餘導電材料，從而產生金屬化線270。在本發明實施例中，所得金屬化線270組態有一倒梯形形狀，此係根據上文所論述之溝槽265之相同輪廓。
在某些實施例中，在填充溝槽265之前形成一阻障層272。在某些實施例中，阻障層272係一單層式結構。在某些實施例中，阻障層272係一多層式結構。阻障層272可包含與阻障層232之材料類似之材料且可藉由與關於阻障層232所論述之製程類似之製程形成。在某些實施例中，阻障層272包含Ti、TiN、Ta、TaN、W、WN、其他適合材料或其組合。
如圖16A及圖16B中所展示，金屬化線270沿著方向D1縱向延伸。在某些實施例中，沿著方向D2界定的金屬化線270之一寬度D大於沿著同一方向界定的連接通路252之一寬度D'，如圖16C中所展示。在本發明實施例中，金屬化線270經組態以與連接通路252接觸(亦即，電耦合至該連接通路)。此外，在本發明實施例中，金屬化線270透過連接通路252、金屬化構件240a (或金屬化構件240b)及連接通路216電連接至半導體基板202上方之FEOL裝置。在本發明實施例中，金屬化線270包含各自由大於約90°之一夾角界定之複數個底部角隅，亦即，該夾角係一鈍角。
在操作14中，方法10分割(或分隔)金屬化線270以形成一金屬化構件280a及一金屬化構件280b。參考圖17A至圖17C，在本發明實施例中，在結構200上方形成一經圖案化遮蔽元件271。經圖案化遮蔽元件271包含用於界定將在金屬化線270中形成之一凹槽281之一尺寸及一位置之至少一開口273。如此，金屬化線270之一部分透過開口273暴露。在某些實施例中，經圖案化遮蔽元件271就結構及處理方法而言類似於經圖案化遮蔽元件221。
參考圖18A至圖18C，方法10執行一蝕刻操作以移除透過經圖案化遮蔽元件271之開口273暴露的金屬化線270之部分，藉此形成將金屬化線270沿著方向D2分隔成金屬化構件280a及280b之凹槽281。在本發明實施例中，介電層250之一部分透過凹槽281暴露。
在操作15中，方法10以一介電構件282填充凹槽281。參考圖19A至圖19C，在本發明實施例中，介電構件282填充凹槽281且提供金屬化構件280a與280b之間的隔離。在本發明實施例中，介電構件282包含氧化矽、TEOS、PSG、BPSG、低介電係數材料(上文所提供之實例)、其他適合材料或其組合。在某些實施例中，介電構件282包含與上文詳細論述之介電構件244之材料類似之一材料。在某些實施例中，介電構件282與介電層260包含不同的材料。在某些實施例中，介電構件282與介電層260包含相同的材料。如圖19C中所展示，金屬化構件280a及280b之頂部表面、介電層260之一頂部表面及介電構件282之一頂部表面彼此對準(亦即，實質上共面)。如圖19A及圖19B中所展示，沿著方向D1，金屬化構件280a與280b藉由介電構件282而彼此分隔。
參考與圖19C相同但更詳細地繪示之圖20，結構200包含藉由方法10形成之一第N金屬層Mn。舉例而言，可藉由方法10在第零金屬層M0上方形成第一金屬層M1。當然，可使用本文中所提供之方法10在第一金屬層M1上方形成額外金屬層。
在本發明實施例中，參考圖19A至圖19C及圖20，金屬化構件280a及280b中之每一者包含由介電層260之一部分(另一選擇係，該部分在下文稱為介電構件260)界定之一對長側、由介電構件282界定之一個短側及由介電層260界定之另一短側。在某些實施例中，若金屬化構件280a之一端界定金屬化線270之一端，則金屬化構件280a之此端由介電層260界定，而金屬化構件280a之相對端由介電構件282界定。類似地，若金屬化構件280b之一端界定金屬化線270之一端，則此端由介電層260界定，而金屬化構件280b之相對端由介電構件282界定。
在本發明實施例中，金屬化構件280a具有毗鄰於介電構件282之一第一底部角隅C1'及毗鄰於介電層260 (亦即，沿著方向D1與第一底部角隅C1'相對)之一第二底部角隅C2'，其中第一底部角隅C1'係由一夾角θ1'界定且第二底部角隅C2'係由一夾角θ2'界定，夾角θ2'對應於如圖15B中所繪示之角266。在本發明實施例中，第一底部角隅C1'之夾角θ1'小於約90°(亦即，係一銳角)，而第二底部角隅C2'之夾角θ2'大於約90°(亦即，係一鈍角)。此外，類似於上文關於阻障層232之論述，由於阻障層272係在形成介電構件282之前形成，因此阻障層272係沿著由介電層260界定的金屬化構件280a之側壁放置(亦即，與該側壁之一整體直接接觸)但不沿著由介電構件282界定的金屬化構件280a之相對側壁放置。在本發明實施例中，阻障層272之一部分放置於金屬化構件280a與介電層250之間。更進一步地，在本發明實施例中，金屬化構件280a與至少一個連接通路252直接接觸，藉此允許放置於半導體基板202上方之FEOL裝置電連接至金屬化構件280a。
在所繪示實施例中，仍參考圖19A至圖19C及圖20，金屬化構件280b具有與金屬化構件280a之幾何形狀實質上類似之一幾何形狀。舉例而言，金屬化構件280b亦包含由介電層260之一部分(亦即，介電構件260)沿著方向D1界定之一對長側、由介電構件282界定之一短側及由介電層260界定之一相對短側。此外，在本發明實施例中，金屬化構件240b具有毗鄰於介電構件282之一第三底部角隅C3'及毗鄰於介電層260之一第四底部角隅C4'，其中第三底部角隅C3'係由一夾角θ3'界定且第四底部角隅C4'係由一夾角θ4'界定。在本發明實施例中，第三底部角隅C3'之夾角θ3'小於約90°(亦即，係一銳角)，而第四底部角隅C4'之夾角θ4'大於約90°(亦即，係一鈍角)。仍進一步地，阻障層272之一部分放置於金屬化構件280b與介電層250之間及金屬化構件280b與介電層260之間但不沿著由介電構件282界定之一側壁放置。另外，在本發明實施例中，金屬化構件280b與一個連接通路252直接接觸，從而允許放置於半導體基板202上方之FEOL裝置電連接至金屬化構件280b。
在本發明實施例中且出於上文關於夾角226所論述之原因，毗鄰於在形成金屬化構件280a及280b之前形成之介電構件260的金屬化構件280a之第二底部角隅C2'之夾角θ2'及金屬化構件280b之第四底部角隅C4'之夾角θ4'大於約90°。相比而言，毗鄰於介電構件282且隨金屬化構件280a及280b之形成而形成的金屬化構件280a之第一底部角隅C1'之夾角θ1'及金屬化構件280b之第三底部角隅C3'之夾角θ3'小於約90°。因此，本發明實施例提供介電構件282由一倒梯形形狀界定。換言之，沿著方向D1界定的介電構件282之一寬度朝向半導體基板202減小。
根據本發明實施例，在放置於一IMD (或ILD)層中之一溝槽中形成一金屬化線，該溝槽具有比將在該金屬化線中形成之金屬化構件相對大之一尺寸(亦即，較大長度)，其中該等金屬化構件組態為一BEOL互連結構之部分。因此，可藉由填充具較大尺寸之一溝槽而緩解與以經減小長度比例形成金屬化線相關之任何間隙填充問題。隨後，執行一金屬切割操作(包含例如圖案化及蝕刻製程)以藉由一或多個凹槽分割金屬化線，從而產生金屬化構件。此外，在本發明實施例中，藉由以一介電材料填充凹槽而將金屬化構件彼此電隔離。在某些實施例中，用於填充凹槽之介電材料在組成上不同於IMD (或ILD)層，藉此在裝置製作期間提供較大設計自由度。
在某些實施例中，提供一種半導體結構。該半導體結構包含一半導體基板、位於該半導體基板上方之一金屬化構件、一第一介電構件、一第二介電構件及一通路接點。該金屬化構件包含一第一底部角隅及與該第一底部角隅相對之一第二底部角隅。該第一介電構件毗鄰於該第一底部角隅，且該第二介電構件毗鄰於該第二底部角隅。該金屬化構件插置於該第一介電構件與該第二介電構件之間。在某些實施例中，由第一介電構件之一側壁與該金屬化構件之一底部表面界定的該第一底部角隅之一夾角小於90°。該通路接點經組態以將該金屬化構件連接至該半導體基板。
在某些實施例中，提供一種半導體結構。該半導體結構包含一半導體基板、位於該半導體基板上方之一第一金屬化構件、位於該半導體基板上方之一第二金屬化構件、介於該第一金屬化構件與該第二金屬化構件之間的一第一介電構件及在與該第一介電構件相對之一側處毗鄰於該第一金屬化構件之一第二介電構件。該第一金屬化構件包含一第一底部角隅及與該第一底部角隅相對之一第二底部角隅，且該第二金屬化構件包含一第三底部角隅及與該第三底部角隅相對之一第四底部角隅。在某些實施例中，該第一金屬化構件、該第二金屬化構件、該第一介電構件及該第二介電構件係沿著同一方向配置。在某些實施例中，該第一金屬化構件之該第一底部角隅毗鄰於該第一介電構件且由一銳角界定。該第二金屬化構件之該第三底部角隅毗鄰於該第一介電構件且由一銳角界定。
根據某些實施例，提供一種用於形成一半導體結構之方法。該方法包含以下操作。接收一半導體基板。在某些實施例中，在該半導體基板上方形成一第一介電層。在該第一介電層中形成一溝槽。填充該溝槽以在該第一介電層中形成一導電層。分割該導電層以形成藉由一凹槽彼此分隔之一第一導電構件及一第二導電構件。以一第二介電層填充該凹槽，使得該等導電構件中之一者或兩者由該第一介電層之一部分及該第二介電層之一部分封端。
前述內容概述數項實施例之構件，使得熟習此項技術者可較好地理解本揭露之態樣。熟習此項技術者應瞭解，其可容易地使用本揭露作為設計或修改用於執行與本文中介紹之實施例相同之目的及/或達成與該等實施例相同之優點之其他製程及結構的一基礎。熟習此項技術者亦應認識到，此類等效構造並不背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下在本文中做出各種改變、替代及更改。
10:方法 11:操作 12:操作 13:操作 14:操作 15:操作 200:半導體結構/結構 202:半導體基板 204:三維鰭狀主動區/鰭 206:隔離構件 208:閘極結構 209:間隔件 210:磊晶源極/汲極結構 210s:金屬矽化物層 211:源極/汲極接點 212:介電層 213:介電層 214:介電層 214-1:第一蝕刻停止層 214-2:第二蝕刻停止層 216:連接通路 220:介電層/介電構件 221:經圖案化遮蔽元件 223:開口 225:溝槽 226:夾角 230:導電材料 232:阻障層 232-1:子阻障層 232-2:子阻障層 234:金屬化線/金屬層 235:經圖案化遮蔽元件 237:開口 240a:金屬化構件 240a’:金屬化構件 240b:金屬化構件 240b’:金屬化構件 241:凹槽 242:介電材料 244:介電構件 250:介電層 252:連接通路 260:介電層/介電構件 261:經圖案化遮蔽元件 263:開口 265:溝槽 266:夾角/角 270:金屬化線 271:經圖案化遮蔽元件 272:阻障層 273:開口 280a:金屬化構件 280b:金屬化構件 281:凹槽 282:介電構件 I-I':線 II-II’:線 C1:第一底部角隅 C1’:第一底部角隅 C2:第二底部角隅 C2’:第二底部角隅 C3:第三底部角隅 C3’:第三底部角隅 C4:第四底部角隅 C4’:第四底部角隅 D:寬度 D’:寬度 D1:方向 D2:方向 L:長度 L1:長度 L2:長度 M0:第零金屬層/金屬層 W:寬度 θ1:夾角 θ1’:夾角 θ2:夾角 θ2’:夾角 θ3:夾角 θ3’:夾角 θ4:夾角 θ4’:夾角
依據與附圖一起閱讀之以下詳細說明最佳地理解本揭露之態樣。應注意，根據工業中之標準實踐，各種構件未按比例繪製。實際上，為論述清晰起見，可任意地增加或減小各種構件之尺寸。
圖1係根據本揭露之各項態樣之用於形成一半導體結構之一方法10之一流程圖。
圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖13A、圖14A、圖15A、圖16A、圖17A、圖18A及圖19A係根據本揭露之一或多項實施例之態樣之在方法10之各個階段處的一半導體結構之示意性平面俯視圖。
圖2B、圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖13B、圖14B、圖15B、圖16B、圖17B、圖18B及圖19B分別係根據本揭露之一或多項實施例之態樣之沿著圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖13A、圖14A、圖15A、圖16A、圖17A、圖18A及圖19A之線II-II'截取的半導體結構之示意性剖視圖。
圖2C、圖3C、圖4C、圖5C、圖6C、圖7C、圖8C、圖9C、圖10C、圖11C、圖13C、圖14C、圖15C、圖16C、圖17C、圖18C及圖19C分別係根據本揭露之一或多項實施例之態樣之沿著圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖13A、圖14A、圖15A、圖16A、圖17A、圖18A及圖19A之線I-I'截取之示意性剖視圖。
圖12係根據本揭露之一或多項實施例之態樣之沿著圖11A之線I-I’截取的半導體結構之一示意性剖視圖。
圖20係根據本揭露之一或多項實施例之態樣之沿著圖19A之線II-II’截取的半導體結構之一示意性剖視圖。
200:半導體結構/結構
202:半導體基板
204:三維鰭狀主動區/鰭
208:閘極結構
209:間隔件
210:磊晶源極/汲極結構
210s:金屬矽化物層
211:源極/汲極接點
214:介電層
214-1:第一蝕刻停止層
214-2:第二蝕刻停止層
216:連接通路
220:介電層/介電構件
232:阻障層
232-1:子阻障層
232-2:子阻障層
240a:金屬化構件
240b:金屬化構件
244:介電構件
C1:第一底部角隅
C2:第二底部角隅
C3:第三底部角隅
C4:第四底部角隅
D1:方向
D2:方向
M0:第零金屬層/金屬層
θ1:夾角
θ2:夾角
θ3:夾角
θ4:夾角

Claims (20)

  1. 一種半導體結構，其包括： 一半導體基板； 一金屬化構件，其位於該半導體基板上方，其中該金屬化構件包含至少一第一底部角隅及與該第一底部角隅相對之一第二底部角隅； 一第一介電構件，其毗鄰於該金屬化構件之該第一底部角隅，其中由該第一介電構件之一側壁與該金屬化構件之一底部表面界定的該第一底部角隅之一夾角小於90°； 一第二介電構件，其毗鄰於該金屬化構件之該第二底部角隅，使得該金屬化構件插置於該第一介電構件與該第二介電構件之間；及 一通路接點，其經組態以將該金屬化構件連接至該半導體基板。
  2. 如請求項1之半導體結構，其中由該第二介電構件之一側壁與該金屬化構件之該底部表面界定的該第二底部角隅之一夾角大於90°。
  3. 如請求項1之半導體結構，其中由該第二介電構件之一側壁與該金屬化構件之該底部表面界定的該第二底部角隅之一夾角小於90°。
  4. 如請求項1之半導體結構，其中該第一介電構件與該第二介電構件具有相同的組成。
  5. 如請求項1之半導體結構，其中該第一介電構件與該第二介電構件具有不同的組成。
  6. 如請求項1之半導體結構，其進一步包括放置於該半導體基板上方之至少一閘極結構，其中該閘極結構與該金屬化構件沿著不同的方向縱向延伸。
  7. 一種半導體結構，其包括： 一半導體基板； 一第一金屬化構件，其位於該半導體基板上方，其中該第一金屬化構件包含一第一底部角隅及與該第一底部角隅相對之一第二底部角隅； 一第二金屬化構件，其位於該半導體基板上方，其中該第二金屬化構件包含一第三底部角隅及與該第三底部角隅相對之一第四底部角隅； 一第一介電構件，其介於該第一金屬化構件與該第二金屬化構件之間；及 一第二介電構件，其在與該第一介電構件相對之一側處毗鄰於該第一金屬化構件，其中 該第一金屬化構件、該第二金屬化構件、該第一介電構件及該第二介電構件係沿著同一方向配置， 該第一金屬化構件之該第一底部角隅毗鄰於該第一介電構件且由一銳角界定，且 該第二金屬化構件之第三底部角隅毗鄰於該第一介電構件且由一銳角界定。
  8. 如請求項7之半導體結構，其中該第二底部角隅係由一鈍角界定。
  9. 如請求項7之半導體結構，其進一步包括一第三介電構件，該第三介電構件在與該第一介電構件相對之一側處毗鄰於該第二金屬化構件，使得該第四底部角隅毗鄰於該第三介電構件，其中該第四底部角隅係由一鈍角界定。
  10. 如請求項7之半導體結構，其進一步包括一第三介電構件，該第三介電構件在與該第一介電構件相對之一側處毗鄰於該第二金屬化構件，使得該第四底部角隅毗鄰於該第三介電構件，其中該第四底部角隅係由一銳角界定。
  11. 如請求項7之半導體結構，其中該第一介電構件與該第二介電構件包含相同的介電材料。
  12. 如請求項7之半導體結構，其中該第一介電構件與該第二介電構件包含不同的介電材料。
  13. 如請求項12之半導體結構，其進一步包括一第三介電構件，該第三介電構件在與該第一介電構件相對之一側處毗鄰於該第二金屬化構件，使得該第四底部角隅毗鄰於該第三介電構件，其中該第三介電構件具有與該第二介電構件相同的組成，且其中該第四底部角隅係鈍角。
  14. 如請求項12之半導體結構，其進一步包括一第三介電構件，該第三介電構件在與該第一介電構件相對之一側處毗鄰於該第二金屬化構件，使得該第四底部角隅毗鄰於該第三介電構件，其中該第三介電構件具有與該第一介電構件相同的組成，且其中該第四底部角隅係銳角。
  15. 如請求項7之半導體結構，其進一步包括經組態以將該第一金屬化構件或該第二金屬化構件與該半導體基板電耦合之一通路接點。
  16. 一種形成一半導體結構之方法，其包括： 接收一半導體基板，其中一第一介電層形成於該半導體基板上方； 在該第一介電層中形成一溝槽； 填充該溝槽以在該第一介電層中形成一導電層； 分割該導電層以形成藉由一凹槽彼此分隔之一第一導電構件及一第二導電構件；及 以一第二介電層填充該凹槽，使得該等導電構件中之一者或兩者由該第一介電層之一部分及該第二介電層之一部分封端。
  17. 如請求項16之方法，其進一步包括： 在該半導體基板與該第一介電層之間形成一第三介電層；及 在該第三介電層中形成一連接通路，其中形成該第一導電構件及該第二導電構件使得該第一導電構件及該第二導電構件透過該連接通路電耦合至該半導體基板。
  18. 如請求項16之方法，其中該第一介電層與該第二介電層具有相同的組成。
  19. 如請求項16之方法，其中該第一介電層與該第二介電層具有不同的組成。
  20. 如請求項16之方法，其中填充該溝槽使得該導電層具有一第一倒梯形形狀，且其中填充該凹槽使得該第二介電層具有一第二倒梯形形狀。
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* Cited by examiner, † Cited by third party
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JP2010092987A (ja) * 2008-10-06 2010-04-22 Toshiba Corp 半導体装置
US8431486B2 (en) * 2010-08-10 2013-04-30 International Business Machines Corporation Interconnect structure for improved time dependent dielectric breakdown
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9153479B2 (en) 2013-03-11 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of preventing a pattern collapse
US9551923B2 (en) 2014-04-08 2017-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Cut mask design layers to provide compact cell height
US9589890B2 (en) * 2015-07-20 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for interconnect scheme
US9634141B1 (en) 2015-10-14 2017-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Interlayer dielectric film in semiconductor devices
US9502350B1 (en) * 2016-01-28 2016-11-22 International Business Machines Corporation Interconnect scaling method including forming dielectric layer over subtractively etched first conductive layer and forming second conductive material on dielectric layer
US10199500B2 (en) * 2016-08-02 2019-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer film device and method
US9972571B1 (en) 2016-12-15 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Logic cell structure and method
US10163692B2 (en) * 2017-03-08 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of interconnection structure of semiconductor device structure
JP7151976B2 (ja) 2018-03-28 2022-10-12 インテル・コーポレーション 半導体構造の製造のための炭素系誘電体材料および結果として得られる構造
DE102019114256A1 (de) * 2018-07-24 2020-01-30 Taiwan Semiconductor Manufacturing Co. Ltd. Speicherzelle mit deckelektrodendurchkontaktierung
US11121025B2 (en) 2018-09-27 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Layer for side wall passivation

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