CN112530902A - 半导体装置 - Google Patents

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Abstract

本公开提供一种半导体装置及其形成方法。根据本公开的半导体装置，包括：第一介电层，具有第一顶表面；以及接触导孔，延伸穿过第一介电层并且上升到第一介电层的第一顶表面上方。

Description

半导体装置
技术领域
本公开涉及一种半导体装置及其制造方法，且特别涉及一种无阻障的内连线结构及其制造方法。
背景技术
集成电路(integrated circuit,IC)产业已历经了指数成长。IC材料及设计的技术性进步已产生了数个世代的ICs，其中各世代都比前一世代具有更小且更复杂的电路。在IC演进的历程中，功能密度(即单位芯片面积的内连线装置数目)通常会增加，而几何尺寸(即可使用制程生产的最小元件(或线))却减少。此微缩化(scaling down)的制程通常通过提高生产效率及降低相关成本来提供效益。
这种微缩化也已增加了ICs加工及制造的复杂性，且为了实现这些进步，在IC加工及制造中需要类似的发展。举例而言，多层内连线(multilayer interconnect,MLI)部件随着IC部件尺寸不断缩小而变得越来越紧密，MLI部件中的内连线表现出更高的寄生电阻，这为性能、产率及成本带来挑战。已观察到的是，先进IC技术节点中的内连线表现出较高的寄生电阻可导致显着的电阻电容延迟(resistive-capacitive delay,RC delay)，从而阻止信号有效地往返于例如晶体管的IC装置之间，无法改善先进技术节点中这种IC装置晶体管的性能。因此，尽管现有的内连线对预期的目的而言通常已经足够，但是它们并非在所有方面都令人满意。
发明内容
本发明实施例提供一种半导体装置，包括：第一介电层，具有第一顶表面；及垂直内连线结构，延伸穿过第一介电层并上升到第一介电层的第一顶表面上方。
本发明实施例提供一种半导体装置的制造方法，包括：形成第一介电层在接触部件上方；形成接触导孔，延伸穿过第一介电层，且在第一介电层的第二顶表面上方具有第一顶表面；沉积阻障层在第一介电层及接触导孔上方；及平坦化阻障层，以露出接触导孔的第一顶表面。
本发明实施例提供一种半导体装置的制造方法，包括：形成金属蚀刻停止层在接触部件上方；形成第一介电层在金属蚀刻停止层上方；形成延伸穿过金属蚀刻停止层及第一介电层的接触导孔，且接触导孔具有第一顶表面，第一顶表面在第一介电层的第二顶表面上方具有第一顶表面；沉积阻障层在第一介电层及接触导孔上方；平坦化阻障层，以露出接触导孔的第一顶表面；沉积蚀刻停止层在阻障层上方；沉积第二介电层在蚀刻停止层上方；形成穿过蚀刻停止层及第二介电层的沟槽，以露出接触导孔的第一顶表面；及沉积导电部件在沟槽中。
附图说明
本公开从以下详细描述中配合附图可最好地被理解。应强调的是，依据业界的标准做法，各种部件并未按照比例绘制且仅用于说明的目的。事实上，为了清楚讨论，各种部件的尺寸可任意放大或缩小。
图1是根据本公开的各方面，示出用于制造内连线结构的方法的流程图。
图2至图4、图5A至图5D以及图6至图16是根据本公开的各方面，示出各种制造阶段中半导体装置的内连线结构的局部剖视图及俯视图。
附图标记说明：
100：方法
102、104、106、108、110、112、114、116、118、120、122、124、126：方框
200：半导体装置
202：基板
204：接触部件
206：金属蚀刻停止层
208：第一介电层
209：第一介电层的顶表面
210：导孔开口
211：接触导孔的顶表面
212：接触导孔
212’：接触导孔
213：牺牲层
214：阻障层
214’：图案化的阻障层
216：蚀刻停止层
218：第二介电层
220：沟槽
222：阻障间隔物层
222’：阻障间隔物
224：导电部件
300：蚀刻制程
W1、W2：宽度
T1、T2：厚度
具体实施方式
本公开总体而言涉及集成电路(integrated circuit,IC)装置，并且更具体地涉及IC装置的内连线结构。
以下公开提供了许多不同的实施例或范例，以实施本发明的不同部件。以下描述组件及配置方式的具体范例，以简化本发明实施例。当然，这些仅仅是范例，而非意图限制本发明实施例。举例而言，在以下描述中提及于第二部件上方或其上形成第一部件，其可包含第一部件及第二部件以直接接触的方式形成的实施例，并且也可包含在第一部件及第二部件之间形成额外的部件，使得第一部件及第二部件可不直接接触的实施例。
此外，本发明实施例可在各种范例中重复参考数值及/或字母。如此重复是为了简化及清楚的目的，其本身并非用于指定所讨论的各种实施例及/或配置之间的关系。再者，以下本公开中一部件在另一部件上方、连接及/或耦合另一部件的形成，可包含部件以直接接触的方式形成的实施例，并且也可包含形成插在部件之间的额外部件，使得部件可不直接接触的实施例。此外，可使用空间相对用语，举例而言，“较低”、“较高”、“水平”、“垂直”、“在……之上”、“在……上方”、“在……之下”、“在……下方”、“上方”、“下方”、“顶部”、“底部”等以及其衍伸用语(例如，“水平地”、“向下地”、“向上地”等)，以便描述本公开中一个部件与另一个部件之间的关系。空间相对用语意图概括包含部件的装置的不同方位。
通常将IC制程的流程分成三类：前段产线(front-end-of-line,FEOL)、中段产线(middle-end-of-line,MEOL)及后段产线(back-end-of-line,BEOL)。FEOL一般涵盖与制造例如晶体管的IC装置相关的制程。举例而言，FEOL制程可包括形成隔离部件、栅极结构以及源极及漏极部件(一般称作源极/漏极部件)。MEOL一般涵盖与制造接触件至IC装置的导电部件(或导电区域)有关的制程，例如至栅极结构及/或源极/漏极部件的接触件。BEOL一般涵盖制造与IC部件内连线的多层内连线(multilayer interconnect,MLI)部件相关的制程，该IC部件由FEOL及MEOL所制造(在本文中分别称作FEOL及MEOL部件或结构)，从而允许IC装置的操作。
随着IC技术向更小的技术节点发展，MEOL及BEOL制程正面临着巨大的挑战。举例而言，先进的IC技术节点需要更紧凑的MLI部件，这需要显着减少MLI部件的内连线的关键尺寸(例如，内连线的导孔及/或导线的宽度及/或高度)。缩减的临界尺寸已导致内连线电阻的显着增加，这会降低IC装置的性能(例如，通过增加电阻电容(resistance-capacitance,RC)延迟)。在宽度介于约10nm及约15nm之间的接触导孔上进行的模拟显示，在某些情况下，界面处的阻障层可使电阻增加约30ohm及约50ohm，这转变成约2％至4％的速度降低。已经提出了多种无阻障(barrier-free)导孔的形成技术来代替传统导孔，以降低先进IC技术节点的内连线电阻。尽管这些传统的无阻障导孔形成技术通常足以满足其目的，但是它们可能需要使用不同的材料方案或复杂的制程，这可能导致成本的增加及/或低于最佳电导率。
本文公开了一种新的内连线结构，其具有降低的寄生电阻及防止金属及氧扩散的可靠的(sound)阻障部件。在本公开的一些实施例中，新的内连线结构，包括延伸穿过第一介电层的接触导孔及设置在第一介电层上方的阻障层。在这方面，接触导孔的顶表面上升到第一介电层的顶表面上方。将蚀刻停止层及第二介电层设置在第一介电层及阻障层上方。阻障层的一部分延伸在第一介电层及蚀刻停止层之间。导电部件延伸穿过蚀刻停止层及第二介电层，以与接触导孔的顶表面接触。将阻障间隔物一方面设置在导电部件之间，另一方面设置在蚀刻停止层及第二介电层之间。导电部件被允许与接触导孔直接接触，而阻障层及阻障间隔物共同围绕导电部件，以防止不期望的扩散。不同的实施例可具有不同的优点，并且任何实施例都不需要特定的优点。
图1是根据本公开各方面，示出用于制造半导体装置的内连线结构的方法100的流程图。图2至图4、图5A至图5D及图6至图14是根据本公开的方法100的各种实施例，是在制造的各阶段中半导体装置的内连线结构的局部剖视图。对方法100的额外实施例而言，可在方法100之前、期间、之后提供额外的步骤，且可移动、替换或消除所述的一些步骤。可在图2至图4、图5A至图5D及图6至图14所示的内连线结构中添加额外部件，且在图2至图4、图5A至图5D及图6至图14所示内连线结构的其他实施例中，可替换、修改或消除以下描述的一些部件。
参见图1及图2，方法100包括方框102，其中提供了包括接触部件204、金属蚀刻停止层(metal etch stop layer,MESL)206及第一介电层208的工作件200。由于在方法100及进一步的制程结束之后工作件200将变成半导体装置，因此如果有必要的话，工作件200在本文中也可被称作半导体装置200。半导体装置200可被包括在微处理器、存储器及/或其他IC装置中。在一些实施方式中，半导体装置为IC芯片的一部分、芯片上系统(system onchip,SoC)或前述的一部分，其包括各种被动及主动的微电子装置，例如电阻器、电容器、电感器、二极管、p型场效晶体管(p-type field effect transistors,PFETs)、n型场效晶体管(n-type field effect transistors,NFETs)、金属氧化物半导体场效晶体管(metal-oxide semiconductor field effect transistors,MOSFETs)、互补式金属氧化物半导体(complementary metal-oxide semiconductor,CMOS)晶体管、双极性接面晶体管(bipolarjunction transistors,BJTs)、横向扩散MOS(laterally diffused MOS,LDMOS)晶体管、高压晶体管、高频晶体管、其他合适的组件或前述的组合。晶体管可为平面晶体管或多栅极晶体管，例如鳍状FET(fin-like FETs,FinFETs)及全绕式栅极(gate-all-around,GAA)晶体管。为更加清楚地理解本公开的发明概念，已经简化了图2。可在工作件200(半导体装置200)中添加额外的部件，且以下描述的一些部件可在工作件200(半导体装置200)的其他实施例中被替换、修改或消除。
图2中的工作件200包括基板(芯片)202。在所述的实施例中，基板202包括硅。取而代之或额外地，基板202包括另一种元素半导体，例如锗；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，例如硅锗(silicon germanium,SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或前述的组合。在一些实施方式中，基板202，包括一个或多个III-V族材料、一个或多个II-IV族材料或前述的组合。在一些实施方式中，基板202是绝缘体上覆半导体基板(semiconductor-on-insulatorsubstrate)，例如：绝缘体上覆硅(silicon-on-insulator,SOI)基板、绝缘体上覆硅锗(silicon germanium-on-insulator,SGOI)基板或绝缘体上覆锗(germanium-on-insulator,GOI)基板。可通过分离植入氧气(separation by implantation of oxygen,SIMOX)、芯片接合(wafer bonding)及/或其他合适的方法来制造绝缘体上覆半导体基板。基板202，可包括根据半导体装置200的设计需求配置的各种掺杂区(未示出)，上述半导体装置200例如p型掺杂区、n型掺杂区或前述的组合。P型掺杂区(例如，p型井)包括p型掺质，其例如硼、铟、其他p型掺质或前述的组合。N型掺杂区(例如，n型井)包括n型掺质，其例如磷、砷、其他n型掺质或前述的组合。在一些实施方式中，基板202包括由p型掺质及n型掺质的组合所形成的掺杂区。可在基板202上及/或在基板202中直接形成各种掺杂区域，举例而言，提供p井结构、n井结构、双井结构、凸起结构(raised structure)或前述的组合。可进行离子布植(ion implantation)制程、扩散制程及/或其他合适的掺杂制程，以形成各种掺杂区。为了简单起见，在图3、图4、图5A至图5D及图6至图14中并未示出基板202。
在基板202上方及/或基板202中形成(多个)隔离部件(未示出)，以隔离半导体装置200例如各装置区的各区。举例而言，隔离部件定义主动装置区及/或被动装置区，并且将主动装置区及/或被动装置区彼此电性隔离。隔离部件，包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料或前述的组合。隔离部件可包括不同的结构，例如：浅沟槽隔离(shallowtrench isolation,STI)结构、深沟槽隔离(deep trench isolation,DTI)结构及/或硅局部氧化(local oxidation of silicon,LOCOS)结构。在一些实施方式中，隔离部件包括STI部件。举例而言，可通过在基板202中蚀刻沟槽(例如，通过使用干式蚀刻制程及/或湿式蚀刻制程)并用绝缘体材料填充沟槽(例如，通过使用化学气相沉积(chemical vapordeposition,CVD)制程或旋转涂布玻璃制程)来形成STI部件。可进行化学机械抛光(chemical mechanical polishing,CMP)制程，以移除过多的绝缘体材料及/或平坦化隔离部件的顶表面。在一些实施例中，STI部件包括填充沟槽的多层结构，例如设置在氧化物衬层上方的氮化硅层。
尽管未示出，但是各种栅极结构被设置在基板202上方，并且一或多个栅极结构插在源极区及漏极区之间，其中通道区被定义为介在源极区及漏极区之间。一或多个栅极结构齿合(engage)通道区，使得电流可在操作期间流动在源极/漏极区之间。在一些实施方式中，在鳍片结构上方形成栅极结构，使得栅极结构各自环绕(wrap)鳍片结构的一部分。举例而言，一个或多个栅极结构环绕鳍片结构的通道区，从而插入鳍片结构的源极区及漏极区。在一些实施例中，栅极结构，包括金属栅极(metal gate,MG)堆叠，其被配置为根据半导体装置200的设计需求来达到所需的功能。在一些实施方式中，金属栅极堆叠，包括栅极介电质及在栅极介电质上方的栅极。栅极介电质，包括例如下列的介电材料：氧化硅、高介电常数(high-k)介电材料、其他适合的介电材料或前述的组合。高介电常数介电材料一般是指具有高介电常数的介电材料，例如：大于氧化硅的介电常数(k≈3.9)。例示性高介电常数介电材料，包括铪、铝、锆、镧、钽、钛、钇、氧、氮、其他合适的成分或前述的组合。在一些实施方式中，栅极介电质，包括例如界面层及高介电常数介电层的多层结构，上述界面层包括例如氧化硅，上述高介电常数介电层包括例如下列材料：HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3、HfO2-Al2O3、TiO2、Ta2O5、La2O3、Y2O3、其他合适的高介电常数材料或前述的组合。栅极包括导电材料。在一些实施方式中，栅极包括例如一或多个盖层、功函数层、粘着层(glue layer)/阻障层及/或金属填充(或块体)层的多层。盖层，可包括一种材料，其防止或消除在栅极介电质及栅极的其它层之间成分的扩散及/或反应。在一些实施方式中，盖层，包括金属及氮，例如：氮化钛(titanium nitride,TiN)、氮化钽(tantalum nitride,TaN)、氮化钨(tungsten nitride,W2N)、氮硅化钛(titanium silicon nitride,TiSiN)、氮硅化钽(tantalum silicon nitride,TaSiN)或前述的组合。功函数层，包括调整成具有所需功函数的导电材料(例如，n型功函数或p型功函数)，例如：n型功函数材料及/或p型功函数材料。P型功函数材料，包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他p型功函数材料或前述的组合。N型功函数材料，包括Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TaC、TaCN、TaSiN、TaAl、TaAlC、TiAlN、其他n型功函数材料或前述的组合。粘着层/阻障层，可包括促进邻近层之间粘着力的材料，例如功函数层及金属填充层，及/或阻挡及/或减少栅极层之间扩散的材料，例如功函数层及金属填充层。举例而言，粘着层/阻障层，包括金属(例如，W、Al、Ta、Ti、Ni、Cu、Co、其他合适的金属或前述的组合)、金属氧化物、金属氮化物(例如，TiN)或前述的组合。金属填充层，可包括例如Al、W及/或Cu的适当的导电材料。
可将外延源极部件及外延漏极部件(被称为外延源极/漏极部件)设置在基板202的源极/漏极区中。栅极结构及外延源极/漏极部件形成半导体装置200的晶体管的一部分。因此取而代之将栅极结构及/或外延源极/漏极部件称作装置部件。在一些实施方式中，外延源极/漏极部件环绕鳍片结构的源极/漏极区。外延制程可进行CVD沉积技术(例如，气相外延(vapor-phase epitaxy,VPE)、超高真空CVD(ultra-high vacuum CVD,UHV-CVD)、LPCVD及/或PECVD)、分子束外延、其他合适的SEG制程或前述的组合。外延源极/漏极部件可被掺杂n型掺质及/或p型掺质。在一些实施方式中，将晶体管配置为n型装置(例如，具有n通道)的情况下，外延源极/漏极部件可为掺杂磷、其他n型掺质或前述的组合的含硅外延层或含硅碳外延层(例如，形成Si：P外延层或Si：C：P外延层)。在一些实施方式中，将晶体管配置为p型装置(例如，具有p通道)的情况下，外延源极/漏极部件可为掺杂硼、其他p型掺质或前述的组合的含硅及锗外延层(例如，形成Si：Ge：B外延层)。在一些实施方式中，进行退火制程以活化(activate)半导体装置200的外延源极/漏极部件中的掺质。
在一些实施方式中，在外延源极/漏极部件上形成硅化物层。在一些实施方式中，通过在外延源极/漏极部件上方沉积金属层来形成硅化物层。金属层，包括适合促进硅化物形成的任何材料，例如：镍、铂、钯、钒、钛、钴、钽、镱、锆、其他合适的金属或前述的组合。然后加热半导体装置200(例如，进行退火制程)，以使外延源极/漏极部件的成分(例如，硅及/或锗)与金属反应。因此，硅化物层包括金属及外延源极/漏极部件的成分(例如，硅及/或锗)。在一些实施方式中，硅化物层包括硅化镍、硅化钛或硅化钴。可通过例如蚀刻制程的任何合适的制程，选择性地移除例如金属层的剩余部分的任何未反应金属。
仍参见图2，在一些实施例中，接触部件204可代表MEOL装置级接触件，例如电性耦合至栅极结构的栅极接触件及/或电性耦合至外延源极/漏极部件的源极/漏极接触件。在一些其他实施例中，接触部件204可代表BEOL接触部件，其可为内连线结构中的金属线。尽管未示出，但是在一些实施方式中，接触部件204，可包括阻障层、衬层及金属填充层。阻障层可由下列可阻挡氧气扩散的材料所形成：Ta、TaN、TaC、Ti、TiN、TiC及其它合适的材料。衬层可由例如Co、CoN及RuN的合适的金属、金属氮化物或金属碳化物所形成。金属填充层可由例如下列任何合适的导电材料所形成：W、Ni、Ta、Ti、Al、Cu、Co、TaN、TiN、Ru及/或其他合适的导电材料。在接触部件204代表内连线结构中BEOL接触部件的实施例中，内连线结构可电性耦合半导体装置200的各种装置(例如，晶体管、电阻器、电容器及/或电感器)及/或元件(例如，栅极结构及/或源极/漏极部件)，使得各种装置及/或元件可按照半导体装置200设计要求指定的方式运行。内连线结构，包括被配置为形成各种内连线结构的介电层及导电层(例如，金属层)的组合。导电层被配置为形成例如接触件及/或导孔的垂直内连线部件(例如，提供部件之间的垂直连接及/或垂直电性布线)及/或例如导线(或金属线)的水平内连线部件(例如，提供水平电性布线)。垂直内连线部件通常在内连线结构的不同层中连接水平内连线部件。在操作期间，内连线部件被配置为在装置及/或半导体装置200的元件之间发送信号(route signals)及/或分配信号(例如，时钟信号、电压信号及/或接地信号)至装置及/或半导体装置200的元件。本公开设想包括多个介电层及/或导电层的内连线结构。
将金属蚀刻停止层206沉积在接触部件204上方并且平坦化，以提供水平的表面。在一些实施例中，金属蚀刻停止层206可由介电材料所形成，上述介电材料相较于接触部件204以及第一介电层208，以更慢的速率蚀刻。因此，金属蚀刻停止层206可提供对蚀刻制程的控制，以蚀刻穿过第一介电层208及金属蚀刻停止层206。在一些实施方式中，金属蚀刻停止层206可由氮化硅、氧化硅、前述的组合或其他合适的介电材料所形成。将第一介电层208沉积在金属蚀刻停止层上方并且平坦化，以为进一步制程提供顶表面209。在一些情况下，第一介电层208为层间介电层(interlayer dielectric layer,ILD)或为多个层间介电层之一。第一介电层208可由氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低介电常数介电材料、其他合适的介电材料或前述的组合所形成。例示性的低介电常数介电材料，包括FSG、碳掺杂的氧化硅、Black
Figure BDA0002637840290000101
(应用材料，加州圣塔克拉拉)、干凝胶(xerogel)、气凝胶(aerogel)、非晶质氟化碳(amorphous fluorinated carbon)、聚对二甲苯(parylene)、苯并环丁烯(benzocyclobutene,BCB)、
Figure BDA0002637840290000102
(陶氏化学，密西根米特兰)、聚酰亚胺、其他低介电常数介电材料或前述的组合。在一些实施例中，第一介电层208的组成不同于金属蚀刻停止层206的组成，使得金属蚀刻停止层206能够减慢随后的蚀刻制程并提供对该制程的控制。在一些实施例中，金属蚀刻停止层206可通过原子层沉积(atomiclayer deposition,ALD)或化学气相沉积(chemical vapor deposition,CVD)形成，且第一介电层208可通过流动式化学气相沉积(flowable CVD,FCVD)或旋转涂布形成。
参见图1及图3，方法100包括方框104，其中形成导孔开口210以露出接触部件204。在一些实施例中，可使用光学微影技术及各向异性蚀刻来形成导孔开口210。举例而言，首先可在第一介电层208的顶表面209上方形成单层或多层硬遮罩。然后，可在硬遮罩上方沉积一层或多层光刻胶层。可接着将一层或多层光刻胶层暴露于来自被光学微影遮罩反射或穿过光学微影遮罩的图案化辐射。在曝光后烘烤制程之后，可在显影制程中移除光刻胶层的曝光/未曝光部分，以形成图案化的光刻胶层。然后，使用图案化的光刻胶层作为蚀刻遮罩来蚀刻硬遮罩，以形成图案化的硬遮罩。可接着使用图案化的硬遮罩作为蚀刻遮罩来各向异性地蚀刻第一介电层208及金属蚀刻停止层206，以形成如图3所示的导孔开口210。在一些实施例中，各向异性蚀刻制程可为干式蚀刻制程、湿式蚀刻制程或合适的蚀刻制程。干式蚀刻制程的范例可为活性离子蚀刻(reactive ion etching,RIE)制程。在导孔开口210的底部露出接触部件204的一部分。
参见图1及图4，方法100包括方框106，其中在导孔开口210形成接触导孔212，使得接触导孔212上升到第一介电层208上方。在方框106结束时，接触导孔212电性耦合至接触部件204的露出部分，并沿着Z方向延伸穿过金属蚀刻停止层206及第一介电层208。如图4所示，接触导孔212具有比第一介电层208的顶表面209高的顶表面211。尽管未示出，但是一方面可在接触导孔212之间形成阻障层，另一方面可在金属蚀刻停止层206及第一介电层208之间形成阻障层。阻障层可由例如下列的金属、含氮材料、金属氮化物或金属碳化物所形成：钽、氮化钽、碳化钽、钛、氮化钛或碳化钛或前述的组合。在一些替代实施例中，在接触导孔212与金属蚀刻停止层206之间以及在接触导孔212与第一介电层208之间并未形成阻障层。在一些实施方式中，接触导孔212由钨、钌、镍或钴所形成。在一示例中，接触导孔由钨或钌所形成。因为接触导孔212沿着垂直于工作件200的方向延伸并且将工作件200中的不同导电部件内连线，所以接触导孔212为垂直内连线结构并且可被称作垂直内连线结构212。
图5A至图5D示出方框106中形成接触导孔212的各种替代制程。现在参见图5A，在一些实施例中，可通过下列步骤形成接触导孔212；在(图3)导孔开口210中沉积导孔金属填充材料、将工作件200平坦化以移除第一介电层208的顶表面上方过量的导孔金属填充材料，以及选择性地将第一介电层208拉回直到接触导孔212从第一介电层208的顶表面209突出。在一些实施方式中，可使用下列沉积制程沉积导孔金属填充材料：物理气相沉积(physical vapor deposition,PVD)、化学气相沉积(chemical vapor deposition,CVD)、原子层沉积(atomic layer deposition,ALD)、电镀、无电镀沉积(electrolessdeposition,ELD)、或其他合适的沉积制程或前述的组合。可由例如CMP的合适的平坦化技术来进行将工作件200平坦化；且可通过蚀刻制程300进行将第一介电层208选择性拉回，同时使接触导孔212实质上并未被蚀刻，上述蚀刻制程300选择性地蚀刻第一介电层208。在第一介电层208由氧化硅所形成的情况下，蚀刻制程300可为对氧化硅具有选择性的蚀刻制程。举例而言，蚀刻制程300可为包括使用氟碳化物的干式蚀刻制程。现在参见图5B，在一些实施例中，可通过下列步骤形成导孔开口：在方框104中形成导孔开口210之前，在第一介电层208上方沉积牺牲层213，形成穿过金属蚀刻停止层206、第一介电层208及牺牲层213的导孔开口210，在导孔开口210中沉积导孔金属填充层，平坦化工作件200以移除牺牲层213的顶表面上方过量的导孔金属填充材料，然后在蚀刻制程400中移除牺牲层213。相较于图5A所示的制程，牺牲层213由介电材料所形成，该介电材料的蚀刻选择性大于第一介电层208的蚀刻选择性。
现在参见图5C，在一些实施例中，在接触开口210中以选择性、自对准及自下而上(bottom-up)的方式沉积接触导孔212。在这些实施例中，使用一种或多种对金属表面具有较强亲和力(affinity)的前驱物(precursor)，通过ALD或CVD沉积用于接触导孔212的导孔填充金属材料。举例而言，当接触导孔212是由钨所形成时，氟化钨可当作前驱物，并且当接触导孔是由钴所形成时，八羰基二钴、双(N-叔丁基-N’-乙基丙酰亚胺酰胺基)钴(II)或羰基氢化钴可当作(多个)前驱物。前驱物优先附着到接触部件204的露出部分。在图5C所示的一些实施方式中，用于导孔填充金属材料的前驱物可对接触部件204露出部分的特定晶格面具有较强的亲和力。在那些实施方式中，导孔填充金属材料实质上沿着Z方向沉积，且在接触导孔212上升到第一介电层208的顶表面209上方之后继续沉积。在那些实施方式中，接触导孔212上升到第一介电层208的顶表面209上方之后并未沿着X方向横向扩展。现在参见图5D，在一些实施例中，接触导孔也是以选择性、自对准且自下而上的方式沉积在导孔开口210中。相较于图5C所示的制程，形成接触导孔212的沉积制程的前驱物，并未对接触部件204的露出部分的任何特定晶格面具有较强的亲和力。因此，在横向扩展不再受到导孔开口210的侧壁的限制之后，接触导孔212在上升到第一介电层208的顶表面209上方之后可沿着X方向横向延伸。当图5D所示的制程被采用时，接触导孔212，可包括外凸的(convex)顶表面211，其包括设置在第一介电层208的顶表面209上方的部分。在一些情况下，图5D中接触导孔212的横向扩展可能是有利的，因为其可增加形成在接触导孔212上方与导电部件的接触区域。
参见图1及图6，方法100包括方框108，其中将阻障层214沉积在工作件200上方。在一些实施例中，可使用CVD或ALD沉积阻障层214。阻障层214可由例如下列的金属、含氮材料、金属氮化物或金属碳化物所形成：钽、氮化钽、碳化钽、钛、氮化钛或碳化钛或前述的组合。在一些情况下，阻障层214实质上可由氮化钽所组成。在一些实施例中，阻障层214完全覆盖接触导孔212及第一介电层208。
参见图1及图7，方法100包括方框110，其中将工作件200平坦化以露出接触导孔212。在一些实施例中，可通过CMP将工作件200平坦化以移除接触导孔212上方的阻障层214，以露出接触导孔212的顶表面211。应注意的是，平坦化也可移除接触导孔212的一部分。在图7所示的一些实施例中，在方框110中的平坦化步骤之后，经平坦化的阻障层214具有介于约1nm及5nm之间的第一厚度T1。由于相较于接触导孔，阻障层214具有较高的电阻，因此将第一厚度T1减小降低了接触导孔212的电阻。同时，第一厚度T1不可被减小到前述的厚度范围以下，否则不具有足够的阻障层124来阻挡氧扩散进入接触导孔212或阻挡来自接触导孔212的金属扩散。
参见图1及图8，方法100包括方框112，其中将经平坦化的阻障层214图案化。由于如果允许阻障层214延伸在第一介电层208上方，则阻障层214可能具有导电性并且可引起短路，所以可将阻障层214图案化以防止与邻近(adjacent)的接触导孔、接触部件或导电部件的不期望的电性耦合。在一些实施例中，可使用光学微影技术及各向异性蚀刻将阻障层214图案化。举例而言，首先可在接触导孔212及阻障层214上方形成单层或多层硬遮罩。接着可在硬遮罩上方沉积一层或多层光刻胶层。然后可将一层或多层光刻胶层暴露于来自被光学微影遮罩反射或穿过光学微影遮罩的图案化辐射。在曝光后烘烤制程之后，可在显影制程中移除光刻胶层的曝光/未曝光部分，以形成图案化的光刻胶层。然后，使用图案化的光刻胶层作为蚀刻遮罩来蚀刻硬遮罩，以形成图案化的硬遮罩。可使用图案化的硬遮罩作为蚀刻遮罩接着各向异性蚀刻阻障层214，以形成图8中图案化的阻障层214’。在一些实施例中，各向异性蚀刻制程可为干式蚀刻制程、湿式蚀刻制程或合适的蚀刻制程。干式蚀刻制程的例示可为活性离子蚀刻(reactive ion etching,RIE)制程。
参见图1及图9，方法100包括方框114，其中蚀刻停止层(etch stop layer,ESL)216在图案化的阻障层214’上方。在一些实施例中，蚀刻停止层216可由介电材料所形成，(如图10所示)相较于接触导孔212以及设置在蚀刻停止层上方的第二介电层218，介电材料以较慢的速率蚀刻。因此蚀刻停止层216可提供对蚀刻制程的控制，以蚀刻穿过第二介电层218及蚀刻停止层216。在一些实施方式中，蚀刻停止层216可由下列材料所形成：氮化硅、氧化硅、前述的组合或其他合适的介电材料。在一些实施例中，可通过原子层沉积(atomiclayer deposition,ALD)或化学气相沉积(chemical vapor deposition,CVD)形成蚀刻停止层216。
参见图1及图10，方法100包括方框116，其中将第二介电层218沉积在蚀刻停止层(etch stop layer,ESL)216的上方。将第二介电层218沉积在蚀刻停止层216的上方并且平坦化，以为进一步制程提供一个平坦的顶表面。在一些情况下，第二介电层218为层间介电层(interlayer dielectric layer,ILD)或是层间介电层之一。第二介电层218可由下列材料所形成：氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低介电常数介电材料、其他合适的介电材料或前述的组合。例示性的低介电常数介电材料，包括FSG、碳掺杂的氧化硅、Black
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(应用材料，加州圣塔克拉拉)、干凝胶(xerogel)、气凝胶(aerogel)、非晶质氟化碳(amorphous fluorinated carbon)、聚对二甲苯(parylene)、苯并环丁烯(benzocyclobutene,BCB)、
Figure BDA0002637840290000142
(陶氏化学，密西根米特兰)、聚酰亚胺、其他低介电常数介电材料或前述的组合。在一些实施例中，第二介电层218的组成不同于蚀刻停止层216的组成，使得蚀刻停止层216能够减缓随后的蚀刻制程并提供对该制程的控制。在一些实施例中，可通过流动式CVD(flowable CVD,FCVD)或旋转涂布形成第二介电层218。
参见图1及图11，方法100包括方框118，其中穿过蚀刻停止层(etch stop layer,ESL)216及第二介电层218的沟槽220以露出接触导孔212。在一些实施例中，光学微影技术及各向异性蚀刻可用于形成沟槽220。举例而言，首先可在第二介电层218的顶表面上方形成单层或多层硬遮罩。然后，可在硬遮罩上方沉积一层或多层光刻胶层。可接着将一层或多层光刻胶层暴露于来自被光学微影遮罩反射或穿过光学微影遮罩的图案化辐射。在曝光后烘烤制程之后，可在显影制程中移除光刻胶层的曝光/未曝光部分，以形成图案化的光刻胶层。然后，使用图案化的光刻胶层作为蚀刻遮罩来蚀刻硬遮罩，以形成图案化的硬遮罩。然后可使用图案化的硬遮罩作为蚀刻遮罩来各向异性蚀刻第二介电层218及蚀刻停止层216，以形成如图11所示的沟槽220。在一些实施例中，各向异性蚀刻制程可为干式蚀刻制程、湿式蚀刻制程或合适的蚀刻制程。干式蚀刻制程的范例可为活性离子蚀刻(reactive ionetching,RIE)制程。在沟槽220的底部露出接触导孔212的顶表面211。在如图11所示的一些实施方式中，图案化的阻障层214’具有沿着X方向的第一宽度W1，且沟槽220在沟槽220的底部具有第二宽度W2。第一宽度W1大于第二宽度W2。因此，在这些实施方式中，将图案化的阻障层214’的部分设置在第一介电层208及蚀刻停止层216之间。
参见图1及图12，方法100包括方框120，其中将阻障间隔物层222沉积在工作件200上方。在一些实施例中，可使用CVD或ALD沉积阻障间隔物层222。阻障间隔物层222可由例如下列的金属、金属氮化物或金属碳化物所形成：钽、氮化钽、碳化钽、钛、氮化钛或碳化钛或前述的组合形成。在一些情况下，阻障间隔物层222可实质上由氮化钽所组成。在一些实施例中，沿着沟槽220的侧壁及第二介电层218的顶表面保形地形成阻障间隔物层222。
参见图1及图13，方法100包括方框122，其中回蚀刻(etch back)阻障间隔物层222以露出接触导孔212。在一些实施例中，可通过干式蚀刻制程、湿式蚀刻制程或合适的蚀刻制程来各向异性回蚀刻阻障间隔物层222。在这些实施例中，方框122可移除来自接触导孔212的顶表面211及第二介电层218的顶表面的阻障间隔物层222，从而形成阻障间隔物222’。如图13中所示，阻障间隔物222’贴齐(line)沟槽220的侧壁并且与图案化的阻障层214’直接接触。如图13所示的实施例中，阻障间隔物222’，包括介于约1nm与5nm之间的第二厚度T2。由于相较于接触导孔212，阻障间隔物222’具有较高的电阻，因此减小第二厚度T2降低了接触导孔212的电阻。同时，第二厚度T2不可被减小到前述的厚度范围以下，否则可能不具有足够的阻障间隔物222’来阻挡氧气扩散进入接触导孔212或阻挡来自接触导孔212的金属扩散。
参见图1及图14，方法100包括方框124，其中在沟槽220中形成导电部件224。在一些实施方式中，可使用下列沉积制程在沟槽220中沉积用于导电部件224的金属填充材料：物理气相沉积(physical vapor deposition,PVD)、化学气相沉积(chemical vapordeposition,CVD)、原子层沉积(atomic layer deposition,ALD)、电镀、无电镀沉积(electroless deposition,ELD)或其他合适的沉积制程或前述的组合。用于导电部件224的金属填充材料可由钨、钌、镍、钴、铜、铝或前述的组合所形成。在一些情况下，将工作件200平坦化以提供用于进一步制程的平坦的顶表面。导电部件224可为沿着Y方向延伸的金属线或导线。因为导电部件224沿着平行于工作件200的表面的方向延伸，以将沿着该方向散开的不同部件电性耦合，所以导电部件224为水平内连线结构并且可被称作水平内连线结构224。应注意的是，由于阻障间隔物222’及图案化的阻障层214’围绕导电部件224并将导电部件224与第二介电层218、蚀刻停止层216及第一介电层208隔离。因此这种配置防止铜扩散进入邻近的区域并允许使用高导电性的铜作为导电部件224。铜扩散会导致渗漏(leakage)及缺陷(defects)，且传统的无阻障结构通常避免使用铜，因为它们并未包括足够的阻障层/间隔物来隔离铜导电部件。
图15示出沿着垂直于图15中剖面图的方向的方向在接触导孔212的工作件200的剖面图。由于剖面直穿过接触导孔212的中心，所以图15中并未示出导电部件224及阻障间隔物222’的侧壁。在一些情况下，导电部件224通过蚀刻停止层216与第一介电层208分离。图16示出工作件200的俯视图。在一些实施例中，接触导孔212及图案化的阻障层214’的形状实质上是圆形，且导电部件224横跨接触导孔212并电性耦合至接触导孔212。
参见图1，方法100包括方框126，其中进行进一步的制程以完成半导体装置200。在一些实施例中，这样进一步的制程，可包括形成另外的层间介电质(interlayerdielectric,ILD)层、另外的接触导孔以及另外的金属线。这样另外的ILD层、接触导孔及金属线以及接触导孔212及导电部件224组成内连线结构，上述内连线结构将半导体装置200中的各种被动装置及主动装置内连线。
本公开的半导体装置、内连线结构、接触导孔及方法提供了许多益处。根据本公开的半导体装置，包括接触导孔及在接触导孔上方并与接触导孔接触的导电部件。在第一介电层上方设置阻障层，且接触导孔延伸穿过第一介电层及阻障层。因此，接触导孔包括顶表面，该顶表面上升到第一介电层的顶表面上方并且与阻障层齐平。半导体装置，还包括在阻障层上方的蚀刻停止层及在蚀刻停止层上方的第二介电层。导电部件延伸穿过蚀刻停止层及第二介电层以与接触导孔接触。阻障层具有第一宽度W1，其大于导电部件的第二宽度W2。因此，阻障层的一部分延伸在第二介电层及蚀刻停止层之间。阻障间隔物层一方面被设置在导电部件之间，另一方面被设置在蚀刻停止层及第二介电层之间。这种设置允许接触导孔与其上的导电部件直接接触以减小寄生电阻，并且导电部件被阻障层及阻障间隔物所围绕以防止不期望的扩散。
本公开提供了许多不同的实施例。在一实施例中，提供了一种半导体装置。半导体装置，包括：第一介电层，具有第一顶表面；以及垂直内连线结构，延伸穿过第一介电层并上升到第一介电层的第一顶表面上方。
在一些实施例中，半导体装置，还包括在第一介电层上方的阻障层。阻障层具有第二顶表面，且垂直内连线结构延伸穿过阻障层并且包括与第二顶表面实质上齐平的第三顶表面。在一些实施方式中，半导体装置，还包括在阻障层上方的蚀刻停止层、在蚀刻停止层上方的第二介电层以及延伸穿过蚀刻停止层及第二介电层的水平内连线结构。在一些情况下，阻障层具有沿着第一顶表面的第一宽度，且水平内连线结构具有小于第一宽度的第二宽度。在一些实施方式中，阻障层的一部分延伸在第一介电层及蚀刻停止层之间。在一些实施方式中，半导体装置，还包括阻障间隔物，延伸在水平内连线结构及蚀刻停止层之间。在一些实施例中，阻障间隔物延伸在水平内连线结构及第二介电层之间。在一些情况下，阻障层及阻障间隔物包括含氮材料。
在另一个实施例中，提供了一种方法。该方法包括下列步骤：在接触部件上方形成第一介电层；形成延伸穿过第一介电层的接触导孔，且接触导孔具有第一顶表面，该第一顶表面在第一介电层的第二顶表面上方；在第一介电层及接触导孔上方沉积阻障层；并且将阻障层平坦化以露出接触导孔的第一顶表面。
在一些实施例中，方法还包括下列步骤：将阻障层图案化以形成图案化的阻障层；在阻障层上方沉积蚀刻停止层；在蚀刻停止层上方沉积第二介电层；以及形成穿过第二介电层及蚀刻停止层的沟槽，以露出接触导孔的第一顶表面。在一些实施方式中，方法还包括在沟槽上方沉积阻障间隔物层，包括沉积在接触导孔的第一顶表面上方；以及移除在接触导孔的第一顶表面上方的阻障间隔物层，以形成阻障间隔物。阻障间隔物与阻障层接触。在一些实施例中，图案化的阻障层具有沿着第一介电层的第一顶表面的第一宽度，并且沟槽具有小于第一宽度的第二宽度。在一些情况下，形成接触导孔包括下列步骤：形成穿过第一介电层的导孔开口；在导孔开口中沉积导电材料以形成接触导孔；将接触导孔及第一介电层平坦化；以及选择性蚀刻第一介电层。在一些情况下，形成接触导孔包括下列步骤：在第一介电层上方沉积牺牲层；形成穿过第一介电层及牺牲层的导孔开口；在导孔开口中沉积导电材料以形成接触导孔；将接触导孔及牺牲层平坦化，并移除牺牲层。在一些其他情况下，形成接触导孔，包括形成穿过第一介电层的导孔开口以露出接触部件，以及在露出的接触部件上方选择性沉积导电材料以形成接触导孔。在那些情况下，选择性沉积导电材料并未实质上在第一介电层的第二顶表面上方沉积导电材料。
在另一个实施例中，提供了一种方法。该方法包括下列步骤：在接触部件上方形成金属蚀刻停止层；在金属蚀刻停止层上方形成第一介电层；形成穿过金属蚀刻停止层及第一介电层的接触导孔，并且具有在第一介电层的第二顶表面上方的第一顶表面；在第一介电层及接触导孔上方沉积阻障层；将阻障层平坦化以露出接触导孔的第一顶表面；在阻障层上方沉积蚀刻停止层；在蚀刻停止层上方沉积第二介电质层；形成穿过蚀刻停止层及第二介电层的沟槽，以露出接触导孔的第一顶表面；以及在沟槽中沉积导电部件。
在一些实施例中，方法还包括在沉积导电部件之前，在第二介电层及沟槽上方沉积阻障间隔物层，并回蚀该阻障间隔物层，以形成阻障间隔物并露出接触导孔的第一顶表面。在一些实施方式中，接触导孔包括钨或钌，导电部件包括铜，且阻障层及阻障间隔物包括氮化钽。在一些实施例中，形成接触导孔，包括形成穿过金属蚀刻停止层及第一介电层的导孔开口以露出接触部件，并且在露出的接触部件上方选择性沉积导电材料以形成接触导孔。在那些实施例中，选择性沉积导电材料并未实质上在第一介电层的第二顶表面上方沉积导电材料。在一些情况下，形成接触导孔包括下列步骤：形成穿过金属蚀刻停止层及第一介电层的导孔开口；在导孔开口中沉积导电材料以形成接触导孔；将接触导孔及第一介电层平坦化；并选择性蚀刻第一介电层。
以上概述数个实施例的部件，以便在本发明所属技术领域中技术人员可更易理解本发明实施例的观点。在本发明所属技术领域中技术人员应理解，他们能以本发明实施例为基础，设计或修改其他制程和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解到，此类等效的制程和结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。

Claims (1)

1.一种半导体装置，包括：
一第一介电层，具有一第一顶表面；及
一垂直内连线结构，延伸穿过该第一介电层并上升到该第一介电层的该第一顶表面上方。
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