CN116978864A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN116978864A
CN116978864A CN202310712397.6A CN202310712397A CN116978864A CN 116978864 A CN116978864 A CN 116978864A CN 202310712397 A CN202310712397 A CN 202310712397A CN 116978864 A CN116978864 A CN 116978864A
Authority
CN
China
Prior art keywords
layer
gate
conductive
dielectric
feature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310712397.6A
Other languages
English (en)
Inventor
王培宇
黄禹轩
苏焕杰
谌俊元
游力蓁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US18/172,518 external-priority patent/US20240014283A1/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN116978864A publication Critical patent/CN116978864A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种制造半导体器件的方法包括提供伪结构，该伪结构包括设置在衬底的前侧上方的多个沟道层、设置在多个沟道层的相邻沟道之间以及沟道层的横向端部处的内部间隔件、以及介于多个沟道层之间的栅极结构。伪结构设置在与有缘区域相邻的有源边缘处。执行蚀刻工艺蚀刻栅极结构和多个沟道层以沿着有源边缘形成切割区域。在切割区域中沉积导电材料以形成导电部件。该方法还包括从衬底的背侧减薄衬底以暴露导电部件，以及在衬底的背侧上形成背侧金属导线层。背侧金属导线层与导电部件电连接。本发明的实施例还提供了半导体器件。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
电子行业经历了对更小且更快的电子器件的需求不断增长，这些电子器件同时能够执行更多越来越复杂和精细的功能。相应地，在半导体工业中存在制造低成本、高性能和低功率集成电路(IC)的持续趋势。目前为止，这些目标在很大程度上通过按比例缩小半导体IC尺寸(例如，最小部件尺寸)已经实现并从而提高了生产效率并降低了相关成本。然而，缩放也增加了也为半导体制造工艺带来增加的复杂性。因此，实现半导体IC和器件的持续进步需要半导体制造工艺和技术的类似进步。
近来，已经引入多栅极器件以努力通过增加栅极-沟道耦合、降低断态电流和降低短沟道效应(SCE)来改善栅极控制。已经引入的一种这样的多栅极器件是鳍式场效应晶体管(FinFET)。FinFET得名于鳍状结构，该鳍状结构从衬底(鳍状结构形成在该衬底上)延伸并且用来形成FET沟道区域。所引入的另一种多栅极器件是全环栅(GAA)晶体管，部分是为了解决与FinFET相关的性能挑战。GAA器件得名于栅极结构，栅极结构可以在沟道周围完全延伸，从而提供比FinFET更好的静电控制。FinFET和GAA器件与传统的互补金属氧化物半导体(CMOS)工艺兼容，并且它们的三维结构允许它们在保持栅极控制和减轻SCE的同时积极地进行缩放。
多栅极器件(例如，FinFET和GAA器件)通常以向上堆叠方式构建，在最低层级处具有晶体管并且在晶体管顶部上具有互连件(通孔和导线)以提供与晶体管的连接。电源轨(诸如用于电压源和接地平面的金属线)也在晶体管之上并且可以是互连件的部分。随着集成电路持续按比例缩小，电源轨也在持续按比例缩小。将电源轨仅限制在晶体管顶部上可能会导致跨电源轨的电压降增加，以及集成电路的功耗增加。一个令人感兴趣的领域是如何在集成电路的前侧和背侧两者上形成电源轨。因此，尽管半导体制造中的现有方法通常足以满足其预期目的，但它们并非在所有方面都是完全令人满意的。
发明内容
本发明的一些实施例提供了一种制造半导体器件的方法，该方法包括：提供伪结构，伪结构包括设置在衬底的前侧上方的多个沟道层、设置在多个沟道层的相邻沟道之间以及沟道层的横向端部处的内部间隔件、以及介于多个沟道层之间的栅极结构，其中，伪结构设置在与有缘区域相邻的有源边缘处；蚀刻栅极结构和多个沟道层以沿着有源边缘形成切割区域；在切割区域中沉积导电材料以形成导电部件；从衬底的背侧减薄衬底以暴露导电部件；以及在衬底的背侧上形成背侧金属导线层，其中，背侧金属导线层与导电部件电连接。
本发明的另一些实施例提供了一种制造半导体器件的方法，该方法包括：在衬底上方形成器件，器件包括位于第一有源区域中的第一晶体管、位于第二有源区域中的第二晶体管、以及位于第一有源区域和第二有源区域之间的边界处的伪晶体管，其中，第一晶体管、第二晶体管和伪晶体管中的每个包括环绕多个沟道层的栅极结构；在第一晶体管、第二晶体管和伪晶体管上方形成掩模层；蚀刻掩模层的部分以暴露伪晶体管；在暴露伪晶体管之后，从伪晶体管去除栅极结构和沟道层；使衬底的顶部部分凹进，以在第一有源区域和第二有源区域之间的边界处形成穿过伪晶体管的沟槽；以及在沟槽中形成导电部件，导电部件延伸穿过衬底。
本发明的又一些实施例提供了一种半导体器件，该半导体器件包括：晶体管，设置在有源区域中，其中，晶体管包括源极/漏极部件；导电部件，设置在有源边缘处，有源边缘限定在有源区域的边界处；第一金属线，设置在源极/漏极部件之上；第二金属线，设置在源极/漏极部件下方，其中，导电结构从第一金属线连续地延伸至第二金属线；以及隔离层，介于源极/漏极部件和导电部件之间。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的方面。需要注意的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的一个或多个方面的多栅极器件的简化俯视布局图。
图2是根据本发明的一个或多个方面的制造多栅极器件的方法的流程图。
图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A和图22A提供了根据本发明的一个或多个方面的处于图2方法的各个阶段的沿着与图1的切割线A-A限定的平面基本上平行的平面的半导体器件的实施例的截面图。
图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B和图22B提供了根据本发明的一个或多个方面的处于图2方法的各个阶段的沿着与图1的切割线B-B限定的平面基本上平行的平面的半导体器件的实施例的截面图。
图23A和图24A提供了根据本发明的一个或多个方面的处于图2方法的各个阶段的沿着与图1的切割线C-C限定的平面基本上平行的平面的半导体器件的实施例的截面图。
图23B和图24B提供了根据本发明的一个或多个方面的处于图2方法的各个阶段的沿着与图1的切割线D-D限定的平面基本上平行的平面的半导体器件的实施例的截面图。
具体实施方式
以下公开内容提供了许多用于实施所提供主题的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括可以在第一部件和第二部件之间形成的额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本发明可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。另外，在以下本发明中，形成位于另一部件上、连接至另一部件和/或耦接至另一部件的部件可以包括部件直接接触形成的实施例，并且也可以包括在部件之间可以形成附加部件，以使得部件可以不直接接触的实施例。此外，为了便于描述本发明的一个部件与另一部件之间的关系，使用空间相对术语，例如，“下部”、“上部”、“水平”、“垂直”、“在…之上”、“在…上方”、“在…之下”、“在…下面”、“上”、“下”、“顶部”、“底部”等，以及其派生词(例如，“水平地”、“向下地”、“向上地”等)。空间相对术语旨在涵盖包括部件的器件的不同方位。更进一步，当用“约”、“近似”等描述数字或数字范围时，除非另有说明，该术语旨在涵盖在所描述数字的+/-10％以内的数字。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
本发明以多栅极晶体管形式呈现了实施例。多栅极晶体管包括其栅极结构形成在沟道区域的至少两侧上的那些晶体管。这些多栅极器件可以包括P型金属氧化物半导体器件或N型金属氧化物半导体多栅极器件。因为它们的鳍状结构，在本文中可以将特定实例呈现并称为FINFET。本文还呈现了称为全环栅(GAA)器件的多栅极晶体管类型的实施例。GAA器件包括其栅极结构或栅极结构的部分形成在沟道区域的所有侧上(例如，围绕沟道区域的部分)的任何器件。本文所呈现的器件还包括具有设置在纳米片沟道、纳米线沟道、棒形沟道、和/或其他合适的沟道配置中的沟道区域的实施例。本文所呈现的器件的实施例可以具有与单个连续栅极结构相关的一个或多个沟道区域(例如，纳米线/纳米片)。然而，普通技术人员会认识到该教导可以应用于单个沟道(例如，单个纳米线/纳米片)或任意数量的沟道。普通技术人员可以认识到可以受益于本发明的方面的半导体器件的其他实例。
晶体管需要电源来正常运行。在衬底上，可以通过由导电材料(诸如金属线和通孔)制成的网络来分配电源。也将配电网络称为电源轨。电源轨提供布置在晶体管和电压域之间的一个或多个导电路径。电压域可以凭借连接至电源来提供参考电压。随着集成电路不断按比例缩小，电源轨也在按比例缩小。跨电源轨的电压降通常会增加，这反过来又会增加集成电路的功耗。
除了衬底前侧上的电源轨之外，还可以在衬底的背侧上提供额外的电源轨。这增加了结构中可用于直接连接至源极/漏极接触件和通孔的金属轨道的数量。与没有背侧电源轨的现有结构相比，它还增加了栅极密度以实现更高的器件集成度。背侧电源轨可以具有比结构前侧上的第一级金属(M0)轨道宽的尺寸，这有利于降低电源轨电阻。
为了将前侧电源轨和背侧电源轨电连接，可以使用电源分接头(power tap)(也称为电源通孔)，电源分接头延伸穿过衬底并提供前侧电源轨和背侧电源轨之间的电连接。然而，在电路布局中添加电源分接头会增加布线的复杂性，并且降低了可用于容纳其他部件的布局面积。
本发明的实施例提供了优于现有技术的优势，但应理解，其他实施例可以提供不同的优势，并非所有优势都必须在本文中讨论，并且对于所有实施例并不都不需要特定优势。例如，本文讨论的实施例包括用于将现有器件部件(诸如扩散边缘上连续多晶硅(CPODE)部件)转化为用于前侧电源轨和背侧电源轨之间电连接的电源分接头的结构和相关方法。通过使用现有器件部件作为电源分接头，不会为了容纳额外的电源分接头而产生布局面积损失，并且降低了布线复杂性。
继续为先进技术节点中的多栅极器件提供所期望的缩放和增加的密度需要接触多晶硅节距(CPP)(或“栅极节距”)的缩放。在至少一些实施方式中，扩散边缘上连续多晶硅(CPODE)工艺用于缩放CPP。为了本公开的目的，可以将“扩散边缘”等效地称为有源边缘，其中例如有源边缘邻接相邻的有源区域。此外，有源区域包括形成晶体管结构的区域(例如，包括源极、漏极和栅极/沟道结构)。在一些实例中，有源区域可以设置在绝缘区域之间。CPODE工艺可以通过沿着有源边缘(例如，在相邻有源区域的边界处)执行干蚀刻工艺以形成切割区域，并且用介电材料(诸如氮化硅(SiN))填充切割区域来在邻近有源区域之间提供隔离区域，并且因此在邻近晶体管之间提供隔离区域。
在CPODE工艺之前，有源边缘可以包括具有栅极堆叠件和多个沟道(或称为沟道层，诸如纳米线/纳米片沟道层)的伪GAA结构。多个沟道均可以包括形成在其上的化学氧化物层，并且高k介电/金属栅极层可以形成在化学氧化物层上方和多个沟道的相邻沟道之间。此外，内部间隔件可以设置在多个沟道的横向端部处的相邻沟道之间。在各个实例中，相邻有源区域的源极/漏极外延(epi)层设置在伪GAA结构的任一侧上(形成在有源边缘处)，以使得相邻的源极/漏极外延层与内部间隔件和伪GAA结构的多个沟道接触。后续的CPODE蚀刻工艺从伪GAA结构中去除金属栅极层和沟道，以形成CPODE沟槽。然而，不是用介电材料填充CPODE沟槽，而是在CPODE沟槽中沉积导电材料以形成延伸到衬底深处的导电部件。随后执行背侧减薄工艺以从衬底的背侧暴露导电部件。然后形成前侧电源轨和背侧电源轨，导电部件堆叠在前侧电源轨和背侧电源轨之间并且连接前侧电源轨和背侧电源轨。导电部件替换了传统的介电CPODE部件，并且反而用作前侧电源轨和背侧电源轨之间的电源分接头。如下面将进一步详细解释的，CPODE蚀刻工艺是自对准的。通过采用所公开的CPODE工艺，扩大了电源分接头形成窗口，并且将增强形成在相邻有源区域中的晶体管的器件性能和可靠性。在阅读本发明后，对于本领域技术人员来说，其他实施例和优势将是显而易见的。
为了以下讨论的目的，图1提供了根据一些实施例的形成多栅极器件100中的中间结构的简化俯视布局图。在各个实施例中，多栅极器件100可以包括FinFET器件、GAA晶体管或其他类型的多栅极器件。多栅极器件100可以包括从衬底延伸的多个鳍状元件(或称为鳍)104、设置在鳍状元件104上方和周围的多个栅极结构108、以及设置在每个栅极结构108的侧壁上的栅极间隔件层110。多栅极器件100可以包括将一个或多个栅极结构108分成段的多个切割金属栅极(CMG)部件112。图1还示出了形成在CPODE沟槽中的两个不同的CPODE部件。一个是介电CPODE部件116，介电CPODE部件116将一个鳍104分成两个，另一个是导电CPODE部件118，导电CPODE部件118与CMG部件112相交并用作电连接前侧电源轨和后侧电源轨的电源分接头。
尽管图1和以下图中示出了三个鳍104，但是应理解，取决于期望的设计和多栅极晶体管的数量，可以在多栅极器件100中形成任意合适数量的鳍104。此外，可以形成任意合适数量的栅极结构108、CMG部件112、介电CPODE部件116和导电CPODE部件118，以实施所期望的多栅极器件100。
图1还示出了穿过中间结构截取的第一切割线(A-A)、第二切割线(B-B)、第三切割线(C-C)和第四切割线(D-D)。第一切割线(A-A)穿过被分成两个的一个鳍104的长度并且穿过导电CPODE部件118截取。第二切割线(B-B)穿过被两个CMG部件112分隔开的一个栅极结构108的长度、穿过两个CMG部件112、并且穿过与两个CMG部件112相交的导电CPODE部件118截取。第三切割线(C-C)穿过被分成两个的另一鳍104的长度并且穿过介电CPODE部件116截取。第四切割线(D-D)穿过由一个CMG部件112分隔开的另一栅极结构108的长度、穿过介电CPODE部件116、并且穿过一个CMG部件112截取。可以包括多个半导体沟道层的多栅极器件100的沟道区域(例如，当多栅极器件100包括GAA晶体管时)沿着与图1的第一切割线(A-A)限定的平面基本上平行的平面设置在栅极结构108下面的鳍104内。下面参考图2的方法更详细地讨论多栅极器件100的各个其他部件。
参考图2，其中示出了根据各个实施例的使用CPODE工艺制造半导体器件(或器件)300(例如，其包括多栅极器件)的方法200。下面参考具有沟道区域的GAA器件讨论方法200，可以将该沟道区域称为纳米片，并且该沟道区域可以包括各种几何形状(例如，圆柱形、条形)和尺寸。然而，将理解的是，在而不背离本发明的范围的情况下，方法200的方面，包括所公开的CPODE工艺，可以同样应用于其他类型的多栅极器件(例如，诸如FinFET或包括GAA器件和FinFET两者的器件)。在一些实施例中，方法200可以用于制造上面参考图1所描述的多栅极器件100。因此，上面参考多栅极器件100所讨论的一或多个方面也可以适用于方法200。应理解的是，方法200包括具有互补金属氧化物半导体(CMOS)技术工艺流程的部件的步骤，并且因此在此仅作简要描述。同时，可以在方法200之前、之后和/或期间执行附加步骤。
下面参考图3A至图23B描述方法200，图3A至图23B示出了根据方法200处于各个制造阶段的器件300。在一些实施例中，器件300可以基本上类似于器件100。图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A和图22A提供了器件300沿着图1的第一切割线(A-A)的截面图。图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B和图22B提供了器件300沿着图1的第二切割线(B-B)的截面图。图23A和图24A提供了器件300沿着图1的第三切割线(C-C)的截面图。图23B和图24B提供了器件300沿着图1的第四切割线(D-D)的截面图。
此外，器件300可以包括各种其他器件和部件，诸如其他类型的器件，诸如附加晶体管、双极结型晶体管、电阻器、电容器、电感器、二极管、熔丝、静态随机存取存储器(SRAM)和/或其他逻辑电路等，但为了更好地理解本发明的发明构思而简化了器件300。在一些实施例中，器件300包括多个半导体器件(例如，晶体管)，多个半导体器件(例如，晶体管)包括可以互连的PFET、NFET等。而且，要注意的是，方法200的处理步骤，包括参考附图给出的任何描述，仅仅是示例性的，并不旨在限制超出过要求保护的范围中具体叙述的内容。
方法200开始于框202(图2)，在框202处，提供了部分制造的多栅极器件。参考图3A和图3B，在框202的实施例中，器件300包括第一有源区域303、第二有源区域305、和限定在第一有源区域303和第二有源区域305的边界处的有源边缘307。在一些实施例中，第一有源区域303包括第一GAA器件309，第二有源区域305包括第二GAA器件311，并且有源边缘307包括伪GAA结构313，如下面所描述的。根据本发明的实施例，通过沿着有源边缘307执行CPODE蚀刻工艺来形成切割区域，以及用隔离层和被隔离层围绕的导电体材料填充切割区域来形成电源分接头，CPODE工艺可以在第一有源区域303和第二有源区域305之间提供隔离区域，并且因此在第一GAA器件309和第二GAA器件311之间提供隔离区域，如下面更详细描述的。
第一GAA器件309、第二GAA器件311和伪GAA结构313中的每个形成在具有鳍状结构304的衬底302上。在一些实施例中，衬底302可以是半导体衬底，诸如硅衬底。衬底302可以包括各种层，包括形成在半导体衬底上的导电层或绝缘层。取决于本领域已知的设计要求，衬底302可以包括各种掺杂配置。衬底302还可以包括其他半导体，诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。可选地，衬底302可以包括化合物半导体和/或合金半导体。此外，衬底302可以备选地包括外延层、可以被应变以增强性能、可以包括绝缘体上硅(SOI)结构、和/或具有其他合适的增强部件。
鳍状结构304可以包括由衬底302形成的衬底部分302A和位于衬底部分302A之上的纳米片沟道层306。在一些实施例中，纳米片沟道层306可以包括硅(Si)。然而，在一些实施例中，纳米片沟道层306可以包括其他材料，诸如锗、诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体、诸如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP的合金半导体、或它们的组合。举例来说，可以通过分子束外延(MBE)工艺、金属有机化学气相沉积(MOCVD)工艺和/或其他合适的外延生长工艺来外延生长纳米片沟道层306。在一些实施例中，相邻纳米片沟道层306之间的垂直间距为约4nm至约8nm。
应注意，虽然将鳍状结构304示出为包括三(3)个纳米片沟道层306，但这仅用于说明目的，并不旨在限制超出所要求保护的范围中具体记载的内容。可以理解，可以形成任意数量的纳米片沟道层306，其中例如，纳米片沟道层306的数量取决于GAA器件(例如，器件300)期望的沟道数量。在一些实施例中，纳米片沟道层306的数量在2和10之间。
浅沟槽隔离(STI)部件317也可以形成为介于鳍状结构304之间。在一些实施例中，STI部件317包括SiO2、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质、它们的组合和/或本领域已知的其他合适的材料。在各个实例中，可以通过CVD工艺、次大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺和/或其他合适的工艺沉积用来形成STI部件317的介电层。
在各个实例中，器件300的第一GAA器件309、第二GAA器件311和伪GAA结构313中的每个还包括栅极结构316，栅极结构316可以包括高k/金属栅极堆叠件。在一些实施例中，栅极结构316可以形成栅极，该栅极与由第一GAA器件309和第二GAA器件311的沟道区域中的纳米片沟道层306提供的多沟道相关。栅极结构316可以包括栅极介电层(栅极介电层在图12A中更好地被示出为部件318)，栅极介电层还包括界面层和形成在界面层上方的高k介电层。在一些实施例中，栅极介电层具有介于约1nm和约5nm之间的总厚度。如本文所使用和描述的，高k电介质包括具有高介电常数(例如，大于热氧化硅的介电常数(～3.9))的介电材料。在一些实施例中，界面层可以包括介电材料，诸如氧化硅(SiO2)、HfSiO或氮氧化硅(SiON)。可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其他合适的方法来形成界面层。在一些实例中，界面层包括化学氧化物层，如上面所描述的。高k介电层可以包括诸如氧化铪(HfO2)的高k介电材料。可选地，高k介电层可以包括其他高k介电材料，诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)、它们的组合或其他合适的材料。可以通过ALD、物理气相沉积(PVD)、CVD、氧化和/或其他合适的方法来形成高k介电层。
栅极结构316还可以包括具有金属层的金属电极，该金属层形成在栅极介电层上方(例如，形成在界面层和高k介电层上方)。金属电极可以包括金属、金属合金或金属硅化物。金属电极可以包括单层或可选地多层结构，诸如具有选定功函数以增强器件性能的金属层(功函数金属层)、衬垫层、润湿层、粘附层、金属合金或金属硅化物的各种组合。举例来说，金属层可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合适的金属材料或它们的组合。在各个实施例中，可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺来形成金属层。此外，对于可以使用不同金属层的N型晶体管和P型晶体管，可以分别形成金属层。此外，金属层可以提供N型功函数或P型功函数、可以作为晶体管栅电极，并且在至少一些实施例中，金属层可以包括多晶硅层。栅极结构316包括环绕鳍状结构304的每个纳米片沟道层306的部分，其中每个纳米片沟道层306为第一GAA器件309和第二GAA器件311提供半导体沟道层。
在一些实施例中，栅极间隔件层315可以形成在第一GAA器件309、第二GAA器件311和伪GAA结构313中的每个的栅极结构316的顶部部分的侧壁上。可以在形成栅极结构316的高k/金属栅极堆叠件之前形成栅极间隔件层315。例如，在一些情况下，栅极间隔件层315可以形成在先前形成的伪(牺牲)栅极堆叠件的侧壁上，作为替换栅极(后栅极)工艺的部分，该伪(牺牲)栅极堆叠件被去除并且被如上面所描述的高k/金属栅极堆叠件替换。在一些情况下，栅极间隔件层315可以具有约2nm-10nm的厚度。在各个实施例中，可以选择栅极间隔件层315的厚度以在后续CPODE蚀刻工艺之后提供期望的侧壁轮廓，如下面更详细地讨论的。在一些实例中，栅极间隔件层315可以包括介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN、SiOHCN、低k材料(例如，具有小于约3.9的介电常数)、和/或它们的组合。在一些实施例中，栅极间隔件层315包括多层，诸如主间隔件层、衬垫层等。
在各种实例中，器件300的第一GAA器件309、第二GAA器件311和伪GAA结构313中的每个还包括内部间隔件319。内部间隔件319可以设置在纳米片沟道层306的相邻沟道之间、纳米片沟道层306的横向端部处、并且与栅极结构316的介于每个纳米片沟道层306之间的部分接触。在一些实例中，内部间隔件319可以包括氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN、低k材料和/或它们的组合。在各个实例中，内部间隔件319可以在如上面所描述的栅极间隔件层315以下延伸，同时邻接相邻的源极/漏极部件321，如下面所描述的。
在一些实施例中，源极/漏极部件321形成在源极/漏极区域中，该源极/漏极区域与第一GAA器件309和第二GAA器件311中的每个的栅极结构316相邻，并且位于第一GAA器件309和第二GAA器件311中的每个的栅极结构316的任一侧上以及位于衬底部分302A上方。结果，伪GAA结构313设置在第一GAA器件309的第一源极/漏极部件321(在第一有源区域303中)和第二GAA器件311的第二源极/漏极部件321(在第二有源区域305中)之间。如图所示，第一GAA器件309的源极/漏极部件321接触第一GAA器件309的内部间隔件319和纳米片沟道层306，并且第二GAA器件311的源极/漏极部件321接触第二GAA器件311的内部间隔件319和纳米片沟道层306。而且，设置在伪GAA结构313任一侧上的源极/漏极部件321(第一GAA器件309和第二GAA器件311的)接触伪GAA结构313的内部间隔件319和纳米片沟道层306。
在各个实例中，源极/漏极部件321包括半导体外延层，诸如Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合适的材料，可以通过一个或多个外延工艺来形成源极/漏极部件321。在一些实施例中，可以在外延工艺期间原位掺杂源极/漏极部件321。例如，在一些实施例中，外延生长的SiGe源极/漏极部件可以掺杂有硼。在一些情况下，外延生长的Si源极/漏极部件可以掺杂有碳以形成Si:C源极/漏极部件、掺杂有磷以形成Si:P源极/漏极部件、或掺杂有碳和磷两者以形成SiCP源极/漏极部件。在一些实施例中，没有原位掺杂源极/漏极部件321，反而是执行注入工艺以掺杂源极/漏极部件321。在一些实施例中，对于N型源极/漏极部件和P型源极/漏极部件中的每个，可以在单独处理次序中执行源极/漏极部件321的形成。
层间介电(ILD)层323也可以形成在器件300上方。在一些实施例中，在形成ILD层323之前，在器件300上方形成接触蚀刻停止层(CESL)(未示出)。在一些实例中，CESL包括氮化硅层、氧化硅层、氮氧化硅层和/或本领域已知的其他材料。可以通过等离子体增强化学气相沉积(PECVD)工艺、和/或其他合适的沉积或氧化工艺来形成CESL。在一些实施例中，ILD层323包括诸如正硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃、或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、FSG、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)的材料、和/或其他合适的介电材料)的材料。可以通过PECVD工艺或其他合适的沉积技术来沉积ILD层323。在一些实施例中，在沉积ILD层323之后，可以执行诸如化学机械抛光(CMP)工艺的平坦化工艺，以去除多余的材料并平坦化器件300的顶表面。
在一些实施例中，蚀刻停止层(ESL)331毯式沉积在器件300的平坦表面上方。任意合适的材料或组成可以用在形成ESL 331中。在一些实例中，ESL 331可以包括具有约10埃至约200埃的厚度的氧化铝(AlOx)。可选地，ESL 331可以包括其他材料和尺寸。在一些实例中，ESL 331可以包括氮掺杂的碳化物(NDC)、氧掺杂的碳化物(ODC)、氢和氮掺杂的碳化物(HNDC)、SiC或正硅酸四乙酯(TEOS)。在一些实例中，ESL 331是包括选择性生长的钨(W)的金属层。例如，ESL 331可以包括无氟(FFW)层，从而提供降低的接触电阻。
在一些实施例中，硬掩模层333形成在ESL 331上方。任意合适的材料或组成可以用在形成硬掩模层333中，诸如在一个实例中的三层硬掩模。示例硬掩模层333包括底部层、中间层和顶部层(未示出)，每层具有不同的或至少独立的材料。底部层可以包括正硅酸四乙酯(TEOS)、无氮抗反射涂(NFAARC)膜、氧掺杂的碳化硅(ODC)、碳氮化硅(SiCN)或等离子体增强氧化物(PEOx)；中间层可以包括富含硅的聚合物材料(例如，SiCxHyOz)；顶部层可以包括正硅酸四乙酯(TEOS)或氧化硅。应当理解，在其他实施例中，可以省略一个或多个层，并且应当理解，可以提供附加层作为三层硬掩模的部分。
然后，方法200进行到框204(图2)，在框204处，执行切割金属栅极(CMG)工艺。参考图4A和图4B，在框204的实施例中，并且在形成硬掩模层333之后，执行CMG工艺以隔离相邻结构的栅极结构316。举例来说，可以执行光刻和蚀刻工艺，以蚀刻硬掩模层333的部分，并且使用蚀刻后的硬掩模层333作为蚀刻掩模，以进一步蚀刻ESL331、栅极结构316的金属层和栅极介电层、以及STI部件317的顶部部分，以在切割金属栅极区域355中形成沟槽350。在一些实施例中，沟槽350的底表面在STI部件317的顶表面之下。在各个实例中，可以使用干蚀刻(例如，反应离子蚀刻)、湿蚀刻或它们的组合来蚀刻沟槽350。
然后，方法200进行到框206(图2)，在框206处，执行CMG再填充工艺。参考图5A至图5B和图6A至图6B，在框206的实施例中，使用CMG再填充工艺在器件300上方，包括在硬掩模层333上方，形成介电层402。介电层402还填充先前形成的沟槽350并电隔离相邻结构的栅极结构316。在一些实施例中，介电层402是氮化物层，诸如包括SiN。可选地，在一些情况下，介电层402可以包括SiO2、氮氧化硅、FSG、低k电介质、它们的组合和/或本领域已知的其他合适的材料。在各个实例中，可以通过CVD工艺、SACVD工艺、可流动CVD工艺、ALD工艺、PVD工艺和/或其他合适的工艺来沉积介电层402。在一些情况下，在沉积介电层402之后，可以执行诸如CMP工艺的平坦化工艺以去除多余的材料并平坦化器件300的顶表面。图6A至图6B中图示了CMP工艺之后的所得结构。也将填充沟槽350的介电层402的剩余部分称为CMG部件402。
然后，方法200进行到框208(图2)，在框208处，执行光刻(photo)工艺。参考图7A和图7B，在框208的实施例中，在器件300上方沉积(例如，使用旋涂工艺)光刻胶(抗蚀剂)层并图案化光刻胶(抗蚀剂)层，以形成图案化的抗蚀剂层502，图案化的抗蚀剂层502暴露位于CMG部件402之间的硬掩模层333的部分。在各个实施例中，用于形成图案化的抗蚀剂层502的photo工艺还可以包括其他步骤，诸如软烘烤、掩模对准、曝光、曝光后烘烤、显影、漂洗、干燥(例如，旋转干燥和/或硬烘烤)、其他合适的印刷工艺和/或它们的组合。在一些实施例中，框208的photo工艺可以包括CPODE photo工艺，其中图案化的抗蚀剂层502在CPODE区域506中提供暴露硬掩模层333的部分的开口504。由于各种材料层之间的蚀刻差异，蚀刻工艺是自对准的，以使得工艺窗口允许开口504被扩大以抵消套刻不准确度。因此，CMG部件402的顶表面的部分也可以暴露在开口504中。另外，CPODE区域506可以包括有源边缘307和伪GAA结构313，如上面参考图3A所讨论的。
然后，方法200进行到框210(图2)，在框210处，执行蚀刻和抗蚀剂去除工艺。参考图8A和图8B，在框210的实施例中，执行蚀刻工艺以去除硬掩模层333和ESL 331的部分(例如，由图案化的抗蚀剂层502中的开口504暴露的区域中)来形成开口604。在各个实施例中，通过蚀刻工艺形成的开口604可以暴露CPODE区域506内的伪GAA结构313的栅极结构316的顶表面和CMG部件402的侧壁。由于各种材料层之间的蚀刻差异，蚀刻工艺是自对准的，以使得工艺窗口允许扩大开口604以抵消套刻不准确度。因此，栅极间隔件层315的顶表面的部分也可以暴露在开口604中。在一些实例中，蚀刻工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。在蚀刻工艺之后，并且在框210的进一步实施例中，例如，可以通过溶剂、抗蚀剂剥离剂、灰化或其他合适的技术来去除图案化的抗蚀剂层502。
然后，方法200进行到框212(图2)，在框212处，执行金属栅极蚀刻工艺。参考图9A和图9B，在框212的实施例中，金属栅极蚀刻工艺包括从伪GAA结构313去除栅极结构316。可以通过开口604执行金属栅极蚀刻工艺。需要注意的是，金属栅极蚀刻工艺可以从伪GAA结构313的顶部部分以及从纳米片沟道层306的相邻沟道之间去除栅极结构316。因此，开口604向下延伸至鳍状结构304的衬底部分302A的顶表面和STI部件317的顶表面。纳米片沟道层306和内部间隔件319也暴露在开口604中。在各个实施例中，栅极结构316的去除可以包括湿蚀刻工艺。举例来说，湿蚀刻工艺可以包括氢氧化铵(NH4OH)、过氧化氢(H2O2)和水(H2O)的组合。
然后，方法200进行到框214(图2)，在框214处，执行CPODE蚀刻工艺。参考图10A和图10B，在框214的实施例中，CPODE蚀刻工艺通过CPODE区域506内的开口604蚀刻器件300以形成沟槽704。也将沟槽704称为CPODE沟槽704。在一些情况下，CPODE蚀刻工艺包括干蚀刻(例如，反应离子蚀刻)、湿蚀刻或它们的组合。在一些实施例中，CPODE蚀刻工艺去除了CPODE区域506内的纳米片沟道层306，并且去除了伪GAA结构313的衬底部分302A，以使得沟槽704延伸到衬底302中并且在STI部件317的底表面之下。纳米片沟道层306的去除在相邻的内部间隔件319之间形成空腔706。空腔706连接到沟槽704。结果，在一些实施例中，在去除纳米片沟道层306之后，源极/漏极部件321暴露在空腔706中。在一些实施例中，所选择材料之间的蚀刻差异允许栅极间隔件层315、内部间隔件319、CMG部件402、源极/漏极部件321和STI部件317在CPODE蚀刻工艺期间保持基本上完好无损。在一个实施例中，STI部件317可以包括氧化物，并且由于所选择的蚀刻剂与氧化物的有限蚀刻差异，STI部件317会经受一些蚀刻损失。同样在图10B中所描绘的，虽然蚀刻差异将沟槽704限制在STI部件317和CMG部件402的侧壁之间，但是当沟槽704在STI部件317的底表面之下的深度中延伸时，特别是在湿蚀刻工艺中，沟槽704可以横向延伸。在所描绘的实施例中，沟槽704的部分直接位于STI部件317下方。
然后，方法200进行到框216(图2)，在框216处，在沟槽704中形成绝缘层。绝缘层将源极/漏极部件321与在后续金属再填充工艺中即将要形成在沟槽704中的导电电源分接头绝缘。参考图11A至图11B和图12A至图12B，在一些实施例中，毯式沉积介电衬垫708，从而覆盖器件300的顶表面、沟槽704的侧壁和底表面，并且填充空腔706。介电衬垫708可以包括介电材料，诸如SiN、SiOC、SiOCN、SiCN、SiO2和/或其他合适的材料。在一些实施例中，例如通过ALD或任何其他合适的方法来共形地沉积介电衬垫708。在介电衬垫708的共形沉积之后，执行回蚀刻工艺以从空腔706的外部部分地去除介电衬垫708。通过这种蚀刻，介电衬垫708基本上保留在空腔706内。也将空腔706中介电材料的剩余部分称为介电间隔件708。
为了清楚地讨论，图12A包括沟槽704和源极/漏极部件321之间的区域710的放大图，如虚线所表示的。区域710包括在垂直方向上交替堆叠的介电间隔件708和内部间隔件319。区域710还包括栅极介电层318的未去除部分，该栅极介电层318的未去除部分填充介电间隔件708和内部间隔件319之间的缝隙。介电间隔件708、内部间隔件319和栅极介电层318的未去除部分共同限定绝缘层，该绝缘层覆盖源极/漏极部件321以免源极/漏极部件321暴露在沟槽704中。在一些实施例中，介电间隔件708、内部间隔件319和栅极介电层318包括彼此不同的介电材料组成。在一些实施例中，介电间隔件708和内部间隔件319包括相同的介电材料组成并且形成连续的介电层。
在框216的可选实施例中，框214处的CPODE蚀刻工艺包括干蚀刻，并且由栅极间隔件层315保护的(设置在栅极间隔件层315正下方的)纳米片沟道层306的横向端部保留，并且框216包括钝化工艺以将纳米片沟道层306的横向端部中的半导体材料转化为介电间隔件708，而不是如上面所描述的沉积并回蚀刻介电衬垫。在一个实例中，钝化工艺是氧化工艺。可以通过O3清洁氧化半导体材料，并将半导体材料转化为氧化硅。在另一实例中，钝化工艺是氮化工艺。可以通过氮气清洁氮化半导体材料，并将半导体材料转化为氮化硅。
然后，方法200进行到框218(图2)，在框218处，执行金属再填充工艺。参考图13A至图13B和图14A至图14B，在框218的实施例中，使用再填充工艺在器件300上方和由CPODE蚀刻工艺形成的沟槽704内形成导电部件720。可以通过在沟槽704中填充导电材料来将导电部件720形成为体金属层。可以通过诸如电化学镀工艺、CVD、PVD、ALD或其他合适的方法的合适技术来沉积导电材料。在一个实施例中，通过镶嵌工艺形成导电部件720，并且导电部件720可以包括铜(Cu)，然而可以可选地采用其他合适的材料，诸如钨(W)、钴(Co)、镍(Ni)、铝(Al)、它们的组合等。在沉积导电材料之后，例如，可以使用诸如CMP工艺的平坦化工艺来去除多余的导电材料，从而在沟槽704中留下导电部件720的剩余部分。CMP工艺还可以去除硬掩模层333直到暴露出ESL 331。换句话说，ESL 331还可以用作CMP停止层。在图14A至图14B中显示了CMP工艺之后的所得结构。也将填充沟槽704的导电部件720的剩余部分称为导电CPODE部件720。包括介电间隔件708、内部间隔件319和栅极介电层318的未去除部分的绝缘层将导电CPODE部件720与源极/漏极部件321隔离，以免接触源极/漏极部件321。参考图14A，绝缘层可以具有在约3nm至约8nm范围内的厚度W1，导电CPODE部件720可以具有在约5nm至约20nm范围内的厚度W2(在相对的绝缘层之间)，而导电CPODE部件720的最顶部分(位于ESL 331的开口中)可以比W2宽约1nm至约6nm，并且导电CPODE部件720的最顶部分(位于ESL 331的开口中)与栅极间隔件层315的顶表面接触。参考图14B，导电CPODE部件720的底部部分可以比两个相邻STI部件317之间的间距宽，并且导电CPODE部件720的底部部分与STI部件317的底表面接触。
然后，方法200进行到框220(图2)，在框220处，形成源极/漏极接触件。参考图15A和图15B，在框220的实施例中，源极/漏极接触件730形成为延伸穿过ESL 331、ILD层323和CESL(如果存在的话)。源极/漏极接触件730的形成例如包括但不限于：执行一个或多个蚀刻工艺以形成延伸穿过ESL 331、ILD层323和CESL的接触开口以暴露源极/漏极部件321；沉积过填充接触开口的一种或多种金属制材料；然后执行CMP工艺以去除位于接触开口外部的多余金属材料。在一些实施例中，源极/漏极接触件730包括设置在源极/漏极部件321上的硅化物部件、导电阻挡层、以及导电阻挡层上方的金属填充层。在一些实施例中，硅化物部件可以包括硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)或其他合适的化合物。导电阻挡层可以包括钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)或导电氮化物，诸如氮化钛(TiN)、氮化钛铝(TiAlN)，氮化钨(WN)、氮化钽(TaN)或它们的组合，并且可以通过CVD、PVD、ALD和/或其他合适的工艺来形成导电阻挡层。金属填充层可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、镍(Ni)、铜(Cu)或其他金属，并且可以通过CVD、PVD、ALD、镀覆或其他合适的工艺来形成金属填充层。
然后，方法200进行到框222(图2)，在框222处，形成前侧金属导线层。参考图16A和图16B，在框222的实施例中，前侧金属导线层包括沉积在器件300上的第二ILD层750和形成在第二ILD层750中的金属线760。在一些实施例中，通过在ESL 331、源极/漏极接触件730和导电CPODE部件720的平坦表面上方沉积介电材料来形成第二ILD层750。可以使用适用于形成ILD层323的任何工艺和材料(如上面所阐述的)来形成并平坦化第二ILD层750。一旦形成第二ILD层750，就形成穿过第二ILD层750的金属线760，以提供导电CPODE部件720和一个或多个源极/漏极接触件730之间的电连接。可以使用任何合适的掩蔽工艺和蚀刻工艺来形成穿过第二ILD层750的开口。一旦形成开口，就可以使用沉积工艺(诸如电化学镀工艺、CVD、PVD、ALD或其他合适的方法)来沉积诸如铜的导电材料以填充和/或过填充开口。然后例如可以使用诸如CMP工艺等的平坦化工艺来去除多余的材料。保留在开口中的导电材料形成金属线760。
然后，方法200进行到框224(图2)，在框224处，从器件300的背侧减薄器件300。参考图17A和图17B，在框224的实施例中，减薄器件300直到从器件300的背侧暴露导电CPODE部件720。在一些实施例中，减薄工艺可以包括机械研磨工艺。在机械研磨工艺期间去除了大量衬底302直到暴露导电CPODE部件720。在一些实施例中，减薄工艺包括化学减薄工艺。将蚀刻化学剂施加到衬底302的背侧以去除大量的衬底302，直到暴露导电CPODE部件720。在一些实施例中，导电CPODE部件720的剩余部分具有在约100nm至约150nm范围内的高度H。
然后，方法200进行到框226(图2)，在框226处，形成背侧金属导线层。参考图18A和图18B，在框226的实施例中，背侧金属导线层包括沉积在器件300背侧上的背侧介电层770和形成在背侧介电层770中的金属线780。在一些实施例中，将器件300附接至载体(未显示)，并且将器件300翻转倒置以进行背侧处理。通过在衬底302的平坦背侧表面和导电CPODE部件720的暴露底表面上方沉积介电材料来形成背侧介电层770。在一些实施例中，背侧介电层770可以具有在约20nm至约100nm的范围内的厚度。一旦形成背侧介电层770，就形成穿过背侧介电层770的金属线780以使金属线780与导电CPODE部件720电连接。可以使用适用于形成ILD层323的任何工艺和材料(如上面所阐述的)来形成并平坦化背侧介电层770。可以使用任何合适的掩蔽工艺和蚀刻工艺来形成穿过背侧介电层770的开口。一旦形成开口，就可以使用沉积工艺(诸如电化学镀工艺、CVD、PVD、ALD或其他合适的方法)来沉积诸如铜(Cu)的导电材料以填充和/或过填充开口。可以使用诸如W、Ru、Mo、Co或它们的组合的其他导电材料来替代Cu。然后例如可以使用诸如化学机械平坦化等的平坦化工艺来去除多余的材料。保留在开口中的导电材料形成背侧金属线780。通过导电CPODE部件720，前侧金属导线层和背侧金属导线层电连接。在一些实施例中，所示出的前侧金属导线层是前侧电源轨的部分，并且所示出的背侧金属导线层是背侧电源轨的部分。因此，也将导电CPODE部件720称为电源分接头。由于在俯视图中导电CPODE部件720的狭槽形状(例如，图1中的部件118)，也可以将导电CPODE部件720称为电源插槽(power slot)。
图19A和图19B示出了在框226结束时器件300的可选实施例。一个区别是导电CPODE部件720可以不电连接至源极/漏极接触件730。导电CPODE部件720可以仍然在其他位置连接至前侧导线层(不沿着A-A切割线)，或者可选地甚至不连接至前侧导线层，但用于增加金属密度或作为背侧电源轨的散热器。
图20A和图20B示出了在框226结束时器件300的又一可替代实施例。为了清楚地讨论，图20A包括导电CPODE部件720和源极/漏极部件321之间的区域710的放大图，如虚线所表示的。一个区别在于，可以在框214处的CPODE蚀刻工艺期间没有完全去除纳米片沟道层306的横向端部，或者可以在框216处的钝化工艺期间没有完全钝化纳米片沟道层306的横向端部，以使得与源极/漏极部件321接触的纳米片沟道层306的横向端部的部分被保留。纳米片沟道层306的剩余部分横向堆叠在介电间隔件708和源极/漏极部件321之间，并且将介电间隔件708与源极/漏极部件321分隔开以免接触源极/漏极部件321。
图21A和图21B示出了在框226结束时器件300的又一可选实施例。为了清楚地讨论，图21A包括导电CPODE部件720和源极/漏极部件321之间的区域710的放大图，如虚线所表示的。一个区别在于，可以跳过框216处从沟槽704去除介电衬垫708的回蚀刻工艺，以使得介电衬垫708保留。介电衬垫708将内部间隔件319和栅极介电层318的未去除部分与导电CPODE部件720分隔开以免接触导电CPODE部件720。参考图21B，介电衬垫708还将导电CPODE部件720与CMG部件402、STI部件317和衬底302分隔开以免接触CMG部件402、STI部件317和衬底302。
图22A和图22B示出了在框226结束时器件300的又一可替代实施例。为了清楚讨论，图22A包括导电CPODE部件720和源极/漏极部件321之间的区域710的放大图，如虚线所表示的。一个区别在于，纳米片沟道层306的横向端部可以在框214处的CPODE蚀刻工艺期间没有被完全去除，或者可以在框216处的钝化工艺期间没有被完全钝化，以使得与源极/漏极部件321接触的纳米片沟道层306的横向端部的部分被保留。纳米片沟道层306的剩余部分横向堆叠在介电层708和源极/漏极部件321之间，并且将介电层708与源极/漏极部件321分隔开以免接触源极/漏极部件321。此外，可以跳过框216处从沟槽704去除介电衬垫708的回蚀刻工艺，以使得介电衬垫708保留。介电衬垫708将内部间隔件319和栅极介电层318的未去除部分与导电CPODE部件720分隔开以免接触导电CPODE部件720。参考图22B，介电衬垫708还将导电CPODE部件720与CMG部件402、STI部件317和衬底302分隔开以免接触CMG部件402、STI部件317和衬底302。
通过CPODE工艺，不需要用导电材料再填充所有的CPODE沟槽以形成电源分接头。如图1所示，一些CPODE沟槽仍可以填充有介电材料以形成介电CPODE部件，诸如所出示的介电CPODE部件116。图23A和图23B提供了这种实施例的进一步细节，图23A和图23B是器件300的沿着图1的第三切割线(C-C)和第四切割线(D-D)的截面图。参考图23A和图23B，在框214处形成CPODE沟槽704以及在框216处形成绝缘层之后，可以执行单独的再填充工艺而不是框218处的金属再填充工艺，以用介电材料填充CPODE沟槽704来在CPODE区域506'中形成介电CPODE部件790。在一些实施例中，介电材料包括SiN。可选地，在一些情况下，介电材料可以包括SiO2、氮氧化硅、FSG、低k电介质、它们的组合和/或本领域已知的其他合适的材料。在各个实例中，可以通过CVD工艺、SACVD工艺、可流动CVD工艺、ALD工艺、PVD工艺和/或其他合适的工艺来沉积介电材料。在一些情况下，在沉积介电材料之后，可以执行CMP工艺以去除多余的材料并平坦化器件300的顶表面，从而形成介电CPODE部件790。介电CPODE部件790在两个有源区域之间提供CPODE区域506'。随后，在器件300的前侧和背侧上分别沉积第二ILD层750和背侧介电层770。类似于上面讨论的邻接导电CPODE部件720的绝缘层，包括介电间隔件708、内部间隔件319和栅极介电层318的未去除部分的绝缘层介于介电CPODE部件790和源极/漏极部件321之间。
图24A和图24B提供了器件300的沿着图1的第三切割线(C-C)和第四切割线(D-D)的截面图的可选实施例。一个区别在于，在框214处形成CPODE沟槽704之后但在框216处形成绝缘层之前，形成介电CPODE部件790。因此，介电CPODE部件790的介电材料也填充空腔706。换句话说，介电CPODE部件790可以介于相邻的内部间隔件319之间，并且与源极/漏极部件321直接接触。
通常，器件300可以经历进一步的处理以形成各种部件和区域。例如，后续处理可以在衬底302上形成多层互连部件(例如，金属层和层间电介质)，该多层互连部件被配置为连接各个部件以形成可以包括一个或多个多栅极器件的功能电路。此外，虽然方法200已经被图示和描述为包括具有GAA器件的器件300，但是应当理解，其他器件配置是可能的。在一些实施例中，方法200可以用来制造FinFET器件或其他多栅极器件。
关于本文所提供的描述，公开了执行CPODE工艺来将电路布局中的一些现有的CPODE部件转化为电源分接头的结构和相关方法，从而在前侧电源轨和背侧电源轨之间提供电连接，而无需为了容纳额外的电源分接头而留出布局面积。布线复杂度也降低了。本发明的实施例可以很容易地集成到现有的半导体制造工艺中。
在一个示例性方面，本发明涉及制造半导体器件的方法。该方法包括提供伪结构，该伪结构包括设置在衬底的前侧上方的多个沟道层、设置在多个沟道层的相邻沟道之间以及沟道层的横向端部处的内部间隔件、以及介于多个沟道层之间的栅极结构，伪结构设置在与有源区域相邻的有源边缘处；蚀刻栅极结构和多个沟道层以沿着有源边缘形成切割区域；在切割区域中沉积导电材料以形成导电部件；从衬底的背侧减薄衬底以暴露导电部件；以及在衬底的背侧上形成背侧金属导线层，其中，背侧金属导线层与导电部件电连接。在一些实施例中，该方法还包括在沉积导电材料之前，形成与内部间隔件交错的介电间隔件。介电间隔件和内部间隔件的组合将导电部件与有源区域分隔开，以免接触有源区域。在一些实施例中，形成介电间隔件包括沿着切割区域的侧壁沉积介电衬垫并填充相邻的内部间隔件之间的间隔；以及执行回蚀刻工艺以从切割区域的侧壁去除介电衬垫，而位于相邻的内部间隔件之间的介电衬垫的部分保留为介电间隔件。在一些实施例中，形成介电间隔件包括钝化沟道层的横向端部，以将沟道层的横向端部中的半导体材料转化为介电材料。在一些实施例中，该方法还包括在衬底的前侧上方形成前侧金属导线层，前侧金属导线层与导电部件电连接。在一些实施例中，该方法还包括蚀刻栅极结构以形成栅极沟槽；以及在栅极沟槽中填充介电材料以形成切割金属栅极(CMG)部件，CMG部件与导电部件接触。在一些实施例中，CMG部件的底部部分嵌入介电隔离部件中，并且导电部件的部分直接位于介电隔离部件下方。在一些实施例中，伪结构包括设置在栅极结构的侧壁上的栅极间隔件层，并且导电部件的顶部部分直接位于栅极间隔件层之上。在一些实施例中，导电部件包括W、Ru、Mo、Co或Cu中的一种。在一些实施例中，导电部件包括沿着沟道层的纵长方向的宽度，该宽度在约5nm至约20nm的范围内，并且导电部件包括在约100nm至约150nm范围内的高度。
在另一示例性方面，本发明涉及一种方法。该方法包括在衬底上方形成器件，该器件包括位于第一有源区域中的第一晶体管、位于第二有源区域中的第二晶体管、以及位于第一有源区域和第二有源区域之间的边界处的伪晶体管，第一晶体管、第二晶体管和伪晶体管中的每个包括环绕多个沟道层的栅极结构；在第一晶体管、第二晶体管和伪晶体管上方形成掩模层；蚀刻掩模层的部分以暴露伪晶体管；在暴露伪晶体管之后，从伪晶体管去除栅极结构和沟道层；使衬底的顶部部分凹进，以在第一有源区域和第二有源区域之间的边界处形成穿过伪晶体管的沟槽；以及在沟槽中形成导电部件，该导电部件延伸穿过衬底。在一些实施例中，该方法还包括在衬底上方形成第一金属线；以及在衬底下方形成第二金属线，第一金属线和第二金属线直接接触导电部件。在一些实施例中，该方法还包括在沟槽中形成隔离层，该隔离层将导电部件与第一晶体管和第二晶体管分隔开。在一些实施例中，形成隔离层包括在沟槽的侧壁和底表面上沉积介电衬垫。在一些实施例中，隔离层至少包括彼此交错的第一介电材料和第二介电材料。在一些实施例中，伪晶体管的栅极结构包括栅极介电层和金属层，并且在从伪晶体管去除栅极结构之后，栅极介电层的部分保留在沟槽中。在一些实施例中，栅极介电层的部分直接接触导电部件。
在另一示例性方面，本发明涉及半导体器件。该半导体器件包括晶体管，设置在有源区域中，该晶体管包括源极/漏极部件；导电部件，设置在有源边缘处，有源边缘限定在有源区域的边界处；第一金属线，设置在源极/漏极部件之上；第二金属线，设置在源极/漏极部件下方，导电部件从第一金属线连续地延伸至第二金属线；以及隔离层，介于源极/漏极部件和导电部件之间。在一些实施例中，半导体器件还包括设置在源极/漏极部件上的源极/漏极接触件，源极/漏极接触件通过第一金属线电耦接至导电部件。在一些实施例中，半导体器件还包括将晶体管的栅极结构分成段的切割金属栅极(CMG)部件，导电部件直接接触CMG部件。
前面概述了落干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
提供伪结构，所述伪结构包括设置在衬底的前侧上方的多个沟道层、设置在所述多个沟道层的相邻沟道之间以及所述沟道层的横向端部处的内部间隔件、以及介于所述多个沟道层之间的栅极结构，其中，所述伪结构设置在与有缘区域相邻的有源边缘处；
蚀刻所述栅极结构和所述多个沟道层以沿着所述有源边缘形成切割区域；
在所述切割区域中沉积导电材料以形成导电部件；
从所述衬底的背侧减薄所述衬底以暴露所述导电部件；以及
在所述衬底的所述背侧上形成背侧金属导线层，其中，所述背侧金属导线层与所述导电部件电连接。
2.根据权利要求1所述的方法，还包括：
在沉积所述导电材料之前，形成与所述内部间隔件交错的介电间隔件，其中，所述介电间隔件和所述内部间隔件的组合将所述导电部件与所述有源区域分隔开以免接触所述有源区域。
3.根据权利要求2所述的方法，其中，形成所述介电间隔件包括：
沿着所述切割区域的侧壁沉积介电衬垫并填充相邻的所述内部间隔件之间的间隔；以及
执行回蚀刻工艺以从所述切割区域的所述侧壁去除所述介电衬垫，而位于所述相邻的内部间隔件之间的所述介电衬垫的部分保留为所述介电间隔件。
4.根据权利要求2所述的方法，其中，形成所述介电间隔件包括：
钝化所述沟道层的所述横向端部以将所述沟道层的所述横向端部中的半导体材料转化为介电材料。
5.根据权利要求1所述的方法，还包括：
在所述衬底的所述前侧上方形成前侧金属导线层，其中，所述前侧金属导线层与所述导电部件电连接。
6.根据权利要求1所述的方法，还包括：
蚀刻所述栅极结构以形成栅极沟槽；以及
在所述栅极沟槽中填充介电材料以形成切割金属栅极(CMG)部件，其中，所述切割金属栅极部件与所述导电部件接触。
7.根据权利要求6所述的方法，其中，所述切割金属栅极部件的底部部分嵌入介电隔离部件中，并且其中，所述导电部件的部分直接位于所述介电隔离部件下方。
8.根据权利要求1所述的方法，其中，所述伪结构包括设置在所述栅极结构的侧壁上的栅极间隔件层，并且其中，所述导电部件的顶部部分直接位于所述栅极间隔件层之上。
9.一种制造半导体器件的方法，包括：
在衬底上方形成器件，所述器件包括位于第一有源区域中的第一晶体管、位于第二有源区域中的第二晶体管、以及位于所述第一有源区域和所述第二有源区域之间的边界处的伪晶体管，其中，所述第一晶体管、所述第二晶体管和所述伪晶体管中的每个包括环绕多个沟道层的栅极结构；
在所述第一晶体管、所述第二晶体管和所述伪晶体管上方形成掩模层；
蚀刻所述掩模层的部分以暴露所述伪晶体管；
在暴露所述伪晶体管之后，从所述伪晶体管去除所述栅极结构和所述沟道层；
使所述衬底的顶部部分凹进，以在所述第一有源区域和所述第二有源区域之间的所述边界处形成穿过所述伪晶体管的沟槽；以及
在所述沟槽中形成导电部件，所述导电部件延伸穿过所述衬底。
10.一种半导体器件，包括：
晶体管，设置在有源区域中，其中，所述晶体管包括源极/漏极部件；
导电部件，设置在有源边缘处，所述有源边缘限定在所述有源区域的边界处；
第一金属线，设置在所述源极/漏极部件之上；
第二金属线，设置在所述源极/漏极部件下方，其中，所述导电结构从所述第一金属线连续地延伸至所述第二金属线；以及
隔离层，介于所述源极/漏极部件和所述导电部件之间。
CN202310712397.6A 2022-07-08 2023-06-15 半导体器件及其制造方法 Pending CN116978864A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US63/359,489 2022-07-08
US63/382,145 2022-11-03
US18/172,518 2023-02-22
US18/172,518 US20240014283A1 (en) 2022-07-08 2023-02-22 Semiconductor device with backside power rail

Publications (1)

Publication Number Publication Date
CN116978864A true CN116978864A (zh) 2023-10-31

Family

ID=88473956

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310712397.6A Pending CN116978864A (zh) 2022-07-08 2023-06-15 半导体器件及其制造方法

Country Status (1)

Country Link
CN (1) CN116978864A (zh)

Similar Documents

Publication Publication Date Title
CN110648994B (zh) 多层互连部件的互连结构、以及互连结构及其制造方法
US10522423B2 (en) Interconnect structure for fin-like field effect transistor
CN112018178B (zh) 制造半导体器件的方法、多栅极半导体器件及其制造方法
CN113161419B (zh) 半导体结构及其形成方法
US20210296179A1 (en) Multi-gate device and related methods
US11121036B2 (en) Multi-gate device and related methods
US11848190B2 (en) Barrier-less structures
KR102503922B1 (ko) 다중 게이트 호환 프로세스를 사용한 esd 디바이스의 형성
US11688736B2 (en) Multi-gate device and related methods
US20220102274A1 (en) Semiconductor Device with Backside Power Rail and Method for Forming the Same
KR20220027742A (ko) 후면 전력 레일을 구비한 반도체 디바이스 및 그 방법
CN113113296A (zh) 半导体装置的制造方法
CN112530902A (zh) 半导体装置
CN110828573A (zh) 形成半导体装置的方法
CN109216274B (zh) 具有可配置轮廓的衬垫层的半导体器件及其制造方法
CN114078768A (zh) 半导体结构及其形成方法
US20240014283A1 (en) Semiconductor device with backside power rail
CN113161287A (zh) 互连结构及其形成方法
CN116978864A (zh) 半导体器件及其制造方法
US20240055476A1 (en) Isolation Structures in Semiconductor Devices
CN219873539U (zh) 半导体结构
KR102456274B1 (ko) 후면 비아를 가지는 반도체 소자 및 그 제조 방법
US20230420543A1 (en) Semiconductor device and manufacturing method thereof
CN117174589A (zh) 半导体器件及其制造方法
TW202422789A (zh) 半導體裝置及其製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination