CN113161419B - 半导体结构及其形成方法 - Google Patents

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Abstract

提供了结构和方法，包括：在前侧上形成的诸如全环绕栅极晶体管等的器件，以及从结构的前侧到器件的一个端子且从结构的背侧到器件的一个端子的接触件。背侧接触件可以包括从背侧选择性地蚀刻延伸以暴露第一源极/漏极结构的第一沟槽和延伸到第二源极/漏极结构的第二沟槽。导电层在沟槽中沉积和图案化以形成到第一源极/漏极结构的导电通孔。本申请的实施例提供了半导体结构及其形成方法。

Description

半导体结构及其形成方法
技术领域
本申请的实施例涉及半导体结构及其形成方法。
背景技术
电子行业对更小、更快的电子器件的需求不断增长，这些电子器件同时能支持越来越多、越来越复杂的功能。因此，在半导体行业中存在着制造低成本、高性能和低功率的集成电路(IC)的持续趋势。迄今为止，通过缩小半导体IC的尺寸(例如，最小部件尺寸)并且由此提高生产效率并降低相关成本，在很大程度上已经实现了这些目标。但是，这样的缩小也增加了半导体制造工艺的复杂性。因此，实现半导体IC和器件的持续发展要求在半导体制造工艺和技术上有类似的发展。
通常，集成电路(IC)以堆叠的方式构建，具有位于最低层的晶体管和位于晶体管顶部的互连(通孔和电线)，以提供与晶体管的连接。通常，电源轨(诸如用于电压源和接地面的金属线)也位于晶体管上方，并且可以是互连的一部分。随着集成电路不断缩小，电源轨也在不断缩小。这不可避免地导致电源轨上的电压降增加，以及集成电路的功耗增加。因此，尽管对其预期用途来说，半导体制造中现存方法已大体足够，但其并非在所有方面都完全满足。
发明内容
在一些实施例中，一种方法，包括：提供具有前侧和背侧的结构，所述结构包括具有在前侧上形成的栅极结构、源极结构和漏极结构的全环绕栅极晶体管；从所述结构的所述背侧选择性地蚀刻所述结构，以形成延伸以暴露所述源极结构的第一沟槽和延伸以暴露所述漏极结构的第二沟槽；在所述结构的所述背侧上方且在所述第一沟槽和所述第二沟槽内沉积导电层；图案化所述导电层，以从所述第二沟槽移除所述导电层；在所述图案化之后，在所述第二沟槽中沉积介电层。
在一些实施例中，一种方法，包括：在衬底的前侧上方形成底层；形成具有栅极结构、源极部件和漏极部件的晶体管，其中，所述栅极结构覆盖在所述底层上；从所述衬底的所述前侧向所述源极部件或所述漏极部件中的至少一个提供第一接触结构；以及从所述衬底的背侧向所述源极部件或所述漏极部件中的另一个提供第二接触结构，其中，所述第二接触结构延伸穿过所述底层中的开口，其中，所述提供第二接触结构包括：沉积与所述底层接合的导电材料；图案化所述导电材料，以形成与所述底层的第一区域接合的所述第二接触结构；以及在所述图案化之后，在所述底层的第二区域上沉积介电层。
在一些实施例中，一种半导体结构，包括：两个源极/漏极(S/D)部件；一个或多个沟道半导体层，连接所述两个S/D部件；栅极结构，接合所述一个或多个沟道半导体层并插入所述两个S/D部件；底部介电层，位于所述栅极结构和所述一个或多个沟道半导体层下方；第一接触件，从所述两个S/D部件的第一S/D部件的上方延伸到所述第一S/D部件；第二接触件，从所述两个S/D部件的第二S/D部件的下方延伸到所述第二S/D部件，其中，所述第二接触件在一个终端处具有第一宽度且在邻近所述底部介电层处具有第二宽度，其中所述第一宽度小于所述第二宽度；金属线，连接到所述第二接触件的所述终端。
本申请的实施例提供了具有背侧通孔的半导体器件及其制造方法。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该注意，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B示出了根据本发明的各个方面的形成具有背侧金属化和背侧过孔的半导体器件的方法的流程图。
图2、图3、图4、图5和图6示出了根据一些实施例的根据图1A和图1B的方面制造的部分半导体器件的透视图。
图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A和图22A示出了根据一些实施例的部分半导体器件的俯视图。
图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B和图22B分别示出了根据一些实施例的图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A和图22A中沿B-B线的部分半导体器件的截面图。
图7C、图8C、图9C、图10C、图11C、图12C、图13C、图14C、图15C、图16C、图17C、图18C、图19C、图20C、图21C和图22C分别示出了根据一些实施例的图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A和图22A中沿C-C线的部分半导体器件的截面图。
图7D、图8D、图9D、图10D、图11D、图12D、图13D、图14D、图15D、图16D、图17D、图18D、图19D、图20D、图21D和图22D分别示出了根据一些实施例的图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A和图22A中沿D-D线的部分半导体器件的截面图。
图7E、图8E、图9E、图10E、图11E、图12E、图13E、图14E、图15E、图16E、图17E、图18E、图19E、图20E、图21E和图22E分别示出了根据一些实施例的图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A和图22A中沿E-E线的部分半导体器件的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。进一步地，除非另有说明，根据本领域技术人员根据本文公开的具体技术的知识，当用“约”、“近似”等描述数字或数字范围时，该术语涵盖在所描述的数字的某些变化(诸如+/-10％或其它变化)内的数字。例如，术语“约5nm”可以涵盖从4.5nm至5.5nm、从4.0nm至5.0nm等的尺寸范围。
还应注意的是，本发明以多栅极晶体管的形式，且具体地以示例性全环绕栅极(GAA)器件的形式呈现实施例。此类器件可以包括P型金属氧化物半导体GAA器件或N型金属氧化物半导体GAA器件。GAA器件指具有垂直堆叠的水平定向的多沟道晶体管的器件，诸如纳米线晶体管和纳米片晶体管。GAA器件由于其更好的栅极控制能力、更低的漏电流和完全的FinFET器件布局兼容性，有望将CMOS推向下一发展阶段。本发明的GAA器件的描述仅是示例性的，而不是限制性的，除非在所附权利要求书中具体描述。受益于本发明的各个方面，本领域普通技术人员可以认识到半导体器件的其它实例。例如，本文所述的一些实施例也可应用于鳍式场效应晶体管(FinFET)、欧米茄栅极(Ω栅极)器件或Pi栅极(Π栅极)器件。
本申请大体涉及半导体结构和制造工艺，更具体地，涉及具有背侧金属化(诸如电源轨)和背侧通孔的半导体器件。本发明的各个方面提供了位于结构的反面(或背侧)上的电源轨(或电源线路)，除位于该结构的前面(或前侧)上的互连结构(也可以包括电源轨)之外，该结构还包括晶体管(诸如GAA晶体管和/或FinFET晶体管)。这种配置增加了结构中可用于直接连接到源极/漏极接触件和通孔的金属迹线的数量。它还会增加栅极密度，从而导致更大的器件集成。
本发明的一些实施例的目的是提供用于将背侧电源轨连接到前侧上的S/D部件的背侧通孔结构。本公开的器件和方法包括允许器件性能改进的实施例，诸如包括在配置通孔结构之前通过沉积导电材料实现的时间介电距离击穿。因此，一些实施例和方法降低了进行不必要蚀刻(例如，接触结构损耗)的可能性和/或减少了在形成背侧通孔(例如，避免在间隙填充工艺期间形成空隙)时导电材料的充分间隙填充的问题。在实施例中，相邻材料(例如，接触结构)的不必要损耗可能会由限定背侧通孔所需的深蚀刻引起，这可以通过本文的方法和结构来缓解。当蚀刻背侧通孔时，例如蚀刻电介质以相对于周围介电材料形成孔时，接触结构损耗还可能由在提供蚀刻停止结构方面的挑战引起，这也可以通过本文的某些实施例提供的蚀刻选择来缓解。本发明的一些实施例减轻了这些挑战中的一个或多个。
图1A和图1B示出了根据本发明的各个方面的用于制造半导体器件的方法100的实施例的流程图。应该理解的是，方法100包括具有采用互补金属氧化物半导体(CMOS)工艺流程的部件的步骤，因此，本文仅作简要描述。附加步骤可以在方法100之前、之后和/或期间执行。
下面结合图2至图22E描述方法100，图2至图22E示出了根据一些实施例的半导体器件(或半导体结构)200在根据方法100的各种制造步骤中的各种俯视图和截面图。进一步地，半导体器件200可以包括各种其它器件和部件，诸如其它类型的器件，诸如额外的晶体管、双极结型晶体管、电阻器、电容器、电感器、二极管、熔丝、静态随机存取存储器(SRAM)和/或其它逻辑电路等，但为了更好地理解本发明的发明概念而予以简化。在一些实施例中，半导体器件200包括可互连的多个半导体器件(例如，晶体管)，包括PFET、NFET等。此外，应该注意的是，方法100的处理步骤，包括参考附图给出的任何描述，仅仅是示例性的，而不是旨在限制在所附权利要求书中具体描述的范围之外。方法100的实施例中可以包括额外的步骤；方法100的实施例中可以省略示出的框。
提供衬底时，方法100从框102开始。参考图2的示例，提供了衬底202。在一些实施例中，衬底202可以是半导体衬底，诸如硅衬底。如本领域中已知，衬底202根据设计要求可以包括各种掺杂结构。衬底202还可以包括其它半导体，诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。可选地，衬底202可以包括复合半导体和/或合金半导体。进一步地，可选地，衬底202可以包括一个或多个外延层(epi层)，可以为了提高性能而进行应力改变，可以包括绝缘体上硅(SOI)结构和/或具有其它合适的增强特征。
然后，方法100进行到框104，其中在衬底上形成底部自对准覆盖(底部SAC)层。参考图2的示例，提供了底层204。在实施例中，底层204是介电材料。底层204的示例性介电材料包括氧化硅(SiO)、SiOC、AlO、ZrSi、AlON、ZrO、HfO、TiO、ZrAlO、ZnO、TaO、LaO、YO、TaCN、SiN、SiOCN、SiOCN、ZrN和SiCN。应该注意的是，在一些实施例中，底层204不是电介质，而是诸如Si或HfSi等的其它组分。可以选择底层204的组分，使得当执行包括如框130中所讨论的后续处理时，它能够提供足够的蚀刻选择比。在实施例中，选择底部SAC层的组分，使得它能够相对于底部通孔的导电材料提供选择性。在一些实施例中，底层204的厚度范围可以介于近似0.5到50纳米(nm)之间。底层204可以通过工艺形成，诸如包括等离子体增强(PE-CVD)的化学气相沉积(CVD)、物理气相沉积(PVD)、电镀、氧化和/或其它合适的工艺。应该注意的是，在一些实施例中，底层204可以在框106之后例如通过氧化或其它工艺整体或部分地形成。在其它实施例中，框106的堆叠在完成的底层204上形成。
然后，方法100进行到框106，其中在衬底上生长由多个外延层构成的叠层。参考图2的示例，提供了由第一组分208和第二组分210的多个交替层构成的叠层206。在实施例中，第一组分(例如，用于形成层210)的外延层是SiGe，并且第二组分(例如，用于形成层208)的外延层是硅(Si)。然而，其它实施例也是可能的，包括提供具有不同氧化速率和/或蚀刻选择比的第一组分和第二组分的实施例。例如，在一些实施例中，第一组分或第二组分的外延层中的任一个可以包括诸如锗等的其它材料、诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟等的化合物半导体、诸如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP等的合金半导体或其组合。举例来说，第一组分或第二组分的外延层的外延生长可以通过分子束外延(MBE)工艺、金属有机化学气相沉积(MOCVD)工艺和/或其它合适的外延生长工艺来执行。还应该注意的是，虽然层208、210显示为具有特定堆叠序列，但其它配置也是可能的。
应该注意的是，叠层206被示出为包括外延层210的五(5)层和外延层208的五(5)层，这仅仅是为了说明的目的，而不是旨在限制在权利要求书中具体描述的范围之外。可以理解的是，可以形成任何数量的外延层，其中，例如，外延层的数量取决于GAA晶体管的半导体沟道层的期望数量。在一些实例中，外延层的数量以及因此半导体沟道层的数量基于正由GAA晶体管(例如，诸如核心(逻辑)器件、SRAM器件或模拟器件)实施的器件类型来选择。在一些实施例中，外延层208的数量以及因此半导体沟道层的数量介于4到10之间。在一些实施例中，外延层310各自具有约4-8nm的厚度范围。在一些情况下，外延层308各自具有约4-8nm的厚度范围。外延层308可以用作随后形成的多栅极器件(例如，GAA晶体管)的沟道区，且其厚度可以至少部分地基于器件性能考虑来选择。外延层310可以用于限定随后形成的多栅极器件的相邻沟道区之间的间隙距离，且其厚度还可以至少部分地基于器件性能考虑来选择。
在形成第一组分的外延层(例如，用于形成层210)和第二组分的外延层(例如，用于形成层208)的叠层之后，可以形成硬掩模(HM)层。在一些实施例中，如下所述，可以随后图案化HM层以形成HM层304，其中HM层304包括氧化物层(例如，可以包括SiO2的焊盘氧化物层)和在氧化物层上方形成的氮化物层(例如，可以包括Si3N4的焊盘氮化物层)。在一些实例中，氧化物层可以包括热生长氧化物、CVD沉积氧化物和/或ALD沉积氧化物，并且氮化物层可以包括通过CVD或其它合适的技术沉积的氮化物层。通常，在一些实施例中，HM层可以包括通过CVD、ALD、PVD或其它合适的工艺沉积的含氮化物材料。
然后，方法100进行到框108，其中通过蚀刻多个外延层、底层和/或部分衬底来形成鳍结构。参考图3的示例，形成了鳍结构或仅形成了鳍302。在一些实施例中，在形成图案化硬掩模层304之后，使用硬掩模层304作为蚀刻掩模来形成从衬底202延伸的鳍302。可以使用包括光刻和蚀刻工艺的合适的工艺制造鳍302。光刻工艺可以包括：在器件200上方形成光刻胶层；将抗蚀剂曝光于图案；执行曝光后烘焙工艺；以及显影抗蚀剂以形成包括抗蚀剂的掩模元件。在一些实施例中，使抗蚀剂图案化以形成掩模元件可以使用电子束(e-束)光刻工艺来执行。然后，可以使用掩模元件来保护衬底202的区域和其上形成的层，同时蚀刻工艺在未受保护的区域中形成通过HM层304、通过第一组分和第二组分的外延层并进入衬底202的沟槽306，从而留下多个延伸鳍302。可以使用干法蚀刻(例如，反应性离子蚀刻)、湿法蚀刻和/或其它合适的工艺来蚀刻沟槽306。
在各种实施例中，鳍302中的每个包括由衬底202、底层204、层210(例如，包括第一组分)、层208(例如，包括第二组分)和HM层304形成的下部鳍部分202A。可以在形成鳍302之前或之后移除(例如，通过CMP工艺)HM层304。
然后，方法100进行到框110，其中形成浅槽隔离(STI)部件。参考图4，在框110的实施例中，STI部件402邻近并插入鳍302形成。在一些实例中，在形成鳍302之后，可以使用介电材料填充插入鳍302的沟槽306(图3)。在一些实施例中，用于填充沟槽306的介电材料可以包括SiO2、氮化硅、氮氧化硅、掺杂有氟化物的硅酸盐玻璃(FSG)、低k电介质、其组合和/或本领域已知的其它合适的材料。在各种实例中，可以通过CVD工艺、次大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺和/或其它合适的工艺来沉积介电材料。
在一些实施例中，在沉积介电材料之后，可以执行CMP工艺以移除部分介电材料并平坦化器件200的顶面，其后回蚀刻介电材料，从而形成STI部件402，如图4所示。在一些实施例中，CMP工艺还可以移除每个鳍302上方的HM层304。在一些实施例中，凹陷绝缘材料以形成STI部件402包括凹陷STI部件402以具有与底层204共面的顶面。
然后，方法100进行到框112，其中在鳍结构上方形成伪栅极结构。参考图5的示例，在鳍结构302上方形成栅极结构或堆叠件502。在实施例中，栅极结构502是伪(牺牲)栅极堆叠件，其随后在器件200的后续处理阶段移除并由最终栅极堆叠件替换，如下文所论述。具体地，在一些实施例中，栅极结构502可以在后续处理阶段由高K介电层(HK)和金属栅极电极(MG)替换。在一些实施例中，栅极结构502包括介电层504和电极层506。栅极结构502还可以包括一个或多个硬掩模层508。如上所述，硬掩模层508可以包括多层结构，诸如氧化物层和氮化物层。在一些实施例中，通过诸如层沉积、图案化、蚀刻以及其它合适的处理步骤等的各种处理步骤来形成栅极结构502。示例性沉积工艺包括CVD(包括低压CVD和等离子体增强CVD)、PVD、ALD、热氧化、电子束蒸发或其它合适的沉积技术或其组合。例如，在形成栅极结构502时，图案化工艺包括光刻工艺(例如，光刻或电子束光刻)，其可以进一步包括光刻胶涂覆(例如，旋涂)、软烘焙、掩模对准、曝光、曝光后烘焙、光刻胶显影、漂洗、干燥(例如，旋转干燥和/或硬烘焙)其它合适的光刻技术和/或其组合。在一些实施例中，蚀刻工艺可以包括干法蚀刻(例如，RIE蚀刻)、湿法蚀刻和/或其它蚀刻方法。
然后，方法100进行到框114，其中形成源极/漏极部件和相邻介电层，诸如接触件蚀刻停止层(CESL)和/或层间介电(ILD)层。参考图6的示例，示出了相邻栅极结构502形成的源极/漏极部件610，并且示出了CESL602和ILD 604。示出了邻近栅极结构502和源极/漏极部件610的间隔件元件606。
在一些实施例中，在形成ILD层604之前，在器件上方形成接触件蚀刻停止层(CESL)602。在一些实例中，CESL 602包括氮化硅层、氧化硅层、氮氧化硅层和/或本领域已知的其它材料。CESL 602可以通过PECVD工艺和/或其它合适的沉积或氧化工艺形成。在一些实施例中，ILD层604包括诸如四乙基原硅酸盐(TEOS)氧化物等的介电材料、未掺杂硅酸盐玻璃或诸如硼磷硅玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅玻璃(BSG)等的掺杂氧化硅和/或其它合适的介电材料。ILD层604可以通过PECVD工艺或其它合适的沉积技术来沉积。
在框114的另一实施例中，在沉积ILD层604(和/或CESL 602或其它介电层)之后，可以执行平坦化工艺以暴露栅极结构502的顶面。例如，平坦化工艺可以包括CMP工艺，移除覆盖在栅极结构502上的部分ILD层604(以及CESL 602，如果存在)并且平坦化器件200的顶面。此外，CMP工艺可以移除覆盖在栅极结构502上的硬掩模层508，以暴露栅极结构502的下面的电极层506，诸如多晶硅电极层。
应该注意的是，在图6中，器件200还包括位于栅极结构502和源极/漏极区域610的侧壁上的间隔件元件606。在一些实施例中，可以省略这些间隔件中的一个或多个。在一些实施例中，间隔件元件606包括多个层。在一些实例中，间隔件元件606可以包括介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN、低K材料(例如，具有介电常数“k”<7)和/或其组合。举例来说，可以通过使用诸如CVD工艺、SACVD工艺、可流动CVD工艺、ALD工艺、PVD工艺或其它合适的工艺等的工艺在器件200(例如，包括鳍302)上方共形地沉积介电材料来形成间隔件元件606。
在框114的一些实施例中，通过例如在上述沉积CESL和ILD层之前在源极/漏极区域中外延生长半导体材料层来形成源极/漏极(S/D)部件，如图6的S/D部件610所示。在各种实施例中，生长以形成源极/漏极部件610的半导体材料层可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP、SiC或其它合适的材料。源极/漏极部件610可以通过一个或多个外延(epi)工艺形成。在一些实施例中，可在外延工艺期间原位掺杂源极/漏极部件610。例如，在一些实施例中，可以用硼掺杂外延生长的SiGe源极/漏极部件。在一些情况下，可以用碳掺杂外延生长的Si epi源极/漏极部件以形成Si:C源极/漏极部件，用磷掺杂以形成Si:P源极/漏极部件，或者用碳和磷掺杂以形成SiCP源极/漏极部件。在一些实施例中，源极/漏极部件610不是原位掺杂的，而是执行注入工艺来掺杂源极/漏极部件610。在一些实施例中，可以针对N型和P型源极/漏极部件中的每个以单独的处理序列来执行源极/漏极部件610的形成。
在一些实施例中，包括如图6所示，将部分鳍302凹陷在源极/漏极区域中之后，形成源极/漏极部件610。在设置在凹陷鳍302的顶面处的晶种区域(例如，鳍部分202A)上形成源极/漏极部件610。在一些实施例中，鳍302的凹陷足以移除(例如，蚀刻掉)源极/漏极区域中的底层204。换言之，源极/漏极部件620与衬底的鳍部分202A接合。
然后，方法100进行到框116，其中执行替换栅极工艺和/或在鳍的沟道区中“释放”器件的沟道区域。具体地，框116可以包括移除伪栅极结构，并且执行沟道层释放工艺。在一些实施例中，栅极结构502的暴露的电极层506最初可以通过合适的蚀刻工艺移除，随后通过蚀刻工艺移除介电层504。示例性蚀刻工艺包括湿法蚀刻、干法蚀刻或其组合。
在移除伪栅极结构之后，且在框116的另一实施例中，可以选择性地移除(例如，使用选择性蚀刻工艺)器件200的沟道区域中的层210(例如，SiGe层)，同时保留层208(例如，Si半导体沟道层)以形成器件200的沟道。选择性蚀刻工艺可以通过上面讨论的移除伪栅电极所提供的沟槽来执行。在一些实施例中，通过移除沟道区域中的层210，可以在形成栅极结构的沟道区域中的相邻纳米线之间(例如，在相邻外延层208之间)形成间隙。在一些实施例中，邻近栅极结构形成内部间隔件。
现在参考图7A图7E，图2至图6中示出的半导体器件200现在根据俯视图中绘制的线以相关联的截面图示出。图7B中示出了图7A的截面线B；图7C中示出了图7A的截面线C；图7D中示出了图7A的截面线D。对于其余的附图，这种模式继续。
参考图7A至图7E的示例，在移除栅极502和释放(例如，蚀刻层210)沟道区域之后，在沟道区域208之上和之间形成栅极结构702，例如，在通过移除如上所述的沟道区域中的层210而产生的间隙中形成栅极结构702。在一个实施例中，可以在这些间隙中形成内部间隔件606A，使得内部间隔件606A设置在栅极结构702和S/D部件610之间。内部间隔件606A可以包括SiO、HfSi、SiOC、AlO、ZrSi、AlON、ZrO、HfO、TiO、ZrAlO、ZnO、TaO、LaO、YO、TaCN、SiN、SiOCN、Si、SiOCN、ZrN、SiCN或其组合。在一些实施例中，内部间隔件606A可以是与间隔件606相同的材料。在一些实施例中，内部间隔件606A是与间隔件606不同的材料，并通过不同的工艺形成。在实施例中，间隔件606和/或内部间隔件606A可以具有介于约1nm到约40nm之间的厚度。
栅极结构702可以包括高K/金属栅极堆叠件，然而其它组分也是可能的。在一些实施例中，栅极结构702包括高k介电层704和金属电极706。在一些实施例中，栅极结构702还包括界面层(IL)。如本文所使用和描述的，高K栅极电介质包括具有高介电常数(例如，大于热氧化硅(～3.9)的介电常数)的介电材料。在一些实施例中，高K介电层704可以包括诸如氧化铪(HfO2)等的高K介电层。可选地，高K栅介电层704可以包括其它高K电介质，诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)、其组合或其它合适的材料。在各种实施例中，高K介电层704可以通过ALD、PVD、脉冲激光沉积(PLD)、CVD和/或其它合适的方法形成。金属层706可以包括金属、金属合金或金属硅化物。在一些实施例中，金属层706可以包括单层或可选地多层结构，诸如具有旨提高器件性能的选定功函数的金属层(功函数金属层)、衬垫层、润湿层、粘附层、金属合金或金属硅化物的各种组合。举例来说，金属层706可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其它合适的金属材料或其组合。在各种实施例中，金属层706可以通过ALD、PVD、CVD、电子束蒸发或其它合适的工艺形成。进一步地，金属层706可以提供N型或P型功函数，可用作晶体管(例如，GAA晶体管)栅电极。
如上所述，器件200包括位于其背侧的衬底202和在衬底202的前表面上构建的各种元件。上面讨论的这些元件包括衬底202上方的隔离结构402、从衬底202延伸且邻近隔离结构402的半导体鳍部分202A、鳍部分202A的凹陷部分上方的外延源极/漏极(S/D)部件610、悬置在鳍部分202A上方并连接两个S/D部件610的一个或多个沟道半导体层208、设置在两个S/D部件610之间并环绕每个沟道层208的栅极结构702、设置在半导体鳍部分202A与栅极堆叠件702之间的底层204、位于S/D部件610与栅极堆叠件702之间的内部间隔件606A、CESL 602以及ILD 604，每个均在图7A至图7E中示出。
图7A至图7E进一步示出了实现与器件200的一个或多个端子的接触或连接的器件200的部件。在栅极结构702上方，半导体器件200还包括自对准覆盖(SAC-1)层708。SAC-1层708的示例性材料包括SiO、HfSi、SiOC、AlO、ZrSi、AlON、ZrO、HfO、TiO、ZrAlO、ZnO、TaO、LaO、YO、TaCN、SiN、SiOCN、Si、SiOCN、ZrN、SiCN及其组合。SAC-1层708包括宽度w1。宽度w1可以介于近似3nm到30nm之间。
在每个S/D部件610上方，半导体器件200还包括硅化物部件710和S/D接触件712。在一些实施例中，省略了硅化物部件710。S/D接触件712的示例性材料包括TaN、Mo、Ni、W、Ru、Co、Cu、Ti、TiN、Ta及其组合。
介电S/D覆盖层714覆盖在第一S/D部件610上，并且S/D接触通孔716覆盖在第二S/D接触件610上。在实施例中，S/D覆盖层714设置在源极部件610(左边)上方，并且S/D接触通孔716设置在漏极部件610(右边)上方。在可选的实施例中，S/D覆盖层714可以设置在漏极部件610(右边)上方，并且S/D接触通孔716可以设置在源极部件610(左边)上方。在一些实施例中，S/D覆盖层714可以同时设置在源极和漏极部件610上方。
S/D覆盖层714的示例性材料包括诸如SiO、HfSi、SiOC、AlO、ZrSi、AlON、ZrO、HfO、TiO、ZrAlO、ZnO、TaO、LaO、YO、TaCN、SiN、SiOCN、Si、SiOCN、ZrN、SiCN及其组合等的材料。在实施例中，S/D覆盖层714是介电材料。S/D覆盖层714具有宽度w2。在一些实施例中，宽度w2介于近似3nm到30nm之间。在一些实施例中，S/D覆盖层714是与SAC-1层708不同的组分。在实施例中，S/D覆盖层714称为自对准覆盖层(SAC-2)。S/D接触通孔716提供与S/D部件610的电连接。S/D接触通孔716的示例性材料包括TaN、Mo、Ni、W、Ru、Co、Cu、Ti、TiN、Ta及其组合。因此，在一些实施例中，器件的一个S/D部件610经由S/D接触通孔716从其顶侧电连接，且器件的另一个S/D部件610不从其顶侧电连接，S/D覆盖层714不提供电连接。
在一些实施例中，SAC层708包括La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi或其他合适的材料。SAC层708保护栅极堆叠件702免受包括用于蚀刻S/D接触孔的处理(例如，蚀刻和CMP处理)。SAC层708可以通过凹陷栅极堆叠件702、在凹陷的栅极堆叠件702上方沉积一种或多种介电材料以及对一种或多种介电材料执行CMP工艺来形成。SAC层708可以具有在约3nm至约30nm的范围内的厚度。
在一些实施例中，硅化物部件710可以包含硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)或其他合适的化合物。在实施例中，S/D接触件712可以包含导电势垒层和导电势垒层上方的金属填充层。导电势垒层可以包含钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)或导电氮化物，诸如氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钨(WN)、氮化钽(TaN)或其组合，并且可以通过CVD、PVD、ALD和/或其他合适的工艺来形成。金属填充层可以包含钨(W)、钴(Co)、钼(Mo)、钌(Ru)、镍(Ni)、铜(Cu)或其他金属，并且可以通过CVD、PVD、ALD、电镀或其他合适的工艺来形成。在一些实施例中，在S/D接触件712中省略了导电势垒层。
如上所述，覆盖层714保护某些S/D接触件712免于处理步骤(例如，蚀刻和CMP处理)，并使给定的S/D接触件712与在其上形成的互连结构隔离。覆盖层714可具有范围在约3nm到约30nm的厚度。在一些实施例中，SAC层708和覆盖层714包括不同的材料以实现蚀刻选择比，例如，在覆盖层714的形成期间。由于覆盖层714不提供与给定的S/D接触件712的电连接，所以通过下面讨论的背侧连接来实现与位于覆盖层714之下的部件610(图7B和图7D中的左边)的接触件。
在该方法的框118的一实施例中，形成到栅极和/或一个或多个源极/漏极部件的顶侧的接触件。参考图7A至图7E的示例，在实施例中，在与源极/漏极部件610接合的器件的顶侧上形成S/D接触通孔716，该源极/漏极部件610位于通孔716之下。S/D接触通孔716可以包括导电势垒层和位于导电势垒层上方的金属填充层。示例性导电势垒层材料包括钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)或导电氮化物，诸如氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钨(WN)、氮化钽(TaN)或其组合，并且可以通过CVD、PVD、ALD和/或其它合适的方法形成。S/D接触通孔716的示例性金属填充层材料包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、镍(Ni)、铜(Cu)或其它金属，并且可以通过CVD、PVD、ALD、电镀或其它合适的工艺形成。在一些实施例中，在S/D接触通孔716中省略了导电势垒层。如图7E和图7B所示，位于通孔716之下的该S/D部件610通过通孔716电连接到上覆多层互连(MLI)。
关于MLI，应该注意的是，半导体器件200还可以包括一个或多个互连层，其包括嵌入在介电层中的金属线和通孔，本文称为多层互连(MLI)。MLI通常在图7B的器件200的前侧/顶侧上方形成。MLI连接各种晶体管的栅极、源极和漏极，以及器件200中的其它电路，以部分或全部地形成集成电路。半导体器件200还可以包括钝化层、粘附层和/或在半导体器件200的前侧上构建的其它层。
然后，方法100进行到框120，其中通过从结构的背侧移除衬底材料减薄结构。在一些实施例中，通过将器件200的前侧附接到载流子进行减薄，同时减薄结构的背侧。参考图8A至图8E的示例，通过从结构的背侧移除衬底202直到半导体鳍部分202A和相邻隔离结构402从器件200的背侧暴露，从而减薄结构。减薄工艺可以包括多步骤处理，包括例如机械研磨工艺，然后是化学减薄工艺。
然后，方法100进行到框122，其中在结构的背侧中以及在S/D部件和栅极结构上方蚀刻沟槽。参考图9A至图9E的示例，蚀刻包括形成鳍302的鳍部分202A的部分衬底和/或部分S/D部件610以形成沟槽902。在结构的背侧上方形成沟槽902形成，并使其与栅极堆叠件702中的每个和S/D部件610中的每个对准。应该注意的是，底层204可用于在蚀刻工艺期间保护栅极结构702。在一些实施例中，包括部分202A的衬底202是硅，并且底层204是为衬底组分提供合适的蚀刻选择比的介电材料。沟槽902从背侧暴露S/D部件610的表面。在一些实施例中，框122可以包括多个蚀刻工艺。例如，可以应用第一蚀刻工艺以选择性地移除鳍部分202A，然后应用第二蚀刻工艺以选择性地将S/D部件610凹陷到所需水平，其中第一蚀刻工艺和第二蚀刻工艺使用不同的蚀刻参数，诸如使用不同的蚀刻剂。蚀刻工艺可以包含干法蚀刻、湿法蚀刻、反应性离子蚀刻或其它蚀刻方法。
在示出的实施例中，沟槽902延伸到与最低沟道区域208共面或在最低沟道区域208下方(即，朝向背侧)的部分S/D部件。在实施例中，可以使用源极/漏极部件610的底部作为蚀刻停止层来蚀刻沟槽902。因此，在一些实施例中，沟槽902延伸到所形成的源极/漏极部件610的底面。在此类实施例中，部分衬底202A可以保留和/或沟槽表面可以在层204的下方(朝向背侧)。在实施例中，可以形成沟槽902，使得沟槽902的终端(即，最靠近结构前侧的点)与底层204共面。在另一实施例中，沟槽902的终端与底层204的顶面共面。在实施例中，沟槽902的终端在最低沟道区域208下方，但在底层204的底面上方。
在方法100的一实施例中，方法100接着进行到框126，其中在包括在框122形成的沟槽中的结构的背侧上方沉积金属层。(在其它实施例中，方法100首先进行到框124，其中沉积粘合层，如下面参考图17A至图21E所讨论的。在一些实施例中，省略了框124。)参考图10A至图10E的示例，导电层1002沉积在器件200的背侧上。导电层1002的示例性材料包括TaN、Mo、Ni、W、Ru、Co、Cu、Ti、TiN、Ta或其组合。导电层1002可以通过CVD、PVD、ALD、电镀和/或其它合适的工艺来沉积。在一些实施例中，框126还包括在沉积导电材料之后执行CMP工艺。
然后，方法100进行到框128，其中在与S/D部件对准的导电层上方形成掩模元件，对于该S/D部件需要接触件(背侧接触件)。在实施例中，掩模元件与S/D部件对准，在框118中，未在上方与该部件前侧接触。在实施例中，掩模元件包括光刻胶。参照图11A至图11E的示例，在结构的背侧上形成掩模元件1102，并使其与S/D部件610对准(例如，未与其前侧接触)。形成掩模元件的光刻工艺可以包括：在器件200的背侧上方形成光刻胶层；将抗蚀剂曝光于图案；执行曝光后烘焙工艺；以及显影抗蚀剂以形成包括抗蚀剂的掩模元件。在一些实施例中，使抗蚀剂图案化以形成掩模元件可以使用电子束(e-束)光刻工艺来执行。然后，掩模元件可用于保护器件200的区域，特别是与某些S/D部件610对准的导电层1002的特定部分。
然后，方法100进行到框130，其中根据形成S/D部件的通孔结构的掩模元件来图案化导电层。参考图12A至图12E的示例，通过蚀刻来图案化(图11A至图11E的)导电层1002，以根据掩模元件1102的图案形成通孔结构1202。通孔结构1202与源极/漏极部件610物理接合，并提供与源极/漏极部件610的电连接。应该注意的是，切割导电层1002的蚀刻工艺对导电层1002的组分是选择性的，以及因此底层204充当蚀刻停止层。在一些实施例中，由于导电层1002的金属与底层204的介电材料之间的组分的差异，可以适当地调整蚀刻工艺的选择性。因此，在一些实施例中，与蚀刻时可能发生的损耗相比，蚀刻期间底层204的损耗可以忽略，例如，诸如在邻近底层204的下方由框134提供的介电层中的沟槽。所得通孔结构1202是锥形结构，其底部宽度(邻近结构的背侧)小于其在与底层204的接合处的宽度。下面参考图14B进一步讨论通孔结构1202的尺寸。
在实施例中，方法100接着进行到框134，其中沉积介电层。(在实施例中，方法100首先进行到框132，其中沉积衬垫层，如下面参考图15A至图16E所讨论的。然而，在一些实施例中，省略了框132。)框134还可以包括在沉积介电材料以形成介电层之后的CMP工艺。参考图13A至图13E的示例，在包括器件200的结构的背侧上沉积介电层1302。介电层1302的示例性材料包括SiO、HfSi、SiOC、AlO、ZrSi、AlON、ZrO、HfO、TiO、ZrAlO、ZnO、TaO、LaO、YO、TaCN、SiN、SiOCN、Si、SiOCN、ZrN、SiCN及其组合。在实施例中，介电层1302具有介于近似3nm到约50nm之间的厚度t1。
然后，方法100进行到框136，其中形成背侧金属化层。背侧金属化层可以形成电源轨。参考图14A至图14E的示例，背侧通孔结构1202物理和电连接到所形成的金属化层1402。在实施例中，金属化层1402可以使用镶嵌工艺、双镶嵌工艺、金属图案化工艺或其它合适的工艺来形成。金属化层可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、铜(Cu)、镍(Ni)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)或其它金属，并且可以通过CVD、PVD、ALD、电镀或其它合适的工艺沉积。金属化层1402可以嵌入在一个或多个介电层中。在一些实施例中，具有金属化层1402可以增加器件200中可用于直接连接到源极/漏极接触件和通孔的金属线的数量。在实施例中，金属化层1402可以具有范围介于约5nm到约40nm的厚度d1。金属化层1402的组分可以不同于S/D接触件712和/或S/D接触通孔716。
图14B还示出了通孔结构1202的锥形轮廓。通孔结构1202具有更靠近器件200的沟道区域的第一宽度w3以及邻近结构的背侧和金属化层1402的第二宽度w4。在一些实施例中，第一宽度w3小于第二宽度w4。在实施例中，第一宽度w3至少比第二宽度w4小近似5％。在另一实施例中，第一宽度w3至少比第二宽度w4小近似10％。在一些实施例中，第一宽度w3介于近似3nm到30nm之间。在一些实施例中，第二宽度w4介于约3到27nm之间。通孔1202还可以包括介于2nm到20nm之间的宽度w5。
方法100接着进行到框138，其中可以执行进一步的制造工艺。在一些实施例中，在器件的背侧执行进一步的金属化路由。
如上所述，在方法100的一些实施例中，省略了框132。图15A至图16E示出了在示例性器件200'中包括框132的方法100的某些方面的示例性实施例。方法100基本上类似于上述进行，然而，在形成导电背侧通孔之后，在框134中形成介电层之前，在框132中沉积衬垫层。参考图12A至图12E之后的图15A至图15E的示例，衬垫层1502设置在具有背侧通孔结构1202的器件200'上。示例性衬垫层1502组分包括SiO、HfSi、SiOC、AlO、ZrSi、AlON、ZrO、HfO、TiO、ZrAlO、ZnO、TaO、LaO、YO、TaCN、SiN、SiOCN、Si、SiOCN、ZrN、SiCN及其组合。衬垫层1502可以是与介电层1302的组分不同的组分。衬垫层1502的示例性厚度介于近似0.5nm到5nm之间。包括衬垫层1502的好处包括介电层1302的粘附和沉积(例如，覆盖)的可能改进。在沉积衬垫层1502之后，基本上类似于上述沉积介电层1302。在一些实施例中，在沉积衬垫层1502和介电层1302之后，执行CMP工艺。
然后，方法100进行到框136，其中形成基本上类似于上述的背侧金属化层。参考图16A至图16E的示例，金属化层1402基本上类似于图14A至图14E，但包括与衬垫层1502的接合。
如上所述，在方法100的一些实施例中，省略了框124。图17A至图21E示出了方法100的某些方面的示例性实施例，包括示例性器件200”中示出的框124。方法100基本上类似于上述，然而，在框122的工艺之后，其中在结构的背侧上方蚀刻沟槽(如图9A至图9E所示)，方法100进行到框124，其中沉积粘合层。参考图17A至图17E的示例，在包括加衬器件200”的沟槽902的结构的背侧上沉积粘合层1702。粘合层1702的示例性组分包括TaN、Mo、Ni、W、Ru、Co、Cu、Ti、TiN、Ta和/或其组合。在实施例中，粘合层1702具有介于近似0.5nm到5nm之间的厚度。粘合层1702可以是共形层。
在框124中沉积粘合层之后，方法100基本上类似于上述进行。在框126中，导电层沉积在衬底的背侧上并直接沉积在粘合层上。参考图17A至图17E的示例，导电层1002沉积在粘合层1702上。导电层1002基本上类似于上述。然后，方法100进行到框128至框138，其通过图18A至图18E、图19A至图19E、图20A至图20E和图21A至图21E的示例示出，并且基本上类似于上述，尽管参考的附图示出了粘合层1702。应该注意的是，在图案化导电材料1002以形成导电通孔1202之后，粘合层1702呈马蹄形或U形且不向下延伸到导电通孔1202的侧壁。
在方法100的一些实施例中，包括框124和框132，并且在方法100期间分别沉积粘合层和衬垫层。图22A至图22E示出了当粘合层1702和衬垫层1502中的每个都包括在器件200中时得到的器件200。类似地注释的图22A至图22E的元件基本上类似于上述。
尽管并非旨在限制，但本发明的实施例具有一个或多个以下优点。例如，本发明的实施例形成导电层，该导电层随后经图案化以形成导电背侧通孔，在形成导电背侧通孔之后沉积周围的介电材料。这免于在介电材料中形成通孔，并随后用导电材料填充通孔。通过本实施例蚀刻通孔导电材料有利地降低了由于在介电材料中蚀刻通孔(例如，蚀刻介电材料以形成通孔，以避免蚀刻底层的介电材料)而可能导致的对底层或栅极结构造成的不必要损坏的风险。此外，本发明的实施例使用自对准工艺形成背侧通孔，这最大限度地减小了背侧通孔未对准的风险(例如，将背侧通孔短路到附近导体，包括栅极堆叠件)。本发明的实施例可以容易地集成到现有半导体制造工艺中。
在一个示例性方面，本发明涉及一种方法，所述方法包括提供具有前侧和背侧的结构，所述结构包括具有在前侧上形成的栅极结构、源极结构和漏极结构的全环绕栅极晶体管。从所述背侧选择性地蚀刻所述结构，以形成延伸以暴露所述源极结构的第一沟槽和延伸以暴露所述漏极结构的第二沟槽。在所述结构的所述背侧上方且在所述第一沟槽和所述第二沟槽内沉积导电层。图案化所述导电层以从所述第二沟槽移除所述导电层，并且在所述图案化之后，在所述第二沟槽中沉积介电层。
在另一实施例中，所述方法还包括形成到所述栅极结构和所述源极结构或所述漏极结构中的至少一个的接触元件，所述接触元件从所述结构的所述前侧延伸。在实施例中，沉积所述介电层包括：沉积衬垫层；和在所述衬垫层上方沉积绝缘材料。在实施例中，沉积所述介电层包括沉积绝缘材料。在所述绝缘材料上执行CMP，其中，所述CMP暴露所述第一沟槽内的所述导电层的表面。在另一实施例中，在所述第一沟槽内的所述导电层的所述暴露表面上形成电源轨互连线。在实施例中，沉积所述导电层包括沉积粘合层和上覆导电材料。
在所述方法的又一实施例中，从所述背侧选择性地蚀刻所述结构以形成延伸以暴露所述源极结构的所述第一沟槽包括蚀刻所述源极结构的外延材料的部分。在实施例中，图案化所述导电层包括：在所述结构的所述背侧上的所述导电层上形成光刻胶部件；和蚀刻不受所述光刻胶部件保护的所述导电层。在另一实施例中，所述蚀刻所述导电层包括停止在设置于所述栅极结构与所述结构的所述背侧之间的自对准接触层上的蚀刻工艺。
在本文讨论的更广泛实施例的另一实施例中，提供了一种方法，所述方法包括在衬底的前侧上方形成底层。形成了一种具有栅极结构、源极部件和漏极部件的晶体管。所述栅极结构覆盖在所述底层上。从所述衬底的所述前侧向所述源极部件或所述漏极部件中的至少一个提供第一接触结构。从所述衬底的所述背侧向所述源极部件或所述漏极部件中的至少一个提供第二接触结构。所述第二接触结构可以延伸穿过所述底层中的开口。所述提供所述第二接触结构可以包括：沉积与所述底层接合的导电材料；图案化所述导电材料，以形成与所述底层的第一区域接合的所述第二接触结构；以及在所述图案化之后，在所述底层的第二区域上沉积介电层。
在另一实施例中，所述方法包括在提供所述第二接触结构之前减薄所述衬底。在实施例中，在减薄所述衬底之后，从所述衬底的所述背侧蚀刻第一沟槽以暴露所述源极部件，且从所述衬底的所述背侧蚀刻第二沟槽以暴露所述漏极部件。在一些实施例中，沉积所述导电材料包括在所述第一沟槽和所述第二沟槽中的每个中沉积所述导电材料，并且所述图案化所述导电材料可以包括从所述第一沟槽或所述第二沟槽中的一个移除所述导电材料。在一些实施例中，所述方法还包括在沉积所述介电层之后，执行所述介电层的化学机械抛光。在实施例中，在与所述第一接触结构接合的所述介电层上形成背侧电源轨金属化线。
在又一示例性方面，本发明涉及一种半导体结构。所述结构包括：两个源极/漏极(S/D)部件；和连接所述两个S/D部件的一个或多个沟道半导体层。栅极结构接合所述一个或多个沟道半导体层并插入所述两个S/D部件。底部介电层设置在所述栅极结构和所述一个或多个沟道半导体层下方。第一接触件从所述两个S/D部件的第一S/D部件的上方延伸到所述第一S/D部件，并且第二接触件从所述两个S/D部件的第二S/D部件的下方延伸到所述第二S/D部件。所述第二接触件在一个终端处具有第一宽度且在邻近所述底部介电层处具有第二宽度。所述第一宽度小于所述第二宽度。金属线连接到所述第二接触件的所述终端。
在另一实施例中，所述结构的所述第二接触件包括与所述第二S/D部件和所述底部介电层接合的粘合层，其中所述粘合层不与所述金属线接合。在另一实施例中，介电层环绕所述第二接触并与所述底部介电层接合。在另一实施例中，所述介电层包括其与所述底部介电层接合的衬垫层。在实施例中，所述衬垫层可以与所述第二接触件的侧壁接合。
在一些实施例中，一种方法，包括：提供具有前侧和背侧的结构，所述结构包括具有在前侧上形成的栅极结构、源极结构和漏极结构的全环绕栅极晶体管；从所述结构的所述背侧选择性地蚀刻所述结构，以形成延伸以暴露所述源极结构的第一沟槽和延伸以暴露所述漏极结构的第二沟槽；在所述结构的所述背侧上方且在所述第一沟槽和所述第二沟槽内沉积导电层；图案化所述导电层，以从所述第二沟槽移除所述导电层；在所述图案化之后，在所述第二沟槽中沉积介电层。在一些实施例中，还包括：形成到所述栅极结构和所述源极结构或所述漏极结构中的至少一个的接触元件，所述接触元件从所述结构的所述前侧延伸。在一些实施例中，沉积所述介电层包括：沉积衬垫层；和在所述衬垫层上方沉积绝缘材料。在一些实施例中，沉积所述介电层包括：沉积绝缘材料；在所述绝缘材料上执行化学机械抛光(CMP)，其中，所述CMP暴露所述第一沟槽内的所述导电层的表面。在一些实施例中，还包括：在所述第一沟槽内的所述导电层的所述暴露表面上形成电源轨互连线。在一些实施例中，沉积所述导电层包括沉积粘合层和上覆导电材料。在一些实施例中，从所述结构的所述背侧选择性地蚀刻所述结构以形成延伸以暴露所述源极结构的所述第一沟槽包括蚀刻所述源极结构的外延材料的部分。在一些实施例中，图案化所述导电层包括：在所述结构的所述背侧上的所述导电层上形成光刻胶部件；和蚀刻不受所述光刻胶部件保护的所述导电层。在一些实施例中，蚀刻所述导电层包括停止在设置于所述栅极结构与所述结构的所述背侧之间的自对准接触层上的蚀刻工艺。
在一些实施例中，一种方法，包括：在衬底的前侧上方形成底层；形成具有栅极结构、源极部件和漏极部件的晶体管，其中，所述栅极结构覆盖在所述底层上；从所述衬底的所述前侧向所述源极部件或所述漏极部件中的至少一个提供第一接触结构；以及从所述衬底的背侧向所述源极部件或所述漏极部件中的另一个提供第二接触结构，其中，所述第二接触结构延伸穿过所述底层中的开口，其中，所述提供第二接触结构包括：沉积与所述底层接合的导电材料；图案化所述导电材料，以形成与所述底层的第一区域接合的所述第二接触结构；以及在所述图案化之后，在所述底层的第二区域上沉积介电层。在一些实施例中，在提供所述第二接触结构之前，减薄所述衬底。在一些实施例中，在减薄所述衬底之后，从所述衬底的所述背侧蚀刻第一沟槽以暴露所述源极部件，且从所述衬底的所述背侧蚀刻第二沟槽以暴露所述漏极部件。在一些实施例中，沉积所述导电材料包括在所述第一沟槽和所述第二沟槽中的每个中沉积所述导电材料。在一些实施例中，图案化所述导电材料包括从所述第一沟槽或所述第二沟槽中的一个移除所述导电材料。在一些实施例中，还包括：在沉积所述介电层之后，执行所述介电层的化学机械抛光；以及在与所述第一接触结构接合的所述介电层上形成背侧电源轨金属化线。
在一些实施例中，一种半导体结构，包括：两个源极/漏极(S/D)部件；一个或多个沟道半导体层，连接所述两个S/D部件；栅极结构，接合所述一个或多个沟道半导体层并插入所述两个S/D部件；底部介电层，位于所述栅极结构和所述一个或多个沟道半导体层下方；第一接触件，从所述两个S/D部件的第一S/D部件的上方延伸到所述第一S/D部件；第二接触件，从所述两个S/D部件的第二S/D部件的下方延伸到所述第二S/D部件，其中，所述第二接触件在一个终端处具有第一宽度且在邻近所述底部介电层处具有第二宽度，其中所述第一宽度小于所述第二宽度；金属线，连接到所述第二接触件的所述终端。在一些实施例中，第二接触件包括与所述第二S/D部件和所述底部介电层接合的粘合层，其中，所述粘合层不与所述金属线接合。在一些实施例中，还包括：介电层，环绕所述第二接触件，其中，所述介电层与所述底部介电层接合。在一些实施例中，介电层包括衬垫层，所述衬垫层与所述底部介电层接合。在一些实施例中，衬垫层与所述第二接触件的侧壁接合。
上面概述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成半导体结构的方法，包括：
提供具有前侧和背侧的结构，所述结构包括具有在前侧上形成的栅极结构、源极结构和漏极结构的全环绕栅极晶体管；
从所述结构的所述背侧选择性地蚀刻所述结构，以形成延伸以暴露所述源极结构的第一沟槽和延伸以暴露所述漏极结构的第二沟槽；
在所述结构的所述背侧上方且在所述第一沟槽和所述第二沟槽内沉积导电层；
图案化所述导电层，以从所述第二沟槽移除所述导电层；
在所述图案化之后，在所述第二沟槽中沉积介电层。
2.根据权利要求1所述的方法，还包括：
形成到所述栅极结构和所述源极结构或所述漏极结构中的至少一个的接触元件，所述接触元件从所述结构的所述前侧延伸。
3.根据权利要求1所述的方法，其中，所述沉积所述介电层包括：沉积衬垫层；和在所述衬垫层上方沉积绝缘材料。
4.根据权利要求1所述的方法，其中，所述沉积所述介电层包括：
沉积绝缘材料；
在所述绝缘材料上执行化学机械抛光(CMP)，其中，所述化学机械抛光暴露所述第一沟槽内的所述导电层的表面。
5.根据权利要求4所述的方法，还包括：
在所述第一沟槽内的所述导电层的所述暴露表面上形成电源轨互连线。
6.根据权利要求1所述的方法，其中，所述沉积所述导电层包括沉积粘合层和上覆导电材料。
7.根据权利要求1所述的方法，其中，所述从所述结构的所述背侧选择性地蚀刻所述结构以形成延伸以暴露所述源极结构的所述第一沟槽包括蚀刻所述源极结构的外延材料的部分。
8.根据权利要求1所述的方法，其中，所述图案化所述导电层包括：在所述结构的所述背侧上的所述导电层上形成光刻胶部件；和蚀刻不受所述光刻胶部件保护的所述导电层。
9.根据权利要求8所述的方法，其中，所述蚀刻所述导电层包括停止在设置于所述栅极结构与所述结构的所述背侧之间的自对准接触层上的蚀刻工艺。
10.一种形成半导体结构的方法，包括：
在衬底的前侧上方形成底层；
形成具有栅极结构、源极部件和漏极部件的晶体管，其中，所述栅极结构覆盖在所述底层上；
从所述衬底的所述前侧向所述源极部件或所述漏极部件中的至少一个提供第一接触结构；以及
从所述衬底的背侧向所述源极部件或所述漏极部件中的另一个提供第二接触结构，其中，所述第二接触结构延伸穿过所述底层中的开口，其中，所述提供第二接触结构包括：
沉积与所述底层接合的导电材料；
图案化所述导电材料，以形成与所述底层的第一区域接合的所述第二接触结构；以及
在所述图案化之后，在所述底层的第二区域上沉积介电层。
11.根据权利要求10所述的方法，其中，在提供所述第二接触结构之前，减薄所述衬底。
12.根据权利要求11所述的方法，其中，在减薄所述衬底之后，从所述衬底的所述背侧蚀刻第一沟槽以暴露所述源极部件，且从所述衬底的所述背侧蚀刻第二沟槽以暴露所述漏极部件。
13.根据权利要求12所述的方法，其中，所述沉积所述导电材料包括在所述第一沟槽和所述第二沟槽中的每个中沉积所述导电材料。
14.根据权利要求13所述的方法，其中，所述图案化所述导电材料包括从所述第一沟槽或所述第二沟槽中的一个移除所述导电材料。
15.根据权利要求10所述的方法，还包括：在沉积所述介电层之后，执行所述介电层的化学机械抛光；以及
在与所述第一接触结构接合的所述介电层上形成背侧电源轨金属化线。
16.一种半导体结构，包括：
两个源极/漏极部件；
一个或多个沟道半导体层，连接所述两个源极/漏极部件；
栅极结构，接合所述一个或多个沟道半导体层并插入所述两个源极/漏极部件；
底部介电层，位于所述栅极结构和所述一个或多个沟道半导体层下方；
第一接触件，从所述两个源极/漏极部件的第一源极/漏极部件的上方延伸到所述第一源极/漏极部件；
第二接触件，从所述两个源极/漏极部件的第二源极/漏极部件的下方延伸到所述第二源极/漏极部件，其中，所述第二接触件在一个终端处具有第一宽度且在邻近所述底部介电层处具有第二宽度，其中所述第一宽度小于所述第二宽度；
金属线，连接到所述第二接触件的所述终端。
17.根据权利要求16所述的半导体结构，其中，所述第二接触件包括与所述第二源极/漏极部件和所述底部介电层接合的粘合层，其中，所述粘合层不与所述金属线接合。
18.根据权利要求16所述的半导体结构，还包括：介电层，环绕所述第二接触件，其中，所述介电层与所述底部介电层接合。
19.根据权利要求18所述的半导体结构，其中，所述介电层包括衬垫层，所述衬垫层与所述底部介电层接合。
20.根据权利要求19所述的半导体结构，其中，所述衬垫层与所述第二接触件的侧壁接合。
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