TW202209450A - 半導體裝置及其製造方法 - Google Patents

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游力蓁
張家豪
莊正吉
程冠倫
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Abstract

結構及方法包括例如全繞式閘極電晶體等的裝置形成在前側以及從結構的前側對裝置的一個端點的接觸與從結構的背側對裝置的一個端點的接觸。背側接觸件可包括從背側選擇性蝕刻第一溝槽與第二溝槽，第一溝槽延伸而暴露第一源極/汲極結構，第二溝槽延伸至第二源極/汲極結構。將導體層置於溝槽並將導體層圖形化，以形成導體的導孔至第一源極/汲極結構。

Description

半導體裝置及其製造方法
本發明實施例是關於半導體結構及其製造製程，更特別是關於具有背側金屬化結構(例如電源導軌)及背側導孔(vias)的半導體裝置。
電子產業已歷經對小且快的電子裝置的需求的長期性的成長，上述電子裝置並可同時支援大量的愈來愈複雜且精密的功能。據此，在半導體產業有持續的趨勢製造低成本、高效能及低功率的積體電路(integrated circuits；ICs)。迄今，藉由縮減半導體積體電路的尺寸(舉例而言：最小特徵尺寸)而已經達成上述目標的大部分，並藉此改善生產效率及降低相關成本。然而，這樣的縮減已經導致半導體製造製程的複雜度增加。因此，要實現在半導體積體電路及裝置的進步，需要在半導體製造製程及技術有類似的進步。
傳統上，積體電路(integrated circuits，IC)是以堆疊的方式構建的，在最低水平的位置具有電晶體，且在電晶體上具有互連(導孔和導線)以對電晶體提供連接性。一般而言，電源導軌(power rail)(例如用於電壓源和接地面的金屬線)也在電晶體上方且為互連的一部分。當基底電路持續縮小，電源軌也隨之縮小。這無可避免地導致橫跨電源軌之壓降的增加，以及積體電路功率消耗的增加。因此，雖然現存之半導體製造的方法已逐漸合乎它們的預期目標，但它們仍未在各方面皆令人滿意。
一實施例是關於一種半導體裝置的製造方法，包括：提供一結構，其具有一前側與一背側，該結構包括一全繞式閘極(gate-all-around)電晶體，該全繞式閘極電晶體具有形成在該前側的一閘極結構、一源極結構與一汲極結構。從該結構的該背側選擇性地蝕刻該結構，以形成一第一溝槽與一第二溝槽，該第一溝槽延伸以暴露該源極結構，該第二溝槽延伸以暴露該汲極結構。在該結構的該背側的上方且在該第一溝槽內與該第二溝槽內沉積一導體層。圖形化該導體層，以從該第二溝槽移除該導體層。在圖形化之後，在該第二溝槽沉積一介電層。
另一實施例是關於一種半導體裝置的製造方法，其包括：在一基底的一前側的上方形成一底層。形成一電晶體，其具有一閘極結構、一源極部件與一汲極部件，其中該閘極結構在該底層上。從該基底的該前側將一第一接觸結構提供至該源極結構與該汲極結構的至少一個。從該基底的一背側將一第二接觸結構提供至該源極結構與該汲極結構的另一個，其中該第二接觸結構可延伸穿過在該底層的一開口。提供該第二接觸結構可包括：沉積一導體材料，其與該底層交界；圖形化該導體材料，以形成與該底層的一第一區域交界的該第二接觸結構；以及在圖形化之後，在該底層的一第二區域上沉積一介電層。
又另一實施例是關於一種半導體結構。上述半導體結構包括二個源極/汲極(source/drain；S/D)部件與一或多個通道半導體層，上述一或多個通道半導體層連接上述二個源極/汲極部件。一閘極結構，與上述一或多個通道半導體層嚙合並介於上述二個源極/汲極部件之間。一底介電層，置於該閘極結構的下方以及上述一或多個通道半導體層的下方。一第一接觸件，從上述二個源極/汲極部件的一第一源極/汲極部件的上方延伸至該第一源極/汲極部件。一第二接觸件，從上述二個源極/汲極部件的一第二源極/汲極部件的下方延伸至該第二源極/汲極部件，其中該第二接觸件在一個端部具有一第一寬度且在相鄰該底介電層處具有一第二寬度，其中該第一寬度小於該第二寬度。一金屬線，連接於該第二接觸件的該端部。
以下揭露提供了許多不同的實施例或範例，用於實施提供之主題的不同部件。組件和配置的具體範例描述如下，以簡化本揭露的說明。當然，這些僅僅是範例，並非用以限定本發明的實施例。舉例而言，以下敘述中提及第一部件形成於第二部件上或上方，可能包含第一與第二部件直接接觸的實施例，也可能包含額外的部件形成於第一與第二部件之間，使得第一與第二部件不直接接觸的實施例。此外，本揭露在各種範例中可能重複元件符號的數字及/或字母，此重複是為了簡化和清楚，並非在討論的各種實施例及/或組態之間指定其關係。
再者，在此可使用空間相對用詞，例如「在……下方」、「在……下」、「下方的」、「在……上」、「上方的」及類似的用詞以助於描述圖中所示之其中一個元件或部件相對於另一(些)元件或部件之間的關係。這些空間相對用詞係用以涵蓋圖式所描繪的方向以外，使用中或操作中之裝置的不同方向。裝置可能被轉向(旋轉90度或其他方向)，且可與其相應地解釋在此使用之空間相對描述。再者，除非另有說明，否則根據在此揭露之具體技術及本技術領域中具有通常知識者的理解，當用「約」、「大約」及相似的用詞描述一個數字或一個數字範圍時，所述用詞涵蓋在所述數字之某些變化(像是+/- 10%或其他變化)內的數字。舉例而言，用詞「約5 nm」可涵蓋4.5 nm至5.5 nm、4.0 nm至5.0 nm等的尺寸範圍。
還應注意的是，本發明實施例以多重閘極電晶體的形式呈現實施例，具體而言為例示的全繞式閘極（gate-all-around；GAA）裝置。這樣的裝置可包括一P型金屬—氧化物—半導體（metal-oxide-semiconductor）全繞式閘極裝置或一N型金屬—氧化物—半導體全繞式閘極裝置。一全繞式閘極裝置是有關於具有垂直堆疊、水平定位的多重通道電晶體（vertically-stacked horizontally-oriented multi-channel transistors），例如奈米線電晶體(nanowire transistors)或奈米片電晶體（nanosheet transistors）。全繞式閘極裝置由於具有較佳的閘極控制能力、較低的漏電流以及在佈局方面與鰭式場效電晶體（FinFET）裝置有完全的相容性，而為使互補式金屬—氧化物—半導體（CMOS）邁入下個階段的規劃（the next stage of the roadmap）的被寄予厚望的候選技術。除了在後續的請求項具體界定的範圍，本發明實施例的全繞式閘極裝置的說明僅為例示而不用來作限制。所屬技術領域中具有通常知識者可辨識可從本發明實施例的面向獲益的半導體裝置的其他例子。例如，在此敘述的一些實施例亦可應用於鰭式場效電晶體（Fin Field-Effect Transistor；FinFET）裝置、Ω字形閘極（Omega-gate；Ω-gate）裝置或Π字形閘極（Pi-gate；Π-gate）裝置。
本發明實施例一般是關於半導體結構及其製造製程，更特別是關於具有背側金屬化結構(例如電源導軌)及背側導孔(vias)的半導體裝置。本發明實施例的面向是在包含電晶體（例如：全繞式閘極（gate-all-around；GAA）電晶體及/或鰭式場效電晶體）的一結構的前側提供一互連結構（其可包括電源導軌）之外，在上述結構的背側提供電源導軌（或，電源繞線）。這個架構增加在上述結構中可取得之用來直接連接至源極/汲極接觸件及導孔的金屬路徑的數量。其亦得以增加閘極密度，而加大裝置集積度。
本發明實施例的一些實施例的目的在於，提供一背側導孔結構，用以將背側電源導軌連接至前側的源極/汲極部件。本發明實施例的裝置與方法包括複數個實施例，得以使裝置效能改善，例如對於時間相依介電崩潰（time dependent dielectric breakdown；TDDB），包括藉由在配置上述導孔結構之前沉積導體材料。一些實施例及方法因此減少了不需要的蝕刻（舉例而言：接觸結構損失）及/或在減少背側導孔形成中的導體材料的充分填隙帶來的問題（舉例而言：在填隙製程的過程避免空孔的形成）。在複數個實施例中的鄰接材料（舉例而言：接觸結構）的不需要的損失是起因於定義上述背側導孔所需要的深度蝕刻，其可藉由此處的方法與結構而減輕。接觸結構損失亦可起因於蝕刻背側導孔的孔洞（舉例而言：蝕刻介電質而對應於周遭的介電材料形成孔洞）時在提供一蝕刻停止結構的挑戰，其亦可藉由由此處的一些實施例提供的蝕刻選擇性而減輕。這些挑戰的一或多個會藉由本發明的一些實施例而減輕。
第1A與1B凸顯示根據本發明實施例的各種面向的用於製造半導體裝置的方法100的一實施例的流程圖。要瞭解的是，方法100包括具有一互補式金屬—氧化物—半導體（complementary metal-oxide-semiconductor；CMOS）技術的製程流程的特徵的步驟，因此，在此僅簡單敘述。可以在方法100之前、之後及/或期間施行附加步驟。
以下結合第2圖至第22E圖來說明方法100，第2圖至第22E圖是顯示根據一些實施例、根據方法100在製造的各個步驟中的半導體裝置（或半導體結構）200的各種俯視圖與剖面圖。此外，半導體裝置200還可以包括各種其他裝置與部件，例如其他類型的裝置，例如附加的電晶體、雙極性接面電晶體(bipolar junction transistors)、電阻器、電容器、電感器、二極體、熔斷器、靜態隨機存取記憶體（static random-access memory；SRAM）及/或其他邏輯電路等，但為了更佳地理解本發明實施例的發明概念而進行了簡化。在一些實施例中，半導體裝置200包括複數個半導體裝置（舉例而言：電晶體），包括P型場效電晶體、N型場效電晶體等，可以使其相互連接。此外，需要指出的是，方法100的製程步驟，包括參照圖式所作的任何敘述僅僅是例示性，而不是為了限制超出後文的請求項中具體敘述的內容。在方法100的實施例中可以包括額外的步驟；在方法100的實施例中可以省略所繪示的方塊。
方法100始於方塊102，在方塊102提供一基底。請參考圖2的例子，提供一基底202。在一些實施例中，基底202可以是半導體基底，例如矽基底。基底202可以包括各種摻雜配置，取決於本技術領域已知的設計要求。基底202還可以包括其他半導體，例如鍺、碳化矽（SiC）、矽鍺（SiGe）或鑽石。抑或是，基底202可以包括化合物半導體及/或合金半導體。此外，基底202可以視需求包括一個或多個磊晶層（epi-layer），可以受到應變以增強效能，可以包括一絕緣體上覆矽（silicon-on-insulator；SOI）結構及/或具有其他合適的增強部件。
然後，方法100進行到方塊104，在方塊104中，在上述基底上形成底部自對準蓋板（bottom SAC）層。請參考第2圖的例子，提供一底層204。在一實施例中，底層204是一介電材料。底層204的例示的介電材料包括氧化矽（SiO）、SiOC、AlO、ZrSi、AlON、ZrO、HfO、TiO、ZrAlO、ZnO、TaO、LaO、YO、TaCN、SiN、SiOCN、ZrN、SiCN。需要說明的是，在一些實施例中，底層204不是介電質，而是其他成分，例如Si或HfSi。可以選擇底層204的組成，使其在施行包括如方塊130中討論的後續處理時提供足夠的蝕刻選擇性。在一實施例中，將上述底部自對準蓋板層的組成選擇為使其提供相對於底部導孔的導電材料的選擇性。在一些實施例中，底層204的厚度可以在約0.5至50奈米（nm）之間。底層204可以藉由例如包括電漿輔助化學氣相沉積（plasma-enhanced chemical vapor deposition；PECVD）的化學氣相沉積（chemical vapor deposition；CVD）、物理氣相沉積（physical vapor deposition；PVD）、鍍製(plating)、氧化及/或其他合適的製程x來形成。需要指出的是，在一些實施例中，底層204可以在方塊106之後全部或部分形成，例如，藉由氧化或其他製程。在其他實施例中，方塊106的堆疊物是在已完成的底層204上形成。
然後，方法100進行到方塊106，在方塊106中，在基底上成長複數個磊晶層的堆疊物。請參考第2圖的例子，提供了一第二成分的磊晶層210與一第二成分的磊晶層208的複數個交替層的堆疊物206。在一實施例中，上述第一成分（舉例而言：用於形成磊晶層210）的磊晶層是SiGe，而第二成分（舉例而言：用於形成磊晶層208）的磊晶層是矽（Si）。然而，可能有其他實施例，包括提供具有不同的氧化速率及/或蝕刻選擇性的第一成分與第二成分的實施例。例如，在一些實施例中，第一成分或第二成分的磊晶層中的任何一個可以包括其他材料，例如鍺；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，例如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP；或其組合。舉例而言，上述第一成分或上述第二成分的磊晶層的磊晶成長可以藉由分子束磊晶（molecular beam epitaxy；MBE）製程、金屬有機化學氣相沉積（metalorganic chemical vapor deposition；MOCVD）製程及/或其他合適的磊晶成長製程來進行。還需要指出的是，雖然將磊晶層208、210顯示為具有特定的堆疊順序，但其他配置亦是可能。
需要注意的是，將堆疊物206顯示為包括五層磊晶層210與五層磊晶層208，這僅僅是為了說明的目的，而不是為了限制超出請求項中具體敘述的內容。可以理解的是，可以形成任何數量的磊晶層，其中例如，磊晶層的數量取決於全繞式閘極電晶體所需的半導體通道層的數量。在一些例子中，磊晶層的數量以及因此的半導體通道層的數量，是根據全繞式閘極電晶體所實現的裝置類型（舉例而言：如核心（邏輯）裝置、靜態隨機存取記憶體裝置或類比裝置等）來選擇。在一些實施例中，磊晶層208的數量以及因此的半導體通道層的數量在4到10之間。在一些實施例中，磊晶層210各自具有約4-8奈米（nm）的厚度範圍。在一些情況下，磊晶層208各自具有約4-8奈米的厚度範圍。磊晶層208可以作為一隨後形成的多重閘極裝置（舉例而言：全繞式閘極電晶體）的通道區，並且其厚度可以至少部分地基於裝置效能的考慮來作選擇。磊晶層210可用於定義隨後形成的多重閘極裝置的相鄰通道區之間的間隙距離，並且其厚度也可至少部分地基於裝置效能的考慮來作選擇。
在形成上述第一成分的磊晶層（例如，用於形成磊晶層210）與上述第二成分的磊晶層（例如，用於形成磊晶層208）的堆疊物之後，可以形成一硬遮罩（hard mask；HM）層。在一些實施例中，可隨後將上述硬遮罩層圖案化，如下所述，以形成一硬遮罩層304，其中硬遮罩層304包括在氧化物層（例如，可包括SiO2 的一墊氧化物層）與形成在上述氧化物層的上方的氮化物層（例如，可包括Si3 N4 的一墊氮化物層）。在一些實例中，上述氧化物層可以包括加熱成長的氧化物、化學氣相沉積所沉積的氧化物及/或原子層沉積所沉積的氧化物，並且氮化物層可以包括藉由化學氣相沉積或其他合適的技術沉積的氮化物層。一般而言，在一些實施例中，上述硬遮罩層可以包括藉由化學氣相沉積、原子層沉積、物理氣相沉積或其他合適的製程沉積的含氮化物材料。
然後，方法100進行到方塊108，在方塊108中，藉由蝕刻上述複數個磊晶層、底層及/或基底的一部分來形成一鰭狀物結構。請參考第3圖的例子，形成一鰭狀物結構或簡單的鰭狀物302。在一些實施例中，在形成一圖形化的硬遮罩層304之後，利用硬遮罩層304作為一蝕刻遮罩，形成從基底202延伸的鰭狀物302。鰭狀物302可以使用包括光學微影製程與蝕刻製程的合適製程來製造。上述光學微影製程可以包括在半導體裝置200的上方形成一光阻層、將上述光阻曝光於一圖形、施行曝光後烘烤製程以及顯影以形成包括上述光阻的一遮罩元件。在一些實施例中，可以使用電子束（e-beam）光學微影製程對上述光阻進行圖形化，以形成上述遮罩元件。然後，可將上述遮罩元件用於保護基底202的區域以及在其上形成的層，而蝕刻製程在未保護的區域中形成溝槽306，溝槽306穿過硬遮罩層304，穿過上述第一成分與上述第二成分的上述磊晶層，並進入基底202，藉此留下複數個延伸的鰭狀物302。溝槽306可以使用乾式蝕刻（例如，反應性離子蝕刻）、濕式蝕刻及/或其他合適的製程來進行蝕刻。
在各種實施例中，鰭狀物302中的每一個包括由基底202、底層204、磊晶層210（舉例而言：包括第一成分）、磊晶層208（舉例而言：包括第二成分）與硬遮罩層304形成的下鰭狀物部分202A。硬遮罩層304可以在鰭狀物302形成之前或之後移除（舉例而言：藉由一化學機械研磨製程）。
然後，方法100進行到方塊110，在方塊110形成淺溝槽隔離（shallow trench isolation；STI）部件。請請參考第4圖，在方塊110的一個實施例中，將淺溝槽隔離部件402形成為與鰭狀物302相鄰並介於鰭狀物302之間。在一些例子中，在形成鰭狀物302之後，可以以一介電材料來填充介於鰭狀物302之間的溝槽306（第3圖）。在一些實施例中，用於填充溝槽306的上述介電材料可以包括SiO2 、氮化矽、氮氧化矽、摻氟的矽酸鹽玻璃（fluorine-doped silicate glass；FSG）、低介電常數介電材料、上述之組合及/或本技術中已知的其他合適材料。在各種例子中，上述介電材料可藉由化學氣相沉積製程、次大氣壓化學氣相沉積（sub-atmospheric chemical vapor deposition；SACVD）製程、可流動化學氣相沉積製程（flowable chemical vapor deposition；FCVD）、原子層沉積製程、物理氣相沉積製程及/或其他合適的製程來進行沉積。
在一些實施例中，在沉積上述介電材料之後，可施行一化學機械研磨製程以移除介電材料的多餘部分，並使半導體裝置200的頂表面平坦化，此後，如第4圖所示，將上述介電材料回蝕，從而形成淺溝槽隔離部件402。在一些實施例中，上述化學機械研磨製程還可以移除每個鰭狀物302的上方的硬遮罩層304。在一些實施例中，將上述絕緣材料凹陷以形成淺溝槽隔離部件402，包括將淺溝槽隔離部件402凹陷至具有與底層204共平面的一頂表面。
然後，方法100進行到方塊112，其中在上述鰭狀物結構的上方形成虛置閘極結構。請請參考圖5的例子，在鰭狀物結構302的上方形成一閘極結構或堆疊物502。在一實施例中，閘極結構或堆疊物502是虛置（犧牲的）閘極堆疊物，其隨後在裝置200的後續處理階段被移除並被最終閘極堆疊物取代，如下文所述。具體而言，在一些實施例中，閘極結構或堆疊物502可在隨後的處理階段被一高介電常數介電層（HK）與一金屬閘極電極（MG）取代。在一些實施例中，閘極結構或堆疊物502包括一介電層504與一電極層506。閘極結構或堆疊物502還可以包括一或多個硬遮罩層508。如上所述，硬遮罩層508可以包括多層結構，例如氧化物層與氮化物層。在一些實施例中，閘極結構或堆疊物502由各種製程步驟形成，例如層沉積、圖形化、蝕刻以及其他合適的加工步驟。例示性的沉積製程包括化學氣相沉積（包括低壓化學氣相沉積與電漿輔助化學氣相沉積）、物理氣相沉積、原子層沉積、加熱氧化、電子束蒸鍍或其他合適的沉積技術，或其組合。例如，在形成閘極結構或堆疊物502時，上述圖形化製程包括光學微影製程（舉例而言：光學微影或電子束微影），其可進一步包括光阻塗布（舉例而言：旋轉塗佈）、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、洗淨、乾燥（舉例而言：旋轉乾燥及/或硬烘烤）、其他合適的光學微影技術，及/或其組合。在一些實施例中，蝕刻製程可以包括乾式蝕刻（舉例而言：反應性離子蝕刻）、濕式蝕刻及/或其他蝕刻方法。
然後，方法100進行到方塊114，其中形成源極/汲極部件與相鄰的介電層，例如接觸蝕刻停止層（contact etch stop laye；CESL）及/或層間介電（interlayer dielectric；ILD）層。請參考第6圖的例子，顯示與閘極結構或堆疊物502相鄰形成的源極/汲極部件610、接觸蝕刻停止層602與層間介電層604。圖示了與閘極結構502及源極/汲極電部件610相鄰的間隔物元件606。
在一些實施例中，在形成層間介電層604之前，在裝置上形成一接觸蝕刻停止層（contact etch stop layer；CESL）602。在一些例子中，接觸蝕刻停止層602包括氮化矽層、氧化矽層、氮氧化矽層及/或本技術領域中已知的其他材料。接觸蝕刻停止層602可以藉由電漿輔助化學氣相沉積（PECVD）製程及/或其他合適的沉積或氧化製程來形成。在一些實施例中，層間介電層604包括例如正矽酸四乙酯（tetraethylorthosilicate；TEOS）的氧化物、未摻雜的矽酸鹽玻璃或摻雜的氧化矽，例如硼磷矽酸鹽玻璃（borophosphosilicate glass；BPSG）、氟矽酸鹽玻璃（fluorosilicate glass；FSG）、磷矽酸鹽玻璃（phosphosilicate glass；PSG）、摻硼的矽玻璃（boron doped silicon glass；BSG）及/或其他合適的介電材料。層間介電層604可藉由電漿輔助化學氣相沉積製程或其他合適的沉積技術來沉積。
在方塊114的另一個實施例中，並且在沉積層間介電層604（及/或接觸蝕刻停止層602或其他介電層）之後，可以施行一平坦化製程以暴露閘極結構或堆疊物502的一頂表面。例如，上述平坦化製程可以包括一化學機械研磨(CMP)製程，上述化學機械研磨製程移除覆蓋閘極結構或堆疊物502之部分的層間介電層604（與接觸蝕刻停止層602，如果存在），並對半導體裝置200的頂表面進行平坦化。此外，上述化學機械研磨製程可以移除覆蓋在閘極結構502上的硬遮罩層508，以暴露閘極結構或堆疊物502的底層的電極層506，例如多晶矽電極層。
需要指出的是，在第6圖中，半導體裝置200還包括在閘極結構或堆疊物502與源極/汲極區610的側壁上的間隔物元件606。在一些實施例中，這些間隔物中的一個或多個可以被省略。在一些實施例中，間隔物元件606包括複數個層。在一些例子中，間隔元件606可以包括一介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN、氧碳化矽、SiOCN、一低介電常數材料（舉例而言：具有介電常數'k'＜7）及/或其組合。舉例而言，間隔物元件606可以藉由使用例如化學氣相沉積製程、次大氣壓化學氣相沉積（sub-atmospheric chemical vapor deposition；SACVD）製程、可流動化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程或其他合適的製程在半導體裝置200（例如，包括鰭狀物302）的上方共形沉積介電材料來形成。
在方塊114的一些實施例中，例如在上述接觸蝕刻停止層與層間介電層的沉積之前，藉由在源極/汲極區域中磊晶成長半導體材料層來形成一源極/汲極（S/D）部件，其圖示為第6圖的源極/汲極部件610。在各種實施例中，成長上述半導體材料層以形成源極/汲極部件610，上述半導體材料層可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP、SiC或其他合適的材料。源極/汲極部件610可以藉由一種或多種磊晶（epi）製程而形成。在一些實施例中，源極/汲極部件610可以在磊晶製程期間進行原位(in-situ )摻雜。例如，在一些實施例中，磊晶成長的SiGe源極/汲極電部件可以被摻雜硼。在某些情況下，磊晶成長的Si磊晶源極/汲極部件可以被碳摻雜以形成Si:C源極/汲極部件，被磷摻雜以形成Si:P源極/汲極部件，或被碳與磷摻雜以形成SiCP源極/汲極部件。在一些實施例中，源極/汲極部件610不進行原位摻雜，而是施行一佈植製程以摻雜源極/汲極部件610。在一些實施例中，源極/汲極部件610的形成可以在N型與P型源極/汲極部件中的每一個單獨的處理序列中執行。
在一些實施例中，包括如第6圖所示，源極/汲極部件610是在將鰭狀物302的一部分在源極/汲極區域中凹陷之後形成。源極/汲極部件610形成在凹陷的鰭狀物302的頂表面處提供的種子區域上，舉例而言，鰭狀物部分202A。在一些實施例中，鰭狀物302的凹陷足以移除（舉例而言：蝕除）源極/汲極區域中的底層204。換句話說，源極/汲極部件620與基材的鰭狀物部分202A交界。
然後，方法100進行到方塊116，其中執行閘極替換製程及/或在鰭片的通道區域中「釋放」上述裝置的通道區域。具體而言，方塊116可以包括移除虛置閘極結構，並執行通道層釋放製程。在一些實施例中，閘極結構502的暴露的電極層506起初可以藉由合適的蝕刻製程移除，然後藉由蝕刻製程來移除介電層504。例示性的蝕刻製程包括濕式蝕刻、乾式蝕刻或其組合。
在移除上述虛置閘極結構之後，並且在方塊116的另一個實施例中，可以選擇性地移除裝置200的通道區域中的磊晶層210（舉例而言：使用選擇性蝕刻製程），而保留磊晶層208（舉例而言：Si半導體通道層）以形成半導體裝置200的通道。上述選擇性蝕刻製程可以經由由上述討論的虛置閘極電極的移除所提供的溝槽來進行。在一些實施例中，藉由移除上述通道區域中的磊晶層210，可以在上述通道區域中的相鄰奈米線之間（舉例而言：在相鄰磊晶層208之間）形成間隙，在上述間隙內形成上述閘極結構。在一些實施例中，相鄰閘極結構而形成內間隔物。
現在請參考圖7A-7E，根據在俯視圖中畫出的線，以相關的剖面圖顯示圖2-6中顯示的半導體裝置200。第7A圖的剖面線B在第7B圖中顯示；第7A圖的剖面線C在第7C圖中顯示；第7A圖的剖面線D在第7D圖中顯示。上述模式在其餘圖中繼續。
請請參考第7A-7E圖的例子，在移除閘極502與釋放（例如，磊晶層210的蝕刻）通道區域之後，在作為通道區域的磊晶層208的上方與之間形成一閘極結構702，例如，在如上所述的由移除上述通道區域中的磊晶層210所產生的間隙中。在一實施例中，內間隔物606A可以形成在這些間隙中，使得內間隔物606A位於閘極結構702與源極/汲極部件610之間。內間隔物606A可以包括SiO、HfSi、SiOC、AlO、ZrSi、AlON、ZrO、HfO、TiO、ZrAlO、ZnO、TaO、LaO、YO、TaCN、SiN、SiOCN、Si、SiOCN、ZrN、SiCN或上述之組合。在一些實施例中，內間隔物606A可以是與間隔物606相同的材料。在一些實施例中，內間隔物606A是與間隔物606不同的材料，並藉由不同的製程形成。在一實施例中，間隔物606及/或內間隔物606A可以具有約1nm與約40nm之間的厚度。
閘極結構702可以包括一高介電常數介電層/金屬閘極堆疊物，然而其他成分也是可能。在一些實施例中，閘極結構702包括一高介電常數閘極介電層704與一金屬電極706。在一些實施例中，閘極結構702還包括界面層（interfacial layer；IL）。如本文使用與敘述的高K閘極電介質，包括具有高介電常數的介電質材料，例如，大於熱氧化矽的介電常數（約3.9）。在一些實施例中，高介電常數閘極介電層704可以包括一高介電常數介電層，例如氧化鉿（HfO2 ）。抑或是，高介電常數閘極介電層704可以包括其他高介電常數介電層，例如TiO2 、HfZrO、Ta2 O3 、HfSiO4 、ZrO2 、ZrSiO2 、LaO、AlO、ZrO、TiO、Ta2 O5 、Y2 O3 、SrTiO3 （STO）、BaTiO3 （BTO）、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3 （BST）、Al2 O3 、Si3 N4 、氧氮化物（SiON）、上述之組合或其他合適的材料。在各種實施例中，高介電常數閘極介電層704可以藉由原子層沉積、物理氣相沉積（PVD）、脈衝雷射沉積（pulsed laser deposition；PLD）、化學氣相沉積及/或其他合適的方法來形成。金屬電極706可以包括金屬、金屬合金或金屬矽化物。在一些實施例中，金屬電極706可以包括單一層或一多層結構，例如具有選定的功函數以提高裝置效能的金屬層（功函數金屬層）、襯層、潤濕層、黏著層、金屬合金或金屬矽化物的各種組合。舉例而言，金屬電極706可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合適的金屬材料或上述之組合。在各種實施例中，金屬電極706可以藉由原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍或其他合適的製程來形成。此外，金屬電極706可以提供N型或P型功函數，可以作為一電晶體（例如全繞式閘極電晶體）的閘極電極。
如上所述，半導體裝置200包括在其背側的基底202與建立在基底202的前表面上的各種元件。以上討論的這些元件包括在基底202的上方的作為隔離結構的淺溝槽隔離部件402、從基底202延伸並與淺溝槽隔離部件402相鄰的半導體下鰭狀物部分202A、在下鰭狀物部分202A的凹陷部分的上方的磊晶源極/汲極（S/D）部件610、懸在下鰭狀物部分202A的上方並連接二個源極/汲極部件610的一個或多個作為通道半導體層的磊晶層208、位於二個源極/汲極部件610之間並環繞磊晶層208的閘極結構702、位於下半導體鰭部202A與閘極堆疊物（閘極結構702）之間的底層204、在源極/汲極部件610與閘極堆疊物（閘極結構702）之間的內間隔物606A、接觸蝕刻停止層602與層間介電層604，上述中的每一個都繪示於第7A-7E圖。
第7A-7E圖進一步繪示半導體裝置200的部件，上述部件提供了對半導體裝置200的一或多個終端的接觸或連接。在閘極結構702的上方，半導體裝置200還包括一自對準蓋板層（SAC-1）708。SAC-1層708的例示材料包括SiO、HfSi、SiOC、AlO、ZrSi、AlON、ZrO、HfO、TiO、ZrAlO、ZnO、TaO、LaO、YO、TaCN、SiN、SiOCN、Si、SiOCN、ZrN、SiCN及上述之組合。SAC-1層708包括一寬度w1。寬度w1可以在大約3至30奈米（nm）之間。
在每個源極/汲極部件610的上方，半導體裝置200還包括矽化物部件710與源極/汲極接觸件712。在一些實施例中，矽化物部件710被省略。源極/汲極接觸件712的例示材料包括TaN、Mo、Ni、W、Ru、Co、Cu、Ti、TiN、Ta及上述之組合。
一介電質源極/汲極蓋板層714在第一個源極/汲極部件610上，一源極/汲極接觸導孔716在第二個源極/汲極接觸件610上。在一實施例中，介電質源極/汲極蓋板層714位於源極/汲極部件610中的源極部件（左）的上方，源極/汲極接觸導孔716的源極/汲極接觸件位於源極/汲極部件610中的汲極部件（右）的上方。在替換性的實施例中，介電質源極/汲極蓋板層714可以位於源極/汲極部件610中的汲極部件（右）的上方，源極/汲極接觸導孔716的源極/汲極接觸可以位於源極/汲極部件610中的源極部件（左）的上方。在一些實施例中，介電質源極/汲極蓋板層714可以同時位於源極/汲極部件610中的源極部件及汲極部件的上方。
用於介電質源極/汲極蓋板層714的例示材料包括例如SiO、HfSi、SiOC、AlO、ZrSi、AlON、ZrO、HfO、TiO、ZrAlO、ZnO、TaO、LaO、YO、TaCN、SiN、SiOCN、Si、SiOCN、ZrN、SiCN及上述之組合的材料。在一實施例中，介電質源極/汲極蓋板層714是一介電材料。介電質源極/汲極蓋板層714具有一寬度w2。在一些實施例中，寬度w2在大約3至30nm之間。在一些實施例中，介電質源極/汲極蓋板層714的組成是與SAC-1層708的組成不同。在一實施例中，將介電質源極/汲極蓋板層714稱為一自對準蓋板層（SAC-2）。源極/汲極接觸導孔716提供與源極/汲極部件610的電性連接。用於源極/汲極接觸導孔716的例示材料包括TaN、Mo、Ni、W、Ru、Co、Cu、Ti、TiN、Ta及上述之組合。因此，在一些實施例中，上述裝置的一個源極/汲極部件610經由源極/汲極接觸導孔716從其頂側電性連接，而上述裝置的另一個源極/汲極部件610未從其頂側電性連接，介電質源極/汲極蓋板層714不提供電性連接。
在一些實施例中，SAC-1層708包括La2 O3 、Al2 O3 、SiOCN、SiOC、SiCN、SiO2 、SiC、ZnO、ZrN、Zr2 Al3 O9 、TiO2 、TaO2 、ZrO2 、HfO2 、Si3 N4 、Y2 O3 、AlON、TaCN、ZrSi或其他合適的材料。SAC-1層708保護閘極堆疊物（閘極結構702）免於受到加工（舉例而言：蝕刻與化學機械研磨製程），包括用於蝕刻源極/汲極接觸孔的製程的加工。可以藉由將閘極堆疊物（閘極結構702）凹陷形成、在凹陷的閘極堆疊物（閘極結構702）的上方沉積一種或多種介電材料以及對上述一種或多種介電材料進行化學機械研磨製程，而形成SAC-1層708。例如，SAC-1層708可以具有約3nm至約30nm的厚度範圍。
在一些實施例中，矽化物部件710可以包括矽化鈦（TiSi）、矽化鎳（NiSi）、矽化鎢（WSi）、矽化鎳鉑（NiPtSi）、矽化鎳鉑鍺（NiPtGeSi）。矽化鎳鍺（NiGeSi）、矽化鐿（YbSi）、矽化鉑（PtSi）、矽化銥（IrSi）、矽化鉺（ErSi）、矽化鈷（CoSi）或其他合適的化合物。在一實施例中，源極/汲極接觸件712可以包括一導體阻障層與在上述導體阻障層的上方的一金屬填充層。上述導體阻障層可以包括鈦（Ti）、鉭（Ta）、鎢（W）、鈷（Co）、釕（Ru）或導體氮化物，例如氮化鈦（TiN）、氮化鈦鋁（TiAlN）、氮化鎢（WN）、氮化鉭（TaN）或上述之組合，並且可以藉由化學氣相沉積、物理氣相沉積、原子層沉積及/或其他合適的製程來形成。上述金屬填充層可以包括鎢（W）、鈷（Co）、鉬（Mo）、釕（Ru）、鎳（Ni）、銅（Cu）或其他金屬，並且可以藉由化學氣相沉積、物理氣相沉積、原子層沉積、鍍製(plating)或其他合適的製程來形成。在一些實施例中，在源極/汲極接觸件712中省略了上述導體阻障層。
如上所述，介電質源極/汲極蓋板層714保護源極/汲極接觸件712中的特定的一些，免於其受到加工步驟（舉例而言：蝕刻與化學機械研磨製程），並將給定的源極/汲極接觸件712與形成在其上的互連結構隔離。介電質源極/汲極蓋板層714可以具有約3nm至約30nm的厚度範圍。在一些實施例中，SAC-1層708與介電質源極/汲極蓋板層714包括不同的材料以實現蝕刻選擇性，例如，在形成介電質源極/汲極蓋板層714的期間。由於介電質源極/汲極蓋板層714不提供到達給定的源極/汲極接觸件712的電性連接，因此與介電質源極/汲極蓋板層714下的源極/汲極部件610（在第7B圖與第7D圖中的左邊）的接觸是藉由以下討論的背側連接的方式進行。
在上述方法的方塊118的一實施例中，將複數個接觸件形成至上述閘極及/或一個或多個源極/汲極部件的頂側。請參考第7A-7E圖的例子，在一實施例中，源極/汲極接觸導孔716形成在設備的頂側上，與源極/汲極接觸導孔716下方的源極/汲極部件610交界。源極/汲極接觸導孔716可以包括一導體阻障層與在上述導體阻障層的上方的一金屬填充層。例示的導體阻障層材料包括鈦（Ti）、鉭（Ta）、鎢（W）、鈷（Co）、釕（Ru）或導體氮化物，例如氮化鈦（TiN）、氮化鈦鋁（TiAlN）、氮化鎢（WN）、氮化鉭（TaN）或其組合，並且可以藉由化學氣相沉積、物理氣相沉積、原子層沉積及/或其他合適的製程來形成。用於源極/汲極接觸導孔716的例示的金屬填充層材料包括鎢（W）、鈷（Co）、鉬（Mo）、釕（Ru）、鎳（Ni）、銅（Cu）或其他金屬，並且可以藉由化學氣相沉積、物理氣相沉積、原子層沉積、鍍製或其他合適的製程形成。在一些實施例中，在源極/汲極接觸中導孔716省略上述導體阻障層。如第7E圖與第7B圖所示，在源極/汲極接觸導孔716下方的源極/汲極部件610是電性連接於上層的多層互連（multi-layer interconnect；MLI）。
關於上述多層互連，需要指出的是，半導體裝置200還可以包括一個或多個互連層，上述互連層包括嵌入於介電層的金屬線與導孔，在此稱為多層互連（MLI）。上述多層互連通常形成在第7B圖的半導體裝置200的前側/頂側上方。上述多層互連連接各種電晶體的閘極電極、源極電極與汲極電極以及半導體裝置200中的其他電路，以局部或整體形成一積體電路。半導體裝置200還可以包括建立在半導體裝置200的前側的鈍化層、黏著層及/或其他層。
然後，上述方法100進行到方塊120，在方塊120中，藉由從上述結構的背側移除基底材料來將上述結構薄化。在一些實施例中，藉由將半導體裝置200的前側貼附於一載具，而對上述結構的背側進行薄化。請參考第8A-8E圖的例子，藉由從上述結構的背側移除基底202，直到半導體鰭狀物的部分（下鰭狀物部分202A）與相鄰的隔離結構（淺溝槽隔離部件402）從半導體裝置200的背側暴露出來，對上述結構進行薄化。上述薄化製程可以包括多步驟處理，例如，其包括一機械研磨製程(mechanical grinding process)，後接一化學薄化製程。
然後，方法100進行到方塊122，在方塊122中，在上述結構的背側以及上述源極/汲極部件的上方與閘極結構的上方蝕刻複數個溝槽。請參考第9A-9E圖的例子，包括形成鰭狀物302的下鰭狀物部分202A及/或部分的源極/汲極部件610之部分的基材被蝕刻，以形成複數個溝槽902。溝槽902形成在上述結構的背側的上方，並且與閘極堆疊物（閘極結構702）和源極/汲極部件610中的每一個對準。需要指出的是，底層204可以在蝕刻製程中發揮保護閘極結構702的作用。在一些實施例中，包括下鰭狀物部分202A的基底202是矽，而底層204是對基底組成提供合適的蝕刻選擇性的一介電材料。溝槽902從背側暴露源極/汲極部件610的表面。在一些實施例中，方塊122可以包括超過一道的蝕刻製程。例如，可以應用一第一蝕刻製程以選擇性地移除下鰭狀物部分202A，然後應用一第二蝕刻製程以選擇性地將源極/汲極部件610凹陷至所需水平，其中上述第一與第二蝕刻製程使用不同的蝕刻參數，例如使用不同的蝕刻劑。上述蝕刻製程可以是乾式蝕刻、濕式蝕刻、反應性離子蝕刻或其他蝕刻方法。
在圖示的實施例中，溝槽902延伸至上述源極/汲極部件與最低的通道區域（磊晶層208）共平面或低於（舉例而言：朝向背側）此通道區域（磊晶層208）共平面的部分。在一實施例中，可以使用源極/汲極部件610的底部作為一蝕刻終止點來蝕刻溝槽902。因此，在一些實施例中，溝槽902延伸至所形成的源極/汲極部件610的底面。在這樣的實施例中，基底的一部分（下鰭狀物部分202A）可以保留及/或上述溝槽表面可以低於（朝向背面）底層204。在一實施例中，可以將溝槽902形成為使溝槽902的終止處（舉例而言：最接近上述結構的前側的點）與底層204共平面。在另一個實施例中，溝槽902的終止處與底層204的一頂面共平面。在一實施例中，溝槽902的終止處低於最低的通道區域（磊晶層208），但高於底層204的底面。
在方法100的一實施例中，方法100接著進行到方塊126，在方塊126中，在上述結構的背側（包括方塊122形成的上述溝槽中）的上方沉積一金屬層。（在其他實施例中，方法100先進行至方塊124，在方塊124沉積一黏著層，如下文參考第17A-21E圖所討論。在一些實施例中，省略方塊124）。請參考第10A-10E圖的例子，在半導體裝置200的背側沉積一導體層1002。導體層1002的例示材料包括TaN、Mo、Ni、W、Ru、Co、Cu、Ti、TiN、Ta或上述之組合。導體層1002可以藉由化學氣相沉積、物理氣相沉積、原子層沉積、鍍製及/或其他合適的製程而沉積。在一些實施例中，方塊126還包括在沉積上述導體材料後執行一化學機械研磨（chemical mechanical polish；CMP）製程。
然後，方法100進行到方塊128，其中在上述導體層的上方形成與所需接觸（背側接觸）的源極/汲極部件對準的一遮罩元件。在一實施例中，上述遮罩元件是與在前述方塊118未製作接觸件的上述源極/汲極部件對準。在一實施例中，上述遮罩元件包括光阻。請請參考第11A-11E圖的例子，在上述結構的背側形成一遮罩元件1102，並使遮罩元件1102與一源極/汲極部件610（舉例而言：未對其製作前側接觸件）對準。用以形成上述遮罩元件的光學微影製程可以包括：在半導體裝置200的背側的上方形成一光阻層、將此阻劑曝光於一圖形、施行曝光後烘烤製程以及進行顯影，以形成包括上述阻劑的一遮罩元件。在一些實施例中，可以使用電子束（e-beam）光學微影製程對上述阻劑進行圖形化，以形成上述遮罩元件。然後，可將上述遮罩元件可用於保護半導體裝置200的區域，尤其是導體層1002與特定的源極/汲極部件610對準的部分。
然後，方法100進行到方塊130，其中根據上述遮罩元件將上述導體層圖形化而形成到達源極/汲極部件的一導孔結構。請請參考第12A-12E圖的例子，根據遮罩元件1102的圖形，藉由蝕刻而將（第11A-11E圖的）導體層1002圖形化而形成導孔結構1202。導孔結構1202與源極/汲極部件610物理性交界，並提供到達源極/汲極部件610的電性連接。需要說明的是，切割導體層1002的上述蝕刻製程對導體層1002的成分具有選擇性，因此將底層204作為蝕刻停止的作用。在一些實施例中，由於導體層1002的金屬與底層204的介電材料之間的成分差異，可以適當地調整蝕刻製程的選擇性。因此，在一些實施例中，在上述蝕刻製程過程的底層204的損耗，與例如在諸如由後續的方塊134提供之與底層204鄰接的一介電層中的一溝槽的蝕刻時可能發生的損耗相比，可以忽略不計。由此產生的導孔結構1202是一漸細的結構，其具有的底部寬度（相鄰於上述結構的背側）小於其與底層204的界面處的寬度。以下請參考第14B圖而進一步討論導孔結構1202的尺寸。
在一實施例中，方法100接著進行到方塊134，在方塊134沉積一介電層。（在一實施例中，方法100先進行到方塊132，在方塊132沉積一襯層，如下文參考第15A-16E圖所討論。然而，在一些實施例中，省略方塊132）。方塊134可以進一步包括在沉積上述介電質材料以形成上述介電層之後的一化學機械研磨（chemical mechanical polish；CMP）製程。請參考第13A-13E圖的例子，在包括半導體裝置200的上述結構的背側沉積一介電層1302。介電層1302的例示材料包括SiO、HfSi、SiOC、AlO、ZrSi、AlON、ZrO、HfO、TiO、ZrAlO、ZnO、TaO、LaO、YO、TaCN、SiN、SiOCN、Si、SiOCN、ZrN、SiCN及上述之組合。在一實施例中，介電層1302的厚度t1在約3nm與約50nm之間。
然後，方法100進行到方塊136，在方塊136形成一背側金屬化層。上述背側金屬化層可以形成一電源導軌。請參考第14A-14E圖的例子，背側的導孔結構1202物理性且電性連接於所形成的金屬化層1402。在一實施例中，金屬化層1402可以使用鑲嵌製程、雙鑲嵌製程、金屬圖形化製程或其他合適的製程來形成。上述金屬化層可以包括鎢（W）、鈷（Co）、鉬（Mo）、釕（Ru）、銅（Cu）、鎳（Ni）、鈦（Ti）、鉭（Ta）、氮化鈦（TiN）、氮化鉭（TaN）或其他金屬，並且可以藉由化學氣相沉積、物理氣相沉積、原子層沉積、鍍製或其他合適的製程而沉積。金屬化層1402可以嵌入一個或多個介電層中。在一些實施例中，具有金屬化層1402可以增加在半導體裝置200中可提供的用於直接連接至源極/汲極接觸件與導孔的金屬線的數量。在一實施例中，金屬化層1402可以具有約5nm至約40nm範圍內的一厚度d1。金屬化層1402可以與源極/汲極接觸件712及/或源極/汲極接觸導孔716，在組成方面為不同。
第14B圖還顯示導孔結構1202的漸細輪廓。導孔結構1202具有較靠近半導體裝置200的通道區域的第一寬度w3與鄰近上述結構的背側與金屬化層1402的第二寬度w4。在一些實施例中，第一寬度w3小於第二寬度w4。在一實施例中，第一寬度w3比第二寬度w4至少小約5%。在另一實施例中，第一寬度w3比第二寬度w4至少小約10%。在一些實施例中，第一寬度w3在約3與30nm之間。在一些實施例中，第二寬度w4在約3與27nm之間。導孔結構1202可更包括一寬度w5，其在2與20nm之間。
然後，方法100繼續進行到方塊138，在方塊138可以進一步施行其他的製造製程。在一些實施例中，對上述裝置的背側施行進一步的金屬化繞線（metallization routing）。
如上所述，在方法100的一些實施例中，省略方塊132。第15A-16E圖顯示方法100的特定面向的例示的實施例，其中包括例示的裝置200'中的方塊132。方法100的進行實質上類似於如以上討論的情況，然而，在形成導體的背側導孔之後，在方塊132中沉積一襯層，然後在方塊134中形成上述介電層。請參考第15A-15E圖的例子，在第12A-12E圖之後，一襯層1502位於具有背側的導孔結構1202的裝置200'上。例示的襯層1502的成分包括SiO、HfSi、SiOC、AlO、ZrSi、AlON、ZrO、HfO、TiO、ZrAlO、ZnO、TaO、LaO、YO、TaCN、SiN、SiOCN、Si、SiOCN、ZrN、SiCN及上述之組合。襯層1502的組成可以是與介電層1302的組成不同。襯層1502的例示厚度在約0.5與5nm之間。包括襯層1502的優點包括可能改善介電層1302的黏著性與沉積（舉例而言：覆蓋率（coverage））。在沉積襯層1502之後，介電層1302的沉積實質上類似於上述討論。在一些實施例中，在沉積襯層1502與介電層1302之後，施行一化學機械研磨製程。
然後，方法100進行到方塊136，其中背側金屬化層的形成實質上類似於如以上討論的情況。請參考第16A-16E圖的例子，金屬化層1402的形成實質上類似於圖14A-14E，但包括與襯層1502的界面。
如上所述，在方法100的一些實施例中，省略了方塊124。第17A-21E圖顯示方法100的特定面向的例示的實施例，包括在例示的裝置200"中顯示的方塊124。方法100的進行與以上所討論的實質上相似，然而，在方塊122的在上述結構的背面的上方蝕刻複數個溝槽（如第9A-9E圖所示）的製程之後，方法100進行到方塊124，在方塊124中沉積一黏著層。請參考第17A-17E圖的例子，在上述結構的背側（包括沿裝置200"排列的溝槽902（示於第9A-9E圖））沉積一黏著層1702。黏著層1702的例示性成分包括TaN、Mo、Ni、W、Ru、Co、Cu、Ti、TiN、Ta及/或上述之組合。在一實施例中，黏著層1702具有約0.5nm與5nm之間的厚度。黏著層1702可以是共形層。
在方塊124中沉積上述黏著層之後，方法100的進行與以上所討論的實質上相似。在方塊126中，在上述基底的背側且直接在上述黏著層上沉積一導體層。請參考第17A-17E圖的例子，將導體層1002沉積在黏著層1702上。導體層1002實質上類似於如以上討論的情況。然後，方法100進行至方塊128-138，方塊128-138由第18A-18E、19A-19E、20A-20E與21A-21E圖的例子顯示，雖然前述圖式中顯示黏著層1702，但其與以上討論的內容實質上相似。需要注意的是，在導體層1002的圖形化以形成導體的導孔結構1202之後的黏著層1702具有馬蹄形或U字形，並且未沿著導體的導孔結構1202的側壁向下延伸。
在方法100的一些實施例中，其包括方塊124與方塊132二者，並且在方法100的期間分別沉積上述黏著層與上述襯層。第22A-22E圖顯示當將黏著層1702與襯層1502中的每一個包含於裝置200"'中時的所得的裝置200"'。在第22A-22E圖中類似注解的元件與如上所述者實質上相似。
無限制的意圖，本發明實施例的複數個實施例提供了以下一或多個優點。例如，本發明實施例的複數個實施例形成一導體層，上述導體層隨後被圖形化以形成導體的背側導孔，周圍的介電材料是在導體的背側導孔形成後所沉積。這樣消除了在介電材料中形成導孔的孔洞與隨後以導體材料填充上述導孔的孔洞的需要。本實施例對導孔的導體材料的蝕刻有利地降低了在介電材料中蝕刻導孔的孔洞可能導致的對底層或閘極結構的不必要損壞的風險（舉例而言：蝕刻介電材料以形成導孔的孔洞的情況要避免蝕刻底層的介電材料的原因）。還有，本發明實施例的複數個實施例使用一自對準製程來形成背側導孔，這最大限度地降低了背側導孔未對準的風險（舉例而言：將背側導孔與包括閘極堆疊物在內的附近導體發生短路）。本發明實施例的複數個實施例可以很容易地整合至現有的半導體製造製程中。
在一個例示面向，本發明實施例是關於一種半導體裝置的製造方法，包括：提供一結構，其具有一前側與一背側，上述結構包括一全繞式閘極(gate-all-around)電晶體，上述全繞式閘極電晶體具有形成在上述前側的一閘極結構、一源極結構與一汲極結構。從上述結構的上述背側選擇性地蝕刻上述結構，以形成一第一溝槽與一第二溝槽，上述第一溝槽延伸以暴露上述源極結構，上述第二溝槽延伸以暴露上述汲極結構。在上述結構的上述背側的上方且在上述第一溝槽內與上述第二溝槽內沉積一導體層。圖形化上述導體層，以從上述第二溝槽移除上述導體層。在圖形化之後，在上述第二溝槽沉積一介電層。
在另一實施例中，上述方法還包括：形成一接觸元件至上述源極結構與上述汲極結構的至少一個以及上述閘極結構，上述接觸元件延伸自上述結構的上述前側。在一實施例中，沉積上述導電層包括沉積一襯層及在上述襯層的上方沉積一絕緣材料。在一實施例中，沉積上述介電層包括：沉積一絕緣材料。對上述絕緣材料施行一化學機械研磨(chemical mechanical polish；CMP)，其中上述化學機械研磨將上述第一溝槽內的上述導體層的一表面暴露。在另一實施例中，在上述第一溝槽內的上述導體層的上述暴露表面上形成一電源導軌(power rail)互連線。在一實施例中，沉積上述導體層包括沉積一黏結層與一上覆的導體材料。
在上述方法的又另一實施例中，從上述結構的上述背側選擇性地蝕刻上述結構以形成延伸以暴露上述源極結構的上述第一溝槽，包括蝕刻上述源極結構的磊晶材料的一部分。在一實施例中，圖形化上述導體層，包括：在上述結構的上述背側上的上述導體層上形成一光阻部件；以及蝕刻未被上述光阻部件保護的上述導體層。在另一實施例中，蝕刻上述導體層包括在置於上述閘極結構與上述結構的上述背側之間的一自對準接觸層上使一蝕刻製程停止。
在此討論的另一較廣的實施例中，提供一種半導體裝置的製造方法，其包括：在一基底的一前側的上方形成一底層。形成一電晶體，其具有一閘極結構、一源極部件與一汲極部件，其中上述閘極結構在上述底層上。從上述基底的上述前側將一第一接觸結構提供至上述源極結構與上述汲極結構的至少一個。從上述基底的一背側將一第二接觸結構提供至上述源極結構與上述汲極結構的另一個，其中上述第二接觸結構可延伸穿過在上述底層的一開口。提供上述第二接觸結構可包括：沉積一導體材料，其與上述底層交界；圖形化上述導體材料，以形成與上述底層的一第一區域交界的上述第二接觸結構；以及在圖形化之後，在上述底層的一第二區域上沉積一介電層。
在一實施例中，上述方法包括：在提供上述第二接觸結構之前，將上述基底薄化。在一實施例中，在將上述基底薄化之後，從上述基底的上述背側蝕刻一第一溝槽以暴露上述源極部件，從上述基底的上述背側蝕刻一第二溝槽以暴露上述汲極部件。在一些實施例中，沉積上述導體材料，包括在上述第一溝槽與上述第二溝槽的每一個沉積上述導體材料；圖形化上述導體材料，包括從上述第一溝槽與上述第二溝槽中的一個移除上述導體材料。在一些實施例中，上述方法還包括：在沉積上述介電層之後，施行上述介電層的化學機械研磨。在一實施例中，在與上述第一接觸結構交界的上述介電層上形成一背側電源導軌金屬化線。
在又另一個例示面向，本發明實施例是關於一種半導體結構。上述半導體結構包括二個源極/汲極(source/drain；S/D)部件與一或多個通道半導體層，上述一或多個通道半導體層連接上述二個源極/汲極部件。一閘極結構，與上述一或多個通道半導體層嚙合並介於上述二個源極/汲極部件之間。一底介電層，置於上述閘極結構的下方以及上述一或多個通道半導體層的下方。一第一接觸件，從上述二個源極/汲極部件的一第一源極/汲極部件的上方延伸至上述第一源極/汲極部件。一第二接觸件，從上述二個源極/汲極部件的一第二源極/汲極部件的下方延伸至上述第二源極/汲極部件，其中上述第二接觸件在一個端部具有一第一寬度且在相鄰上述底介電層處具有一第二寬度，其中上述第一寬度小於上述第二寬度。一金屬線，連接於上述第二接觸件的上述端部。
在另一實施例中，上述結構的上述第二接觸件具有一黏結層，上述黏結層與上述第二源極/汲極部件交界並與上述底介電層交界，其中上述黏結層未與上述金屬線交界。在另一實施例中，一介電層圍繞上述第二接觸件且與上述底介電層交界。在另一實施例中，上述介電層包括一襯層，上述襯層與上述底介電層交界。在一實施例中，上述襯層可以與上述第二接觸件的一側壁交界。
前述內文概述了許多實施例的特徵，使所屬技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。所屬技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。所屬技術領域中具有通常知識者也應了解這些均等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
100:方法 102,104,106,108,110,112,114,116,118:方塊 120,122,124,126,128,130,132,134,136,138:方塊 200:半導體裝置 200':裝置 200":裝置 202:基底 202A:下鰭狀物部分 204:底層 206:堆疊物 208:磊晶層 210:磊晶層 302:鰭狀物 304:硬遮罩層 306:溝槽 402:淺溝槽隔離部件 502:閘極結構或堆疊物 504:介電層 506:電極層 508:硬遮罩層 602:接觸蝕刻停止層 604:層間介電層 606:間隔物元件 606A:內間隔物 610:源極/汲極部件 702:閘極結構 704:高介電常數閘極介電層 706:金屬電極 708:自對準蓋板層(SAC-1層) 710:矽化物部件 712:源極/汲極接觸件 714:介電質源極/汲極蓋板層 716:源極/汲極接觸導孔 902:溝槽 1002:導體層 1102:遮罩元件 1202:導孔結構 1302:介電層 1402:金屬化層 1502:襯層 1702:黏著層 d1:厚度 t1:厚度 w1:寬度 w2:寬度 w3:寬度 w4:寬度 w5:寬度
藉由以下的詳述配合所附圖式可更加理解本揭露的內容。要強調的是，根據產業上的標準作業，各個部件(feature)並未按照比例繪製，且僅用於說明目的。事實上，為了能清楚地討論，可能任意地放大或縮小各個部件的尺寸。 第1A與1B圖是顯示根據本發明實施例的各種面向的具有背側金屬化結構及背側導孔(vias)的半導體裝置的形成方法的流程圖。 第2、3、4、5與6圖繪示根據一些實施例而根據第1A與1B圖的面向而製造的半導體裝置的一部分的透視圖。 第7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A與22A圖繪示根據一些實施例的半導體裝置的一部分的俯視圖。 第7B、8B、9B、10B、11B、12B、13B、14B、15B、16B、17B、18B、19B、20B、21B與22B圖繪示根據一些實施例而分別沿著第7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A與22A圖中的B—B線的半導體裝置的一部分的剖面圖。 第7C、8C、9C、10C、11C、12C、13C、14C、15C、16C、17C、18C、19C、20C、21C與22C圖繪示根據一些實施例而分別沿著第7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A與22A圖中的C—C線的半導體裝置的一部分的剖面圖。 第7D、8D、9D、10D、11D、12D、13D、14D、15D、16D、17D、18D、19D、20D、21D與22D圖繪示根據一些實施例而分別沿著第7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A與22A圖中的D—D線的半導體裝置的一部分的剖面圖。 第7E、8E、9E、10E、11E、12E、13E、14E、15E、16E、17E、18E、19E、20E、21E與22E圖繪示根據一些實施例而分別沿著第7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A與22A圖中的E—E線的半導體裝置的一部分的剖面圖。
200':裝置
204:底層
208:磊晶層
602:接觸蝕刻停止層
606:間隔物元件
606A:內間隔物
610:源極/汲極部件
702:閘極結構
704:高介電常數閘極介電層
706:金屬電極
708:自對準蓋板層(SAC-1層)
710:矽化物部件
712:源極/汲極接觸件
714:介電質源極/汲極蓋板層
716:源極/汲極接觸導孔
1202:導孔結構
1302:介電層
1402:金屬化層

Claims (20)

  1. 一種半導體裝置的製造方法，包括： 提供一結構，其具有一前側與一背側，該結構包括一全繞式閘極(gate-all-around)電晶體，該全繞式閘極電晶體具有形成在該前側的一閘極結構、一源極結構與一汲極結構； 從該結構的該背側選擇性地蝕刻該結構，以形成一第一溝槽與一第二溝槽，該第一溝槽延伸以暴露該源極結構，該第二溝槽延伸以暴露該汲極結構； 在該結構的該背側的上方且在該第一溝槽內與該第二溝槽內沉積一導體層； 圖形化該導體層，以從該第二溝槽移除該導體層；以及 在圖形化之後，在該第二溝槽沉積一介電層。
  2. 如請求項1之半導體裝置的製造方法，更包括： 形成一接觸元件至該源極結構與該汲極結構的至少一個以及該閘極結構，該接觸元件延伸自該結構的該前側。
  3. 如請求項1之半導體裝置的製造方法，其中沉積該導電層包括沉積一襯層及在該襯層的上方沉積一絕緣材料。
  4. 如請求項1之半導體裝置的製造方法，其中沉積該介電層包括： 沉積一絕緣材料；以及 對該絕緣材料施行一化學機械研磨(chemical mechanical polish；CMP)，其中該化學機械研磨將該第一溝槽內的該導體層的一表面暴露。
  5. 如請求項4之半導體裝置的製造方法，更包括： 在該第一溝槽內的該導體層的該暴露表面上形成一電源導軌(power rail)互連線。
  6. 如請求項1之半導體裝置的製造方法，其中沉積該導體層包括沉積一黏結層與一上覆的導體材料。
  7. 如請求項1之半導體裝置的製造方法，其中從該結構的該背側選擇性地蝕刻該結構以形成延伸以暴露該源極結構的該第一溝槽，包括蝕刻該源極結構的磊晶材料的一部分。
  8. 如請求項1之半導體裝置的製造方法，其中圖形化該導體層，包括： 在該結構的該背側上的該導體層上形成一光阻部件；以及 蝕刻未被該光阻部件保護的該導體層。
  9. 如請求項8之半導體裝置的製造方法，其中蝕刻該導體層包括在置於該閘極結構與該結構的該背側之間的一自對準接觸層上使一蝕刻製程停止。
  10. 一種半導體裝置的製造方法，包括： 在一基底的一前側的上方形成一底層； 形成一電晶體，其具有一閘極結構、一源極部件與一汲極部件，其中該閘極結構在該底層上； 從該基底的該前側將一第一接觸結構提供至該源極結構與該汲極結構的至少一個；以及 從該基底的一背側將一第二接觸結構提供至該源極結構與該汲極結構的另一個，其中該第二接觸結構延伸穿過在該底層的一開口，且其中提供該第二接觸結構包括： 沉積一導體材料，其與該底層交界； 圖形化該導體材料，以形成與該底層的一第一區域交界的該第二接觸結構；以及 在圖形化之後，在該底層的一第二區域上沉積一介電層。
  11. 如請求項10之半導體裝置的製造方法，其中在提供該第二接觸結構之前，將該基底薄化。
  12. 如請求項11之半導體裝置的製造方法，其中在將該基底薄化之後，從該基底的該背側蝕刻一第一溝槽以暴露該源極部件，從該基底的該背側蝕刻一第二溝槽以暴露該汲極部件。
  13. 如請求項12之半導體裝置的製造方法，其中沉積該導體材料包括在該第一溝槽與該第二溝槽的每一個沉積該導體材料。
  14. 如請求項13之半導體裝置的製造方法，其中圖形化該導體材料包括從該第一溝槽與該第二溝槽中的一個移除該導體材料。
  15. 如請求項10之半導體裝置的製造方法，更包括： 在沉積該介電層之後，施行該介電層的化學機械研磨；以及 在與該第一接觸結構交界的該介電層上形成一背側電源導軌金屬化線。
  16. 一種半導體裝置，包括： 二個源極/汲極(source/drain；S/D)部件； 一或多個通道半導體層，連接上述二個源極/汲極部件； 一閘極結構，與上述一或多個通道半導體層嚙合並介於上述二個源極/汲極部件之間； 一底介電層，在該閘極結構的下方以及上述一或多個通道半導體層的下方； 一第一接觸件，從上述二個源極/汲極部件的一第一源極/汲極部件的上方延伸至該第一源極/汲極部件； 一第二接觸件，從上述二個源極/汲極部件的一第二源極/汲極部件的下方延伸至該第二源極/汲極部件，其中該第二接觸件在一個端部具有一第一寬度且在相鄰該底介電層處具有一第二寬度，其中該第一寬度小於該第二寬度；以及 一金屬線，連接於該第二接觸件的該端部。
  17. 如請求項16之半導體裝置，其中該第二接觸件具有一黏結層，該黏結層與該第二源極/汲極部件交界並與該底介電層交界，其中該黏結層未與該金屬線交界。
  18. 如請求項16之半導體裝置，更包括： 一介電層，圍繞該第二接觸件，其中該介電層與該底介電層交界。
  19. 如請求項18之半導體裝置，其中該介電層包括一襯層，該襯層與該底介電層交界。
  20. 如請求項19之半導體裝置，其中該襯層與該第二接觸件的一側壁交界。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10872820B2 (en) 2016-08-26 2020-12-22 Intel Corporation Integrated circuit structures
US11688780B2 (en) * 2019-03-22 2023-06-27 Intel Corporation Deep source and drain for transistor structures with back-side contact metallization
US11532556B2 (en) * 2019-12-29 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for transistors having backside power rails
US11410876B2 (en) * 2020-05-28 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device with air gaps and method of fabrication thereof
DE102020131611A1 (de) 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung mit luftspalten und verfahren zu deren herstellung
KR102587997B1 (ko) * 2021-08-20 2023-10-12 포항공과대학교 산학협력단 모놀리식 삼차원 집적회로 디바이스 및 이의 제조방법
US20230215767A1 (en) * 2021-12-30 2023-07-06 International Business Machines Corporation Two-dimensional self-aligned backside via-to-backside power rail (vbpr)
KR20240126716A (ko) * 2023-02-14 2024-08-21 삼성전자주식회사 집적회로 소자

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5666002A (en) * 1993-06-22 1997-09-09 Kabushiki Kaisha Toshiba Semiconductor device with wiring layer in tunnel in semiconductor substrate
JPH09260669A (ja) * 1996-03-19 1997-10-03 Nec Corp 半導体装置とその製造方法
US6600173B2 (en) * 2000-08-30 2003-07-29 Cornell Research Foundation, Inc. Low temperature semiconductor layering and three-dimensional electronic circuits using the layering
TWI261892B (en) * 2001-11-05 2006-09-11 Zycube Co Ltd Semiconductor device using low-k material and method of fabricating the same
US6838332B1 (en) * 2003-08-15 2005-01-04 Freescale Semiconductor, Inc. Method for forming a semiconductor device having electrical contact from opposite sides
US7670927B2 (en) * 2006-05-16 2010-03-02 International Business Machines Corporation Double-sided integrated circuit chips
US7285477B1 (en) * 2006-05-16 2007-10-23 International Business Machines Corporation Dual wired integrated circuit chips
US7402866B2 (en) * 2006-06-27 2008-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Backside contacts for MOS devices
KR101275758B1 (ko) * 2007-07-20 2013-06-14 삼성전자주식회사 복수개의 적층된 트랜지스터들을 구비하는 반도체 소자 및그 제조방법
US9006101B2 (en) * 2012-08-31 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
JP2014220376A (ja) * 2013-05-08 2014-11-20 ソニー株式会社 半導体装置およびその製造方法
US9029949B2 (en) * 2013-09-25 2015-05-12 International Business Machines Corporation Semiconductor-on-insulator (SOI) structures with local heat dissipater(s) and methods
US9209305B1 (en) * 2014-06-06 2015-12-08 Stmicroelectronics, Inc. Backside source-drain contact for integrated circuit transistor devices and method of making same
US10170332B2 (en) * 2014-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET thermal protection methods and related structures
US9871111B2 (en) * 2014-09-18 2018-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US9799567B2 (en) * 2014-10-23 2017-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming source/drain contact
US10950722B2 (en) * 2014-12-31 2021-03-16 Stmicroelectronics, Inc. Vertical gate all-around transistor
WO2017052562A1 (en) * 2015-09-24 2017-03-30 Intel Corporation Methods of forming backside self-aligned vias and structures formed thereby
US9911748B2 (en) * 2015-09-28 2018-03-06 Sandisk Technologies Llc Epitaxial source region for uniform threshold voltage of vertical transistors in 3D memory devices
US9997607B2 (en) * 2016-06-30 2018-06-12 International Business Machines Corporation Mirrored contact CMOS with self-aligned source, drain, and back-gate
KR20230162725A (ko) * 2016-07-01 2023-11-28 인텔 코포레이션 양쪽 사이드들 상의 금속화가 있는 반도체 디바이스들에 대한 후면 콘택트 저항 감소
US10872820B2 (en) * 2016-08-26 2020-12-22 Intel Corporation Integrated circuit structures
US10420171B2 (en) * 2016-08-26 2019-09-17 Qualcomm Incorporated Semiconductor devices on two sides of an isolation layer
US10050054B2 (en) * 2016-10-05 2018-08-14 Sandisk Technologies Llc Three-dimensional memory device having drain select level isolation structure and method of making thereof
US11139241B2 (en) * 2016-12-07 2021-10-05 Intel Corporation Integrated circuit device with crenellated metal trace layout
US10522642B2 (en) * 2016-12-14 2019-12-31 Taiwan Semiconductor Manufacturing Co. Ltd. Semiconductor device with air-spacer
US10083963B2 (en) * 2016-12-21 2018-09-25 Qualcomm Incorporated Logic circuit block layouts with dual-side processing
US10446606B2 (en) * 2017-07-19 2019-10-15 International Business Machines Corporation Back-side memory element with local memory select transistor
US11404319B2 (en) * 2017-08-24 2022-08-02 Intel Corporation Vertically stacked finFETs and shared gate patterning
US10192878B1 (en) * 2017-09-14 2019-01-29 Sandisk Technologies Llc Three-dimensional memory device with self-aligned multi-level drain select gate electrodes
US10439565B2 (en) * 2017-09-27 2019-10-08 Qualcomm Incorporated Low parasitic capacitance low noise amplifier
US10586872B2 (en) * 2018-07-03 2020-03-10 International Business Machines Corporation Formation of wrap-around-contact to reduce contact resistivity
JP7030666B2 (ja) * 2018-09-20 2022-03-07 株式会社東芝 半導体装置
US11605565B2 (en) * 2018-12-28 2023-03-14 Intel Corporation Three dimensional integrated circuits with stacked transistors
US11688780B2 (en) * 2019-03-22 2023-06-27 Intel Corporation Deep source and drain for transistor structures with back-side contact metallization
TWI692039B (zh) * 2019-05-28 2020-04-21 大陸商聚力成半導體(重慶)有限公司 半導體裝置的製作方法
US11094782B1 (en) * 2020-02-19 2021-08-17 Intel Corporation Gate-all-around integrated circuit structures having depopulated channel structures
US11437483B2 (en) * 2020-03-05 2022-09-06 Intel Corporation Gate-all-around integrated circuit structures having dual nanoribbon channel structures

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