KR20220027742A - 후면 전력 레일을 구비한 반도체 디바이스 및 그 방법 - Google Patents

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KR20220027742A
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후안-치에 수
린-유 훙
쳉-치 추앙
치-하오 왕
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 구조물은, 하나 이상의 채널층; 하나 이상의 채널층과 맞물리는 게이트 구조물; 하나 이상의 채널층의 제1 면에 접속되고 게이트 구조물에 인접한 제1 소스/드레인 피처(feature); 제1 소스/드레인 피처 위에 배치된 제1 유전체 캡 - 제1 유전체 캡의 하단 표면은 게이트 구조물의 상단 표면 아래에 있음 -; 제1 소스/드레인 피처 아래에 배치되고 이에 전기적으로 접속된 비아; 및 비아 아래에 배치되고 이에 전기적으로 접속된 전력 레일을 포함한다.

Description

후면 전력 레일을 구비한 반도체 디바이스 및 그 방법{SEMICONDUCTOR DEVICES WITH BACKSIDE POWER RAIL AND METHOD THEREOF}
[우선권]
본 출원은 그 전체 개시가 참조로서 본 명세서에 통합되어 있는, 2020년 8월 27일에 출원된 미국 특허 가출원 제63/071,130호의 이익 및 그에 대한 우선권을 주장한다.
일반적으로 집적 회로(integrated circuit; IC)는 최저 레벨의 트랜지스터와, 트랜지스터에 대한 접속성을 제공하기 위해 트랜지스터 상단에 상호접속부(비아 및 와이어)를 갖는, 스택 업 방식(stacked-up fashion)으로 구축된다. 전력 레일(예를 들어, 전압 소스 및 접지면용 금속 라인)도 트랜지스터 위에 있으며 상호접속부의 일부일 수 있다. 집적 회로가 계속 축소됨에 따라 전력 레일도 축소된다. 이는 필연적으로 전력 레일을 가로질러 전압 강하를 증가시키고 집적 회로의 전력 소비를 증가시킨다. 따라서, 반도체 제조에서의 기존의 접근법들이 일반적으로 그들의 의도된 목적에는 적절하였지만, 모든 양상에서 전반적으로 만족스러운 것은 아니었다.
본 개시는 첨부 도면과 함께 이하의 상세한 설명을 읽음으로써 최상으로 이해될 것이다. 산업에서의 표준 실무에 따라서, 다양한 피처들(features)이 실제 축적으로(scale) 도시되지 않았고 단지 설명 목적을 위해서 사용된다는 것이 강조된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1a, 1b, 1c 및 1d는 본 개시의 다양한 양상들에 따른, 후면 전력 레일 및 후면 자기 정렬 비아를 갖는 반도체 디바이스를 형성하는 방법의 흐름도를 도시한다.
도 2a는 도 1a 내지 1d의 방법의 실시예에 따른 제조의 중간 단계에서, 일부 실시예들에 따른 반도체 디바이스의 일부의 평면도를 예시한다.
도 2b 및 2c는 일부 실시예에 따라 각각 도 2a의 "B―B" 및 "C―C" 라인을 따른 도 2a의 반도체 디바이스의 일부의 단면도를 도시한다. 도 2d는 일부 실시예에 따른, 도 2a의 반도체 디바이스의 일부의 사시도를 도시한다.
도 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29 및 30은 도 1a 내지 1d의 방법의 일부 실시예에 따른 제조의 중간 단계에서, 도 2a의 "B―B"를 따라 도 2a의 반도체 디바이스의 일부의 단면도를 도시한다.
하기의 개시는 제공되는 특허 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 발명을 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다. 또한, 숫자 또는 숫자의 범위가 "약", "대략" 등으로 기술될 때, 이 용어는 달리 명시되지 않는 한, 본 명세서에 개시된 특정 기술의 당업자의 지식에 따라 설명된 숫자의 특정 변화(+/- 10% 또는 다른 변화 등) 내에 있는 숫자를 포함한다. 예를 들어, 용어 "약 5 nm"는 4.5 nm 내지 5.5 nm, 4.0 nm 내지 5.0 nm 등의 치수 범위를 포함할 수 있다.
본 출원은 일반적으로 반도체 구조물 및 제조 프로세스, 특히 후면 전력 레일 및 후면 자기 정렬 비아를 구비한 반도체 디바이스와 관련된다. 위에서 논의한 바와 같이 IC의 전력 레일(또는 전력 라우팅)은 필요한 성능 향상을 제공하고 전력 소비를 줄이기 위해 추가 개선이 필요하다. 본 개시의 목적은 구조물의 전면 상의 상호접속 구조물(또한 전력 레일을 포함할 수 있음)에 추가하여 트랜지스터를 포함하는 구조물의 후면 상에 전력 레일을 제공하는 것을 포함한다. 이는 소스/드레인 콘택 및 비아에 직접 접속하기 위해 이 구조물에서 사용할 수 있는 금속 트랙의 수를 증가시킨다. 이는 또한 후면 전력 레일이 없는 기존 구조물보다 더 큰 디바이스 집적을 위해 게이트 밀도를 증가시킨다. 후면 전력 레일은 구조물의 전면 상의 제1 레벨 금속(M0) 트랙보다 더 넓은 치수를 가질 수 있으며, 이는 유리하게 전력 레일 저항을 감소시킨다. 후면 전력 레일 및 후면 비아를 추가하면, 소스/드레인 피처 중 일부는 반도체 디바이스의 후면을 통해서만 액세스될 수 있으며 전면에 이러한 소스/드레인 피처에 대한 콘택 및/또는 다른 전도성 피처를 제공할 필요가 없다. 따라서, 본 개시는 한쪽(전면 또는 후면)에만 콘택을 갖는 소스 피처 및/또는 드레인 피처를 형성함으로써, 소스/드레인 피처와 예를 들면, 금속 게이트, 소스/드레인 비아 및 게이트 비아와 같은 인근 전도체 간의 커플링 커패시턴스를 감소시키기 위한 방법을 제공한다. 본 개시의 구조물 및 제조 방법의 세부 사항은 일부 실시예에 따라 GAA 디바이스를 제조하는 프로세스를 예시하는 첨부된 도면과 함께 아래에 설명된다. GAA 디바이스는 나노와이어 트랜지스터 및 나노시트 트랜지스터와 같이 수직으로 적층된 수평 배향 다중 채널 트랜지스터를 갖는 디바이스를 지칭한다. GAA 디바이스는 더 나은 게이트 제어 능력, 더 낮은 누설 전류 및 완전한 FinFET 디바이스 레이아웃 호환성으로 인해 CMOS를 로드맵의 다음 단계로 끌어올릴 유망한 후보이다. 본 개시는 또한 후면 전력 레일 및 후면 자기 정렬된 비아를 갖는 FinFET 디바이스를 제조하는 데 사용될 수 있다. 간략함을 위해, 본 개시는 GAA 디바이스를 예로 사용하고 GAA와 FinFET 실시예들 간의 프로세스들의 특정 차이점을 지적한다. 당업자들은 여기서 소개된 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계하거나 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다.
도 1a, 1b, 1c, 및 1d는 본 개시의 각종 양상에 따른 반도체 디바이스를 제조하기 위한 방법(100)의 흐름도이다. 추가 프로세싱은 본 개시에 의해 고려된다. 추가적인 작업은 방법(100)의 이전, 동안 및 이후에 제공될 수 있고, 설명된 작업 중 일부는 방법(100)의 추가적인 실시예에서 이동, 교체, 또는 제거될 수 있다.
방법(100)은 일부 실시예에 따른 방법(100)에 따라 다양한 제조 단계에서 반도체 디바이스(또는 반도체 구조물 또는 구조물)(200)의 다양한 평면도, 사시도, 및 단면도를 예시하는 도 2a 내지 30과 관련하여 아래에서 설명된다. 일부 실시예에서, 디바이스(200)는 저항기, 커패시터, 인덕터, 다이오드, p형 전계 효과 트랜지스터(p-type field effect transistor; PFET), n형 전계 효과 트랜지스터(n-type field effect transistor; NFET), FinFET, 나노시트 FET, 나노와이어 FET, 다른 유형의 다중 게이트 FET, 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET), 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 트랜지스터, 양극성 접합 트랜지스터(bipolar junction transistor; BJT), 측방향 확산 MOS(laterally diffused MOS; LDMOS) 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 메모리 디바이스, 다른 적절한 컴포넌트, 또는 이들의 조합과 같은 다양한 수동 및 능동 마이크로전자 디바이스를 포함하는 IC 칩, 시스템 온 칩(system on chip; SoC) 또는 그 일부분의 일부분이다. 도 2a 내지 30은 본 개시의 발명 개념을 더 잘 이해하도록 명확성을 위해 단순화되었다. 추가의 피처들이 디바이스(200)에 추가될 수 있고, 이하에서 설명되는 피처들 중의 일부는 디바이스(200)의 다른 실시예에서 교체, 수정 또는 제거될 수 있다.
작업(102)에서, 방법(100)(도 1a)은 기판(201), 기판(201) 위의 핀(218), 및 핀(218)과 맞물리는(engaging) 희생(또는 더미) 게이트 스택(240)을 갖는 구조물(200)을 제공한다. 도 2a 및 2d를 참조하면, 핀(218)은 "x" 방향을 따라 길이 방향으로 배향되고 희생 게이트 스택(240)은 "y" 방향을 따라 길이 방향으로 배향되고 트랜지스터의 채널 영역에서 핀(218)과 맞물린다. 핀(218)은 격리 구조물(230)에 의해 서로 격리된다(도 2a). 도 2b는 실시예에 따른, 도 2a 및 2d의 "B―B" 라인을 따른 구조물(200)의 일부의 단면도를 예시한다. 도 2c는 실시예에 따른 도 2a의 "C―C" 라인을 따른 구조물(200)의 일부의 단면도를 예시한다. 다음 논의는 도 2a, 2b, 2c 및 2d를 집합적으로 참조한다.
실시예에서, 기판(201)은 SOI(silicon-on-insulator) 기판, SGOI(silicon germanium-on-insulator) 기판, 또는 GOI(germanium-on-insulator) 기판과 같은 반도체 온 인슐레이터(semiconductor-on-insulator) 기판이다. 반도체 온 인슐레이터(semiconductor-on-insulator) 기판은 산소 주입에 의한 분리(separation by implantation of oxygen; SIMOX), 웨이퍼 본딩 및/또는 다른 적절한 방법을 사용하여 제조될 수 있다. 또 다른 실시예에서, 기판(201)은 실리콘 웨이퍼와 같은 벌크 실리콘 기판(즉, 벌크 단결정 실리콘을 포함함)이다. 기판(201)은 게르마늄, 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 인듐 안티몬화물, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 또는 이들의 조합과 같이, 다양한 실시예에서 다른 반도체 물질을 포함할 수 있다.
각각의 핀(218)은 기판(201)의 표면으로부터 인터리빙 또는 교번 구성으로 수직으로(예를 들어, z 방향을 따라) 적층되는 반도체층(210 및 215)의 스택(205)을 포함한다. 일부 실시예에서, 반도체층(210) 및 반도체층(215)은 도시된 인터리빙 및 교번 구성으로 에피택셜 성장된다. 예를 들어, 반도체층(210) 중 제1 반도체층은 기판(201) 상에서 에피택셜 성장되고, 반도체층(215) 중 제1 반도체층은 반도체층(210) 중 제1 반도체 상에 에피택셜 성장되고, 반도체층(210) 중 제2 반도체층은 반도체층(215) 중 제1 반도체층 상에 에피택셜 성장되며, 반도체층 스택(205)이 원하는 수의 반도체층(210)과 반도체층(215)을 가질 때까지 이러한 성장이 계속된다. 일부 실시예에서, 반도체층(210) 및 반도체층(215)의 에피택셜 성장은 분자 빔 에피택시(molecular beam epitaxy; MBE) 프로세스, 화학 기상 퇴적(chemical vapor deposition; CVD) 프로세스, 금속 유기 화학 기상 퇴적(metalorganic chemical vapor deposition; MOCVD) 프로세스, 다른 적절한 에피택셜 성장 프로세스, 또는 이들의 조합에 의해 달성된다.
반도체층(210)의 조성은 후속 프로세싱 동안 에칭 선택성 및/또는 상이한 산화 속도를 달성하기 위해 반도체층(215)의 조성과는 상이하다. 일부 실시예에서, 반도체층(210)은 에천트에 대한 제1 에칭 속도를 갖고, 반도체층(215)은 에천트에 대한 제2 에칭 속도를 가지며, 여기서 제2 에칭 속도는 제1 에칭 속도보다 느리다. 일부 실시예에서, 반도체층(210)은 제1 산화 속도를 갖고, 반도체층(215)은 제2 산화 속도를 가지며, 여기서 제2 산화 속도는 제1 산화 속도보다 느리다. 도시된 실시예에서, 반도체층(210) 및 반도체층(215)은 예를 들면, 디바이스(200)의 채널 영역 내의 부유 채널층(suspended channel layers)을 형성하기 위해 구현된 에칭 프로세스와 같은, 에칭 프로세스 동안 원하는 에칭 선택성을 달성하기 위해 상이한 물질, 구성 원자 백분율, 구성 중량 백분율, 두께 및/또는 특성을 포함한다. 예를 들어, 반도체층(210)이 실리콘 게르마늄을 포함하고 반도체층(215)이 실리콘을 포함하는 경우, 반도체층(215)의 실리콘 에칭 속도는 반도체층(210)의 실리콘 게르마늄 에칭 속도보다 느리다. 일부 실시예에서, 반도체층(210) 및 반도체층(215)은 에칭 선택성 및/또는 상이한 산화 속도를 달성하기 위해 상이한 구성 원자 백분율을 갖는 동일한 물질을 포함할 수 있다. 예를 들어, 반도체층(210)과 반도체층(215)은 실리콘 게르마늄을 포함할 수 있으며, 여기서 반도체층(210)은 제1 실리콘 원자 백분율 및/또는 제1 게르마늄 원자 백분율을 가지며, 반도체층(215)은 제2의 다른 실리콘 원자 백분율 및/또는 제2의 다른 게르마늄 원자 백분율을 가진다. 본 개시는, 반도체층(210) 및 반도체층(215)이, 본 명세서에 개시된 반도체 물질들 중 임의의 반도체 물질을 포함하여, 원하는 에칭 선택성, 원하는 산화 속도 차이 및/또는 원하는 성능 특성(예를 들어, 전류 흐름을 최대화하는 물질)을 제공할 수 있는 반도체 물질의 임의의 조합을 포함하는 것을 고려한다.
아래에서 더 설명되는 바와 같이, 반도체층(215) 또는 그 일부는 디바이스(200)의 채널 영역을 형성한다. 도시된 실시예에서, 반도체층 스택(205)은 기판(201) 위에 배치된 3개의 반도체층 쌍을 형성하도록 구성된 3개의 반도체층(210) 및 3개의 반도체층(215)을 포함하고, 각각의 반도체층 쌍은 각각의 제1 반도체층(210) 및 각각의 제2 반도체층(215)을 갖는다. 후속 프로세싱을 거친 후에, 이러한 구성은 디바이스(200)가 3개의 채널을 갖는 결과를 초래할 것이다. 그러나, 본 개시는 반도체층 스택(205)이 예를 들어, 디바이스(200)(예를 들어, GAA 트랜지스터)에 대해 원하는 채널의 수 및/또는 디바이스(200)의 설계 요건에 따라 더 많거나 더 적은 반도체층을 포함하는 실시예를 고려한다. 예를 들어, 반도체층 스택(205)은 2개 내지 10개의 반도체층(210) 및 2개 내지 10개의 반도체층(215)을 포함할 수 있다. 디바이스(200)가 FinFET 디바이스인 대안적인 실시예에서, 스택(205)은 단순히 실리콘의 한 층과 같은 반도체 물질의 한 층이다. 논의되는 바와 같이, 방법(100)은 기판(201)의 양 측부에 있는 층을 프로세싱할 것이다. 본 개시에서, 스택(205)이 상주하는(reside) 기판(201)의 측부는 전면(frontside)이라고 지칭되고, 전면의 반대쪽 측부는 후면(backside)이라고 지칭된다.
실시예에서, 핀(218)은 스택(205)(반도체층(210 및 215)의 스택이 성장된 후) 및 기판(201)을 패터닝함으로써 형성된다. 핀(218)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들면, 핀(218)은 이중-패터닝 또는 다중-패터닝 프로세스를 포함하는, 하나 이상의 포토리소그래피 프로세스를 이용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피와 자기 정렬(self-aligned) 프로세스를 결합하여, 예를 들면, 그렇지 않은 경우 단일 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 생성되게 할 수 있다. 예를 들면, 일 실시예에서, 희생층이 스택(205) 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 희생층 옆에 형성된다. 이후 희생층이 제거되고, 그런 다음, 핀(218)을 패터닝하기 위한 마스킹 요소로서 잔여 스페이서 또는 맨드렐(mandrels)이 사용될 수 있다. 예를 들어, 마스킹 요소는, 기판(102) 상에 핀(218)을 남겨두면서 스택(205) 및 기판(102) 내로 리세스를 에칭하기 위해 사용될 수 있다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭(reactive ion etching; RIE), 및/또는 다른 적당한 프로세스를 포함할 수 있다. 예를 들어, 건식 에칭 프로세스는 산소-함유 가스, 불소-함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소-함유 가스(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬-함유 가스(예를 들어, HBr 및/또는 CHBr3), 요오드 함유 가스, 다른 적합한 가스 및/또는 플라즈마 및/또는 이들의 조합을 구현할 수 있다. 예를 들어, 습식 에칭 프로세스는 희석된 불화수소산(DHF); 수산화나트륨(KOH) 용액; 암모니아; 불화수소산(HF), 질산(HNO3), 및/또는 아세트산(CH3COOH)을 함유하는 용액; 또는 다른 적합한 습식 에천트 내의 에칭을 포함할 수 있다. 핀(218)을 형성하기 위한 다수의 다른 방법의 실시예들이 적절할 수 있다.
격리 구조물(230)은 디바이스(200)의 다양한 영역을 격리시키기 위해 기판(201) 위에 그리고/또는 기판(201) 내에 형성된다. 예를 들어, 격리 구조물(230)은 핀(218)의 하단 부분을 둘러싸서 핀(218)을 서로 나누고 격리시킨다. 격리 구조물(230)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적절한 격리 물질(예를 들면, 실리콘, 산소, 질소, 탄소, 또는 다른 적절한 격리 성분), 또는 이들의 조합을 포함한다. 격리 구조물(230)은 얕은 트렌치 격리(shallow trench isolation; STI) 구조물 및/또는 깊은 트렌치 격리(deep trench isolation; DTI) 구조물과 같은 상이한 구조물을 포함할 수 있다. 실시예에서, 격리 구조물(230)은 핀들(218) 사이의 트렌치를 (예를 들어, CVD 프로세스 또는 스핀-온 유리 프로세스를 사용하여) 절연체 물질로 채우고, 화학 기계적 연마(chemical mechanical polishing; CMP) 프로세스를 수행하여 과도한 절연체 물질을 제거하고 그리고/또는 절연체 물질층의 상단 표면을 평탄화하며, 절연체 물질층을 에칭백하여 격리 구조물(230)을 형성함으로써 형성될 수 있다. 일부 실시예에서, 격리 구조물(230)은 열 산화물 라이너층 위에 배치된 실리콘 질화물층과 같은 다층 구조물을 포함한다.
더미 게이트 스택(240)은 더미 게이트 유전체층 및 더미 게이트 유전체층 위의 더미 게이트 전극층을 포함할 수 있다. 더미 게이트 유전체층은 예를 들면, 실리콘 산화물, 하이-k 유전체 물질, 다른 적절한 유전체 물질과 같은 유전체 물질을 포함할 수 있다. 더미 게이트 전극층은 폴리실리콘 또는 다른 적절한 물질을 포함할 수 있다. 더미 게이트 스택(240)은 더미 게이트 전극층 위에 하나 이상의 하드 마스크층을 더 포함할 수 있으며, 여기서 하나 이상의 하드 마스크층은 실리콘 산화물, 실리콘 질화물, 또는 다른 적절한 물질을 포함할 수 있다. 더미 게이트 스택(240)은 퇴적 프로세스, 리소그래피 프로세스, 에칭 프로세스, 다른 적절한 프로세스 또는 이들의 조합에 의해 형성된다. 퇴적 프로세스는 CVD, 물리 기상 퇴적(PVD), 원자층 퇴적(ALD), 고밀도 플라즈마 CVD(HDPCVD), 금속 유기 CVD(MOCVD), 원격 플라즈마 CVD(RPCVD), 플라즈마 강화 CVD(PECVD), 저압 CVD(LPCVD), 원자층 CVD(ALCVD), 대기압 CVD(APCVD), 다른 적당한 방법 또는 이들의 조합을 포함한다. 그런 다음, 리소그래피 패터닝 및 에칭 프로세스는 도 2a, 2b, 및 2d에 도시된 바와 같이 더미 게이트 스택(240)을 형성하기 위해 하나 이상의 하드 마스크층, 더미 게이트 전극층, 및 더미 게이트 유전체층을 패터닝하기 위해 수행된다. 리소그래피 패터닝 프로세스는 레지스트 코팅(예를 들면, 스핀온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 레지스트 현상, 린싱, 건조(예를 들면, 하드 베이킹), 다른 적절한 리소그래피 프로세스 또는 이들의 조합을 포함한다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 에칭 방법 또는 이들의 조합을 포함한다.
구조물(200)은 (도 2b에 도시된 바와 같이) 더미 게이트 스택(240)의 측벽 상에 게이트 스페이서(247)를 더 포함한다. 게이트 스페이서(247)는 임의의 적절한 프로세스에 의해 형성되고, 유전체 물질을 포함한다. 유전체 물질은 실리콘, 산소, 탄소, 질소, 다른 적절한 물질 또는 이들의 조합(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), 실리콘 탄화물, 실리콘 탄소 질화물(SiCN), 실리콘 산탄화물(SiOC), 실리콘 산탄질화물(SiOCN)을 포함할 수 있다. 예를 들어, 실리콘 질화물층과 같은 실리콘 및 질소를 포함하는 유전체층은 더미 게이트 스택(240) 위에 퇴적될 수 있고, 이어서 게이트 스페이서(247)를 형성하기 위해 에칭(예를 들어, 이방성 에칭)될 수 있다. 일부 실시예에서, 게이트 스페이서(247)는 실리콘 질화물을 포함하는 제1 유전체층 및 실리콘 산화물을 포함한 제2 유전체층과 같이 다층 구조물을 포함한다. 일부 실시예에서, 밀봉 스페이서, 오프셋 스페이서, 희생 스페이서, 더미 스페이서 및/또는 메인(main) 스페이서와 같은 2개 이상의 스페이서 세트가 더미 게이트 스택(240)에 인접하게 형성된다. 그러한 구현에서, 다양한 스페이서 세트는 상이한 에칭 속도를 가진 물질을 포함할 수 있다. 예를 들면, 실리콘과 산소를 포함한 제1 유전체층(예를 들면, 실리콘 산화물)이 퇴적되고 에칭되어 더미 게이트 스택(240)에 인접한 제1 스페이서 세트를 형성할 수 있고, 실리콘과 질소를 포함한 제2 유전체층(예를 들면, 실리콘 질화물)이 퇴적되고 에칭되어 제1 스페이서 세트에 인접한 제2 스페이서 세트를 형성할 수 있다.
작업(104)에서, 방법(100)(도 1a)은 게이트 스페이서(247)에 인접한 핀(218)을 에칭함으로써 소스/드레인(S/D) 트렌치(250)를 형성한다. 결과적인 구조물은 실시예에 따라 도 3에 도시된다. 도시된 실시예에서, 에칭 프로세스는 핀(218)의 소스/드레인 영역에서 반도체층 스택(205)을 완전히 제거함으로써 소스/드레인 영역에서 기판(201)을 노출시킨다. 따라서 소스/드레인 트렌치(250)는 게이트 스택(240) 아래의 채널 영역에 배치되는 반도체층 스택(205)의 잔여 부분에 의해 규정된 측벽과 기판(201)에 의해 규정되는 하단을 갖는다. 일부 실시예에서, 에칭 프로세스는, 소스/드레인 트렌치(250)가 소스/드레인 영역에서 반도체층(210) 또는 반도체층(215)에 의해 규정된 하단을 갖도록 반도체층 스택(205)의 일부(전부는 아님)를 제거한다. 일부 실시예에서, 에칭 프로세스는 핀(218)의 기판 부분의 일부(전부는 아님)를 추가로 제거하여, 소스/드레인 트렌치(250)가 기판(201)의 최상부 표면 아래로 연장되게 한다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적절한 에칭 프로세스 또는 이들의 조합을 포함할 수 있다. 일부 실시예에 있어서, 에칭 프로세스는 다단계 에칭 프로세스이다. 예를 들어, 에칭 프로세스는 반도체층(210) 및 반도체층(215)을 개별적으로 또는 교대로 제거하기 위해 에천트를 교번할(alternate) 수 있다. 일부 실시예에서, 에칭 프로세스의 파라미터는 더미 게이트 스택(240) 및/또는 격리 피처(230)의 최소(내지 무(no)) 에칭으로 반도체층 스택을 선택적으로 에칭하도록 구성된다. 일부 실시예에서, 본 명세서에 설명된 것과 같은 리소그래피 프로세스는 더미 게이트 스택(240) 및/또는 격리 피처(230)를 덮는 패터닝된 마스크층을 형성하기 위해 수행되고, 에칭 프로세스는 패터닝된 마스크층을 에칭 마스크로서 사용한다.
작업(106)에서, 방법(100)(도 1a)은 소스/드레인(S/D) 트렌치(250)에 노출되는 반도체층(210)을 측방향으로 에칭하여 인접한 반도체층들(215) 사이에 수직으로 간극(251)을 형성한다. 결과적인 구조물은 실시예에 따라 도 4에 도시된다. 예를 들면, 반도체층(215)의 최소(내지 무) 에칭을 사용해 소스/드레인 트렌치(250)에 의해 노출된 반도체층(210)을 선택적으로 에칭하는 에칭 프로세스가 수행되어, 반도체층들(215) 사이 그리고 게이트 스페이서(247) 아래의 반도체층(215)과 기판(201) 사이에 간극(251)이 형성된다. 따라서 반도체층(215)의 일부분(에지)은 게이트 스페이서(247) 아래의 채널 영역에 매달려있다(suspended). 일부 실시예에서, 간극(251)은 더미 게이트 스택(240) 아래에서 부분적으로 연장된다. 에칭 프로세스는 반도체층(210)을 측방향으로 (예를 들어, "x" 방향을 따라) 에칭하여, "x" 방향을 따라 반도체층(210)의 길이를 감소시키도록 구성된다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적절한 에칭 프로세스 또는 이들의 조합일 수 있다. 디바이스(200)가 FinFET인 실시예에서, 작업(106)이 생략된다.
작업(108)에서, 방법(100)(도 1a)은 소스/드레인(S/D) 트렌치(250)에 유전체층(또는 스페이서 전구체층)(255)을 형성한다. 결과적인 구조물은 실시예에 따라 도 5에 도시된다. 도 5를 참조하면, 유전체층(255)은 게이트 스페이서(247)의 측벽 상에, 반도체층(210, 215)의 측벽 상에 그리고 간극(251) 내에 형성된다. 기판(201)은 S/D 트렌치(250)의 하단에서 노출된다. 실시예에서, 유전체층(255)은 초기에 더미 게이트 스택(240) 위에 그리고 소스/드레인 트렌치(250)를 규정하는 피처 위에 퇴적된다. 유전체층(255)은 부분적으로 (그리고 일부 실시예에서 완전히) 소스/드레인 트렌치(250)를 채운다. 유전체층(255)은 CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 다른 적절한 방법, 또는 이들의 조합을 사용하여 퇴적될 수 있다. 퇴적 프로세스는 유전체층(255)이 반도체층들(215) 사이 그리고 게이트 스페이서(247) 아래의 반도체층들(215)과 기판(201) 사이의 간극(251)을 채우는 것을 보장하도록 구성된다. 그 다음, S/D 트렌치(250)로부터 유전체층(255)을 부분적으로 제거하고, 유전체층(255)의 일부가 게이트 스페이서(247)의 측벽 및 반도체층(210 및 215)의 측벽 상에 남아 있으면서 기판(201)을 노출시키기 위해, 유전체층(255)을 선택적으로 에칭하는 에칭 프로세스(또는 풀백 프로세스)가 수행된다. 유전체층(255)은 또 다른 에칭 프로세스 동안 원하는 에칭 선택성을 달성하기 위해 반도체층(215)의 물질 및 게이트 스페이서(247)의 물질과는 다른 물질을 포함한다(작업(110)을 참조하여 아래에서 논의됨). 일부 실시예에서, 유전체층(255)은 실리콘, 산소, 탄소, 질소, 다른 적절한 물질, 또는 이들의 조합(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 또는 실리콘 산탄화물)을 포함하는 유전체 물질을 포함한다. 일부 실시예에서, 유전체층(255)은 본 명세서에 설명된 것들과 같은 로우-k 유전체 물질을 포함한다.
작업(110)에서, 방법(100)(도 1a)은 실시예에서 디바이스(200)의 소스 영역에 대한 추가 에칭을 수행한다. 대안적인 실시예에서, 방법(100)은 소스 영역 대신에 디바이스(200)의 드레인 영역에 대해 추가 에칭을 수행한다. 결과적인 구조물은 실시예에 따라 도 6에 도시된다. 실시예에서, 작업(110)은 에칭 마스크의 개구를 통해 노출되는 소스 영역을 제외하고 디바이스(200)를 덮는 에칭 마스크(예를 들어, 패터닝된 하드 마스크 위의 패터닝된 레지스트, 도시되지 않음)를 형성한다. 그 후, 작업(110)은 기판(201)의 얇은 층(201)만이 소스/드레인 트렌치(250)에 남아있을 때까지 기판(201)에서 소스/드레인 영역을 깊게 에칭하여 소스/드레인 트렌치(250)를 기판(201) 내로 연장한다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭, 또는 다른 적절한 에칭을 포함할 수 있다. 에칭 프로세스는 이 실시예에서 실질적으로 이방성(즉, 실질적으로 수직)이다. 또한, 에칭 프로세스는 기판(201)의 물질에 대해 선택적으로 조정되고, 유전체층(255), 게이트 스페이서(247), 및 더미 게이트 스택(240)에 대해 무(또는 최소) 에칭을 수행한다.
작업(112)에서, 방법(100)(도 1a)은 작업(110)으로부터의 에칭 마스크가 여전히 제자리에(in place) 있는 상태로 소스 트렌치(250)에 반도체층(239)을 형성한다. 결과적인 구조물은 실시예에 따라 도 7에 도시된다. 반도체층(239)은 에피택셜 성장 프로세스를 사용하거나 다른 적절한 프로세스에 의해 퇴적될 수 있다. 일부 실시예에서, 반도체층(239)의 에피택셜 성장은 분자 빔 에피택시(MBE) 프로세스, 화학 기상 퇴적(CVD) 프로세스, 금속 유기 화학 기상 퇴적(MOCVD) 프로세스, 다른 적절한 에피택셜 성장 프로세스, 또는 이들의 조합에 의해 달성된다. 반도체층(239)은 후속 프로세싱 동안 에칭 선택성을 달성하기 위해 기판(201)에 포함된 반도체 물질과는 상이한 반도체 물질을 포함한다. 예를 들어, 반도체층(239) 및 기판(201)은 에칭 프로세스 동안 원하는 에칭 선택성을 달성하기 위해 상이한 물질, 상이한 구성 원자 백분율, 상이한 구성 중량 백분율 및/또는 다른 특성을 포함할 수 있다. 실시예에서, 기판(201)은 실리콘을 포함하고 반도체층(239)은 실리콘 게르마늄을 포함한다. 또 다른 실시예에서, 반도체층(239) 및 기판(201)은 모두 실리콘 게르마늄을 포함할 수 있지만, 상이한 실리콘 원자 백분율을 갖는다. 본 개시는 반도체층(239) 및 기판(201)이 본 명세서에 개시된 임의의 반도체 물질을 포함하여 원하는 에칭 선택성을 제공할 수 있는 반도체 물질의 임의의 조합을 포함하는 것을 고려한다. 드레인 영역은 작업(110)에서 형성된 에칭 마스크에 의해 여전히 덮여 있기 때문에, 반도체층(239)은 소스 영역에만 퇴적된다. 반도체층(239)은 스택(205)의 하단 근처에 있고 격리 피처(230)(도 2c)의 상단 표면과 거의 수평이 되는 두께로 퇴적될 수 있다. 반도체층(239)이 퇴적된 후, 작업(112)은 작업(110)에서 형성된 에칭 마스크를 제거한다. 이하에서 논의되는 바와 같이, 작업(112)에서의 추가적 에칭과 작업(110)에서의 반도체층(239)의 성장은 다양한 실시예에서 소스 영역에서만, 드레인 영역에서만 또는 소스 영역 및 드레인 영역 모두에서 수행될 수 있다.
작업(114)에서, 방법(100)(도 1a)은, 실시예에 따라 도 8에 도시된 바와 같이, 반도체층(215)의 측벽이 S/D 트렌치(250)에서 노출되고 유전체층(255)의 일부가 S/D 트렌치(250) 내부의 반도체층(210)의 측벽을 따라 남아 있도록 유전체층(255)을 에칭한다. 유전체층(255)의 잔여 부분은 내부 스페이서(255)로 지칭된다. 예를 들면, 반도체층(215), 더미 게이트 스택(240) 및 게이트 스페이서(247)의 최소(내지 무) 에칭으로 유전체층(255)을 선택적으로 에칭하여 도 8에 도시된 바와 같이 내부 스페이서(255)를 형성하는 에칭 프로세스가 수행된다. 디바이스(200)가 FinFET인 실시예에서, 유전체층(255)은 S/D 트렌치(250)로부터 완전히 제거된다.
작업(116)에서, 방법(100)(도 1a)은 S/D 트렌치(250)에서 반도체 S/D 피처(260)(소스 피처(260S) 및 드레인 피처(260D)를 포함함))를 에피택셜 성장시킨다. 결과적인 구조물은 실시예에 따라 도 9에 도시된다. 도 9에 도시된 바와 같이, 에피택셜 S/D 피처(260)는 S/D 트렌치(250)의 하단에 있는 반도체층(239) 및 기판(201)으로부터 그리고 S/D 트렌치(250)의 측벽에 있는 반도체층(215)으로부터 성장된다. 에피택시 프로세스는 CVD 퇴적 기술(예를 들어, VPE 및/또는 UHV-CVD), 분자 빔 에피택시, 다른 적절한 에피택셜 성장 프로세스, 또는 이들의 조합을 사용할 수 있다. 에피택시 프로세스는 반도체층(201, 239, 및 215)(특히, 반도체층(215))의 조성과 상호 작용하는 기체 및/또는 액체 전구체를 사용할 수 있다. 에피택셜 S/D 피처(260)는 n형 트랜지스터 또는 p형 트랜지스터에 대해 각각 n형 도펀트 또는 p형 도펀트로 도핑된다. 일부 실시예에서, n형 트랜지스터의 경우, 에피택셜 S/D 피처(260)는 실리콘을 포함하고 탄소, 인, 비소, 다른 n형 도펀트 또는 이들의 조합(예를 들어, Si:C 에피택셜 소스/드레인 피처, Si:P 에피택셜 소스/드레인 피처, 또는 Si:C:P 에피택셜 소스/드레인 피처를 형성함)으로 도핑될 수 있다. 일부 실시예에서, p형 트랜지스터의 경우, 에피택셜 S/D 피처(260)는 실리콘 게르마늄 또는 게르마늄을 포함하고 붕소, 다른 p형 도펀트 또는 이들의 조합(예를 들어, Si:Ge:B 에피택셜 소스/드레인 피처를 형성함)으로 도핑될 수 있다. 일부 실시예에서, 에피택셜 S/D 피처(260)는 하나보다 많은 에피택셜 반도체층을 포함하며, 여기서 에피택셜 반도체층은 동일하거나 상이한 물질 및/또는 도펀트 농도를 포함할 수 있다. 예를 들어, 도 9에 도시된 실시예에서, 각각의 S/D 피처(260)는 3개의 층(L0, L1 및 L2)을 포함한다. 층(L0)은 S/D 트렌치(250)의 하단에 배치되고, 층(L1)은 층(L0) 위에 배치되며, 층(L2)은 층(L1) 위에 배치된다. 실시예에서, 층(L0)은 층(L1) 및 층(L2)에서와 상이한 물질을 포함하여 후면 비아 형성 프로세스 동안 층(L0)과 층(L1 및 L2) 사이에 에칭 선택성을 제공한다. 예를 들어, 실시예에서, 층(L0)은 SiGe를 포함하고 층(L1 및 L2)은 Si(n형 트랜지스터의 경우)를 포함한다. 예를 들어, 또 다른 실시예에서, 층(L0)은 제1 Ge 원자 백분율을 갖는 SiGe를 포함하고, 층(L1 및 L2)은 제2 Ge 원자 백분율을 갖는 SiGe(p형 트랜지스터의 경우)를 포함하며, 제1 Ge 원자 백분율과 제2 Ge 원자 백분율은 상이하다. 또한, 층(L2)은 S/D 피처(260)의 시트 저항을 감소시키고 S/D 콘택 저항을 감소시키기 위해 층(L1)보다 더 높은 도핑 농도를 포함할 수 있다. 일부 실시예에서, 에피택셜 S/D 피처(260)는 각각의 채널 영역에서 요구되는 인장 응력 및/또는 압축 응력을 달성하는 물질 및/또는 도펀트를 포함한다. 일부 실시예에서, 에피택셜 소스/드레인 피처(260)는 에피택시 프로세스의 소스 물질에 불순물을 추가함으로써 퇴적 중에(즉, 인시츄) 도핑된다. 일부 실시예에서, 에피택셜 소스/드레인 피처(260)는 퇴적 프로세스에 후속하는 이온 주입 프로세스에 의해 도핑된다. 일부 실시예에서, 어닐링 프로세스(예를 들어, 급속 열 어닐링(rapid thermal annealing; RTA) 및/또는 레이저 어닐링)는 에피택셜 소스/드레인 피처(260)에서 도펀트를 활성화하기 위해 수행된다. 일부 실시예에서, 에피택셜 소스/드레인 피처(260)는, 예를 들어, n형 GAA 트랜지스터 영역에 에피택셜 소스/드레인 피처(260)를 형성할 때 p형 GAA 트랜지스터 영역을 마스킹하는 것과, p형 GAA 트랜지스터 영역에 에피택셜 소스/드레인 피처(260)를 형성할 때 n형 GAA 트랜지스터 영역을 마스킹하는 것을 포함하는 별도의 프로세싱 시퀀스로 형성된다.
작업(118)에서, 방법(100)(도 1b)은 콘택 에칭 정지층(contact etch stop layer; CESL)(269) 및 층간 유전체(inter-layer dielectric; ILD) 층(270)을 형성한다. 결과적인 구조물은 실시예에 따라 도 10에 도시된다. 도 10에 도시된 바와 같이, CESL(269)은 S/D 피처(260) 위에와 게이트 스페이서(247)의 측벽 위에 퇴적되고, ILD 층(270)은 CESL(269) 위에 퇴적되며, 양 게이트 스페이서들(247) 사이의 공간을 채운다. CESL(269)은 ILD 층(270)과는 다른 물질을 포함한다. CESL(269)은 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi, 또는 다른 적합한 물질(들)을 포함할 수 있으며; CVD, PVD, ALD 또는 다른 적합한 방법에 의해 형성될 수 있다. ILD 층(270)은 TEOS(tetraethylorthosilicate)로 형성된 산화물, 도핑되지 않은 실리케이트 유리, 또는 예를 들면, BPSG(borophosphosilicate glass), FSG(fluoride-doped silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass), 로우-k 유전체 물질, 다른 적절한 유전체 물질, 또는 이들의 조합과 같은 도핑된 실리콘 산화물을 포함할 수 있다. ILD 층(270)은 PECVD(plasma enhanced CVD), FCVD(flowable CVD), 또는 다른 적절한 방법에 의해 형성될 수 있다. CESL(269) 및 ILD 층(270)의 퇴적 후에, CMP 프로세스 및/또는 다른 평탄화 프로세스는, 더미 게이트 스택(240)의 상단 부분(또는 상단 표면)에 도달(이를 노출)할 때까지 수행될 수 있다. 일부 실시예에서, 평탄화 프로세스는 더미 게이트 스택(240)의 하드 마스크층을 제거하여 폴리실리콘 게이트 전극층과 같은 하부 더미 게이트 전극을 노출시킨다.
작업(120)에서, 방법(100)(도 1b)은 하나 이상의 에칭 프로세스를 사용하여 더미 게이트 스택(240) 및 반도체층(210)을 제거한다. 이것은 게이트 트렌치(211)를 형성한다. 결과적인 구조물은 실시예에 따라 도 11에 도시된다. 여기에는 아래에 간략하게 설명된 다양한 프로세스가 포함된다. 먼저, 작업(120)은 하나 이상의 에칭 프로세스를 사용하여 더미 게이트 스택(240)을 제거하여 채널 영역에서 반도체층(210 및 215)을 노출시킨다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적절한 에칭 프로세스 또는 이들의 조합일 수 있다. 일부 실시예에 있어서, 에칭 프로세스는 다단계 에칭 프로세스이다. 예를 들어, 에칭 프로세스는 다양한 층의 더미 게이트 스택(240)을 개별적으로 제거하기 위해 에천트를 교번할 수 있다. 일부 실시예에서, 에칭 프로세스는 ILD 층(270), 게이트 스페이서(247), 격리 피처(230), 반도체층(215) 및 반도체층(210)과 같은 디바이스(200)의 다른 피처의 최소(내지 무) 에칭으로 더미 게이트 스택(240)을 선택적으로 에칭하도록 구성된다. 다음으로, 작업(120)은 채널 영역에서 노출된 반도체층(210)을 제거하고, 반도체층(215)은 반도체층(201) 위에 매달려 있고(suspended) S/D 피처(2)와 접속된 상태로 남는다. 이 프로세스는 채널 릴리스 프로세스라고도 하며 반도체층(215)은 채널층이라고도 한다. 에칭 프로세스는 반도체층(215)의 최소(내지 무) 에칭으로 그리고 일부 실시예에서 게이트 스페이서(247) 및/또는 내부 스페이서(255)의 최소(내지 무) 에칭으로 반도체층(210)을 선택적으로 에칭한다. 디바이스(200)가 FinFET인 실시예에서, 채널층(215)만이 있고 채널 영역에 반도체층(210)이 없기 때문에 채널 릴리스 프로세스가 생략된다.
작업(122)에서, 방법(100)(도 1b)은 게이트 트렌치(211)에 기능성 게이트 구조물(240')을 형성한다. 결과적인 구조물은 실시예에 따라 도 12에 도시된다. 실시예에서, 기능성 게이트 구조물(240')은 반도체층(215) 각각을 둘러싸는 게이트 유전체층 및 게이트 유전체층 위의 게이트 전극을 포함한다. 게이트 유전체층은 예를 들면, HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3(BTO),(Ba,Sr)TiO3(BST), Si3N4, 하프늄이산화알루미나(HfO2-Al2O3) 합금, 다른 적합한 하이-k 유전체 물질, 또는 이들의 조합과 같은 하이-k 유전체 물질을 포함할 수 있다. 게이트 유전체층은 화학적 산화, 열 산화, 원자층 퇴적(atomic layer deposition; ALD), 화학 기상 퇴적(chemical vapor deposition; CVD), 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 일부 실시예에서, 게이트 스택(240')은 게이트 유전체층과 반도체층(215) 사이의 계면층을 더 포함한다. 계면층은 실리콘 이산화물, 실리콘 산질화물, 또는 다른 적절한 물질을 포함할 수 있다. 일부 실시예에서, 게이트 전극층은 n형 또는 p형 일함수층 및 금속 충전층을 포함한다. 예를 들어, n형 일함수층은 티타늄, 알루미늄, 탄탈룸 탄화물, 탄탈룸 탄질화물, 탄탈룸 실리콘 질화물, 또는 이들의 조합과 같이 충분히 낮은 유효 일함수를 갖는 금속을 포함할 수 있다. 예를 들어, p형 일함수층은 티타늄 질화물, 탄탈룸 질화물, 루테늄, 몰리브덴, 텅스텐, 백금, 또는 이들의 조합과 같이 충분히 큰 유효 일함수를 갖는 금속을 포함할 수 있다. 예를 들어, 금속 충전층은 알루미늄, 텅스텐, 코발트, 구리 및/또는 다른 적절한 물질을 포함할 수 있다. 게이트 전극층은 CVD, PVD, 도금, 및/또는 다른 적절한 프로세스에 의해 형성될 수 있다. 게이트 스택(240')이 하이-k 유전체층 및 금속층(들)을 포함하기 때문에, 하이-k 금속 게이트라고도 한다.
작업(124)에서, 방법(100)(도 1b)은 게이트 구조물(240') 및 선택적으로 게이트 스페이서(247)를 부분적으로 리세싱한 다음, 리세싱된 게이트 구조물(240') 및 선택적으로 리세싱된 게이트 스페이서(247) 위에 게이트 유전체 캡(352)을 형성한다. 결과적인 구조물은 실시예에 따라 도 13에 도시된다. 게이트 구조물(240') 및 게이트 스페이서(247)는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적절한 에칭 프로세스, 또는 이들의 조합에 의해 리세싱될 수 있다. 에칭 프로세스는 CESL(269) 및 ILD 층(270)과 같은 디바이스(200)의 다른 피처의 최소(내지 무) 에칭을 사용해 게이트 구조물(240') 및 게이트 스페이서(247)를 선택적으로 에칭하도록 구성된다. 에칭 프로세스는 인접한 CESL(269) 사이에 그리고 게이트 구조물(240') 및 게이트 스페이서(247)의 잔여 부분 위에 트렌치를 형성한다. 그 다음, 작업(124)은 트렌치에 게이트 유전체 캡(352)을 퇴적한다. 일부 실시예에서, 게이트 유전체 캡(352)은 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi, 또는 다른 적절한 물질(들)을 포함한다. 게이트 유전체 캡(352)은 S/D 콘택 홀을 에칭하기 위해 사용되는 에칭 및 CMP 프로세스로부터 게이트 구조물(240')을 보호한다. 게이트 유전체 캡(352)은 예를 들어, ("z" 방향을 따라) 약 0 nm(존재하지 않음) 내지 약 50 nm 범위의 두께 및 ("x" 방향을 따라) 약 5 nm 내지 약 30 nm 범위의 폭을 가질 수 있다.
작업(126)에서, 방법(100)(도 1b)은 에칭 마스크(241)를 형성한다. 결과적인 구조물은 실시예에 따라 도 14에 도시된다. 에칭 마스크(241)는 S/D 콘택 홀이 형성될 구조물(200)의 영역을 노출시키는 개구(238)를 포함하는 한편, 구조물(200)의 나머지는 에칭 마스크(241)에 의해 덮여 있다. 에칭 마스크(241)는 이 실시예에서 패터닝된 하드 마스크(236) 및 패터닝된 레지스트(237)를 포함한다. 에칭 마스크(241)는 일부 실시예에서 패터닝된 하드 마스크(236)와 패터닝된 레지스트(237) 사이에 하단 반사 방지 코팅(bottom anti-reflective coating; BARC) 층을 추가로 포함할 수 있다. 패터닝된 레지스트(237)는 레지스트 코팅(예를 들면, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 레지스트 현상, 린싱, 건조(예를 들면, 하드 베이킹), 다른 적절한 리소그래피 프로세스 또는 이들의 조합을 사용해서 형성될 수 있다. 패터닝된 하드 마스크(236)는, 패터닝된 레지스트(237)가 형성되기 전에 하드 마스크층을 퇴적하고 패터닝된 레지스트(237)가 형성된 후에 패터닝된 레지스트(237)를 통해 하드 마스크층을 에칭함으로써 형성될 수 있다.
작업(128)에서, 방법(100)(도 1b)은 S/D 피처(260) 중 일부를 노출시키기 위해 S/D 콘택 홀(253)을 에칭한다. 결과적인 구조물은 실시예에 따라 도 15에 도시된다. 실시예에서, 작업(128)은 CESL(269) 및 게이트 유전체 캡(352)에 대한 무(또는 최소) 에칭을 사용해 ILD 층(270)의 물질에 선택적으로 조정되는 제1 에칭 프로세스를 포함한다. ILD 층(270)이 콘택 홀(253)로부터 제거된 후, 작업(128)은 게이트 유전체 캡(352)에 대한 무(또는 최소) 에칭을 사용해 CESL(269)의 물질에 대해 선택적으로 조정되는 제2 에칭 프로세스(이방성 에칭)를 더 포함한다. 제1 및 제2 에칭 프로세스는 S/D 피처(260)를 노출시키는 콘택 홀(253)을 집합적으로 형성한다. S/D 피처(260)는 일부 실시예에서 부분적으로 에칭될 수 있다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭 또는 다른 에칭 방법일 수 있다. 패터닝된 레지스트(237)는 상기 에칭 프로세스 동안 부분적으로 또는 완전히 소모될 수 있다. 콘택 홀이 형성된 후 에칭 마스크(241)가 제거된다.
작업(130)에서, 방법(100)(도 1b)은 S/D 피처(260) 위에 실리사이드 피처(273)를 형성하고 실리사이드 피처(273) 위에 S/D 콘택(또는 콘택 플러그)(275)을 형성한다. 결과적인 구조물은 실시예에 따라 도 16에 도시된다. 실리사이드 피처(273) 및 S/D 콘택(275)이 디바이스(200)의 전면에 형성되기 때문에, 이들은 각각 전면 실리사이드 피처(273) 및 전면 S/D 콘택(275)이라고도 한다. 실시예에서, 작업(130)은, 하나 이상의 금속을 콘택 홀(253) 내로 퇴적하는 것, 하나 이상의 금속과 S/D 피처(260) 사이의 반응을 유발하여 실리사이드 피처(273)를 생성하도록 디바이스(200)에 대해 어닐링 프로세스를 수행하는 것, 및 하나 이상의 금속의 미반응 부분을 제거하고 실리사이드 피처(273)를 콘택 홀(253)에 남겨두는 것을 포함한다. 하나 이상의 금속은 티타늄(Ti), 탄탈룸(Ta), 텅스텐(W), 니켈(Ni), 백금(Pt), 이테르븀(Yb), 이리듐(Ir), 에르븀(Er), 코발트(Co) 또는 이들의 조합(예를 들어, 둘 이상의 금속 합금)을 포함할 수 있고, CVD, PVD, ALD, 또는 다른 적절한 방법을 사용하여 퇴적될 수 있다. 실리사이드 피처(273)는, 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 니켈-백금 실리사이드(NiPtSi), 니켈-백금-게르마늄 실리사이드(NiPtGeSi), 니켈-게르마늄 실리사이드(NiGeSi), 이터븀 실리사이드(YbSi), 백금 실리사이드(PtSi), 이리듐 실리사이드(IrSi), 에르븀 실리사이드(ErSi), 코발트 실리사이드(CoSi), 또는 다른 적합한 화합물을 포함할 수 있다. 실시예에서, S/D 콘택(275)은 전도성 장벽층 및 전도성 장벽층 위의 금속 충전층을 포함할 수 있다. 전도성 장벽층은 금속 충전층의 금속 물질이 S/D 콘택(275)에 인접한 유전체층 내로 확산되는 것을 방지하는 기능을 한다. 전도성 장벽층은 티타늄(Ti), 탄탈룸(Ta), 텅스텐(W), 코발트(Co), 루테늄(Ru), 또는 예를 들면, 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 질화물(WN), 탄탈룸 질화물(TaN), 또는 이들의 조합과 같은 전도성 질화물을 포함할 수 있으며, CVD, PVD, ALD, 및/또는 다른 적절한 프로세스에 의해 형성될 수 있다. 금속 충전층은 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 또는 다른 금속을 포함할 수 있으며, CVD, PVD, ALD, 도금, 또는 다른 적절한 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 전도성 장벽층은 S/D 콘택(275)에서 생략된다. 작업(130)은 S/D 콘택(275)의 과도한 물질을 제거하기 위해 CMP 프로세스를 수행할 수 있다.
작업(132)에서, 방법(100)(도 1c)은 예를 들어, 자기 정렬 에칭 프로세스를 사용하여 S/D 콘택(275)을 부분적으로 리세싱한다. 결과적인 구조물은 실시예에 따라 도 17에 도시된다. 실시예에서, 작업(132)은 CESL(269), 게이트 유전체 캡(352) 및 ILD(270)(도 17에 도시되지 않음)에 대한 무(또는 최소) 에칭을 사용해 S/D 콘택(275)의 물질에 선택적으로 조정되는 에칭 프로세스를 포함한다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭 또는 다른 에칭 방법일 수 있다. 일부 실시예에서, S/D 콘택(275)의 나머지 부분은 약 10 nm 내지 약 50 nm의 두께를 갖는다. 작업(132)은 타이머를 사용하여 S/D 콘택(275)이 에칭되는 깊이를 제어할 수 있다. 에칭 프로세스는 콘택 홀(253)의 일부(253a)를 수복한다(reclaim). 방법(100)의 일부 실시예에서, 작업(132)은 생략되고 S/D 콘택(275)은 부분적으로 리세싱되지 않는다. 다양한 실시예에서, ("z" 방향을 따른) 홀(253a)의 깊이는 0 nm(작업(132)이 생략된 경우) 내지 약 50 nm의 범위 내일 수 있고, ("x" 방향을 따른) 홀(253a)의 폭은 약 5 nm 내지 약 30 nm 범위 내일 수 있다.
작업(134)에서, 방법(100)(도 1c)은 소스 콘택(275)(소스 피처(260S) 위의 S/D 콘택(275))을 노출시키고, 드레인 콘택(275)(드레인 피처(260D) 위의 S/D 콘택(275))을 덮은 다음, 하나 이상의 에칭 프로세스를 사용하여 에칭 마스크(241a)를 통해 소스 콘택(275)을 제거한다. 결과적인 구조물은 실시예에 따라 도 18에 도시된다. 본 실시예에서, 에칭 프로세스(들)는 소스 피처(260S) 위에 실리사이드 피처(273)를 노출시키기에 충분히 깊게 홀(253a)을 연장한다. 연장된 홀(253a)은 도 18에서 253b로 라벨 표기되어 있다. 또 다른 실시예에서, 에칭 프로세스(들)는 도 28에 도시된 바와 같이 소스 피처(260S) 위의 실리사이드 피처(273)를 부분적으로 또는 완전히 제거할 수 있다. 에칭 프로세스(들)는 CESL(269), 게이트 유전체 캡(352) 및 에칭 마스크(241a)에 대한 무(또는 최소) 에칭을 사용해 소스 콘택(275)의 물질에 대해 선택적으로 조정된다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭 또는 다른 에칭 방법일 수 있다. 에칭 마스크(241a)는 이 실시예에서 패터닝된 레지스트를 포함하고 일부 실시예에서 패터닝된 레지스트 아래에 하단 반사 방지 코팅(BARC) 층을 추가로 포함할 수 있다. 에칭 마스크(241a)는 레지스트 코팅(예를 들면, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 레지스트 현상, 린싱, 건조(예를 들면, 하드 베이킹), 다른 적절한 리소그래피 프로세스 또는 이들의 조합을 사용해서 형성될 수 있다. 소스 콘택(275)(및 선택적으로 실리사이드 피처(273))의 에칭이 완료된 후, 작업(134)은 에칭 마스크(241a)를 제거하여 드레인 피처(260D) 위의 홀(253a)을 수복한다. 홀(253b)은 홀(253a)보다 더 깊다.
작업(136)에서, 방법(100)(도 1c)은 홀(253a)(드레인 피처(260D) 위) 및 홀(253b)(소스 피처(260S) 위)에 유전체 캡(356)을 형성한다. 결과적인 구조물은 실시예에 따라 도 19에 도시된다. 일부 실시예에서, 유전체 캡(356)은 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi, 또는 다른 적절한 물질(들)을 포함한다. 다양한 실시예에서, 유전체 캡(352 및 356)은 동일한 물질 또는 상이한 물질을 포함할 수 있다. 소스 피처(260S) 위의 유전체 캡(356)은 예를 들어, ("z" 방향을 따라) 약 20 nm 내지 약 50 nm 범위의 두께 및 ("x" 방향을 따라) 약 5 nm 내지 약 30 nm 범위의 폭을 가질 수 있다. 드레인 피처(260D) 위의 유전체 캡(356)은 예를 들어, ("z" 방향을 따라) 약 0 nm(존재하지 않음) 내지 약 50 nm 범위의 두께 및 ("x" 방향을 따라) 약 5 nm 내지 약 30 nm 범위의 폭을 가질 수 있다. 유전체 캡(356)은 CVD, PVD, ALD 및/또는 다른 적합한 방법을 사용해 퇴적될 수 있다. 작업(136)은 유전체 캡(352) 및 CESL(269) 상에 퇴적되는 것과 같은, 홀(253a 및 253b) 외부에 퇴적되는 유전체 캡(356)의 일부를 제거하기 위해 CMP 프로세스를 수행할 수 있다. 도 19에 도시된 바와 같이, 소스 피처(260S) 위의 유전체 캡(356)의 하단 표면(356b)은 게이트 구조물(240')의 상단 표면(240a)보다 낮다. 또한, 이 실시예에서, 드레인 피처(260D) 위의 유전체 캡(356)의 하단 표면(356a)은 상단 표면(240a)보다 높다. 대안적인 실시예에서, 하단 표면(356a)은 상단 표면(240a)보다 낮지만 하단 표면(356b)보다는 높다. 나중에 도시되는 것처럼, 소스 피처(260S)는 후면 전력 레일 및 후면 비아를 통해 액세스된다. 따라서, 소스 피처(260S)의 전면을 구조물(200)의 전면 상에 형성된 상호접속 구조물(전면 상호접속 구조물)에 접속할 필요가 없다. 소스 콘택(275)을 제거하고(그리고 선택적으로 실리사이드 피처(273)를 제거함으로써), 소스 피처(260S)와 예를 들어, 하이-k 금속 게이트(240')와 같은 근처의 전도성 피처 사이의 커플링 커패시턴스가 유리하게 감소됨으로써, 구조물(200)의 작업 속도를 증가시킨다. 또한, 드레인 피처(260D)는 드레인 콘택(275) 및 전면 상호접속 구조물을 통해 액세스된다.
작업(138)에서, 방법(100)(도 1c)은 유전체 캡(352 및 356), CESL(269) 및 ILD(270)(도 20에 도시되지 않음) 위에 유전체층(279 및 281)을 형성하고, 유전체층(281, 279 및 356)을 관통하고 드레인 콘택(275)에 전기적으로 접속하는 드레인 콘택 비아(358)를 형성한다. 결과적인 구조물은 실시예에 따라 도 20에 도시된다. 실시예에서, 유전체층(279)은 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi, 또는 다른 적합한 물질(들)을 포함할 수 있으며; CVD, PVD, ALD 또는 다른 적합한 방법에 의해 형성될 수 있다. 유전체층(281)은 TEOS(tetraethylorthosilicate)로 형성된 산화물, 도핑되지 않은 실리케이트 유리, 또는 예를 들면, BPSG(borophosphosilicate glass), FSG(fluoride-doped silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass), 로우-k 유전체 물질, 다른 적절한 유전체 물질, 또는 이들의 조합과 같은 도핑된 실리콘 산화물을 포함할 수 있다. 유전체층(281)은 PECVD(plasma enhanced CVD), FCVD(flowable CVD), 또는 다른 적절한 방법에 의해 형성될 수 있다. 실시예에서, 드레인 콘택 비아(358)는 전도성 장벽층 및 전도성 장벽층 위의 금속 충전층을 포함할 수 있다. 전도성 장벽층은 티타늄(Ti), 탄탈룸(Ta), 텅스텐(W), 코발트(Co), 루테늄(Ru), 또는 예를 들면, 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 질화물(WN), 탄탈룸 질화물(TaN), 또는 이들의 조합과 같은 전도성 질화물을 포함할 수 있으며, CVD, PVD, ALD, 및/또는 다른 적절한 프로세스에 의해 형성될 수 있다. 금속 충전층은 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 니켈(Ni), 구리(Cu), 또는 다른 금속을 포함할 수 있으며, CVD, PVD, ALD, 도금, 또는 다른 적절한 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 전도성 장벽층은 드레인 콘택 비아(358)에서 생략된다. 작업(138)은 일부 실시예에서 게이트 스택(240')에 접속되는 게이트 비아(미도시)를 형성할 수 있다.
작업(140)에서, 방법(100)(도 1c)은 디바이스(200)의 전면에서 BEOL(back-end-of-line) 프로세스를 수행한다. 예를 들어, 작업(140)은 유전체층에 매립된 와이어 및 비아를 갖는 하나 이상의 상호접속 층을 형성할 수 있다. 하나 이상의 상호접속층은 다양한 트랜지스터의 게이트, 소스 및 드레인 전극뿐만 아니라 디바이스(200) 내의 다른 회로를 접속시킨다. 작업(140)은 또한, 상호접속층 위에 패시베이션층(들)을 형성할 수 있다. 도 21에 도시된 예에서, 층(277)은 디바이스(200)의 전면에 형성된 상호접속층 및 패시베이션층을 포함하는 다양한 유전체층 및 금속 층을 나타내기 위해 사용된다.
작업(142)에서, 방법(100)(도 1c)은 도 22에 도시된 바와 같이 디바이스(200)를 거꾸로 뒤집고 디바이스(200)의 전면을 캐리어(370)에 부착한다. 이는 추가 프로세싱을 위해 디바이스(200)의 후면으로부터 디바이스(200)에 액세스할 수 있게 한다. 작업(142)은 직접 본딩, 하이브리드 본딩, 접착제 사용 또는 다른 본딩 방법과 같은 임의의 적합한 부착 프로세스를 사용할 수 있다. 작업(142)은 정렬, 어닐링 및/또는 다른 프로세스를 더 포함할 수 있다. 캐리어(370)는 일부 실시예에서 실리콘 웨이퍼일 수 있다. 본 개시의 도면에서, "z" 방향은 디바이스(200)의 후면으로부터 디바이스(200)의 전면쪽을 가리키고, "-z" 방향은 디바이스(200)의 전면으로부터 디바이스(200)의 후면쪽을 가리킨다.
작업(144)에서, 방법(100)(도 1d)은 기판(201)을 선택적으로 제거하여 도 23에 도시된 바와 같이 트렌치(272)를 형성한다. 반도체층(239), 격리 구조물(230)(도 23에 도시되지 않음), 드레인 피처(260D), 소스 피처(260S), 게이트 구조물(240') 및 내부 스페이서(255)는 트렌치(272)에서 노출될 수 있다. 이것은 박형화 프로세스 및 에칭 프로세스를 포함하는 여러 프로세스를 포함할 수 있다. 예를 들어, 작업(144)은 반도체층(239)이 노출될 때까지 후면으로부터 디바이스(200)를 먼저 박형화(thin down)한 다음 기판(201)을 선택적으로 에칭할 수 있다. 박형화 프로세스는 기계적 연삭 프로세스 및/또는 화학적 박형화 프로세스를 포함할 수 있다. 기계적 연삭 프로세스 동안 기판(201)으로부터 상당한 양의 기판 물질이 먼저 제거될 수 있다. 그 후, 화학적 박형화 프로세스는 기판(201)의 후면에 에칭 화학 물질을 도포하여 기판(201)을 더욱 박형화할 수 있다. 에칭 프로세스는 기판(201)의 물질(예컨대, 실시예에서 Si)에 선택적으로 조정되고, 게이트 스택(240'), 격리 피처(230), 및 반도체층(239)(예컨대, 실시예에서 SiGe)에 대해 무(또는 최소) 에칭을 사용한다. 드레인 피처(260D)의 층(L0)도 도시된 실시예에서 제거된다. 소스 피처(260S)의 층(L0)은 에칭 프로세스로부터 반도체층(239)에 의해 보호된다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭, 또는 다른 에칭 방법일 수 있다.
작업(146)에서, 방법(100)(도 1d)은 트렌치(272)를 채우기 위해 유전체 라이너(274) 및 하나 이상의 유전체층(276)을 형성한다. 결과적인 구조물은 실시예에 따라 도 24에 도시된다. 실시예에서, 유전체 라이너(274)는 실리콘 질화물을 포함하고, 유전체층(들)(276)은 실리콘 산화물을 포함한다. 일부 실시예에서, 유전체 라이너(274)는 예를 들어, La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Y2O3, AlON, TaCN, ZrSi, 또는 다른 적절한 물질(들)과 같은 다른 유전체 물질을 포함한다. 유전체 라이너(274)는 트렌치(272)의 다양한 표면을 따라 실질적으로 균일한 두께를 가질 수 있고, CVD, PVD, ALD, 또는 다른 적절한 방법에 의해 형성될 수 있다. 일부 실시예에서, 유전체층(들)(276)은 TEOS(tetraethylorthosilicate)로 형성된 산화물, 도핑되지 않은 실리케이트 유리, 또는 예를 들면, BPSG(borophosphosilicate glass), FSG(fluoride-doped silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass) 및/또는 다른 적합한 유전체 물질과 같은 도핑된 실리콘 산화물을 포함할 수 있다. 유전체층(들)(276)은 PECVD(plasma enhanced CVD), FCVD(flowable CVD), 또는 다른 적절한 방법에 의해 형성될 수 있다. 작업(146)은 디바이스(200)의 후면을 평탄화하고 추가 프로세싱을 위해 반도체층(239)을 노출시키기 위해 CMP 프로세스를 더 수행할 수 있다.
작업(148)에서, 방법(100)(도 1d)은 디바이스(200)의 후면으로부터 반도체층(239)을 제거한다. 일부 실시예에서, 작업(148)은 또한 도 25에 도시된 바와 같이 소스 피처(260S)의 층(L0)을 제거한다. 실시예에서, 작업(148)은 소스 피처(260S)의 반도체층(239)(예를 들어, 실시예에서 SiGe) 및 층(L0)(예를 들어, 실시예에서 SiGe)의 물질에 선택적으로 조정되며, 유전체 라이너(274), 유전체층(들)(276), 격리 피처(230)(도 25에 도시되지 않음) 및 소스 피처(260S)의 층(L1)에 대해 무(또는 최소) 에칭을 사용하는 에칭 프로세스를 적용한다. 에칭 프로세스는 디바이스(200)의 후면으로부터 소스 피처(260S)(특히 이 실시예에서 층(L1))를 노출시키는 트렌치(278)를 초래한다. 층(L1)은 일부 실시예에서 부분적으로 에칭될 수 있다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭, 또는 다른 에칭 방법일 수 있다. 본 실시예에서, 반도체층(239) 및 층(L0)의 에칭은 자기 정렬된다. 즉, 작업(148)은 반도체층(239) 및 층(L0)을 에칭하기 위해 에칭 마스크(예를 들어, 포토리소그래피 프로세스에 의해 형성된 에칭 마스크)를 제조할 필요가 없다. 오히려, 이는 반도체층(239)과 층(L0)과 그 주변 층의 물질의 에칭 선택성에 의존한다. 이것은 포토리소그래피 오버레이 시프트에 의해 도입되는 것과 같은 오정렬 없이 하부 소스 피처(260S)와 정렬되도록 트렌치(278)를 유리하게 형성한다. 이 프로세스를 사용하면 후술되는 바와 같이 소스 피처(260S)와 이상적으로 정렬되는 후면 소스 콘택(또는 소스 비아)을 초래할 것이다.
작업(150)에서, 방법(100)(도 1d)은 소스 피처(260S)에 전기적으로 접속되는 후면 소스 실리사이드 피처(280) 및 후면 소스 콘택(또는 비아)(282)을 형성한다. 결과적인 구조물은 실시예에 따라 도 26에 도시된다. 도 26에 도시된 바와 같이, 후면 소스 콘택(282)은 도 25를 참조하여 위에서 논의된 자기 정렬 에칭 프로세스의 결과로서 소스 피처(260S)에 자기 정렬된다. 자기 정렬된 후면 콘택(282)은 소스 피처(260S)와 근처의 게이트 스택(240') 사이의 단락 회로의 위험을 최소화한다. 실시예에서, 작업(150)은, 하나 이상의 금속을 홀(278) 내로 퇴적하는 것, 하나 이상의 금속과 소스/드레인 피처(260S) 사이의 반응을 유발하여 실리사이드 피처(280)를 생성하도록 디바이스(200)에 대해 어닐링 프로세스를 수행하는 것, 및 하나 이상의 금속의 미반응 부분을 제거하고 실리사이드 피처(280)를 홀(278)에 남겨두는 것을 포함한다. 하나 이상의 금속은 티타늄(Ti), 탄탈룸(Ta), 텅스텐(W), 니켈(Ni), 백금(Pt), 이테르븀(Yb), 이리듐(Ir), 에르븀(Er), 코발트(Co) 또는 이들의 조합(예를 들어, 둘 이상의 금속 합금)을 포함할 수 있고, CVD, PVD, ALD, 또는 다른 적절한 방법을 사용하여 퇴적될 수 있다. 실리사이드 피처(280)는, 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 니켈-백금 실리사이드(NiPtSi), 니켈-백금-게르마늄 실리사이드(NiPtGeSi), 니켈-게르마늄 실리사이드(NiGeSi), 이터븀 실리사이드(YbSi), 백금 실리사이드(PtSi), 이리듐 실리사이드(IrSi), 에르븀 실리사이드(ErSi), 코발트 실리사이드(CoSi), 또는 다른 적합한 화합물을 포함할 수 있다. 실시예에서, 소스 콘택(282)은 전도성 장벽층 및 전도성 장벽층 위의 금속 충전층을 포함할 수 있다. 전도성 장벽층은 금속 충전층의 금속 물질이 유전체층(274)과 같은 소스 콘택(282)에 인접한 유전체층 내로 확산되는 것을 방지하는 기능을 한다. 전도성 장벽층은 티타늄(Ti), 탄탈룸(Ta), 텅스텐(W), 코발트(Co), 루테늄(Ru), 또는 예를 들면, 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 질화물(WN), 탄탈룸 질화물(TaN), 또는 이들의 조합과 같은 전도성 질화물을 포함할 수 있으며, CVD, PVD, ALD, 및/또는 다른 적절한 프로세스에 의해 형성될 수 있다. 금속 충전층은 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈룸(Ta) 또는 다른 금속을 포함할 수 있으며, CVD, PVD, ALD, 도금 또는 다른 적절한 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 전도성 장벽층은 소스 콘택(282)에서 생략된다. 작업(150)은 소스 콘택(282)의 과도한 물질을 제거하기 위해 CMP 프로세스를 수행할 수 있다.
작업(152)에서, 방법(100)(도 1d)은 후면 전력 레일(284) 및 후면 상호접속부(286)를 형성한다. 결과적인 구조물은 실시예에 따라 도 27에 도시된다. 후면 소스 콘택(282)은 후면 전력 레일(284)에 전기적으로 접속된다. 실시예에서, 후면 전력 레일(284)은 다마신 프로세스, 이중-다마신 프로세스, 금속 패터닝 프로세스, 또는 다른 적절한 프로세스를 사용하여 형성될 수 있다. 후면 전력 레일(284)은 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈룸(Ta) 또는 다른 금속을 포함할 수 있으며, CVD, PVD, ALD, 도금 또는 다른 적절한 프로세스에 의해 퇴적될 수 있다. 도 27에 도시되지 않지만, 후면 전력 레일(284)은 하나 이상의 유전체층에 매립되고, 후면 상호접속부(286)는 하나 이상의 유전체층에 매립된 와이어 및 비아를 포함한다. 일부 실시예에서, 후면 전력 레일(284)은 후면 상호접속부(286)의 일부로 간주된다. 후면 전력 레일(284)을 갖는 것은 소스/드레인 콘택 및 비아에 직접 접속하기 위해 디바이스(200)에서 이용 가능한 금속 트랙의 수를 유리하게 증가시킨다. 이는 또한 후면 전력 레일(284)이 없는 다른 구조물보다 더 큰 디바이스 집적을 위해 게이트 밀도를 증가시킨다. 후면 전력 레일(284)은 디바이스(200)의 전면 상의 제1 레벨 금속(M0) 트랙보다 더 넓은 치수를 가질 수 있으며, 이는 유리하게 후면 전력 레일 저항을 감소시킨다.
작업(154)에서, 방법(100)(도 1d)은 디바이스(200)에 대해 추가적인 제조 프로세스를 수행한다. 예를 들어, 이 작업은 디바이스(200)의 후면 상에 패시베이션층을 형성하고, 캐리어(370)를 제거하고, 다른 BEOL 프로세스를 수행할 수 있다.
위의 실시예에서, 소스 피처(260S)는 후면 실리사이드 피처 및 후면 콘택을 사용해 형성되고 전면 전력 레일 및 전면 상호접속부로부터 격리되는 한편, 드레인 피처(260D)는 전면 실리사이드 피처 및 전면 콘택을 사용해 형성되고 후면 전력 레일 및 후면 상호접속부로부터 격리된다. 대안적인 실시예에서, 드레인 피처(260D)는 후면 실리사이드 피처 및 후면 콘택을 사용해 형성되고 전면 전력 레일 및 전면 상호접속부로부터 격리되는 한편, 소스 피처(260S)는 전면 실리사이드 피처 및 전면 콘택을 사용해 형성되고 후면 전력 레일 및 후면 상호접속부로부터 격리된다. 이는 소스 영역에 특별히 적용되는 프로세스를, 상기 실시예에서 드레인 영역에 특별히 적용되는 프로세스로 전환함으로써 달성될 수 있다. 예를 들어, 반도체층(239)은 소스 영역 내에가 아닌 드레인 영역 내에 제공될 수 있다.
도 28은 방법(100)의 대안적인 실시예에 따라 제조된 반도체 디바이스(200)의 일부의 단면도를 예시한다. 도 28을 참조하면, 이 실시예에서, 작업(134)은 소스 콘택(275)뿐만 아니라 소스 실리사이드(273)도 완전히 제거한다. 유전체 캡(356)은 소스 피처(260S) 바로 위에 퇴적된다. 유전체 캡(356)의 하단 표면(356a)은 게이트 구조물(240')의 상단 표면(240a) 아래에 있다.
도 29는 작업(132)이 생략되는 방법(100)의 대안적인 실시예에 따라 제조된 반도체 디바이스(200)의 일부의 단면도를 예시한다. 도 29를 참조하면, 이 실시예에서, 드레인 콘택(275)은 리세싱되지 않고 유전체 캡(356)은 소스 피처(260S) 위에 배치되지만 드레인 피처(260D) 위에는 배치되지 않는다. 소스 실리사이드 피처(273)는 이 실시예에서 부분적으로 또는 완전히 보존된다. 대안적인 실시예에서, 소스 실리사이드 피처(273)는 부분적으로 또는 완전히 제거된다.
도 30은 방법(100)의 대안적인 실시예에 따라 제조된 반도체 디바이스(200)의 일부의 단면도를 예시하며, 여기서 드레인 피처(260D) 위의 유전체 캡(356)(356D로 라벨 표기됨) 및 소스 피처(260S) 위의 유전체 캡(356)(356S로 라벨 표기됨)은 상이한 유전체 물질들을 포함한다. 실시예에서, 이것은 홀(253b)이 형성된 후 그리고 에칭 마스크(241a)가 제거되기 전에(도 18) 유전체 캡(356S)을 퇴적하고 에칭 마스크(241a)가 홀(253a)로부터 제거된 후에 유전체 캡(356D)을 퇴적함으로써 달성된다. 또 다른 실시예에서, 이것은 예를 들어, 포토리소그래프 및 에칭 프로세스를 사용한 다음에 유전체 캡(356S)을 퇴적하는 것과 같이, 작업(136)이 완료된 후 소스 측으로부터 유전체 캡(356)을 제거함으로써 달성된다. 실시예에서, 유전체 캡(356S)은 소스 피처(260S)와 근처의 전도성 피처 사이의 커플링 커패시턴스를 추가로 감소시키기 위해 로우-k 유전체 물질(예를 들어, 약 3.9 미만의 k)를 포함한다. 예를 들어, 유전체 캡(356S)은 SiOCN, SiOC, SiCN, 또는 다른 로우-k 유전체 물질을 포함할 수 있다.
제한하고자 하는 것은 아니지만, 본 개시의 실시예는 다음 이점 중 하나 이상을 제공한다. 예를 들어, 본 개시의 실시예는 전면 전력 레일 및 상호접속부와 후면 전력 레일 및 상호접속부 모두를 갖는 반도체 디바이스를 형성하기 위한 방법을 제공한다. 이는 소스/드레인 콘택 및 비아에 직접 접속하기 위해 반도체 디바이스에서 사용할 수 있는 금속 트랙의 수를 증가시킨다. 이는 또한 더 큰 디바이스 집적을 위해 게이트 밀도를 증가시킨다. 본 개시의 실시예는 또한 한 측부(전면 또는 후면) 상에만 콘택을 갖는 소스 및/또는 드레인 피처를 형성함으로써, 소스/드레인 피처와 예를 들면, 금속 게이트, 소스/드레인 비아 및 게이트 비아와 같은 인근 전도체 간의 커플링 커패시턴스를 감소시키기 위한 방법을 제공한다. 본 개시의 실시예는 기존의 반도체 제조 프로세스 내에 즉시 통합될 수 있다.
하나의 예시적인 양상에서, 본 개시는 반도체 구조물에 대한 것이다. 반도체 구조물은, 하나 이상의 채널층; 하나 이상의 채널층과 맞물리는 게이트 구조물; 하나 이상의 채널층의 제1 면에 접속되고 게이트 구조물에 인접한 제1 소스/드레인 피처; 제1 소스/드레인 피처 위에 배치된 제1 유전체 캡 - 제1 유전체 캡의 하단 표면은 게이트 구조물의 상단 표면 아래에 있음 -; 제1 소스/드레인 피처 아래에 배치되고 이에 전기적으로 접속된 비아; 및 비아 아래에 배치되고 이에 전기적으로 접속된 전력 레일을 포함한다.
실시예에서, 반도체 구조물은 제1 유전체 캡과 제1 소스/드레인 피처 사이에 배치된 실리사이드 피처를 더 포함한다.
또 다른 실시예에서, 반도체 구조물은, 하나 이상의 채널층의 제1 면에 반대쪽에 있는 하나 이상의 채널층의 제2 면에 접속된 제2 소스/드레인 피처 - 게이트 구조물은 제1 소스/드레인 피처와 제2 소스/드레인 피처 사이에 배치됨 -; 제2 소스/드레인 피처 위에 배치되고 이에 전기적으로 접속된 콘택 플러그; 및 제2 소스/드레인 피처 아래에 배치되고 전력 레일로부터 제2 소스/드레인 피처를 격리하는 유전체 피처를 더 포함한다. 실시예에서, 반도체 구조물은 콘택 플러그 위에 배치된 제2 유전체 캡 및 제2 유전체 캡을 관통하고 콘택 플러그에 전기적으로 접속된 제2 비아를 더 포함한다. 일부 실시예에서, 제1 유전체 캡 및 제2 유전체 캡은 동일한 물질을 포함한다. 일부 실시예에서, 제1 유전체 캡 및 제2 유전체 캡은 상이한 물질을 포함한다. 일부 실시예에서, 제1 유전체 캡은 제2 유전체 캡의 물질보다 낮은 유전 상수를 갖는 물질을 포함한다. 일부 실시예에서, 제1 유전체 캡은 제2 유전체 캡보다 두껍다.
또 다른 실시예에서, 반도체 구조물은 제1 유전체 캡 위에 제1 상호접속 구조물을 더 포함하고, 제1 유전체 캡은 제1 상호접속 구조물로부터 제1 소스/드레인 피처를 격리한다.
또 다른 예시적인 양상에서, 본 개시는, 기판, 기판 위의 소스 피처 및 드레인 피처, 소스 피처와 드레인 피처를 접속시키는 하나 이상의 채널층, 소스 피처와 드레인 피처 사이에서 하나 이상의 채널층과 맞물리는 게이트 구조물, 및 소스 피처 및 드레인 피처 위에 배치된 하나 이상의 유전체층을 갖는 구조물을 제공하는 단계를 포함하는 방법에 대한 것이다. 방법은, 하나 이상의 유전체층을 관통하고 소스 피처 및 드레인 피처를 각각 노출시키는 소스 콘택 홀 및 드레인 콘택 홀을 형성하는 단계; 소스 콘택 홀 및 드레인 콘택 홀에 각각 소스 콘택 및 드레인 콘택을 형성하는 단계; 드레인 콘택을 덮고 소스 콘택을 노출시키는 에칭 마스크를 형성하는 단계; 에칭 마스크를 통해 소스 콘택을 제거하여 소스 콘택 홀의 적어도 일부를 수복하는(reclaim) 단계; 및 소스 콘택 홀의 적어도 일부에 제1 유전체 캡을 퇴적하는 단계를 더 포함한다.
실시예에서, 방법은, 소스 피처와 소스 콘택 사이에 소스 실리사이드 피처를 그리고 드레인 피처와 드레인 콘택 사이에 드레인 실리사이드 피처를 형성하는 단계를 더 포함한다. 추가적인 실시예에서, 소스 콘택의 제거는 또한 소스 실리사이드 피처의 적어도 일부를 제거한다.
실시예에서, 방법은 에칭 마스크를 형성하는 단계 전에 드레인 콘택을 부분적으로 리세싱하여 드레인 콘택 홀의 일부를 수복하는 단계; 및 드레인 콘택 홀의 일부에 제2 유전체 캡을 퇴적하는 단계를 더 포함한다.
또 다른 실시예에서, 방법은 제1 유전체 캡 위에 제1 상호접속 구조물을 형성하는 단계 및 소스 피처 아래에 배치되고 소스 피처에 전기적으로 접속되는 비아를 형성하는 단계를 더 포함한다. 추가 실시예에서, 방법은 비아 아래에 그리고 비아에 전기적으로 접속되는 전력 레일을 형성하는 단계를 더 포함한다.
또 다른 예시적인 양상에서, 본 개시는, 기판, 기판 위의 제1 소스/드레인 피처 및 제2 소스/드레인 피처, 제1 소스/드레인 피처와 제2 소스/드레인 피처를 접속시키는 하나 이상의 채널층, 제1 소스/드레인 피처와 제2 소스/드레인 피처 사이에서 하나 이상의 채널층과 맞물리는 하이-k 금속 게이트, 및 제1 소스/드레인 피처 및 제2 소스/드레인 피처 위에 배치된 하나 이상의 유전체층을 갖는 구조물을 제공하는 단계를 포함하는 방법에 대한 것이다. 방법은, 하나 이상의 유전체층을 통과하고 제1 소스/드레인 피처 및 제2 소스/드레인 피처에 각각 전기적으로 접속된 제1 콘택 및 제2 콘택을 형성하는 단계; 제1 콘택을 노출시키고 제2 콘택을 덮는 에칭 마스크를 형성하는 단계; 에칭 마스크를 통해 제1 콘택을 제거하여 제1 소스/드레인 피처 위에 제1 트렌치를 생성하는 단계; 제1 트렌치에 제1 유전체 캡을 퇴적하는 단계; 제2 콘택 위에 배치되고 제2 콘택에 전기적으로 접속되는 제1 비아를 형성하는 단계; 제1 비아 위에 배치되고 제1 비아에 전기적으로 접속되는 제1 상호접속 구조물을 형성하는 단계를 더 포함하고, 제1 유전체 캡은 제1 상호접속 구조물로부터 제1 소스/드레인 피처를 격리한다. 방법은, 제1 소스/드레인 피처 아래에 배치되고 제1 소스/드레인 피처에 전기적으로 접속되는 제2 비아를 형성하는 단계와, 제2 비아 아래에 그리고 제2 비아에 전기적으로 접속된 제2 상호접속 구조물을 형성하는 단계를 더 포함한다.
실시예에서, 제1 콘택 및 제2 콘택을 형성하는 단계 전에, 방법은 제1 콘택과 제1 소스/드레인 피처 사이에 제1 실리사이드 피처를 그리고 제2 콘택과 제2 소스/드레인 피처 사이에 제2 실리사이드 피처를 형성하는 단계를 더 포함한다. 추가적인 실시예에서, 제1 콘택의 제거는 또한 제1 실리사이드 피처의 적어도 일부를 제거한다.
실시예에서, 에칭 마스크를 형성하기 전에, 방법은 제2 콘택을 부분적으로 리세싱하여 제2 콘택 위에 제2 트렌치를 생성하는 단계와, 제2 트렌치에 제2 유전체 캡을 형성하는 단계를 더 포함하며, 여기서 제1 비아는 제2 유전체 캡을 관통한다. 추가 실시예에서, 제1 유전체 캡과 제2 유전체 캡은 상이한 물질들을 포함한다.
전술한 바는, 당업자들이 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예들의 피처들의 개요를 설명하였다. 당업자는 여기서 소개된 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계하거나 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 또한, 당업자는 이런 등가의 구성이 본 개시의 정신 및 범위로부터 이탈하지 않으며 또한 이들은 본 개시의 정신 및 범위로부터의 이탈 없이 여기에서 다양한 변화, 치환, 및 변경이 이루어질 수 있음을 인식해야 한다.
[부기]
1. 반도체 구조물에 있어서,
하나 이상의 채널층;
상기 하나 이상의 채널층과 맞물리는(engaging) 게이트 구조물;
상기 하나 이상의 채널층의 제1 면에 접속되고 상기 게이트 구조물에 인접한 제1 소스/드레인 피처(feature);
상기 제1 소스/드레인 피처 위에 배치된 제1 유전체 캡(dielectric cap) - 상기 제1 유전체 캡의 하단 표면은 상기 게이트 구조물의 상단 표면 아래에 있음 -;
상기 제1 소스/드레인 피처 아래에 배치되고 상기 제1 소스/드레인 피처에 전기적으로 접속된 비아; 및
상기 비아 아래에 배치되고 상기 비아에 전기적으로 접속된 전력 레일
을 포함하는, 반도체 구조물.
2. 제1항에 있어서,
상기 제1 유전체 캡과 상기 제1 소스/드레인 피처 사이에 배치된 실리사이드 피처를 더 포함하는, 반도체 구조물.
3. 제1항에 있어서,
상기 하나 이상의 채널층의 상기 제1 면의 반대쪽에 있는 상기 하나 이상의 채널층의 제2 면에 접속된 제2 소스/드레인 피처 - 상기 게이트 구조물은 상기 제1 소스/드레인 피처와 상기 제2 소스/드레인 피처 사이에 배치됨 -;
상기 제2 소스/드레인 피처 위에 배치되고 상기 제2 소스/드레인 피처에 전기적으로 접속된 콘택 플러그; 및
상기 제2 소스/드레인 피처 아래에 배치되고 상기 전력 레일로부터 상기 제2 소스/드레인 피처를 격리하는 유전체 피처
를 더 포함하는, 반도체 구조물.
4. 제3항에 있어서,
상기 콘택 플러그 위에 배치된 제2 유전체 캡; 및
상기 제2 유전체 캡을 관통하고 상기 콘택 플러그에 전기적으로 접속된 제2 비아
를 더 포함하는, 반도체 구조물.
5. 제4항에 있어서,
상기 제1 유전체 캡 및 상기 제2 유전체 캡은 동일한 물질을 포함하는 것인, 반도체 구조물.
6. 제4항에 있어서,
상기 제1 유전체 캡 및 상기 제2 유전체 캡은 상이한 물질들을 포함하는 것인, 반도체 구조물.
7. 제4항에 있어서,
상기 제1 유전체 캡은 상기 제2 유전체 캡의 물질보다 낮은 유전 상수를 갖는 물질을 포함하는 것인, 반도체 구조물.
8. 제4항에 있어서,
상기 제1 유전체 캡은 상기 제2 유전체 캡보다 두꺼운 것인, 반도체 구조물.
9. 제1항에 있어서,
상기 제1 유전체 캡 위에 제1 상호접속 구조물을 더 포함하고, 상기 제1 유전체 캡은 상기 제1 상호접속 구조물로부터 상기 제1 소스/드레인 피처를 격리하는 것인, 반도체 구조물.
10. 방법에 있어서,
기판, 상기 기판 위의 소스 피처 및 드레인 피처, 상기 소스 피처와 상기 드레인 피처를 접속시키는 하나 이상의 채널층, 상기 소스 피처와 상기 드레인 피처 사이에 배치되고 상기 하나 이상의 채널층과 맞물리는 게이트 구조물, 및 상기 소스 피처 및 상기 드레인 피처 위에 배치된 하나 이상의 유전체층을 갖는 구조물을 제공하는 단계;
상기 하나 이상의 유전체층을 관통하고 상기 소스 피처 및 상기 드레인 피처를 각각 노출시키는 소스 콘택 홀 및 드레인 콘택 홀을 형성하는 단계;
상기 소스 콘택 홀 및 상기 드레인 콘택 홀에 각각 소스 콘택 및 드레인 콘택을 형성하는 단계;
상기 드레인 콘택을 덮고 상기 소스 콘택을 노출시키는 에칭 마스크를 형성하는 단계;
상기 에칭 마스크를 통해 상기 소스 콘택을 제거하여 상기 소스 콘택 홀의 적어도 일부를 수복하는(reclaim) 단계; 및
상기 소스 콘택 홀의 적어도 일부에 제1 유전체 캡을 퇴적하는 단계
를 포함하는, 방법.
11. 제10항에 있어서,
상기 소스 피처와 상기 소스 콘택 사이에 소스 실리사이드 피처를 그리고 상기 드레인 피처와 상기 드레인 콘택 사이에 드레인 실리사이드 피처를 형성하는 단계를 더 포함하는, 방법.
12. 제11항에 있어서,
상기 소스 콘택의 제거는 또한 상기 소스 실리사이드 피처의 적어도 일부를 제거하는 것인, 방법.
13. 제10항에 있어서,
상기 에칭 마스크를 형성하는 단계 전에, 상기 드레인 콘택을 부분적으로 리세싱하여 상기 드레인 콘택 홀의 일부를 수복하는 단계; 및
상기 드레인 콘택 홀의 일부에 제2 유전체 캡을 퇴적하는 단계
를 더 포함하는, 방법.
14. 제10항에 있어서,
상기 제1 유전체 캡 위에 제1 상호접속 구조물을 형성하는 단계; 및
상기 소스 피처 아래에 배치되고 상기 소스 피처에 전기적으로 접속되는 비아를 형성하는 단계
를 더 포함하는, 방법.
15. 제14항에 있어서,
상기 비아 아래에 배치되고 상기 비아에 전기적으로 접속되는 전력 레일을 형성하는 단계를 더 포함하는, 방법.
16. 방법에 있어서,
기판, 상기 기판 위의 제1 소스/드레인 피처 및 제2 소스/드레인 피처, 상기 제1 소스/드레인 피처와 상기 제2 소스/드레인 피처를 접속시키는 하나 이상의 채널층, 상기 제1 소스/드레인 피처와 상기 제2 소스/드레인 피처 사이에 배치되고 상기 하나 이상의 채널층과 맞물리는 하이-k 금속 게이트, 및 상기 제1 소스/드레인 피처 및 상기 제2 소스/드레인 피처 위에 배치된 하나 이상의 유전체층을 갖는 구조물을 제공하는 단계;
상기 하나 이상의 유전체층을 통과하고 상기 제1 소스/드레인 피처 및 상기 제2 소스/드레인 피처에 각각 전기적으로 접속되는 제1 콘택 및 제2 콘택을 형성하는 단계;
상기 제1 콘택을 노출시키고 상기 제2 콘택을 덮는 에칭 마스크를 형성하는 단계;
상기 에칭 마스크를 통해 상기 제1 콘택을 제거하여 상기 제1 소스/드레인 피처 위에 제1 트렌치를 생성하는 단계;
상기 제1 트렌치에 제1 유전체 캡을 퇴적하는 단계;
상기 제2 콘택 위에 배치되고 상기 제2 콘택에 전기적으로 접속되는 제1 비아를 형성하는 단계;
상기 제1 비아 위에 배치되고 상기 제1 비아에 전기적으로 접속되는 제1 상호접속 구조물을 형성하는 단계 - 상기 제1 유전체 캡은 상기 제1 상호접속 구조물로부터 상기 제1 소스/드레인 피처를 격리함 -;
상기 제1 소스/드레인 피처 아래에 배치되고 상기 제1 소스/드레인 피처에 전기적으로 접속되는 제2 비아를 형성하는 단계; 및
상기 제2 비아 아래에 배치되고 상기 제2 비아에 전기적으로 접속되는 제2 상호접속 구조물을 형성하는 단계
를 포함하는, 방법.
17. 제16항에 있어서, 상기 제1 콘택 및 상기 제2 콘택을 형성하는 단계 전에,
상기 제1 콘택과 상기 제1 소스/드레인 피처 사이에 제1 실리사이드 피처를 그리고 상기 제2 콘택과 상기 제2 소스/드레인 피처 사이에 제2 실리사이드 피처를 형성하는 단계를 더 포함하는, 방법.
18. 제17항에 있어서,
상기 제1 콘택의 제거는 또한 상기 제1 소스 실리사이드 피처의 적어도 일부를 제거하는 것인, 방법.
19. 제16항에 있어서, 상기 에칭 마스크를 형성하는 단계 전에,
상기 제2 콘택을 부분적으로 리세싱하여 상기 제2 콘택 위에 제2 트렌치를 생성하는 단계; 및
상기 제2 트렌치에 제2 유전체 캡을 형성하는 단계
를 더 포함하고, 상기 제1 비아는 상기 제2 유전체 캡을 관통하는 것인, 방법.
20. 제19항에 있어서,
상기 제1 유전체 캡 및 상기 제2 유전체 캡은 상이한 물질들을 포함하는 것인, 방법.

Claims (10)

  1. 반도체 구조물에 있어서,
    하나 이상의 채널층;
    상기 하나 이상의 채널층과 맞물리는(engaging) 게이트 구조물;
    상기 하나 이상의 채널층의 제1 면에 접속되고 상기 게이트 구조물에 인접한 제1 소스/드레인 피처(feature);
    상기 제1 소스/드레인 피처 위에 배치된 제1 유전체 캡(dielectric cap) - 상기 제1 유전체 캡의 하단 표면은 상기 게이트 구조물의 상단 표면 아래에 있음 -;
    상기 제1 소스/드레인 피처 아래에 배치되고 상기 제1 소스/드레인 피처에 전기적으로 접속된 비아; 및
    상기 비아 아래에 배치되고 상기 비아에 전기적으로 접속된 전력 레일
    을 포함하는, 반도체 구조물.
  2. 제1항에 있어서,
    상기 제1 유전체 캡과 상기 제1 소스/드레인 피처 사이에 배치된 실리사이드 피처를 더 포함하는, 반도체 구조물.
  3. 제1항에 있어서,
    상기 하나 이상의 채널층의 상기 제1 면의 반대쪽에 있는 상기 하나 이상의 채널층의 제2 면에 접속된 제2 소스/드레인 피처 - 상기 게이트 구조물은 상기 제1 소스/드레인 피처와 상기 제2 소스/드레인 피처 사이에 배치됨 -;
    상기 제2 소스/드레인 피처 위에 배치되고 상기 제2 소스/드레인 피처에 전기적으로 접속된 콘택 플러그; 및
    상기 제2 소스/드레인 피처 아래에 배치되고 상기 전력 레일로부터 상기 제2 소스/드레인 피처를 격리하는 유전체 피처
    를 더 포함하는, 반도체 구조물.
  4. 제3항에 있어서,
    상기 콘택 플러그 위에 배치된 제2 유전체 캡; 및
    상기 제2 유전체 캡을 관통하고 상기 콘택 플러그에 전기적으로 접속된 제2 비아
    를 더 포함하는, 반도체 구조물.
  5. 제4항에 있어서,
    상기 제1 유전체 캡 및 상기 제2 유전체 캡은 상이한 물질들을 포함하는 것인, 반도체 구조물.
  6. 제4항에 있어서,
    상기 제1 유전체 캡은 상기 제2 유전체 캡의 물질보다 낮은 유전 상수를 갖는 물질을 포함하는 것인, 반도체 구조물.
  7. 제4항에 있어서,
    상기 제1 유전체 캡은 상기 제2 유전체 캡보다 두꺼운 것인, 반도체 구조물.
  8. 제1항에 있어서,
    상기 제1 유전체 캡 위에 제1 상호접속 구조물을 더 포함하고, 상기 제1 유전체 캡은 상기 제1 상호접속 구조물로부터 상기 제1 소스/드레인 피처를 격리하는 것인, 반도체 구조물.
  9. 방법에 있어서,
    기판, 상기 기판 위의 소스 피처 및 드레인 피처, 상기 소스 피처와 상기 드레인 피처를 접속시키는 하나 이상의 채널층, 상기 소스 피처와 상기 드레인 피처 사이에 배치되고 상기 하나 이상의 채널층과 맞물리는 게이트 구조물, 및 상기 소스 피처 및 상기 드레인 피처 위에 배치된 하나 이상의 유전체층을 갖는 구조물을 제공하는 단계;
    상기 하나 이상의 유전체층을 관통하고 상기 소스 피처 및 상기 드레인 피처를 각각 노출시키는 소스 콘택 홀 및 드레인 콘택 홀을 형성하는 단계;
    상기 소스 콘택 홀 및 상기 드레인 콘택 홀에 각각 소스 콘택 및 드레인 콘택을 형성하는 단계;
    상기 드레인 콘택을 덮고 상기 소스 콘택을 노출시키는 에칭 마스크를 형성하는 단계;
    상기 에칭 마스크를 통해 상기 소스 콘택을 제거하여 상기 소스 콘택 홀의 적어도 일부를 수복하는(reclaim) 단계; 및
    상기 소스 콘택 홀의 적어도 일부에 제1 유전체 캡을 퇴적하는 단계
    를 포함하는, 방법.
  10. 방법에 있어서,
    기판, 상기 기판 위의 제1 소스/드레인 피처 및 제2 소스/드레인 피처, 상기 제1 소스/드레인 피처와 상기 제2 소스/드레인 피처를 접속시키는 하나 이상의 채널층, 상기 제1 소스/드레인 피처와 상기 제2 소스/드레인 피처 사이에 배치되고 상기 하나 이상의 채널층과 맞물리는 하이-k 금속 게이트, 및 상기 제1 소스/드레인 피처 및 상기 제2 소스/드레인 피처 위에 배치된 하나 이상의 유전체층을 갖는 구조물을 제공하는 단계;
    상기 하나 이상의 유전체층을 통과하고 상기 제1 소스/드레인 피처 및 상기 제2 소스/드레인 피처에 각각 전기적으로 접속되는 제1 콘택 및 제2 콘택을 형성하는 단계;
    상기 제1 콘택을 노출시키고 상기 제2 콘택을 덮는 에칭 마스크를 형성하는 단계;
    상기 에칭 마스크를 통해 상기 제1 콘택을 제거하여 상기 제1 소스/드레인 피처 위에 제1 트렌치를 생성하는 단계;
    상기 제1 트렌치에 제1 유전체 캡을 퇴적하는 단계;
    상기 제2 콘택 위에 배치되고 상기 제2 콘택에 전기적으로 접속되는 제1 비아를 형성하는 단계;
    상기 제1 비아 위에 배치되고 상기 제1 비아에 전기적으로 접속되는 제1 상호접속 구조물을 형성하는 단계 - 상기 제1 유전체 캡은 상기 제1 상호접속 구조물로부터 상기 제1 소스/드레인 피처를 격리함 -;
    상기 제1 소스/드레인 피처 아래에 배치되고 상기 제1 소스/드레인 피처에 전기적으로 접속되는 제2 비아를 형성하는 단계; 및
    상기 제2 비아 아래에 배치되고 상기 제2 비아에 전기적으로 접속되는 제2 상호접속 구조물을 형성하는 단계
    를 포함하는, 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11749670B2 (en) * 2020-05-18 2023-09-05 Taiwan Semiconductor Manufacturing Company Limited Power switch for backside power distribution
US20240105615A1 (en) * 2022-09-28 2024-03-28 Samsung Electronics Co., Ltd. Field-effect transistor with uniform source/drain regions on self-aligned direct backside contact structures of backside power distribution network (bspdn)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120086369A (ko) * 2009-12-21 2012-08-02 인텔 코포레이션 도핑된 에피택셜 영역을 가진 반도체 디바이스 및 그 제조 방법
KR20130107183A (ko) * 2012-03-21 2013-10-01 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 ＦｉｎＦＥＴ를 위한 소스/드레인 프로파일
KR20150009936A (ko) * 2013-07-17 2015-01-27 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 감소된 패싯을 갖는 에피택시 영역들을 갖는 mos 소자들
KR20190046846A (ko) * 2016-09-13 2019-05-07 퀄컴 인코포레이티드 직렬 총 저항이 감소된 finfet
KR20190055677A (ko) * 2017-11-15 2019-05-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 에피택셜 소스/드레인을 갖는 반도체 디바이스
KR20200003722A (ko) * 2018-07-02 2020-01-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스를 제조하는 방법 및 반도체 디바이스
KR20200036733A (ko) * 2018-09-27 2020-04-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 그 형성 방법
KR20200066561A (ko) * 2018-11-30 2020-06-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 장치 및 이의 제조 방법
KR20200086607A (ko) * 2019-01-08 2020-07-17 삼성전자주식회사 반도체 장치

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3802504A (en) 1971-06-16 1974-04-09 Brown Oil Tools Automatic safety valve
US7402866B2 (en) * 2006-06-27 2008-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Backside contacts for MOS devices
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8803316B2 (en) 2011-12-06 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. TSV structures and methods for forming the same
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8803292B2 (en) 2012-04-27 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias and methods for forming the same
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8802504B1 (en) 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9711555B2 (en) 2013-09-27 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Dual facing BSI image sensors with wafer level stacking
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US10199502B2 (en) 2014-08-15 2019-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of S/D contact and method of making same
US9704835B2 (en) 2015-01-09 2017-07-11 Silicon Genesis Corporation Three dimensional integrated circuit
US9818872B2 (en) 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9754840B2 (en) 2015-11-16 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Horizontal gate-all-around device having wrapped-around source and drain
US10032627B2 (en) 2015-11-16 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming stacked nanowire transistors
US9899387B2 (en) 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9887269B2 (en) 2015-11-30 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US11088030B2 (en) * 2015-12-30 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US9899269B2 (en) 2015-12-30 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd Multi-gate device and method of fabrication thereof
US9899398B1 (en) 2016-07-26 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory device having nanocrystal floating gate and method of fabricating same
US9780210B1 (en) * 2016-08-11 2017-10-03 Qualcomm Incorporated Backside semiconductor growth
US10282504B2 (en) 2016-09-30 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method for improving circuit layout for manufacturability
US10020261B2 (en) 2016-10-14 2018-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Split rail structures located in adjacent metal layers
US10446606B2 (en) * 2017-07-19 2019-10-15 International Business Machines Corporation Back-side memory element with local memory select transistor
CN111699550B (zh) * 2018-03-19 2023-05-09 东京毅力科创株式会社 三维器件及其形成方法
US10522626B2 (en) * 2018-05-31 2019-12-31 Qualcomm Incorporated Silicon-on-insulator backside contacts
US10998238B2 (en) * 2018-10-31 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits with buried interconnect conductors

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120086369A (ko) * 2009-12-21 2012-08-02 인텔 코포레이션 도핑된 에피택셜 영역을 가진 반도체 디바이스 및 그 제조 방법
KR20130107183A (ko) * 2012-03-21 2013-10-01 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 ＦｉｎＦＥＴ를 위한 소스/드레인 프로파일
KR20150009936A (ko) * 2013-07-17 2015-01-27 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 감소된 패싯을 갖는 에피택시 영역들을 갖는 mos 소자들
KR20190046846A (ko) * 2016-09-13 2019-05-07 퀄컴 인코포레이티드 직렬 총 저항이 감소된 finfet
KR20190055677A (ko) * 2017-11-15 2019-05-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 에피택셜 소스/드레인을 갖는 반도체 디바이스
KR20200003722A (ko) * 2018-07-02 2020-01-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스를 제조하는 방법 및 반도체 디바이스
KR20200036733A (ko) * 2018-09-27 2020-04-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 그 형성 방법
KR20200066561A (ko) * 2018-11-30 2020-06-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 장치 및 이의 제조 방법
KR20200086607A (ko) * 2019-01-08 2020-07-17 삼성전자주식회사 반도체 장치
KR20200086606A (ko) * 2019-01-08 2020-07-17 삼성전자주식회사 반도체 장치

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