KR102449524B1 - 후면 전력 레일 및 후면 자체 정렬 비아를 구비한 반도체 소자 - Google Patents

후면 전력 레일 및 후면 자체 정렬 비아를 구비한 반도체 소자 Download PDF

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쿠오-쳉 치앙
시 닝 주
쿠안-룬 쳉
치-하오 왕
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Abstract

반도체 구조체는 소스 피처, 드레인 피처, 소스 피처와 드레인 피처를 연결하는 하나 이상의 채널층, 및 소스 피처와 드레인 피처 사이의 게이트 구조체를 포함한다. 게이트 구조체는 하나 이상의 채널층의 각각과 연결된다. 반도체 구조체는 소스 피처 위의 제 1 소스 실리사이드 피처, 제 1 소스 실리사이드 피처 위의 소스 콘택, 소스 피처 아래의 제 2 소스 실리사이드 피처, 제 2 소스 실리사이드 피처 아래의 비아, 및 비아 아래의 전력 레일을 더 포함한다. 제 1 및 제 2 소스 실리사이드 피처는 단면에서 보아 소스 피처를 완전히 둘러싼다. 전력 레일은 후면 전력 레일이다.

Description

후면 전력 레일 및 후면 자체 정렬 비아를 구비한 반도체 소자{SEMICONDUCTOR DEVICES WITH BACKSIDE POWER RAIL AND BACKSIDE SELF-ALIGNED VIA}
본 발명은 2020년 3월 31일자로 출원된 미국 가출원 제62/002,776호의 이익을 주장하며, 그 전체 내용을 본 명세서에 참조로 포함한다.
일반적으로, 집적 회로(IC: Integrated Circuit)는 최저 레벨의 트랜지스터와 트랜지스터 상단에 상호 연결(비아(via) 및 와이어(wire))을 구비하여 트랜지스터에 연결하는 스택 업 방식(stacked-up fashion)으로 구축된다. 전력 레일(예컨대, 전압 소스 및 접지면용 금속선)도 트랜지스터 위에 있고 상호 연결의 일부일 수 있다. 집적 회로의 크기가 계속 축소됨에 따라 전력 레일도 축소된다. 이는 불가피하게 전력 레일 전체에 걸쳐 전압 강하를 증가시키고, 집적 회로의 전력 소비를 증가시킨다. 따라서, 반도체 제조의 기존 접근 방식이 일반적으로 의도된 목적에는 적합했지만, 모든 측면에서 완전히 만족스러운 것은 아니었다.
본 발명은 다음의 상세한 설명으로부터 첨부 도면과 함께 읽을 때 가장 잘 이해된다. 업계의 표준 관행에 따른 다양한 피처(feature)가 축척에 맞게 도시되지 않고 예시의 목적으로만 사용된다는 점이 강조된다. 사실, 다양한 피처의 크기는 설명을 명확하게 하기 위해 임의로 늘리거나 줄일 수 있다.
도 1a, 도 1b 및 도 1c는 본 발명의 다양한 양태들에 따라, 후면 전력 레일 및 후면 자체 정렬 비아를 구비한 반도체 소자를 형성하는 방법의 흐름도를 도시한다.
도 2 및 도 3은 도 1a 내지 도 1c의 방법의 실시예에 따른 제조의 중간 단계에서, 일부 실시예에 따른 반도체 소자의 일부 단면도를 도시한다.
도 4a, 5a, 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a, 16a, 17a, 18a, 19a, 20a, 21a 및 22a는 일부 실시예에 따른 반도체 소자의 일부 상면도를 도시한다.
도 4b, 5b, 5c, 5d, 5e, 5f, 5g, 6b, 7b, 7c, 7d, 7e, 8b, 8c, 8d, 8e, 9b, 9c, 9d, 9e, 10b, 10c, 10d, 10e, 11b , 11c, 11d, 11e, 12b, 12c, 12d, 12e, 13b, 13c, 13d, 13e, 14b, 14c, 14d, 14e, 15b, 15c, 15d, 15e, 16b, 16c, 16d, 16e, 17b, 17c, 17d, 17e, 18b, 18c, 18d, 18e, 19b, 19c, 19d, 19e, 20b, 20c, 20d, 20e, 21b, 21c, 21d, 21e 및 22b는 일부 실시예에 따른 반도체 소자의 일부 단면도를 도시한다.
이하의 개시는 제공된 주제의 상이한 형상을 구현하기 위한 많은 상이한 실시예 또는 예시를 제공한다. 본 발명을 단순화하기 위해 부품 및 배열체의 특정예가 이하에 설명된다. 물론 이들은 단지 예일 뿐이며 제한하려는 의도는 아니다. 예를 들어, 이하의 설명에서 제 1 피처에 걸쳐 또는 제 2 피처 위에 형성하는 것은 제 1 및 제 2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제 1 및 제 2 피처가 직접 접촉하지 않도록 추가의 피처가 제 1 및 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수도 있다. 또한, 본 발명은 다양한 예에서 참조 번호 및/또는 용어를 반복할 수 있다. 이러한 반복은 단순성과 명료성을 위한 것이며, 그 자체가 설명된 다양한 실시예 및/또는 구성 사이의 관계를 나타내는 것은 아니다.
또한, "밑", "아래", "아래쪽", "위", "위쪽" 등과 같은 공간적으로 상대적인 용어는, 설명의 편의를 위해, 도면에 도시된 바와 같이, 하나의 요소나 형상과 다른 요소(들)나 형상(들)의 관계를 설명하기 위해 본 명세서에 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향 외에 사용되거나 작동중인 장치의 상이한 방향을 포함하도록 의도된다. 장치는 다른 방향(90도나 다른 쪽으로 회전된 방향)일 수 있고, 본 명세서에 사용된 공간적으로 상대적인 기술어(descriptor)도 이에 따라 마찬가지로 해석될 수 있다. 또한, 숫자나 숫자의 범위가 "약", "대략" 등으로 설명될 때, 해당 용어는 달리 명시되지 않는 한, 본 명세서에 개시된 특정 기술의 관점에서 당업자의 지식에 따라 설명된 숫자의 특정 변형(예컨대, +/- 10% 또는 다른 변형) 내에 있는 숫자를 포함한다. 예를 들어, 용어 "약 5nm"는 4.5nm 내지 5.5nm나, 4.0nm 내지 5.0nm 등의 치수 범위를 포함할 수 있다.
본 출원은 일반적으로 반도체 구조체 및 그 제조 공정, 특히, 후면 전력 레일 및 후면 자체 정렬 비아를 구비하는 반도체 소자에 관한 것이다. 전술한 바와 같이, IC 내의 전력 레일은 필요한 성능 향상을 제공하고 전력 소비를 줄이기 위해 추가 개선이 필요하다. 본 발명의 목적은 구조체의 전면(또는 프런트사이드)상의 상호 연결 구조체(전력 레일도 포함할 수 있음)에 추가하여 트랜지스터(예컨대, GAA(Gate-All-Around) 트랜지스터 및/또는 FinFET 트랜지스터)를 포함하는 구조체의 후면(또는 백사이드)상에 전력 레일(또는 전력 라우팅)을 제공하는 것을 포함한다. 이는 소스/드레인 콘택 및 비아에 직접 연결하기 위한 구조체에서 사용할 수 있는 금속 트랙의 수를 증가시킨다. 또한 후면 전력 레일이 없는 기존 구조체보다 더 큰 소자 통합을 위해 게이트 밀도를 증가시킨다. 후면 전력 레일은 구조체의 전면상의 제 1 레벨 금속(M0) 트랙보다 폭이 더 넓을 수 있으며, 이는 전력 레일 저항을 감소시키는 데 유리하다. 본 발명은 또한 금속 게이트와 같은 인접 전도체로부터 후면 전력 레일을 격리시키기 위한 구조체 및 방법을 제공하고, 후면 전력 레일과 소스/드레인(S/D) 피처 사이의 저항을 감소시키기 위한 구조체 및 방법을 제공한다. 본 발명의 구조체 및 그 제조 방법의 상세는 일부 실시예에 따른 GAA(Gate-All-Around) 소자의 제조 공정을 도시하는 첨부 도면과 함께 이하에 설명된다. GAA 소자는 나노와이어 트랜지스터 및 나노시트 트랜지스터와 같이 수직 적층된 수평 배향 다채널 트랜지스터를 구비하는 소자를 지칭한다. GAA 소자는 향상된 게이트 제어 능력, 낮은 누설 전류 및 완전한 FinFET 소자 레이아웃 호환성으로 인해, CMOS를 로드맵의 다음 단계로 안내할 유망 후보이다. 본 발명은 후면 전력 레일 및 후면 자체 정렬 비아를 구비하는 FinFET 소자를 제조하는 데 사용될 수도 있다. 단순화의 목적을 위해, 본 발명은 GAA 소자를 예로 사용하고, GAA와 FinFET 실시예 사이의 공정에서의 특정 차이점을 지적한다. 당업자는 동일한 목적을 수행하고/수행하거나 본 명세서에 소개된 실시예의 동일한 장점을 달성하기 위해, 다른 공정과 구조체를 설계하거나 수정하기 위한 기초로서, 본 발명을 용이하게 사용할 수 있다는 점을 이해해야 한다.
도 1a, 도 1b 및 도 1c는 본 발명의 다양한 양태에 따른 반도체 소자의 제조 방법(100)의 흐름도이다. 추가 처리가 본 발명에 의해 고려된다. 방법(100)의 이전, 도중 및 이후에, 추가 작업이 제공될 수 있으며, 설명된 동작 중 일부는 방법(100)의 추가 실시예를 위해 이동, 대체 또는 제거될 수 있다.
방법(100)은, 일부 실시예에 따라, 방법(100)에 따른 다양한 제조 단계에서의 반도체 소자(또는 반도체 구조체)(200)의 다양한 상면도 및 단면도를 도시하는 도 2 내지 도 22b와 관련하여 이하에 설명된다. 일부 실시예에서, 소자(200)는 저항, 커패시터, 인덕터, 다이오드, PFET(P-type Field Effect Transistor), NFET(N-type Field Effect Transistor), FinFET, 나노시트 FET, 나노와이어 FET, 기타 유형의 다중 게이트 FET, MOSFET(Metal-Oxide Semiconductor Field Effect Transistor), CMOS(Complementary Metal-Oxide Semiconductor) 트랜지스터, BJT(Bipolar Junction Transistor), LDMOS(Laterally Diffused MOS) 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 메모리 소자, 다른 적합한 부품 또는 이들의 조합과 같은 다양한 수동형 및 능동형 마이크로 전자 소자를 포함하는 IC 칩의 일부, SoC(System on Chip) 또는 그 일부이다. 도 2 내지 도 22b는 명확성을 위해 단순화되어 본 발명의 발명적 개념을 더 잘 이해하도록 하였다. 추가적인 피처가 소자(200)에 추가될 수 있고, 이하에 설명된 피처 중 일부는 소자(200)의 다른 실시예에서 대체, 수정 또는 제거될 수 있다.
동작 102에서, 방법(100)(도 1a)은 기판(201) 위에 제 1 및 제 2 반도체층의 스택(205)을 형성한다. 최종 구조체는 실시예에 따라 도 2 및 도 3에 도시된다. 특히, 도 2는 일 실시예에서의 기판(201)을 도시하고, 도 3은 일 실시예에서의 반도체층(210, 215)의 스택(205)을 도시한다. 도시된 실시예에서, 기판(201)은 SOI(Silicon-On-Insulator) 기판, SGOI(Silicon Germanium-On-Insulator) 기판, 또는 GOI(Germanium-on-insulator) 기판과 같은 인슐레이터 상의 반도체 기판(semiconductor-on-insulator substrate)이다. 도시된 실시예에서, 기판(201)은 반도체층(204), 인슐레이터(203) 및 캐리어(202)를 포함한다. 실시예에서, 반도체층(204)은 실리콘, 실리콘 게르마늄, 게르마늄, 또는 다른 적합한 반도체일 수 있고, 캐리어(202)는 실리콘 웨이퍼의 일부일 수 있고, 인슐레이터(203)는 실리콘 산화물일 수 있다. 인슐레이터 상의 반도체 기판은 산소 주입(SIMOX), 웨이퍼 본딩 및/또는 다른 적합한 방법에 의한 분리를 사용하여 제작할 수 있다. 대안적인 실시예에서, 기판(201)은 벌크 실리콘 기판(즉, 벌크 단결정 실리콘을 포함함)이다. 기판(201)은, 다양한 실시예에서, 게르마늄, 탄화규소(silicon carbide), 갈륨 비화물(gallium arsenide), 갈륨 인화물(gallium phosphide), 인듐 인화물(indium phosphide), 인듐 비화물(indium arsenide), 인듐 안티몬화물(indium antimonide), SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, 또는 이들의 조합과 같은 다른 반도체 재료를 포함할 수 있다.
일부 실시예에서, 반도체층(204)은 소자(200)의 설계 요건에 따라 다양한 도핑 영역을 포함할 수 있다. 예를 들어, N형 도핑 영역은 인, 비소, 다른 n형 도펀트 또는 이들의 조합과 같은 n형 도펀트로 도핑함으로써 형성될 수 있고, P형 도핑 영역은 붕소, 인듐, 다른 p형 도펀트 또는 이들의 조합과 같은 p형 도펀트로 도핑함으로써 형성될 수 있다. 　일부 구현예에서, 반도체층(204)은 p형 도펀트 및 n형 도펀트의 조합으로 형성된 도핑 영역을 포함한다. 일부 실시예에서, 반도체층(204)은 도핑되지 않거나 매우 적은 수의 도펀트로 의도치 않게 도핑된다.
반도체층 스택(205)은 기판(201) 위에 형성되고, 기판(201)의 표면으로부터 수직 방향(예컨대, z 방향)을 따라 인터리빙(interleaving) 또는 교번 구성(alternating configuration)으로 적층된 반도체층(210) 및 반도체층(215)을 포함한다. 일부 실시예에서, 반도체층(210) 및 반도체층(215)은 도시된 인터리빙 및 교번 구성으로 에피택셜 성장된다. 예를 들어, 반도체층(210)의 제 1 층은 기판상에서 에피택셜 성장되고, 반도체층(215)의 제 1 층은 반도체층(210)의 제 1 층상에 에피택셜 성장되고, 반도체층(210)의 제 2 층은 반도체층(215)의 제 1 층상에 에피택셜 성장되며, 반도체층 스택(205)이 원하는 수의 반도체층(210) 및 반도체층(215)을 마련할 때까지 계속된다. 이와 같은 실시예에서, 반도체층(210) 및 반도체층(215)은 에피택셜층으로 지칭될 수 있다. 일부 실시예에서, 반도체층(210) 및 반도체층(215)의 에피택셜 성장은 MBE(Molecular Beam Epitaxy) 공정, CVD(Chemical Vapor Deposition) 공정, MOCVD(Metal-Organic Chemical Vapor Deposition) 공정, 다른 적합한 에피택셜 성장 공정, 또는 이들의 조합에 의해 달성된다.
반도체층(210)의 조성은 후속 처리 동안에 에칭 선택성 및/또는 상이한 산화 속도를 달성하기 위해 반도체층(215)의 조성과는 상이하다. 일부 실시예에서, 반도체층(210)은 식각액에 대해 제 1 식각 속도로 에칭되고, 반도체층(215)은 식각액에 대해 제 2 식각 속도로 에칭되며, 여기서, 제 2 식각 속도는 제 1 식각 속도보다 느리다. 일부 실시예에서, 반도체층(210)은 제 1 산화 속도로 산화되고, 반도체층(215)은 제 2 산화 속도로 산화되며, 여기서, 제 2 산화 속도는 제 1 산화 속도보다 느리다. 도시된 실시예에서, 반도체층(210) 및 반도체층(215)은, 소자(200)의 채널 영역에 부유 채널층(suspended channel layer)을 형성하기 위해 구현된 에칭 공정과 같은 에칭 공정 동안, 소정의 에칭 선택성을 달성하기 위해 상이한 재료, 구성 원자비, 구성 중량비, 두께 및/또는 특성을 포함한다. 예를 들어, 반도체층(210)이 실리콘 게르마늄을 포함하고 반도체층(215)이 실리콘을 포함하는 경우, 반도체층(215)의 실리콘 에칭 속도는 반도체층(210)의 실리콘 게르마늄 에칭 속도보다 느리다. 일부 실시예에서, 반도체층(210) 및 반도체층(215)은 에칭 선택성 및/또는 상이한 산화 속도를 달성하기 위해 구성 원자비가 상이한 동일 재료를 포함할 수 있다. 예를 들어, 반도체층(210) 및 반도체층(215)은 실리콘 게르마늄을 포함할 수 있으며, 여기서, 반도체층(210)은 제 1 실리콘 원자비 및/또는 제 1 게르마늄 원자비로 이루어지며, 반도체층(215)은 제 2의 상이한 실리콘 원자비 및/또는 제 2의 상이한 게르마늄 원자비로 이루어진다. 본 발명은 반도체층(210) 및 반도체층(215)이 본 명세서에 개시된 임의의 반도체 재료를 포함하여 소정의 에칭 선택성, 소정의 산화 속도차 및/또는 소정의 성능 특성(예컨대, 전류 흐름을 최대화하는 재료)을 제공할 수 있는 반도체 재료의 임의의 조합을 포함하는 것을 고려한다.
이하에서 더 설명되는 바와 같이, 반도체층(215) 또는 그 일부는 소자(200)의 채널 영역을 형성한다. 도시된 실시예에서, 반도체층 스택(205)은 기판(201) 위에 배치된 3개의 반도체층 쌍을 형성하도록 구성된 3개의 반도체층(210) 및 3개의 반도체층(215)을 포함하고, 각각의 반도체층 쌍에는 각각의 제 1 반도체층(210)과 각각의 제 2 반도체층(215)이 포함된다. 후속 처리를 거친 후, 이와 같은 구성은 최종적으로 소자(200)에 3개의 채널이 마련될 것이다. 그러나, 본 발명은 반도체층 스택(205)이, 예를 들어, 소자(200)(예컨대, GAA 트랜지스터)에 필요한 채널 수 및/또는 소자(200)의 설계 요건에 따라 더 많거나 더 적은 반도체층을 포함하는 실시예를 고려한다. 예를 들어, 반도체층 스택(205)은 2개 내지 10개의 반도체층(210) 및 2개 내지 10개의 반도체층(215)을 포함할 수 있다. 소자(200)가 FinFET 소자인 대안적인 실시예에서, 스택(205)은 단순히 Si의 한 층과 같은 반도체 재료의 한 층이다. 설명되는 바와 같이, 방법(100)은 기판(201)의 양면에서 층을 처리할 것이다. 본 발명에서, 스택(205)이 상주하는 기판(201)의 측면을 전면이라 지칭하고, 전면의 반대쪽 면을 후면이라 지칭한다.
동작 104에서, 방법(100)(도 1a)은 스택(205) 및 기판(201)을 패터닝함으로써 핀(218)을 형성한다. 도 4a는 "x" 방향을 따라 배향된 핀(218)이 마련된 소자(200)의 상면도를 도시한다. 도 4b는 도 4a의 A-A선을 따른 소자(200)의 부분 단면도를 도시한다. 도 4b에 도시된 바와 같이, 핀(218)은 패터닝된 스택(205)(층(210, 215)으로 이루어짐), 패터닝된 영역(204) 및 하나 이상의 패터닝된 하드 마스크층(hard mask layer)(206)을 포함한다. 핀(218)은 임의의 적합한 방법으로 패터닝될 수 있다. 예를 들어, 핀(218)은 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피 공정과 자체 정렬 공정을 결합하여, 예컨대, 직접 포토리소그래피 공정만을 사용하여 얻을 수 있는 피치보다 작은 패턴을 생성하게 할 수 있다. 예를 들어, 일 실시예에서, 희생층(sacrificial layer)이 스택(205) 위에 형성되고, 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서(spacer)는 자체 정렬 공정을 사용하여, 패터닝된 희생층과 함께 형성된다. 그 후, 희생층이 제거되고 나서, 나머지 스페이서나 맨드릴(mandrel)은 핀(218)을 패터닝하기 위한 마스킹 요소로서 사용될 수 있다. 예를 들어, 마스킹 요소는 스택(205) 및 기판(201) 내로 리세스를 에칭하기 위해 사용되어, 기판(201) 상에 핀(218)을 남길 수 있다. 에칭 공정은 건식 에칭(dry etching), 습식 에칭(wet etching), RIE(Reactive Ion Etching) 및/또는 다른 적합한 공정을 포함할 수 있다. 예를 들어, 건식 에칭 공정은 산소 함유 가스, 불소 함유 가스(예컨대, CF4, SF6, CH2F2, CHF3 및/또는 C2F6), 염소 함유 가스(예컨대, Cl2, CHCl3, CCl4 및/또는 BCl3), 브롬 함유 가스(예컨대, HBr 및/또는 CHBr3), 요오드 함유 가스, 다른 적합한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 구현할 수 있다. 예를 들어, 습식 에칭 공정은 희석된 불산(DHF: diluted hydrofluoric acid); 수산화칼륨(KOH) 용액; 암모니아; 불산(HF), 질산(HNO3) 및/또는 아세트산(CH3COOH)을 포함하는 용액; 또는 다른 적합한 습식 식각액에서의 에칭을 포함할 수 있다. 핀(218)을 형성하기 위한 방법의 수많은 다른 실시예가 적합할 수 있다.
동작 106에서, 방법(100)(도 1a)은 기판(201) 위에 다양한 격리 구조체를 형성하고, 핀(218)을 격리시키는데, 그 실시예는 도 5a 내지 도 5g에 도시되어 있다. 도 5a는 소자(200)의 상면도를 도시하고, 도 5b 내지 도 5g는 동작 106의 다양한 단계에 대하여 도 5a의 A-A선을 따른 소자(200)의 부분 단면도를 도시한다.
도 5b를 참조하면, 소자(200)의 다양한 영역을 격리시키기 위해 격리 피처(들)(230)가 기판(201) 위 및/또는 기판(201) 내에 형성된다. 예를 들어, 격리 피처(230)는 핀(218)의 바닥 부분을 둘러싸고, 핀(218)을 서로 분리하고 격리시킨다. 격리 피처(230)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적합한 격리 재료(예컨대, 실리콘, 산소, 질소, 탄소, 또는 다른 적합한 격리 성분을 포함함), 또는 이들의 조합을 포함한다. 격리 피처(230)는 STI(Shallow Trench Isolation) 구조 및/또는 DTI(Deep Trench Isolation) 구조와 같은 다른 구조를 포함할 수 있다. 일 실시예에서, 격리 피처(230)는 핀(218) 사이의 트렌치를 인슐레이터 재료로 채우고(예컨대, CVD 공정 또는 스핀 온 유리 공정(spin-on glass process)을 사용함), CMP(Chemical Mechanical Polishing) 공정을 수행하여 과잉 인슐레이터 재료를 제거하고/제거하거나 인슐레이터 재료층의 상면을 평탄화하고, 인슐레이터 재료층을 에칭 백(etching back)하여 격리 피처(230)를 형성함으로써 형성될 수 있다. 일부 실시예에서, 격리 피처(230)는 열 산화물 라이너 층 위에 배치된 실리콘 질화층과 같은 다층 구조를 포함한다.
도 5c를 참조하면, 클래딩 층(cladding layer)(231)은 핀(218)의 상부와 측벽면 위 및 격리 피처(230) 위에 증착된다. 일 실시예에서, 클래딩 층(231)은 SiGe를 포함한다. 클래딩 층(231)은 CVD, PVD(Physical Vapor Deposition), ALD(Atomic Layer Deposition), HDPCVD(High Density Plasma CVD), MOCVD(Metal Organic CVD), RPCVD(Remote Plasma CVD), PECVD(Plasma Enhanced CVD), LPCVD(Low-Pressure CVD), ALCVD(Atomic Layer CVD), APCVD(Atmospheric Pressure CVD), 다른 적합한 방법 또는 이들의 조합을 사용하여 증착될 수 있다. 클래딩 층(231)이 증착된 후, 동작 106은, 예를 들어, 플라즈마 건식 에칭 공정을 사용하여 격리 피처(230) 위로부터 클래딩 층(231)의 일부를 제거하는 에칭 공정을 수행한다.
도 5d를 참조하면, 유전체 라이너(232)가 클래딩 층(231) 위 및 격리 피처(230)의 상면 상에 증착된 다음, 유전체 충전층(233)이 유전체 라이너(232) 위에 증착되어 핀(218) 사이의 갭을 채운다. 일 실시예에서, 유전체 라이너(232)는 Si, O, N 및 C를 포함하는 유전 물질과 같은 로우-k 유전 물질(low-k dielectric material)을 포함한다. 예시적인 로우-k 유전 물질은 FSG, 탄소 도핑된 실리콘 산화물, Black Diamond®(캘리포니아 산타클라라 소재의 Applied Materials사 제품), Xerogel, Aerogel, 비정질 플루오르화 탄소, Parylene, BCB, SiLK(미시간 미들랜드 소재의 Dow Chemical사 제품), 폴리이미드 또는 이들의 조합을 포함한다. 로우-k 유전 물질은 일반적으로 유전 상수가 작은 유전 물질을 지칭하며, 예를 들어, 실리콘 산화물의 유전 상수(k
Figure 112020142721946-pat00001
3.9)보다 작다. 유전체 라이너(232)는 CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 다른 적합한 방법, 또는 이들의 조합을 사용하여 증착될 수 있다. 일 실시예에서, 유전체 충전층(233)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, TEOS 형성 산화물, PSG, BPSG, 로우-k 유전 물질, 다른 적합한 유전 물질, 또는 이들의 조합을 포함한다. 유전체 충전층(233)은, 예를 들어, 소자(200) 위에 유동성 재료(예컨대, 액체 화합물)을 증착하고 열 어닐링 및/또는 자외선 처리와 같은 적합한 기술에 의해 유동성 재료를 고체 재료로 변환하는 것을 포함하는 FCVD(Flowable CVD) 공정을 사용하여 증착될 수 있다. 유전체 충전층(233)은 다른 유형의 방법을 사용하여 증착될 수 있다. 층(232, 233)이 증착된 후, 동작 106은 소자(200)의 상면을 평탄화하고 클래딩 층(231)을 노출시키기 위해 CMP 공정을 수행할 수 있다.
도 5e를 참조하면, 유전체 헬멧(234)이 유전체층(232, 233) 위 및 핀(218)의 대향 측벽상의 클래딩 층(231) 사이에 증착된다. 일 실시예에서, 유전체 헬멧(234)은 HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, TA2O5, Y2O3, SrTiO3, BaZrO, BaTiO3(BTO), (Ba, Sr)TiO3(BST), Si3N4, HfO2-Al2O3(hafnium dioxide-alumina) 합금, 다른 적합한 하이-k(high-k) 유전 물질, 또는 이들의 조합과 같은 하이-k 유전 물질을 포함한다. 하이-k 유전 물질은 일반적으로 유전 상수가 큰 유전 물질을 지칭하며, 예를 들어, 실리콘 산화물의 유전 상수(k
Figure 112020142721946-pat00002
3.9)보다 크다. 유전체 헬멧(234)은 ALD, CVD, PVD, 산화 기반 증착 공정, 다른 적합한 공정, 또는 이들의 조합과 같은 본 명세서에서 설명된 공정 중 임의의 공정에 의해 형성된다. 실시예에서, 동작 106은 하드 마스크(206) 및 클래딩 층(231)에 대한 에칭없이(또는 최소한의 에칭으로) 유전체층(232, 233)을 에칭하는 선택적 에칭 공정을 사용하여 유전체층(232, 233)을 리세싱하는 것을 포함한다. 그 후, 동작 106은 하나 이상의 유전 물질을 리세스에 증착하고, 하나 이상의 유전 물질에 대한 CMP 공정을 수행하여 유전체 헬멧(234)을 형성한다.
도 5f를 참조하면, 동작 106은 유전체 헬멧(234) 사이에 배치된 핀(218)(특히, 하드 마스크층(206) 제거) 및 클래딩 층(231)을 리세싱한다. 동작 106은 유전체 헬멧(234)에 대한 에칭없이(또는 최소한의 에칭으로) 하드 마스크층(206) 및 클래딩 층(231)에 대해 선택적인 하나 이상의 에칭 공정을 적용할 수 있다. 선택적 에칭 공정은 건식 에칭, 습식 에칭, 반응성 이온 에칭 또는 다른 적합한 에칭 방법일 수 있다.
도 5g를 참조하면, 동작 106은 핀(218)의 표면 위 및 유전체 헬멧(234) 위에 유전체층(235)을 증착한다. 본 실시예에서, 유전체층(235)은 더미(또는 희생) 게이트 유전체층이다. 더미 게이트 유전체층(235)은 실리콘 산화물, 하이-k 유전 물질, 다른 적합한 유전 물질 또는 이들의 조합과 같은 유전 물질을 포함하고, ALD, CVD, PVD, 다른 적합한 공정 또는 이들의 조합과 같은 본 명세서에 설명된 임의의 공정을 사용하여 증착될 수 있다.
동작 108에서, 방법(100)(도 1a)은 더미 게이트 유전체층(235) 위에 게이트 스택(240)을 형성한다. 최종 구조체는 실시예에 따른 도 6a 및 도 6b에 도시된다. 도 6a는 소자(200)의 상면도를 도시하고, 도 6b는 도 6a의 B-B선을 따른 소자(200)의 부분 단면도를 도시한다. 상면도에서, 게이트 스택(240)은 일반적으로 "x" 방향에 수직인 "y" 방향을 따라 길게 배향된다. 본 실시예에서, 게이트 스택(240)은 더미(또는 희생) 게이트 스택이고 기능성 게이트 스택(240')으로 대체될 것이다. 더미 게이트 스택(240)은 증착 공정, 리소그래피 공정, 에칭 공정, 다른 적합한 공정 또는 이들의 조합에 의해 형성된다. 예를 들어, 더미 게이트 유전체층(235) 위에 더미 게이트 전극층(245)을 형성하기 위해 증착 공정이 수행된다. 일부 실시예에서, 하나 이상의 하드 마스크층(246)이 더미 게이트 전극층(245) 위에 증착된다. 일부 실시예에서, 더미 게이트 전극층(245)은 폴리실리콘 또는 다른 적합한 물질을 포함하고, 하나 이상의 하드 마스크층(246)은 실리콘 산화물, 실리콘 질화물, 또는 다른 적합한 물질을 포함한다. 증착 공정은 CVD, PVD(Physical Vapor Deposition), ALD(Atomic Layer Deposition), HDPCVD(High Density Plasma CVD), MOCVD(Metal Organic CVD), RPCVD(Remote Plasma CVD), PECVD(Plasma Enhanced CVD), LPCVD(Low-Pressure CVD), ALCVD(Atomic Layer CVD), APCVD(Atmospheric Pressure CVD), 다른 적합한 방법 또는 이들의 조합을 포함할 수 있다. 리소그래피 패터닝 및 에칭 공정은, 도 6b에 도시된 바와 같이, 하나 이상의 하드 마스크층(246), 더미 게이트 전극층(245) 및 더미 게이트 유전체층(235)의 패터닝을 수행하여 더미 게이트 스택(240)을 형성한다. 리소그래피 패터닝 공정은 레지스트 코팅(예컨대, 스핀 온 코팅(spin-on coating)), 소프트 베이킹(soft baking), 마스크 정렬, 노광, 노광 후 베이킹, 레지스트 개선, 린싱(rinsing), 건조(예컨대, 하드 베이킹(hard baking)), 다른 적합한 리소그래피 공정, 또는 이들의 조합을 포함한다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 기타 에칭 방법 또는 이들의 조합을 포함한다.
동작 108은 (도 7b에 도시된 바와 같이) 더미 게이트 스택(240)의 측벽 상에 게이트 스페이서(gate spacer)(247)를 더 형성할 수 있다. 게이트 스페이서(247)는 임의의 적합한 공정에 의해 형성되고 유전 물질을 포함한다. 유전 물질은 실리콘, 산소, 탄소, 질소, 다른 적합한 물질 또는 이들의 조합(예컨대, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), 실리콘 탄화물, 실리콘 탄소 질화물(SiCN), 실리콘 산탄화물(SiOC), 실리콘 옥시카본 질화물(SiOCN))을 포함할 수 있다. 예를 들어, 실리콘 질화층과 같은 실리콘 및 질소를 포함하는 유전체층은 더미 게이트 스택(240) 위에 증착될 수 있고, 이어서 게이트 스페이서(247)를 형성하기 위해 에칭(예컨대, 이방성 에칭)될 수 있다. 일부 실시예에서, 게이트 스페이서(247)는 실리콘 질화물을 포함하는 제 1 유전체층 및 실리콘 산화물을 포함하는 제 2 유전체층과 같은 다층 구조체를 포함한다. 일부 실시예에서, 밀봉 스페이서, 오프셋 스페이서, 희생 스페이서, 더미 스페이서 및/또는 메인 스페이서와 같은 둘 이상의 스페이서 세트가 더미 게이트 스택(240)에 인접하게 형성된다. 이러한 구현예에서, 다양한 스페이서의 세트는 에칭 속도가 상이한 물질을 포함할 수 있다. 예를 들어, 실리콘 및 산소(예컨대, 실리콘 산화물)를 포함하는 제 1 유전체층은 더미 게이트 스택(240)에 인접한 제 1 스페이서 세트를 형성하기 위해 증착 및 에칭될 수 있고, 실리콘 및 질소(예컨대, 실리콘 질화물)를 포함하는 제 2 유전체층은 제 1 스페이서 세트에 인접한 제 2 스페이서 세트를 형성하기 위해 증착 및 에칭될 수 있다.
동작 110에서, 방법(100)(도 1a)은 게이트 스페이서(247)에 인접한 핀(218)을 에칭함으로써 소스/드레인(S/D) 트렌치(250)를 형성한다. 최종 구조체는 실시예에 따른 도 7a 내지 도 7e에 도시된다. 도 7a는 소자(200)의 상면도를 도시하고, 도 7b 내지 도 7e는 도 7a에서 각각 B-B선, C-C선, D-D선 및 E-E선을 따른 소자(200)의 부분 단면도를 도시한다. 특히, D-D선은 트랜지스터의 소스 영역으로 절단되고 게이트 스택(240)과 평행하며, E-E선은 트랜지스터의 드레인 영역으로 절단되고 게이트 스택(240)과 평행하다. 도 8a 내지 도 21a에서 D-D선 및 E-E선은 마찬가지로 구성된다.
도시된 실시예에서, 에칭 공정은 핀(218)의 소스/드레인 영역에서 반도체층 스택(205)을 완전히 제거함으로써 소스/드레인 영역에서 핀(218)의 반도체층(204)을 노출시킨다. 따라서 소스/드레인 트렌치(250)는 게이트 스택(240) 아래의 채널 영역에 배치되는 반도체층 스택(205)의 나머지 부분에 의해 정의된 측벽 및 기판(201)에 의해 정의된 바닥으로 이루어진다. 일부 실시예에서, 에칭 공정은 소스/드레인 트렌치(250)가 소스/드레인 영역에서 반도체층(210) 또는 반도체층(215)에 의해 정의된 바닥을 마련하도록 반도체층 스택(205)의 전체가 아닌 일부를 제거한다. 일부 실시예에서, 에칭 공정은 핀(218)의 기판 부분의 전체가 아닌 일부를 추가로 제거하여 소스/드레인 트렌치(250)가 기판(201)의 최상위면 아래로 연장되도록 한다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 다른 적합한 에칭 공정 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 에칭 공정은 다단계 에칭 공정이다. 예를 들어, 에칭 공정은 반도체층(210) 및 반도체층(215)을 개별적으로 그리고 번갈아 제거하기 위해 식각액을 교번할 수 있다. 일부 실시예에서, 에칭 공정의 파라미터는 게이트 스택(240) 및/또는 격리 피처(230)의 최소 에칭으로(또는 에칭없이) 반도체층 스택을 선택적으로 에칭하도록 구성된다. 일부 실시예에서, 본 명세서에 설명된 것과 같은 리소그래피 공정은 게이트 스택(240) 및/또는 격리 피처(230)를 덮는 패터닝된 마스크층을 형성하기 위해 수행되고, 에칭 공정은 패터닝된 마스크층을 에칭 마스크로서 사용한다.
동작 110은 S/D 트렌치(250) 내부의 반도체층(210)의 측벽을 따라 내부 스페이서(255)(도 7b 참조)를 더 형성한다. 예를 들어, 반도체층(215)의 최소 에칭으로(또는 에칭없이) 소스/드레인 트렌치(250)에 의해 노출된 반도체층(210)을 선택적으로 에칭하여, 반도체층(215) 사이, 및 반도체층(215)과 게이트 스페이서(247) 아래의 반도체 층(204) 사이에 갭이 형성되도록 하는 제 1 에칭 공정이 수행된다. 따라서 반도체층(215)의 일부(가장자리)는 게이트 스페이서(247) 아래의 채널 영역에 서스펜딩된다. 일부 실시예에서, 갭은 더미 게이트 스택(240) 아래에서 부분적으로 연장된다. 제 1 에칭 공정은 반도체층(210)을 횡 방향으로(예컨대, "x" 방향을 따라) 에칭하여 "x" 방향을 따라 반도체층(210)의 길이를 감소시키도록 구성된다. 제 1 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 다른 적합한 에칭 공정, 또는 이들의 조합이다. 그런 다음, CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 다른 적합한 방법 또는 이들의 조합과 같은 증착 공정은 게이트 스택(240)의 위 및 소스/드레인 트렌치(250)(예컨대, 반도체층(215), 반도체층(210), 및 반도체층(204))를 정의하는 형상 위에 스페이서층을 형성한다. 스페이서층은 소스/드레인 트렌치(250)를 부분적으로(또는, 일부 실시예에서는 완전히) 채운다. 증착 공정은 스페이서층이 반도체층(215) 사이 및 반도체층(215)과 게이트 스페이서(247) 아래의 기판(201) 사이의 갭을 채우도록 구성된다. 그런 다음, 반도체층(215), 더미 게이트 스택(240) 및 게이트 스페이서(247)의 최소 에칭으로(에칭없이), 도 7b에 도시된 바와 같이, 스페이서층을 선택적으로 에칭하여 내부 스페이서(255)를 형성하는 제 2 에칭 공정이 수행된다. 일부 실시예에서, 스페이서층은 게이트 스페이서(247)의 측벽, 반도체층(215)의 측벽, 더미 게이트 스택(240) 및 기판(201)으로부터 제거된다. 스페이서층(및 따라서 내부 스페이서(255))은 제 2 에칭 공정 동안 소정의 에칭 선택성을 달성하기 위해 반도체층(215)의 재료 및 게이트 스페이서(247)의 재료와는 다른 재료를 포함한다. 일부 실시예에서, 스페이서층(255)은 실리콘, 산소, 탄소, 질소, 다른 적합한 물질, 또는 이들의 조합(예컨대, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물 또는 실리콘 산탄질화물)을 포함하는 유전 물질을 포함한다. 일부 실시예에서, 내부 스페이서층(255)은 본 명세서에 설명된 것과 같은 로우-k 유전 물질을 포함한다. 소자(200)가 FinFET인 실시예에서, 내부 스페이서(255)는 생략된다.
동작 112에서, 방법(100)(도 1a)은 소자(200)의 소스 영역에 대한 추가 에칭을 수행한다. 최종 구조체는 실시예에 따른 도 8a 내지 도 8e에 도시된다. 도 8a는 소자(200)의 상면도를 도시하고, 도 8b 내지 도 8e는 도 8a에서 각각 B-B선, C-C선, D-D선 및 E-E선을 따른 소자(200)의 부분 단면도를 도시한다.
도시된 실시예에서, 동작 112는 패터닝된 하드 마스크(236) 및 패터닝된 레지스트(237)를 포함하는 에칭 마스크(241)를 형성한다. 에칭 마스크(241)는 에칭 마스크(241) 내의 개구(238)를 통해 노출되는 소스 영역을 제외하고 소자(200)를 덮는다. 그런 다음, 동작 112는, 소스 트렌치(250)에 얇은 반도체층(204)만 남을 때까지, 기판(201)에서 소스 영역을 깊게 에칭하여 소스 트렌치(250)를 기판(201)으로 연장한다. 에칭 공정은 건식 에칭, 습식 에칭, 반응성 이온 에칭 또는 다른 적합한 에칭을 포함할 수 있다. 에칭 공정은 본 실시예에서 실질적으로 이방성(즉, 실질적으로 수직)이다. 또한, 에칭 공정은 반도체층(204)의 재료에 대해 선택적으로 조정되며 게이트 스페이서(247) 및 게이트 하드 마스크층(246)에 대해서는 에칭되지 않거나 최소한으로 에칭된다. 동작 112에서의 에칭 공정은 동작 110에서의 에칭 공정과 유사할 수 있다. 에칭 공정이 완료된 후, 동작 112는, 예를 들어, 스트리핑 공정에 의해 패터닝된 레지스트(237)를 제거한다.
동작 114에서, 방법(100)(도 1a)은 소스 트렌치(250)에 반도체층(239)을 형성한다. 최종 구조체는 실시예에 따른 도 9a 내지 도 9e에 도시된다. 도 9a는 소자(200)의 상면도를 도시하고, 도 9b 내지 도 9e는 도 9a에서 각각 B-B선, C-C선, D-D선 및 E-E선을 따른 소자(200)의 부분 단면도를 도시한다.
반도체층(239)은 에피택셜 성장 공정을 사용하거나 다른 적합한 공정에 의해 증착될 수 있다. 일부 실시예에서, 반도체층(239)의 에피택셜 성장은 MBE(Molecular Beam Epitaxy) 공정, CVD(Chemical Vapor Deposition) 공정, MOCVD(Metal-Organic Chemical Vapor Deposition) 공정, 다른 적합한 에피택셜 성장 공정, 또는 이들의 조합에 의해 달성된다. 반도체층(239)은 후속 처리 동안 에칭 선택성을 달성하기 위해 반도체층(204)에 포함된 반도체 재료와는 상이한 반도체 재료를 포함한다. 예를 들어, 반도체층(239, 204)은, 에칭 공정 동안, 소정의 에칭 선택성을 달성하기 위해 상이한 물질, 상이한 구성 원자비, 상이한 구성 중량비 및/또는 다른 특성을 포함할 수 있다. 일 실시예에서, 반도체층(204)은 실리콘을 포함하고 반도체층(239)은 실리콘 게르마늄을 포함한다. 다른 실시예에서, 반도체층(239, 204)은 모두 실리콘 게르마늄을 포함할 수 있지만, 실리콘 원자비가 서로 상이하다. 본 발명은 반도체층(239, 204)이 본 명세서에 개시된 임의의 반도체 재료를 포함하여 소정의 에칭 선택성을 제공할 수 있는 반도체 재료의 임의 조합을 포함하는 것을 고려한다. 드레인 영역(도 9e)이 패터닝된 하드 마스크층(236)에 의해 덮여 있기 때문에, 반도체층(239)은 소스 영역에만 증착된다(도 9d). 반도체층(239)은 스택(205)(도 9b)의 바닥 근처에 있고 격리 피처(230)(도 9d)의 상면과 거의 수평이 되도록 하는 두께로 증착된다. 동작 114는, 반도체층(239)이 초기의 이것보다 더 높게 성장되는 경우, 반도체층(239)을 도 9b 및 9d에 도시된 수준으로 리세싱하는 에칭 공정을 포함할 수 있다. 반도체층(239)이 증착된 후, 동작 114는 하나 이상의 에칭 공정에 의해 패터닝된 하드 마스크층(236)을 제거한다. 이하에 설명되는 바와 같이, 동작 112에서의 추가 에칭 및 동작 114에서의 반도체층(239)의 성장은 다양한 실시예에서 소스 영역에서만, 드레인 영역에서만, 또는 소스 및 드레인 영역의 양쪽 모두에서 수행될 수 있다.
동작 116에서, 방법(100)(도 1a)은 S/D 트렌치(250)에서 반도체 S/D 피처(260)를 에피택셜 성장시킨다. 최종 구조체는 실시예에 따른 도 10a 내지 도 10e에 도시된다. 도 10a는 소자(200)의 상면도를 도시하고, 도 10b 내지 도 10e는 도 10a에서 각각 B-B선, C-C선, D-D선 및 E-E선을 따른 소자(200)의 부분 단면도를 도시한다.
도 10b, 도 10d 및 도 10e에 도시된 바와 같이, 에피택셜 S/D 피처(260)는 S/D 트렌치(250)의 바닥에서 반도체층(204, 239)으로부터 그리고 S/D 트렌치(250)의 측벽에서 반도체층(215)으로부터 성장된다. 에피택시 공정은 CVD 증착 기술(예컨대, VPE 및/또는 UHV-CVD), 분자 빔 에피택시, 다른 적합한 에피택셜 성장 공정, 또는 이들의 조합을 사용할 수 있다. 에피택시 공정은 반도체층(204, 239, 215)(특히, 반도체층(215))의 조성과 상호 작용하는 기체 및/또는 액상 전구체를 사용할 수 있다. 에피택셜 S/D 피처(260)는 n형 트랜지스터 또는 p형 트랜지스터에 대한 n형 도펀트 또는 p형 도펀트로 각각 도핑된다. 일부 실시예에서, n형 트랜지스터의 경우, 에피택셜 S/D 피처(260)는 실리콘을 포함하고, 탄소, 인, 비소, 기타 n형 도펀트 또는 이들의 조합(예컨대, Si:C 에피택셜 소스/드레인 피처, Si:P 에피택셜 소스/드레인 피처 또는 Si:C:P 에피택셜 소스/드레인 피처를 형성)으로 도핑될 수 있다. 일부 실시예에서, p형 트랜지스터의 경우, 에피택셜 S/D 피처(260)는 실리콘 게르마늄이나 게르마늄을 포함하고, 붕소, 다른 p형 도펀트 또는 이들의 조합(예컨대, Si:Ge:B 에피택셜 소스/드레인 피처를 형성)으로 도핑될 수 있다. 일부 실시예에서, 에피택셜 S/D 피처(260)는 둘 이상의 에피택셜 반도체층을 포함하며, 여기서, 에피택셜 반도체층은 동일하거나 상이한 재료 및/또는 도펀트 농도를 포함할 수 있다. 또한, 일 실시예에서, S/D 피처(260)(또는 반도체층(239)에 인접한 적어도 그 일부)는, 후면 비아 형성 공정 동안, 에칭 선택성을 달성하기 위해 반도체층(239)과 상이한 재료 조성을 포함한다. 예를 들어, 일 실시예에서, 반도체층(239)은 SiGe를 포함하고, S/D 피처(260')는 Si(n형 트랜지스터의 경우)를 포함한다. 예를 들어, 다른 실시예에서, 반도체층(239)은 제 1 Ge 원자비의 SiGe를 포함하고, S/D 피처(260')는 제 2 Ge 원자비의 SiGe(p형 트랜지스터의 경우)를 포함하며, 제 1 및 제 2 Ge 원자비는 서로 다르다. 일부 실시예에서, 에피택셜 S/D 피처(260)는 각각의 채널 영역에서 소정 인장 응력 및/또는 압축 응력을 달성하는 재료 및/또는 도펀트를 포함한다. 일부 실시예에서, 에피택시 공정(즉, 인 시투(in-situ))의 소스 재료에 불순물을 첨가함으로써 증착 동안 에피택셜 소스/드레인 피처(260)가 도핑된다. 일부 실시예에서, 에피택셜 소스/드레인 피처(260)는 증착 공정에 뒤이은 이온 주입 공정에 의해 도핑된다. 일부 실시예에서, 어닐링 공정(예컨대, 급속 열 어닐링(RTA: Rapid Thermal Annealing) 및/또는 레이저 어닐링)은 에피택셜 소스/드레인 피처(260)에서 도펀트를 활성화하기 위해 수행된다. 일부 실시예에서, 에피택셜 소스/드레인 피처(260)는, 예를 들어, n형 GAA 트랜지스터 영역에 에피택셜 소스/드레인 피처(260)를 형성할 때, p형 GAA 트랜지스터 영역을 마스킹하는 것과, p형 GAA 트랜지스터 영역에서 에피택셜 소스/드레인 피처(260)를 형성할 때, n형 GAA 트랜지스터 영역을 마스킹하는 것을 포함하는 별도의 처리 시퀀스로 형성된다. 또한, 도 10d 및 도 10e에 도시된 바와 같이, S/D 피처(260)는 막대형으로 형성되고, S/D 트렌치(250)를 완전히 채우지 않아 S/D 피처(260)와 유전체층(232) 사이에 일부 갭(261)과 격리 피처(230)를 남긴다. 일부 실시예에서, 갭(261)은 "y" 방향을 따라 대략 1nm 내지 10nm 범위로 거리가 연장된다. 도 11a 내지 도 11e 및 도 12a 내지 도 12e를 참조하여 설명되는 바와 같이, 갭(261)이 너무 좁으면(예컨대, 1nm 미만), 유전체층(262)을 증착하고 에어 갭(263)을 형성하기 위한 공간이 충분하지 않다. 갭(261)이 너무 넓으면(예컨대, 10nm 초과), 장치 통합이 방해받거나 S/D 피처(260)가 너무 작아서 우수한 소자 성능을 달성할 수 없다.
동작 118에서, 방법(100)(도 1b)은 S/D 피처(260) 위 및 S/D 트렌치(250) 내에 유전체층(262)을 형성한다. 최종 구조체는 실시예에 따른 도 11a 내지 도 11e에 도시된다. 도 11a는 소자(200)의 상면도를 도시하고, 도 11b 내지 도 11e는 도 11a에서 각각 B-B선, C-C선, D-D선 및 E-E선을 따른 소자(200)의 부분 단면도를 도시한다.
도 11b, 도 11d 및 도 11e에 도시된 바와 같이, 유전체층(262)은 S/D 피처(260)의 상면 및 측벽면과 S/D 트렌치(250)의 표면 상에 증착된다. 일 실시예에서, 유전체층(262)은, 예컨대, 대략 0.2nm 내지 4nm의 범위에서 실질적으로 두께가 균일하도록 증착된다. 이 두께 범위는 에어 갭(263)(도 12e와 같음)을 생성하기에는 충분히 얇지만, 주변 형상에 대하여 에어 갭(263)을 밀봉하기에 충분한 두께로 설계된다. 일반적으로, S/D 피처(260)와 연관된 스트래이 커패시턴스(stray capacitance)를 감소시키기 위해서는 더 두꺼운 에어 갭(263)이 더욱 바람직하다. 본 실시예에서, 유전체층(262)은 S/D 피처(260) 및 유전체층(232, 234, 230)에 대해 식각액의 식각 선택도를 달성할 수 있는 재료를 포함한다. 다시 말해서, 식각액은 유전체층(262)을 에칭할 수 있고 이후의 제조 단계에서 S/D 피처(260), 유전체층(234), 유전체층(232) 및 격리 피처(230)에 대해서는 에칭되지 않거나 최소한으로 에칭된다. 다양한 실시예에서, 유전체층(262)은 알루미나(Al2O3), 다른 산화물, 실리콘 질화물(Si3N4), 실리콘 탄질화물(SiCN), 실리콘 옥시 탄질화물(SiOCN) 또는 다른 유전 물질을 포함할 수 있다.
동작 120에서, 방법(100)(도 1b)은 유전체층(262)을 에치 백하고, 접촉 에칭 정지층(CESL: Contact Etch Stop Layer)(269) 및 층간 유전(ILD: Inter-Layer Dielectric)층(270)을 형성한다. 최종 구조체는 실시예에 따른 도 12a 내지 도 12e에 도시된다. 도 12a는 소자(200)의 상면도를 도시하고, 도 12b 내지 도 12e는 도 12a에서 각각 B-B선, C-C선, D-D선 및 E-E선을 따른 소자(200)의 부분 단면도를 도시한다.
도 12b 내지 도 12e에 도시된 바와 같이, 유전체층(262)은 부분적으로 리세싱되고, CESL(269)은 유전체층(262) 및 S/D 피처(260) 위에 증착된다. 에어 갭은 유전체층(262) 및 CESL(269)에 의해 밀봉된다. ILD 층(270)은 CESL(269) 위에 증착되고, 대향하는 게이트 스페이서(247) 사이의 공간을 채운다. CESL(269)은 ILD 층(270)과는 다르고 유전체층(234)과도 다른 물질을 포함한다. CESL(269)은 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi 또는 다른 적합한 물질(들)을 포함할 수 있고, CVD, PVD, ALD 또는 다른 적합한 방법에 의해 형성될 수 있다. ILD 층(270)은 TEOS(Tetra-Ethyl-Ortho-Silicate) 형성 산화물, 도핑되지 않은 실리케이트 유리, 또는 BPSG(Boro-Phospho-Silicate glass), FSG(Fluoride-doped Silica Glass), PSG(Phospho-Silicate Glass), BSG(Boron doped Silicon Glass), 로우-k 유전 물질, 다른 적합한 유전 물질, 또는 이들의 조합과 같은 도핑된 실리콘 산화물을 포함할 수 있다. ILD(270)는 PECVD(Plasma Enhanced CVD), FCVD(Flowable CVD) 또는 다른 적합한 방법에 의해 형성될 수 있다. CESL(269) 및 ILD 층(270)의 증착에 뒤이어, CMP 공정 및/또는 다른 평탄화 공정이 더미 게이트 스택(240)의 상부(또는 상면)에 도달(노출)할 때까지 수행될 수 있다. 일부 실시예에서, 평탄화 공정은 더미 게이트 스택(240)의 하드 마스크층(246)을 제거하여 폴리실리콘 게이트 전극층과 같은 하부의 더미 게이트 전극(245)을 노출시킨다.
동작 122에서, 방법(100)(도 1b)은 더미 게이트 스택(240)을 기능성 게이트 스택(240')(예컨대, 하이-k 금속 게이트)으로 대체한다. 최종 구조체는 실시예에 따라 도 13a 내지 도 13c에 도시된다. 도 13a는 소자(200)의 상면도를 도시하고, 도 13b 및 도 13c는 도 13a에서 각각 B-B선과 C-C선을 따른 소자(200)의 부분 단면도를 도시한다. 여기에는 이하에 간략하게 설명된 다양한 공정이 포함된다.
먼저, 동작 122는 하나 이상의 에칭 공정을 사용하여 더미 게이트 스택(240)(더미 게이트 전극(245) 및 더미 게이트 유전체층(235), 도 6b 참조)을 제거한다. 이것은 게이트 트렌치를 형성한다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 다른 적합한 에칭 공정 또는 이들의 조합일 수 있다. 일부 실시예에서, 에칭 공정은 다단계 에칭 공정이다. 예를 들어, 에칭 공정은 더미 게이트 스택(240)의 다양한 층을 개별적으로 제거하기 위해 식각액를 교번할 수 있다. 일부 실시예에서, 에칭 공정은 ILD 층(270), 게이트 스페이서(247), 격리 피처(230), 클래딩 층(231), 반도체층(215) 및 반도체층(210)과 같은 소자(200)의 다른 형상에 대한 에칭을 최소화하면서(또는 에칭없이) 더미 게이트 스택(240)을 선택적으로 에칭하도록 구성된다.
다음으로, 동작 122는 게이트 트렌치에 노출된 클래딩 층(231)을 제거한다. 에칭 공정은 반도체층(215), 게이트 스페이서(247) 및 내부 스페이서(255)의 에칭을 최소화하면서(또는 에칭없이) 클래딩 층(231)을 선택적으로 에칭할 수 있다.
다음으로, 동작 122는 게이트 트렌치에서 노출된 반도체층(210)을 제거하고, 반도체층(215)은 반도체층(204) 위에 서스펜딩되고 S/D 피처(260)와 연결된 상태로 남는다. 이 공정은 채널 해제 공정라고도 지칭되며 반도체층(215)은 채널층이라고도 지칭된다. 에칭 공정은 반도체층(215)의 최소한의 에칭으로(또는 에칭없이), 또한 일부 실시예에서, 게이트 스페이서(247) 및/또는 내부 스페이서(255)의 최소한의 에칭으로(또는 에칭없이) 반도체층(210)을 선택적으로 에칭한다. 소자(200)가 FinFET인 실시예에서, 채널 영역에 반도체층(215)만 있고 반도체층(210)은 없기 때문에, 채널 해제 공정은 생략된다.
다음으로, 동작 122는 반도체층(215) 각각을 둘러싸고 게이트 유전체층(349) 위에 게이트 전극(350)을 형성하는 게이트 유전체층(349)을 형성한다. 기능성 게이트 스택(240')은 게이트 유전체층(349) 및 게이트 전극(350)을 포함한다. 게이트 유전체층(349)은 HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, TA2O5, Y2O3, SrTiO3, BaZrO, BaTiO3(BTO), (Ba, Sr)TiO3(BST), Si3N4, HfO2-Al2O3(hafnium dioxide-alumina) 합금, 다른 적합한 하이-k(high-k) 유전 물질, 또는 이들의 조합과 같은 하이-k 유전 물질을 포함할 수 있다. 하이-k 유전 물질은 일반적으로 유전 상수가 큰 유전 물질을 지칭하며, 예를 들어, 실리콘 산화물의 유전 상수(k
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3.9)보다 크다. 게이트 유전체층(349)은 화학적 산화, 열 산화, ALD(Atomic Layer Deposition), CVD(Chemical Vapor Deposition) 및/또는 다른 적합한 방법에 의해 형성될 수 있다. 일부 실시예에서, 게이트 스택(240')은 게이트 유전체층(349)과 반도체층(215) 사이의 계면층(interfacial layer)을 더 포함한다. 계면층은 실리콘 이산화물, 실리콘 산질화물, 또는 다른 적합한 물질을 포함할 수 있다. 일부 실시예에서, 게이트 전극층(350)은 n형 또는 p형 일함수층(work function layer) 및 금속 충전층을 포함한다. 예를 들어, n형 일함수층은 티타늄, 알루미늄, 탄탈륨 카바이드, 탄탈륨 카바이드 질화물, 탄탈륨 실리콘 질화물 또는 이들의 조합과 같이 유효 일함수가 충분히 낮은 금속을 포함할 수 있다. 예를 들어, p형 일함수층은 티타늄 질화물, 탄탈륨 질화물, 루테늄, 몰리브덴, 텅스텐, 백금, 또는 이들의 조합과 같이 유효 일함수가 충분히 큰 금속을 포함할 수 있다. 예를 들어, 금속 충전층은 알루미늄, 텅스텐, 코발트, 구리 및/또는 다른 적합한 물질을 포함할 수 있다. 게이트 전극층(350)은 CVD, PVD, 도금 및/또는 다른 적합한 공정에 의해 형성될 수 있다. 게이트 스택(240')은 하이-k 유전체층 및 금속층(들)을 포함하기 때문에, 하이-k 금속 게이트라고도 지칭된다.
동작 124에서, 방법(100)(도 1b)은 S/D 피처(260)의 일부를 노출하기 위해 S/D 컨택 홀(271)을 에칭한다. 최종 구조체는 실시예에 따라 도 13a, 도 13b, 도 13d 및 도 13e에 도시된다. 도 13a는 소자(200)의 상면도를 도시하고, 도 13b, 도 13d 및 도 13e는 도 13a에서 각각 B-B선, D-D선 및 E-E선을 따른 소자(200)의 부분 단면도를 도시한다. 동작 124는 유전체층(234, 232)에 대한 에칭없이(또는 최소한의 에칭으로) ILD 층(270) 및 CESL(269)의 재료에 대해 선택적으로 조정되는 하나 이상의 에칭 공정을 포함할 수 있다. S/D 피처(260)는 일부 실시예에서 부분적으로 에칭될 수 있다. 에칭 공정은 건식 에칭, 습식 에칭, 반응성 이온 에칭 또는 다른 에칭 방법일 수 있다. 또한, 동작 124는 유전체층(262)이 컨택 홀(271)에 노출되지 않도록 에칭 공정을 제어한다. 예를 들어, 동작 124는 에칭 깊이를 제어하기 위해 타이머를 사용할 수 있다. 일부 실시예에서, CESL(269) 및 S/D 피처(260)는 컨택 홀(271)의 바닥면을 형성한다. 일부 실시예에서, CESL(269), ILD 층(270) 및 S/D 피처(260)는 컨택 홀(271)의 바닥면을 형성한다. 에어 갭(263)은 유전체층(262) 및 CESL(269)에 의해 밀봉된 상태로 유지된다.
동작 126에서, 방법(100)(도 1b)은 S/D 피처(260) 위에 실리사이드 피처(273)를 형성하고, 실리사이드 피처(273) 위에 S/D 콘택(또는 비아)(275)을 형성한다. 최종 구조체는 실시예에 따른 도 14a 내지 도 14e에 도시된다. 도 14a는 소자(200)의 상면도를 도시하고, 도 14b 내지 도 14e는 도 14a에서 각각 B-B선, C-C선, D-D선 및 E-E선을 따른 소자(200)의 부분 단면도를 도시한다. 실리사이드 피처(273) 및 S/D 콘택(275)이 소자(200)의 전면에 형성되기 때문에, 이들은 각각 전면 실리사이드 피처(273) 및 전면 S/D 콘택(275)이라고도 지칭된다.
일 실시예에서, 동작 126은 하나 이상의 금속을 홀(271)에 증착하는 것, 소자(200)에 어닐링 공정을 수행하여 하나 이상의 금속과 S/D 피처(260) 사이의 반응을 유발하여 실리사이드 피처(273)를 생성하는 것 및 하나 이상의 금속의 미반응 부분을 제거하여 홀(271)에 실리사이드 피처(273)를 남기는 것을 포함한다. 하나 이상의 금속은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 백금(Pt), 이테르븀(Yb), 이리듐(Ir), 에르븀(Er), 코발트(Co), 또는 이들의 조합(예컨대, 둘 이상의 금속의 합금)을 포함할 수 있고, CVD, PVD, ALD 또는 다른 적합한 방법을 사용하여 증착될 수 있다. 실리사이드 피처(273)는 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 니켈-백금 실리사이드(NiPtSi), 니켈-백금-게르마늄 실리사이드(NiPtGeSi), 니켈-게르마늄 실리사이드(NiGeSi), 이테르븀 실리사이드(YbSi), 백금 실리사이드(PtSi), 이리듐 실리사이드(IrSi), 에르븀 실리사이드(ErSi), 코발트 실리사이드(CoSi) 또는 다른 적합한 화합물을 포함할 수 있다. 일 실시예에서, S/D 콘택(275)은 전도성 장벽층 및 전도성 장벽층 위의 금속 충전층을 포함할 수 있다. 전도성 장벽층은 금속 충전층의 금속 물질이 층(232, 234, 269, 270)과 같은, S/D 콘택(275)에 인접한 유전체층으로 확산되는 것을 방지하는 기능을 한다. 전도성 장벽층은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 코발트(Co), 루테늄(Ru), 또는 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 질화물(WN), 탄탈 질화물(TaN) 또는 이들의 조합과 같은 전도성 질화물을 포함할 수 있고, CVD, PVD, ALD 및/또는 다른 적합한 공정에 의해 형성될 수 있다. 금속 충전층은 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru) 또는 다른 금속을 포함할 수 있으며, CVD, PVD, ALD, 도금 또는 다른 적합한 공정에 의해 형성될 수 있다. 일부 실시예에서, 전도성 장벽층은 S/D 콘택(275)에서 생략된다. 동작 126은 S/D 콘택(275)의 과잉 물질을 제거하기 위해 CMP 공정을 수행할 수 있다.
동작 128에서, 방법(100)(도 1b)은 소자(200)의 전면에서 MEOL(Mid-End-Of-Line) 공정 및 BEOL(Back-End-Of-Line) 공정을 수행한다. 예를 들어, 동작 128은 게이트 스택(240')에 연결되는 게이트 비아를 형성하고, S/D 콘택(275)에 연결되는 S/D 접촉 비아를 형성하며, 유전체층에 내장된 와이어 및 비아를 포함하는 하나 이상의 상호 연결층을 형성할 수 있다. 다양한 트랜지스터의 게이트, 소스 및 드레인 전극뿐만 아니라 소자(200)의 다른 회로를 연결하는 하나 이상의 상호 연결층은 부분적으로 또는 전체적으로 집적 회로를 형성한다. 동작 128은 또한 상호 연결층들 위에 패시베이션층(들)을 형성할 수 있다. 도 15b에 도시된 예에서, 층(277)은 S/D 콘택(275) 위의 소자(200)의 전면에 형성된 상호 연결층 및 패시베이션층을 포함하는 다양한 유전체층 및 금속층을 나타내기 위해 사용된다. 소자(200)는 도 15b에서 거꾸로 뒤집혀 있음에 유의한다.
동작 130에서, 방법(100)(도 1b)은 소자(200)를 거꾸로 뒤집고, 소자(200)의 전면을 도 15b에 도시된 바와 같이 캐리어(370)에 부착한다. 도 15a는 소자(200)의 상면도를 도시하고, 도 15b 내지 도 15e는 도 15a에서 각각 B-B선, C-C선, D-D선 및 E-E선을 따른 소자(200)의 부분 단면도를 도시한다. 이는 추가 처리를 위해 소자(200)의 후면으로부터 소자(200)에 액세스할 수 있게 한다. 동작 130은 직접 본딩, 하이브리드 본딩, 접착제 사용 또는 다른 본딩 방법과 같은 임의의 적합한 부착 공정을 사용할 수 있다. 동작 130은 정렬, 어닐링 및/또는 다른 공정을 더 포함할 수 있다. 캐리어(370)는 일부 실시예에서 실리콘 웨이퍼일 수 있다. 도 15b 내지 도 15e(또한 이하에 설명될 다른 도면들)에서, "z" 방향은 소자(200)의 후면에서 소자(200)의 전면을 가리키는 반면, "-z" 방향은 소자(200)의 전면에서 소자(200)의 후면을 가리킨다.
동작 132에서, 방법(100)(도 1c)은, 반도체층(204)이 소자(200)의 후면으로부터 노출될 때까지, 소자(200)의 후면으로부터 소자(200)를 박화한다. 최종 구조체는 실시예에 따른 도 16a 내지 도 16e에 도시된다. 도 16a는 소자(200)의 상면도를 도시하고, 도 16b 내지 도 16e는 도 16a에서 각각 B-B선, C-C선, D-D선 및 E-E선을 따른 소자(200)의 부분 단면도를 도시한다. 격리 피처(230) 및 반도체층(239)은 다양한 실시예에서 동작 132에 의해 노출되거나 노출되지 않을 수 있다. 박화 공정(thinning process)은 기계적 연마 공정 및/또는 화학적 박화 공정을 포함할 수 있다. 기계적 연마 공정 동안, 기판(201)으로부터 상당한 양의 기판 재료가 먼저 제거될 수 있다. 그 후, 화학적 박화 공정은 기판(201)의 후면에 화학적 에칭을 적용하여 기판(201)을 더욱 박화할 수 있다.
동작 134에서, 방법(100)(도 1c)은 반도체층(204)을 선택적으로 에칭하여 게이트 스택(240') 및 드레인 피처(260)의 후면 위에 트렌치(272)를 형성한다. 최종 구조체는 실시예에 따른 도 17a 내지 도 17e에 도시된다. 도 17a는 소자(200)의 상면도를 도시하고, 도 17b 내지 도 17e는 도 17a에서 각각 B-B선, C-C선, D-D선 및 E-E선을 따른 소자(200)의 부분 단면도를 도시한다. 본 실시예에서, 동작 134는 반도체층(204)의 재료(예컨대, 실시예에서 Si)에 선택적으로 조정되고, 또한 드레인 피처(260), 게이트 스택(240')(특히, 존재하는 경우, 게이트 유전체층(349) 및 게이트 계면층), 격리 피처(230) 및 반도체층(239)(예컨대, 실시예에서 SiGe)에 대한 에칭없이(또는 최소한의 에칭으로) 에칭 공정을 적용한다. 에칭 공정은 건식 에칭, 습식 에칭, 반응성 이온 에칭 또는 다른 에칭 방법일 수 있다. 특히, 본 실시예에서, 반도체층(204)의 에칭은 자체 정렬된다. 즉, 동작 134는 반도체층(204)을 에칭하기 위해 에칭 마스크(예컨대, 포토리소그래피 공정에 의해 형성된 에칭 마스크)를 만들 필요가 없다. 오히려, 이는 반도체층(204) 및 그 주변층의 재료의 에칭 선택성에 의존한다.
동작 136에서, 방법(100)(도 1c)은 유전체 라이너(274) 및 하나 이상의 유전체층(276)을 형성하여 트렌치(272)를 채운다. 최종 구조체는 실시예에 따른 도 18a 내지 도 18e에 도시된다. 도 18a는 소자(200)의 상면도를 도시하고, 도 18b 내지 도 18e는 도 18a에서 각각 B-B선, C-C선, D-D선 및 E-E선을 따른 소자(200)의 부분 단면도를 도시한다. 일 실시예에서, 유전체 라이너(274)는 실리콘 질화물을 포함하고 유전체층(들)(276)은 실리콘 산화물을 포함한다. 일부 실시예에서, 유전체 라이너(274)는 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Y2O3, AlON, TaCN, ZrSi 또는 다른 적합한 물질과 같은 다른 유전 물질을 포함한다. 유전체층(274)은 트렌치(272)의 다양한 표면을 따라 그 두께가 실질적으로 일정하고, CVD, PVD, ALD, 또는 다른 적합한 방법에 의해 형성될 수 있다. 일부 실시예에서, 유전체층(들)(276)은 TEOS(Tetraethylorthosilicate) 형성 산화물, 도핑되지 않은 실리케이트 유리, 또는 BPSG(Boro-Phospho-Silicate glass), FSG(Fluoride-doped Silica Glass), PSG(Phospho-Silicate Glass), BSG(Boron doped Silicon Glass) 및/또는 다른 적합한 유전 물질, 또는 이들의 조합과 같은 도핑된 실리콘 산화물을 포함할 수 있다. 유전체층(들)(276)은 PECVD(Plasma Enhanced CVD), FCVD(Flowable CVD) 또는 다른 적합한 방법에 의해 형성될 수 있다. 동작 136은 소자(200)의 후면을 평탄화하고, 추가 처리를 위해 반도체층(239)을 노출시키도록 CMP 공정을 더 수행할 수 있다.
동작 138에서, 방법(100)(도 1c)은 소자(200)의 후면으로부터 반도체층(239)을 제거한다. 최종 구조체는 실시예에 따른 도 19a 내지 도 19e에 도시된다. 도 19a는 소자(200)의 상면도를 도시하고, 도 19b 내지 도 19e는 도 19a에서 각각 B-B선, C-C선, D-D선 및 E-E선을 따른 소자(200)의 부분 단면도를 도시한다. 본 실시예에서, 동작 138은 반도체층(239)의 재료(예컨대, 실시예에서 SiGe)에 선택적으로 조정되고, 또한 유전체 라이너(274), 유전체층(들)(276), 격리 피처(230), 및 유전체층(262)에 대한 에칭없이(또는 최소한의 에칭으로) 에칭 공정을 적용한다. 에칭 공정은 소스 피처(260)를 부분적으로 에칭할 수 있다. 에칭 공정은 소자(200)의 후면으로부터 소스 피처(260)를 노출시키는 트렌치(278)를 생성한다. 에칭 공정은 건식 에칭, 습식 에칭, 반응성 이온 에칭 또는 다른 에칭 방법일 수 있다. 특히, 본 실시예에서, 반도체층(239)의 에칭은 자체 정렬된다. 즉, 동작 138는 반도체층(239)을 에칭하기 위해 에칭 마스크(예컨대, 포토리소그래피 공정에 의해 형성된 에칭 마스크)를 만들 필요가 없다. 오히려, 이는 반도체층(239) 및 그 주변층의 재료의 에칭 선택성에 의존한다. 이것은 유리하게는 포토리소그래피 오버레이 시프트(photolithography overlay shift)에 의해 도입되는 것과 같은 오정렬없이 하부의 소스 피처(260)와 정렬되도록 트렌치(278)를 형성한다. 이 공정을 사용하면, 후술하는 바와 같이, 소스 피처(260)와 이상적으로 정렬되는 후면 소스 콘택(또는 소스 비아)이 생성된다.
동작 140에서, 방법(100)(도 1c)은 소자(200)의 후면으로부터 트렌치(278)에 노출된 유전체층(262)을 제거한다. 최종 구조체는 실시예에 따른 도 20a 내지 도 20e에 도시된다. 도 20a는 소자(200)의 상면도를 도시하고, 도 20b 내지 도 20e는 도 20a에서 각각 B-B선, C-C선, D-D선 및 E-E선을 따른 소자(200)의 부분 단면도를 도시한다. 본 실시예에서, 동작 140은 유전체층(262)의 재료에 선택적으로 조정되고, 또한 유전체 라이너(274), 유전체층(들)(276), 격리 피처(230), 유전체층(232), 전면 실리사이드 피처(273) 및 소스 피처(260)에 대한 에칭없이(또는 최소한의 에칭으로) 에칭 공정을 적용한다. 일부 실시예에서, 에칭 공정은 소스 피처(260) 및/또는 실리사이드 피처(273)를 부분적으로 에칭할 수 있다. 에칭 공정의 결과로, 트렌치(278)는 이제 소스 피처(260)(특히, 소스 피처(260)의 측면) 및 실리사이드 피처(273)의 다중 표면을 노출시킨다. 에칭 공정은 건식 에칭, 습식 에칭, 반응성 이온 에칭 또는 다른 에칭 방법일 수 있다. 특히, 본 실시예에서, 유전체층(262)의 에칭은 자체 정렬된다. 즉, 동작 140는 유전체층(262)을 에칭하기 위해 에칭 마스크(예컨대, 포토리소그래피 공정에 의해 형성된 에칭 마스크)를 만들 필요가 없다. 오히려, 이는 유전체층(262) 및 그 주변층의 재료의 에칭 선택성에 의존한다.
동작 142에서, 방법(100)(도 1c)은 후면 소스 실리사이드 피처(280) 및 후면 소스 콘택(282)을 형성한다. 최종 구조체는 실시예에 따른 도 21a 내지 도 21e에 도시된다. 도 21a는 소자(200)의 상면도를 도시하고, 도 21b 내지 도 21e는 도 20a에서 각각 B-B선, C-C선, D-D선 및 E-E선을 따른 소자(200)의 부분 단면도를 도시한다. 도 21d에 도시된 바와 같이, 실리사이드 피처(280)는 후면 및 2개의 측벽면을 포함하는 소스 피처(260)의 3면을 감싸고 있다. 후면 소스 실리사이드 피처(280) 및 전면 소스 실리사이드 피처(273)가 연결된다. 다시 말해, 소스 피처(260)는 이 단면도에서 실리사이드 피처(273, 280)에 의해 완전히 감싸진다. 이것은 소스 저항을 감소시키는 데 유리하다. "x" 방향에서, 소스 피처(260)는, 도 21b에 도시된 바와 같이, 반도체층(215)에 연결된다. 또한, 후면 소스 콘택(282)은 도 20d를 참조하여 위에서 설명된 자체 정렬된 에칭 공정의 결과로 소스 피처(260)에 자체 정렬된다. 따라서, 도 21b에 도시된 바와 같이, 유전체층(274, 276)에 의해 근처의 게이트 스택(240')으로부터 격리된다. 자체 정렬된 후면 콘택(282)은 소스 피처(260)와 근처의 게이트 스택(240') 사이의 단락의 위험을 최소화한다.
일부 실시예에서, 후면 소스 실리사이드 피처(280)를 형성하는 공정은 전면 소스 실리사이드 피처(273)에 대한 공정과 유사하고, 후면 소스 콘택(282)을 형성하는 공정은 전면 소스 콘택(275)에 대한 공정과 유사하다. 일 실시예에서, 동작 142는 하나 이상의 금속을 홀(278)에 증착하는 것, 소자(200)에 어닐링 공정을 수행하여 하나 이상의 금속과 소스 피처(260) 사이의 반응을 유발하여 실리사이드 피처(280)를 생성하는 것, 및 하나 이상의 금속의 미반응 부분을 제거하여 홀(278)에 실리사이드 피처(280)를 남기는 것을 포함한다. 하나 이상의 금속은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 백금(Pt), 이테르븀(Yb), 이리듐(Ir), 에르븀(Er), 코발트(Co), 또는 이들의 조합(예컨대, 둘 이상의 금속의 합금)을 포함할 수 있고, CVD, PVD, ALD 또는 다른 적합한 방법을 사용하여 증착될 수 있다. 실리사이드 피처(280)는 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 니켈-백금 실리사이드(NiPtSi), 니켈-백금-게르마늄 실리사이드(NiPtGeSi), 니켈-게르마늄 실리사이드(NiGeSi), 이테르븀 실리사이드(YbSi), 백금 실리사이드(PtSi), 이리듐 실리사이드(IrSi), 에르븀 실리사이드(ErSi), 코발트 실리사이드(CoSi) 또는 다른 적합한 화합물을 포함할 수 있다. 일 실시예에서, 소스 콘택(282)은 전도성 장벽층 및 전도성 장벽층 위의 금속 충전층을 포함할 수 있다. 전도성 장벽층은 금속 충전층의 금속 물질이 층(230, 274)과 같은, 소스 콘택(282)에 인접한 유전체층으로 확산되는 것을 방지하는 기능을 한다. 전도성 장벽층은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 코발트(Co), 루테늄(Ru), 또는 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 질화물(WN), 탄탈 질화물(TaN) 또는 이들의 조합과 같은 전도성 질화물을 포함할 수 있고, CVD, PVD, ALD 및/또는 다른 적합한 공정에 의해 형성될 수 있다. 금속 충전층은 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈(Ta) 또는 다른 금속을 포함할 수 있으며, CVD, PVD, ALD, 도금 또는 다른 적합한 공정에 의해 형성될 수 있다. 일부 실시예에서, 전도성 장벽층은 소스 콘택(282)에서 생략된다. 동작 142는 소스 콘택(282)의 과잉 물질을 제거하기 위해 CMP 공정을 수행할 수 있다. 도 21c 및 도 21e에 도시된 바와 같이, 게이트 스택(240') 및 드레인 피처(260)는 동작 142에서 다양한 증착 및 에칭 공정으로부터 보호된다.
동작 144에서, 방법(100)(도 1c)은 후면 전력 레일(284) 및 후면 상호 연결부(286)를 형성한다. 최종 구조체는 실시예에 따른 도 22a 내지 도 22e에 도시된다. 도 22a는 소자(200)의 상면도를 도시하고, 도 22b는 도 22a의 B-B선을 따른 소자(200)의 부분 단면도를 도시한다. 도 22b에 도시된 바와 같이, 후면 소스 콘택(282)은 후면 전력 레일(284)에 전기적으로 연결된다. 일 실시예에서, 후면 전력 레일(284)은 다마신 공정(damascene process), 이중 다마신 공정(dual-damascene process), 금속 패터닝 공정 또는 다른 적합한 공정을 사용하여 형성될 수 있다. 후면 전력 레일(284)은 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 또는 다른 금속을 포함할 수 있으며, CVD, PVD, ALD, 도금 또는 다른 적합한 공정에 의해 증착될 수 있다. 도 22b에 도시되지 않았지만, 후면 전력 레일(284)은 하나 이상의 유전체층에 매립되고, 후면 상호 연결부(286)는 하나 이상의 유전체층에 매립된 와이어 및 비아를 포함한다. 일부 실시예에서, 후면 전력 레일(284)은 후면 상호 연결부(286)의 일부로 간주된다. 후면 전력 레일(284)을 마련하는 것은 소스/드레인 콘택 및 비아에 직접 연결하기 위해 소자(200)에서 이용 가능한 금속 트랙의 수를 증가시키는 데 유리하다. 또한 후면 전력 레일(284)이 없는 다른 구조체보다 더 큰 소자 통합을 위해 게이트 밀도를 증가시킨다. 후면 전력 레일(284)은 소자(200)의 전면상의 제 1 레벨 금속(M0) 트랙보다 폭이 더 넓을 수 있으며, 이는 후면 전력 레일 저항을 감소시키는 데 유리하다.
동작 146에서, 방법(100)(도 1c)은 소자(200)에 대한 추가 제조 공정을 수행한다. 예를 들어, 소자(200)의 후면에 패시베이션층을 형성하고, 캐리어(370)를 제거하고, 다른 BEOL 공정을 수행할 수 있다.
위의 실시예에서, 소스 피처(260)는 전면 및 후면 실리사이드 피처와 전면 및 후면 콘택의 양쪽 모두로 형성되는 반면, 드레인 피처(260)는 전면 실리사이드 피처 및 전면 콘택으로 형성되며, 후면 전력 레일로부터 격리된다. 대안적인 실시예에서, 드레인 피처(260)는 전면 및 후면 실리사이드 피처와 전면 및 후면 콘택의 양쪽 모두로 형성될 수 있는 반면, 소스 피처(260)는 전면 실리사이드 피처 및 전면 콘택으로 형성되며, 후면 전력 레일로부터 격리된다. 이것은 소스 영역에 특별히 적용되는 공정을 전술한 실시예에서 드레인 영역에 특별히 적용되는 공정으로 전환함으로써 달성될 수 있다. 예를 들어, 반도체층(239)은 소스 영역이 아닌 드레인 영역에 제공될 수 있다. 다른 대안적인 실시예에서, 소스 피처(260) 및 드레인 피처(260)의 양쪽 모두는 전면 및 후면 실리사이드 피처와 전면 및 후면 콘택으로 형성될 수 있다. 이것은 전술한 실시예에서 소스 영역에 특별히 적용되는 공정을 소스 영역과 드레인 영역의 양쪽 모두에 적용함으로써 달성될 수 있다. 예를 들어, 반도체층(239)은 소스 영역과 드레인 영역의 양쪽 모두에 제공될 수 있다.
한정하려고 의도하는 것은 아니지만, 본 발명의 실시예는 이하에 하나 이상의 장점을 제공한다. 예를 들어, 본 발명의 실시예는 소스 피처 주위를 완전히 감싸는 실리사이드 피처를 형성하며, 이는 소스 저항을 감소시키는 데 유리하다. 또한, 본 발명의 실시예는 자체 정렬 공정을 사용하여 후면 소스 콘택을 형성하며, 이는 게이트 스택을 포함하는 근처의 전도체에 대한 소스 피처를 단락시키는 위험을 최소화한다. 본 발명의 실시예는 기존 반도체 제조 공정에 쉽게 통합될 수 있다.
하나의 예시적인 양태에서, 본 발명은 소스 피처; 드레인 피처; 소스 피처와 드레인 피처를 연결하는 하나 이상의 채널층; 소스 피처와 드레인 피처 사이의 게이트 구조체 - 게이트 구조체는 하나 이상의 채널층의 각각과 연결됨 - ; 소스 피처 위의 제 1 소스 실리사이드 피처; 제 1 소스 실리사이드 피처 위의 소스 콘택; 소스 피처 아래의 제 2 소스 실리사이드 피처; 제 2 소스 실리사이드 피처 아래의 비아; 및 비아 아래의 전력 레일을 포함하는 반도체 구조에 관한 것이고, 제 1 및 제 2 소스 실리사이드 피처는 단면에서 보아 소스 피처를 완전히 둘러싼다.
일 실시예에서, 반도체 구조체는 드레인 피처 위에 드레인 실리사이드 피처; 드레인 실리사이드 피처 위의 드레인 콘택; 드레인 피처 아래에 있고, 드레인 피처로부터 전력 레일로 연장되는 제 1 유전체 피처; 드레인 피처의 측벽상의 제 1 유전체층; 및 제 1 유전체층의 복수 면을 노출시키는 에어 갭을 더 포함한다.
반도체 구조체의 일부 실시예에서, 제 2 소스 실리사이드 피처는 또한 소스 피처의 측벽 상에 배치되고 제 1 소스 실리사이드 피처와 연결된다. 일부 실시예에서, 반도체 구조체는 소스 콘택 위에 제 1 상호 연결 구조체를 더 포함한다. 추가 실시예에서, 반도체 구조체는 전력 레일 아래에 제 2 상호 연결 구조체를 더 포함한다.
일 실시예에서, 반도체 구조체는 게이트 구조체 아래에 있고, 게이트 구조체로부터 전력 레일로 연장되는 제 1 유전체 피처를 더 포함한다. 반도체 구조체의 일부 실시예에서, 비아는 Cu, Al, Co, W, Ti, Ta, Mo 및 Ru 중 하나를 포함한다. 일부 실시예에서, 전력 레일은 Cu, Al, Co, W, Ti, Ta, Mo 및 Ru 중 하나를 포함한다.
다른 예시적인 양태에서, 본 발명은 반도체 구조체의 후면 상의 전력 레일; 반도체 구조체의 전면상의 제 1 상호 연결 구조체; 전력 레일과 제 1 상호 연결 구조체 사이에 있는 소스 피처, 드레인 피처, 다중 채널층 및 게이트 구조체 - 다중 채널층은 소스 피처와 드레인 피처를 연결하고, 게이트 구조체는 채널층의 각각을 둘러쌈 - ; 소스 피처의 후면에 그리고 소스 피처와 전력 레일 사이에 배치된 제 1 소스 실리사이드 피처 - 제 1 소스 실리사이드 피처는 소스 피처의 후면으로부터 반도체 구조체의 전면을 향해 연장되는 소스 피처의 측벽에도 배치됨 - ; 및 제 1 소스 실리사이드 피처와 전력 레일을 연결하는 제 1 비아를 포함하는 반도체 구조체에 관한 것이다.
실시예에서, 반도체 구조체는 소스 피처의 전면에 배치되고 제 1 소스 실리사이드 피처에 연결되는 제 2 소스 실리사이드 피처; 및 제 2 소스 실리사이드 피처 상에 배치되고 제 2 소스 실리사이드 피처를 제 1 상호 연결 구조체에 연결하는 소스 콘택을 더 포함한다.
다른 실시예에서, 반도체 구조체는 드레인 피처와 전력 레일 사이에 제 1 유전체 피처를 더 포함하고, 전력 레일로부터 드레인 피처를 격리시킨다. 추가 실시예에서, 반도체 구조체는 드레인 피처의 측벽상의 제 1 유전체층, 및 제 1 유전체층의 다중 표면을 노출시키는 에어 갭을 더 포함한다. 추가 실시예에서, 반도체 구조체는 드레인 피처의 전면에 배치된 드레인 실리사이드 피처, 및 드레인 실리사이드 피처에 배치된 드레인 콘택을 더 포함한다.
일부 실시예에서, 반도체 구조체는 반도체 구조체의 후면 상에 제 2 상호 연결 구조체를 더 포함하고, 여기서, 전력 레일은 제 2 상호 연결 구조체에 연결된다.
또 다른 예시적인 양태에서, 본 발명은 기판, 기판 위에 층별로 교대로 적층된 제 1 반도체층과 제 2 반도체층의 스택, 스택의 채널 영역 위에 배치된 희생 게이트 구조체 및 희생 게이트 구조체의 대향 측벽상에 게이트 스페이서를 구비하는 구조체를 제공하는 단계를 포함하는 방법에 관한 것이다. 방법은 희생 게이트 구조체의 양쪽에 소스 트렌치 및 드레인 트렌치를 형성하기 위해 게이트 스페이서에 인접한 스택을 에칭하는 단계; 소스 트렌치에서의 소스 피처와 드레인 트렌치에서의 드레인 피처를 에피택셜 성장시키는 단계; 소스 피처의 측면, 드레인 피처의 측면, 소스 트렌치의 측면 및 드레인 트렌치의 측면에 제 1 유전체층을 형성하는 단계; 및 제 1 유전체층, 소스 피처 및 드레인 피처 위에 CESL(Contact Etch Stop Layer)을 형성하는 단계 - 제 1 에어 갭은 소스 트렌치의 제 1 유전체층과 CESL 사이에 밀봉되고, 제 2 에어 갭은 드레인 트렌치의 제 1 유전체층과 CESL 사이에 밀봉됨 - 를 포함한다.
일 실시예에서, 방법은 희생 게이트 구조체를 하이-k 금속 게이트로 대체하는 단계를 더 포함한다. 추가 실시예에서, 방법은 소스 피처 및 CESL 위에 제 1 소스 실리사이드 피처를 형성하는 단계; 드레인 피처 및 CESL 위에 드레인 실리사이드 피처를 형성하는 단계; 제 1 소스 실리사이드 피처 위에 소스 콘택을 형성하는 단계; 및 드레인 실리사이드 피처 위에 드레인 콘택을 형성하는 단계를 더 포함한다. 추가 실시예에서, 방법은 구조체의 전면을 캐리어 웨이퍼에 본딩하는 단계 - 기판은 구조체의 후면에 존재함 - ; 기판의 실리콘층이 노출될 때까지, 구조체의 후면으로부터 구조체를 박화(thinning)하는 단계 - 실리콘층은 하이-k 금속 게이트 및 드레인 피처의 후면 위에 배치됨 - ; 및 실리콘층을 하나 이상의 유전체 피처로 대체하는 단계를 더 포함한다.
또한, 구조체의 박화가 소스 피처 위에 배치된 실리콘 게르마늄 피처를 노출시키는 일부 실시예에서, 방법은 소스 피처의 후면 및 소스 피처의 측면상의 제 1 유전체층을 노출시키기 위해 실리콘 게르마늄 피처를 제거하는 단계; 소스 피처의 측면상의 제 1 유전체층을 제거하여 소스 피처의 측면을 노출시키는 단계; 및 소스 피처의 후면 및 소스 피처의 측면 상에 제 2 소스 실리사이드 피처를 형성하는 단계를 더 포함한다. 추가 실시예에서, 방법은 제 2 소스 실리사이드 피처상에 비아를 형성하는 단계를 더 포함한다.
전술한 내용은 당업자가 본 발명의 양태를 더 잘 이해할 수 있도록 몇몇 실시예의 특징을 개략적으로 설명한다. 당업자는 동일한 목적을 수행하고/수행하거나 본 명세서에 소개된 실시예의 동일한 장점을 달성하기 위해, 다른 공정과 구조체를 설계하거나 수정하기 위한 기초로서, 본 발명을 용이하게 사용할 수 있다는 점을 이해해야 한다. 당업자는 또한 이와 같은 등가 구성이 본 발명의 사상 및 범주를 벗어나지 않으며, 본 발명의 사상 및 범주를 벗어나지 않고 본 명세서에서 다양한 변형, 대체 및 변경을 수행할 수 있음을 인식해야 한다.
실시예들
실시예 1. 반도체 구조체에 있어서,
소스 피처;
드레인 피처;
상기 소스 피처와 상기 드레인 피처를 연결하는 하나 이상의 채널층;
상기 소스 피처와 상기 드레인 피처 사이의 게이트 구조체 ― 상기 게이트 구조체는 상기 하나 이상의 채널층 각각과 맞물림 ― ;
상기 소스 피처 위의 제 1 소스 실리사이드 피처;
상기 제 1 소스 실리사이드 피처 위의 소스 콘택;
상기 소스 피처 아래의 제 2 소스 실리사이드 피처;
상기 제 2 소스 실리사이드 피처 아래의 비아; 및
상기 비아 아래의 전력 레일
을 포함하고, 상기 제 1 소스 실리사이드 피처 및 상기 제 2 소스 실리사이드 피처는 단면에서 보아 상기 소스 피처를 완전히 둘러싸는, 반도체 구조체.
실시예 2. 실시예 1에 있어서,
상기 드레인 피처 위의 드레인 실리사이드 피처;
상기 드레인 실리사이드 피처 위의 드레인 콘택;
상기 드레인 피처 아래에 있고 상기 드레인 피처로부터 상기 전력 레일로 연장되는 제 1 유전체 피처;
상기 드레인 피처의 측벽 상의 제 1 유전체층; 및
상기 제 1 유전체층의 다수의 면을 노출시키는 에어 갭
을 더 포함하는 반도체 구조체.
실시예 3. 실시예 1에 있어서,
상기 제 2 소스 실리사이드 피처는 또한 상기 소스 피처의 측벽 상에 배치되고, 상기 제 1 소스 실리사이드 피처와 연결되는, 반도체 구조체.
실시예 4. 실시예 1에 있어서,
상기 소스 콘택 위에 제 1 상호 연결 구조체를 더 포함하는, 반도체 구조체.
실시예 5. 실시예 4에 있어서,
상기 전력 레일 아래에 제 2 상호 연결 구조체를 더 포함하는, 반도체 구조체.
실시예 6. 실시예 1에 있어서,
상기 게이트 구조체 아래에 있고 상기 게이트 구조체로부터 상기 전력 레일로 연장되는 제 1 유전체 피처를 더 포함하는 반도체 구조체.
실시예 7. 실시예 1에 있어서,
상기 비아는 Cu, Al, Co, W, Ti, Ta, Mo 및 Ru 중 하나를 포함하는, 반도체 구조체.
실시예 8. 실시예 1에 있어서,
상기 전력 레일은 Cu, Al, Co, W, Ti, Ta, Mo 및 Ru 중 하나를 포함하는, 반도체 구조체.
실시예 9. 반도체 구조체에 있어서,
상기 반도체 구조체의 후면 상의 전력 레일;
상기 반도체 구조체의 전면 상의 제 1 상호 연결 구조체;
상기 전력 레일과 상기 제 1 상호 연결 구조체 사이에 있는 소스 피처, 드레인 피처, 다중 채널층 및 게이트 구조체 ― 상기 다중 채널층은 상기 소스 피처와 상기 드레인 피처를 연결하고, 상기 게이트 구조체는 상기 채널층 각각의 주위를 둘러쌈 ― ;
상기 소스 피처의 후면 상에 그리고 상기 소스 피처와 상기 전력 레일 사이에 배치되는 제 1 소스 실리사이드 피처 ― 상기 제 1 소스 실리사이드 피처는 또한 상기 소스 피처의 후면으로부터 상기 반도체 구조체의 전면을 향해 연장되는 상기 소스 피처의 측벽 상에 배치됨 ― ; 및
상기 제 1 소스 실리사이드 피처와 상기 전력 레일을 연결하는 제 1 비아
를 포함하는 반도체 구조체.
실시예 10. 실시예 9에 있어서,
상기 소스 피처의 전면에 배치되고 상기 제 1 소스 실리사이드 피처에 연결되는 제 2 소스 실리사이드 피처; 및
상기 제 2 소스 실리사이드 피처 상에 배치되고 상기 제 2 소스 실리사이드 피처를 상기 제 1 상호 연결 구조체에 연결하는 소스 콘택
을 더 포함하는 반도체 구조체.
실시예 11. 실시예 9에 있어서,
상기 드레인 피처와 상기 전력 레일 사이에 있고 상기 전력 레일로부터 상기 드레인 피처를 격리시키는 제 1 유전체 피처를 더 포함하는 반도체 구조체.
실시예 12. 실시예 11에 있어서,
상기 드레인 피처의 측벽 상의 제 1 유전체층; 및
상기 제 1 유전체층의 다수의 표면을 노출시키는 에어 갭
을 더 포함하는 반도체 구조체.
실시예 13. 실시예 12에 있어서,
상기 드레인 피처의 전면 상에 배치된 드레인 실리사이드 피처; 및
상기 드레인 실리사이드 피처 상에 배치된 드레인 콘택
을 더 포함하는 반도체 구조체.
실시예 14. 실시예 9에 있어서,
상기 반도체 구조체의 상기 후면 상에 제 2 상호 연결 구조체를 더 포함하고,
상기 전력 레일은, 상기 제 2 상호 연결 구조체에 연결되는, 반도체 구조체.
실시예 15. 방법에 있어서,
기판, 상기 기판 위에 층별로 번갈아 적층된 제 1 반도체층과 제 2 반도체층의 스택, 상기 스택의 채널 영역 위에 배치된 희생 게이트 구조체, 및 상기 희생 게이트 구조체의 대향(opposing) 측벽 상의 게이트 스페이서를 갖는 구조체를 제공하는 단계;
상기 게이트 스페이서에 인접한 상기 스택을 에칭하여 상기 희생 게이트 구조체의 양면 상에 소스 트렌치 및 드레인 트렌치를 형성하는 단계;
상기 소스 트렌치에서의 소스 피처와 상기 드레인 트렌치에서의 드레인 피처를 에피택셜하게 성장시키는 단계;
상기 소스 피처의 측면, 상기 드레인 피처의 측면, 상기 소스 트렌치의 측면, 및 상기 드레인 트렌치의 측면 상에 제 1 유전체층을 형성하는 단계; 및
상기 제 1 유전체층, 상기 소스 피처, 및 상기 드레인 피처 위에 CESL(Contact Etch Stop Layer)을 형성하는 단계 ― 상기 CESL과 상기 소스 트렌치 내의 상기 제 1 유전체층 사이에는 제 1 에어 갭이 밀봉되고, 상기 CESL과 상기 드레인 트렌치 내의 상기 제 1 유전체층 사이에는 제 2 에어 갭이 밀봉됨 ―
를 포함하는 방법.
실시예 16. 실시예 15에 있어서,
상기 희생 게이트 구조체를 하이-k(high-k) 금속 게이트로 대체하는 단계를 더 포함하는 방법.
실시예 17. 실시예 16에 있어서,
상기 소스 피처 및 상기 CESL 위에 제 1 소스 실리사이드 피처를 형성하는 단계;
상기 드레인 피처 및 상기 CESL 위에 드레인 실리사이드 피처를 형성하는 단계;
상기 제 1 소스 실리사이드 피처 위에 소스 콘택을 형성하는 단계; 및
상기 드레인 실리사이드 피처 위에 드레인 콘택을 형성하는 단계
를 더 포함하는 방법.
실시예 18. 실시예 17에 있어서,
상기 구조체의 전면을 캐리어 웨이퍼에 본딩하는 단계 ― 상기 기판은 상기 구조체의 후면 상에 있음 ― ;
상기 기판의 실리콘층이 노출될 때까지, 상기 구조체의 후면으로부터 상기 구조체를 박화(thinning)하는 단계 ― 상기 실리콘층은 상기 드레인 피처 및 상기 하이-k 금속 게이트의 후면 위에 배치됨 ― ; 및
상기 실리콘층을 하나 이상의 유전체 피처로 대체하는 단계
를 더 포함하는 방법.
실시예 19. 실시예 18에 있어서,
상기 구조체를 박화하는 상기 단계는 또한 상기 소스 피처 위에 배치된 실리콘 게르마늄 피처를 노출시키고, 상기 방법은,
상기 실리콘 게르마늄 피처를 제거하여 상기 소스 피처의 후면 및 상기 소스 피처의 측면 상의 상기 제 1 유전체층을 노출시키는 단계;
상기 소스 피처의 측면 상의 상기 제 1 유전체층을 제거하여 상기 소스 피처의 측면을 노출시키는 단계; 및
상기 소스 피처의 후면 및 상기 소스 피처의 측면 상에 제 2 소스 실리사이드 피처를 형성하는 단계
를 더 포함하는 방법.
실시예 20. 실시예 19에 있어서,
상기 제 2 소스 실리사이드 피처 상에 비아를 형성하는 단계를 더 포함하는 방법.

Claims (10)

  1. 반도체 구조체에 있어서,
    소스 피처;
    드레인 피처;
    상기 소스 피처와 상기 드레인 피처를 연결하는 하나 이상의 채널층;
    상기 소스 피처와 상기 드레인 피처 사이의 게이트 구조체 ― 상기 게이트 구조체는 상기 하나 이상의 채널층 각각과 맞물림 ― ;
    상기 소스 피처 위의 제 1 소스 실리사이드 피처;
    상기 제 1 소스 실리사이드 피처 위의 소스 콘택;
    상기 소스 피처 아래의 제 2 소스 실리사이드 피처;
    상기 제 2 소스 실리사이드 피처 아래의 비아; 및
    상기 비아 아래의 전력 레일
    을 포함하고, 상기 제 1 소스 실리사이드 피처 및 상기 제 2 소스 실리사이드 피처는 단면에서 보아 상기 소스 피처를 완전히 둘러싸는, 반도체 구조체.
  2. 제 1 항에 있어서,
    상기 드레인 피처 위의 드레인 실리사이드 피처;
    상기 드레인 실리사이드 피처 위의 드레인 콘택;
    상기 드레인 피처 아래에 있고 상기 드레인 피처로부터 상기 전력 레일로 연장되는 제 1 유전체 피처;
    상기 드레인 피처의 측벽 상의 제 1 유전체층; 및
    상기 제 1 유전체층의 다수의 면을 노출시키는 에어 갭
    을 더 포함하는 반도체 구조체.
  3. 제 1 항에 있어서,
    상기 제 2 소스 실리사이드 피처는 또한 상기 소스 피처의 측벽 상에 배치되고, 상기 제 1 소스 실리사이드 피처와 연결되는, 반도체 구조체.
  4. 제 1 항에 있어서,
    상기 소스 콘택 위에 제 1 상호 연결 구조체를 더 포함하는, 반도체 구조체.
  5. 제 4 항에 있어서,
    상기 전력 레일 아래에 제 2 상호 연결 구조체를 더 포함하는, 반도체 구조체.
  6. 제 1 항에 있어서,
    상기 게이트 구조체 아래에 있고 상기 게이트 구조체로부터 상기 전력 레일로 연장되는 제 1 유전체 피처를 더 포함하는 반도체 구조체.
  7. 반도체 구조체에 있어서,
    상기 반도체 구조체의 후면 상의 전력 레일;
    상기 반도체 구조체의 전면 상의 제 1 상호 연결 구조체;
    상기 전력 레일과 상기 제 1 상호 연결 구조체 사이에 있는 소스 피처, 드레인 피처, 다중 채널층 및 게이트 구조체 ― 상기 다중 채널층은 상기 소스 피처와 상기 드레인 피처를 연결하고, 상기 게이트 구조체는 상기 채널층 각각의 주위를 둘러쌈 ― ;
    상기 소스 피처의 후면 상에 그리고 상기 소스 피처와 상기 전력 레일 사이에 배치되는 제 1 소스 실리사이드 피처 ― 상기 제 1 소스 실리사이드 피처는 또한 상기 소스 피처의 후면으로부터 상기 반도체 구조체의 전면을 향해 연장되는 상기 소스 피처의 측벽 상에 배치됨 ― ;
    상기 제 1 소스 실리사이드 피처와 상기 전력 레일을 연결하는 제 1 비아;
    상기 드레인 피처의 측벽 상의 제 1 유전체층; 및
    상기 제 1 유전체층의 다수의 표면을 노출시키는 에어 갭
    을 포함하는 반도체 구조체.
  8. 제 7 항에 있어서,
    상기 소스 피처의 전면에 배치되고 상기 제 1 소스 실리사이드 피처에 연결되는 제 2 소스 실리사이드 피처; 및
    상기 제 2 소스 실리사이드 피처 상에 배치되고 상기 제 2 소스 실리사이드 피처를 상기 제 1 상호 연결 구조체에 연결하는 소스 콘택
    을 더 포함하는 반도체 구조체.
  9. 제 7 항에 있어서,
    상기 드레인 피처와 상기 전력 레일 사이에 있고 상기 전력 레일로부터 상기 드레인 피처를 격리시키는 제 1 유전체 피처를 더 포함하는 반도체 구조체.
  10. 방법에 있어서,
    기판, 상기 기판 위에 층별로 번갈아 적층된 제 1 반도체층과 제 2 반도체층의 스택, 상기 스택의 채널 영역 위에 배치된 희생 게이트 구조체, 및 상기 희생 게이트 구조체의 대향(opposing) 측벽 상의 게이트 스페이서를 갖는 구조체를 제공하는 단계;
    상기 게이트 스페이서에 인접한 상기 스택을 에칭하여 상기 희생 게이트 구조체의 양면 상에 소스 트렌치 및 드레인 트렌치를 형성하는 단계;
    상기 소스 트렌치에서의 소스 피처와 상기 드레인 트렌치에서의 드레인 피처를 에피택셜하게 성장시키는 단계;
    상기 소스 피처의 측면, 상기 드레인 피처의 측면, 상기 소스 트렌치의 측면, 및 상기 드레인 트렌치의 측면 상에 제 1 유전체층을 형성하는 단계; 및
    상기 제 1 유전체층, 상기 소스 피처, 및 상기 드레인 피처 위에 CESL(Contact Etch Stop Layer)을 형성하는 단계 ― 상기 CESL과 상기 소스 트렌치 내의 상기 제 1 유전체층 사이에는 제 1 에어 갭이 밀봉되고, 상기 CESL과 상기 드레인 트렌치 내의 상기 제 1 유전체층 사이에는 제 2 에어 갭이 밀봉됨 ―
    를 포함하는 방법.
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