CN113517275B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构包括：电源轨，在半导体结构的背面上；第一互连结构，在半导体结构的正面上；以及源极部件、漏极部件、第一半导体鳍和栅极结构，在电源轨与第一互连结构之间。第一半导体鳍连接源极部件与漏极部件。栅极结构布置在第一半导体鳍的前面和两个侧面上。该半导体结构还包括：隔离结构，布置在电源轨与漏极部件之间以及电源轨与第一半导体鳍之间；以及通孔，穿过隔离结构并将源极部件连接到电源轨。本申请的实施例还涉及形成半导体结构的方法。

Description

半导体结构及其形成方法
技术领域
本申请的实施例涉及半导体结构及其形成方法。
背景技术
常规地，集成电路(IC)以堆叠方式构建，其具有处于最低层级的晶体管并且在晶体管的顶部上具有互连(通孔和导线)以提供到晶体管的连接性。电源轨(例如，用于电压源和地层的金属线)也位于晶体管上方，并且可能是互连的一部分。随着集成电路的不断缩小，电源轨也随之缩小。这不可避免地导致整个电源轨的电压降增加以及集成电路的功耗增加。因此，尽管半导体制造中的现有方法通常已足以满足其预期目的，但是它们在所有方面都不是完全令人满意的。
发明内容
本申请的一些实施例提供了一种半导体结构，包括：电源轨，在所述半导体结构的背面上；第一互连结构，在所述半导体结构的正面上；源极部件、漏极部件、第一半导体鳍和栅极结构，在所述电源轨与所述第一互连结构之间，其中，所述第一半导体鳍连接所述源极部件与所述漏极部件，并且所述栅极结构布置在所述第一半导体鳍的前面和两个侧面上；隔离结构，布置在所述电源轨与所述漏极部件之间以及所述电源轨与所述第一半导体鳍之间；以及通孔，穿过所述隔离结构并将所述源极部件连接到所述电源轨。
本申请的另一些实施例提供了一种形成半导体结构的方法，包括：提供结构，所述结构具有绝缘体、所述绝缘体上方的第一半导体层、所述第一半导体层上方的第二半导体层以及所述第二半导体层上方的第三半导体层，其中，所述第一半导体层和所述第三半导体层包括第一半导体材料，所述第二半导体层包括与所述第一半导体材料不同的第二半导体材料；对所述结构进行图案化以形成鳍，所述鳍中的每一个自下而上包括：所述第一半导体层的一部分、所述第二半导体层的一部分、所述第三半导体层的一部分；形成与所述鳍中的第一鳍的沟道区接合的牺牲栅极结构以及所述牺牲栅极结构的相对侧壁上的栅极间隔件；邻近于所述栅极间隔件将源极沟槽和漏极沟槽蚀刻到所述第一鳍中，其中，所述源极沟槽和所述漏极沟槽不到达所述第二半导体层；形成蚀刻掩模，所述蚀刻掩模覆盖所述漏极沟槽并暴露所述源极沟槽；穿过所述蚀刻掩模蚀刻所述第一鳍，从而使所述源极沟槽延伸穿过所述第二半导体层并进入所述第一半导体层；以及在所述源极沟槽中外延生长第四半导体层并部分地填充所述源极沟槽，其中，所述第四半导体层从所述第一半导体层延伸到所述第三半导体层，其中，所述第四半导体层包括所述第一半导体材料。
本申请的又一些实施例提供了一种形成半导体结构的方法，包括：提供结构，所述结构具有绝缘体、所述绝缘体上的多个鳍、与所述鳍中的第一鳍的沟道区接合的牺牲栅极结构以及所述牺牲栅极结构的相对侧壁上的栅极间隔件，其中，所述第一鳍包括所述绝缘体上方的第一硅层、所述第一硅层上方的硅锗层和所述硅锗层上方的第二硅层；邻近于所述栅极间隔件将源极沟槽和漏极沟槽蚀刻到所述第一鳍中，其中，所述漏极沟槽不暴露所述硅锗层，并且其中，所述源极沟槽延伸穿过所述第二硅层和所述硅锗层并进入所述第一硅层；在所述源极沟槽中外延生长第三硅层并部分地填充所述源极沟槽，其中，所述第三硅层从所述第一硅层延伸到所述第二硅层；以及在所述源极沟槽中从所述第二硅层和所述第三硅层外延生长源极部件，并在漏极沟槽中从所述第二硅层外延生长漏极部件。
附图说明
当与附图一起阅读时，根据以下详细描述可以最好地理解本发明。要强调的是，根据行业的标准实践，各种部件并未按照比例绘制，并且仅用于说明目的。实际上，为论述清楚，各种部件的尺寸可任意增加或减少。
图1A、图1B和图1C示出根据本发明的各个方面的形成具有背面电源轨和背面自对准通孔的半导体器件的方法的流程图。
图2和图3示出根据一些实施例的根据图1A至图1C的方法的实施例的中间制造步骤中的半导体器件的一部分的截面图。
图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A和图20A示出根据一些实施例的半导体器件的一部分的俯视图。
图4B、图5B、图5C、图5D、图5E、图5F、图5G、图6B、图6C、图6D、图6E、图7B、图7C、图7D、图7E、图8B、图8C、图8D、图8E、图9B、图9C、图9D、图9E、图10B、图10C、图10D、图10E、图11B、图11C、图11D、图11E、图12B、图12C、图12D、图12E、图13B、图14B、图14C、图14D、图14E、图15B、图15C、图15D、图15E、图16B、图16C、图16D、图16E、图17B、图17C、图17D、图17E、图18B、图18C、图18D、图18E、图19B、图19C、图19D、图19E和图20B示出根据一些实施例的半导体器件的一部分的截面图。
具体实施方式
以下公开内容提供用于实施提供的主题的不同特征的许多不同实施例或示例。以下将描述元件和布置的特定实例以简化本发明。当然，这些仅仅是实例，并非旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可包括第一部件与第二部件直接接触的实施例，也可包括形成在第一部件与第二部件之间的附加部件使得第一部件与第二部件不直接接触的实施例。另外，本发明可在多个实例中重复参考数字和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。更进一步，当用“约”、“近似”等描述数字或数字范围时，除非另有说明，否则鉴于本文公开的具体技术，在而根据本领域技术人员的知识，该术语而涵盖所描述数字的某些变化(诸如+/-10％或其他变化)内的数字。例如，术语“约5nm”可涵盖4.5nm至5.5nm、4.0nm至5.0nm等的尺寸范围。
本申请总体上涉及半导体结构和制造工艺，并且更具体地涉及具有背面电源轨和背面自对准通孔的FinFET器件。如上所述，IC中的电源轨需要进一步改进，以便提供所需的性能提升并降低功耗。除了包含FinFET晶体管的结构的正面上的互连结构(也可包括电源轨)之外，本发明的目的还包括在该结构的背面上提供电源轨(或电源布线)。这增加了结构中的可用于直接连接到源极/漏极接触件和通孔的金属轨道的数量。它与不具有背面电源轨的现有结构相比还提高了栅极密度，从而实现更大的器件集成度。背面电源轨的尺寸可能比结构的正面上的第一级金属(M0)轨道的尺寸更宽，这有利地降低了电源轨的电阻。本发明还提供了用于将背面电源轨与附近的导体(诸如金属栅极)隔离的结构和方法。下面结合附图描述本发明的结构和制造方法的细节，附图示出根据一些实施例的制造FinFET器件的工艺。本领域普通技术人员应了解，他们可轻松地将本发明作为基础来设计或修改用于实施与本文所介绍实施例的相同目的和/或实现相同优点的其他工艺或结构。
图1A、图1B和图1C是根据本发明的各个方面的用于制造半导体器件的方法100的流程图。本发明涵盖了附加处理。可在方法100之前、期间和之后提供附加操作，并且对于方法100的附加实施例，可移动、替换或消除所描述的某些操作。
下文结合图2至图20B描述方法100，图2至图20B示出根据一些实施例的根据方法100的各个制造步骤中的半导体器件(或半导体结构)200的俯视图和截面图。在一些实施例中，器件200是IC芯片、片上系统(SoC)或其部分的一部分，所述部分包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、FinFET、纳米片FET、纳米线FET、其他类型的多栅极FET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、存储器件、其他合适的组件或其组合。为了清楚起见，已经简化图2至图20B以更好地理解本发明的发明构思。可在器件200中添加附加部件，并且在器件200的其他实施例中可替换、修改或消除下文描述的某些部件。
在操作102处，方法100(图1A)在衬底201上方形成半导体层210和半导体层215，诸如根据实施例的图2和图3所示。具体地，图2示出实施例中的衬底201，并且图3示出半导体层210布置在衬底201上方并且半导体层215布置在半导体层210上方。在所描绘的实施例中，衬底201是绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。在所描绘的实施例中，衬底201包括半导体层204、绝缘体203和载体202。在实施例中，半导体层204可以是硅、硅锗、锗或其他合适的半导体。在本实施例中，半导体层204包括硅。在一些实施例中，载体202可以是硅晶圆或其他合适的载体晶圆的一部分。在一些实施例中，绝缘体203可以是氧化硅或其他类型的绝缘材料。绝缘体上半导体衬底可使用注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法来制造。在可选的实施例中，衬底201是体硅衬底(诸如包括体单晶硅)。在又另一可选的实施例中，衬底201是硅衬底，该硅衬底具有在硅蚀刻期间用作背面停止层的硅锗(SiGe)层。在各个实施例中，衬底201可包括其他半导体材料，诸如锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或其组合。
在一些实施例中，在半导体层204上外延生长半导体层210，并且在半导体层210上外延生长半导体层215。在一些实施例中，通过分子束外延(MBE)工艺、化学气相沉积(CVD)工艺、金属有机化学气相沉积(MOCVD)工艺、其他合适的外延生长工艺或其组合来实现半导体层210和215的外延生长。半导体层210的组分不同于半导体层215的组分，以在后续处理期间实现蚀刻选择性。在一些实施例中，半导体层210具有对蚀刻剂的第一蚀刻速率并且半导体层215具有对蚀刻剂的第二蚀刻速率，其中第二蚀刻速率小于第一蚀刻速率。在所描绘的实施例中，半导体层210和215包括不同的材料、组成原子百分比、组成重量百分比、厚度和/或特性，以在蚀刻工艺期间实现期望的蚀刻选择性。例如，在半导体层210包括硅锗并且半导体层215包括硅的情况下，半导体层215的硅蚀刻速率小于半导体层210的硅锗蚀刻速率。在一些实施例中，半导体层210和215可包括相同的材料但是具有不同的组成原子百分比，以实现蚀刻选择性和/或不同氧化速率。例如，半导体层210和215可包括硅锗，其中，半导体层210具有第一硅原子百分比和/或第一锗原子百分比，并且半导体层215具有不同的第二硅原子百分比和/或不同的第二锗原子百分比。本发明预期半导体层210和215包括可提供期望蚀刻选择性的半导体材料的任何组合，包括本文公开的任何半导体材料。在所描绘的实施例中，半导体层210包括硅锗并且半导体层215包括硅。此外，根据一些实施例，半导体层210可具有介于约20nm至约80nm的范围内的厚度，并且半导体层215可具有在介于30nm至约70nm的范围内的厚度。如将讨论，在晶圆背面处理期间，半导体层210将被替换成背面介电层，并且背面介电层用于将背面电源轨与正面组件(诸如金属栅极和晶体管沟道)隔离。因此，半导体层210被设计为具有某一适当的厚度。如果半导体层210太薄(诸如小于20nm)，则背面介电层可能无法提供足够的隔离，或背面电源轨与正面部件之间的耦合电容在一些情况下可能高到无法接受。如果半导体层210太厚(诸如大于80nm)，则将背面电源轨连接到正面S/D部件的背面通孔可能又长又窄，从而在一些情况下导致高到无法接受的电阻。
在本实施例中，半导体层215是未掺杂的。在本实施例中，“未掺杂”半导体层215包括这样的实施例，在该等实施例中半导体层215被无意地掺杂或另外以非常低的掺杂剂浓度掺杂，使得其不包含足够的载流子(电子或空穴)以在典型电场下导电。如将讨论，方法100将在衬底201的两侧上处理层。在本发明中，将衬底201的半导体层215所在的一侧被称为正面，并且将与正面相反的一侧被称为背面。
在操作104处，方法100(图1A)通过对半导体层215和210以及衬底201进行图案化来形成鳍218。图4A示出具有沿着“x”方向定向的鳍218的器件200的俯视图。图4B部分地沿着图4A中的A-A线示出器件200的截面图。如图4B所示，鳍218包括图案化半导体层210和215、图案化区204以及一个或多个图案化硬掩模层206。鳍218可通过任何合适的方法来图案化。例如，可使用一种或多种光刻工艺(包括双重图案化或多重图案化工艺)来对鳍218进行图案化。通常，双重图案化或多重图案化工艺将光刻与自对准工艺相结合，从而允许创建具有例如间距小于可使用单种直接光刻法另外获得的间距的图案。例如，在一个实施例中，在半导体层215上方形成牺牲层，并使用光刻工艺对其进行图案化。使用自对准工艺在图案化牺牲层旁边形成间隔件。然后去除牺牲层，并且可将剩余的间隔件或芯轴用作掩模元件以用于对鳍218进行图案化。例如，掩模元件(诸如图案化硬掩模206)可用于将凹槽蚀刻到半导体层215和210以及衬底201中，从而在衬底201上留下鳍218。蚀刻工艺可包括干蚀刻、湿蚀刻、反应性离子蚀刻(RIE)和/或其他合适的工艺。例如，干蚀刻工艺可实施含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBr3)、含碘气体、其他合适的气体和/或等离子体和/或其组合。例如，湿刻蚀工艺可包括在稀氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨；含氢氟酸(HF)、硝酸(HNO3)和/或乙酸(CH3COOH)的溶液；或其他合适的湿蚀刻剂中进行刻蚀。形成鳍218的方法的许多其他实施例可能是合适的。
在操作106处，方法100(图1A)在衬底201上方形成各个隔离结构并且隔离鳍218，其实施例图5A至图5G所示。图5A示出器件200的俯视图，并且图5B至图5G示出在操作106的各个步骤处沿着图5A中的A-A线的一部分的器件200的截面图。
参考图5B，在衬底201和鳍218上方沉积隔离部件230，以将鳍218彼此分离和隔离。在本实施例中，对于密集鳍区域中的鳍218(诸如图5B的右侧上的两个鳍218)，隔离部件230完全填充相邻鳍218之间的空间；并且对于较不密集鳍区域(或隔离鳍区域)中的鳍218(诸如图5B的左侧上的两个鳍218)，隔离部件230部分地填充相邻鳍218之间的空间。在各个实施例中，隔离部件230可沉积至约5nm至约40nm的厚度。在本实施例中，隔离部件230包括氧化硅。可替代地或附加地，隔离部件230可包括氮化硅、氮氧化硅、其他合适的隔离材料(例如，包括硅、氧、氮、碳或其他合适的隔离成分)或其组合。可使用CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他合适的方法或其组合来沉积隔离部件230。
参考图5C，介电衬垫232沉积在隔离部件230上方，介电填充层233沉积在介电衬垫232上方并填充隔离的鳍区域中的鳍218之间的间隙，并且介电填充层233为随后被蚀刻回到鳍218中的半导体层215的顶面上方的层级。在实施例中，介电衬垫232包括低k介电材料，诸如包括Si、O、N和C的介电材料。示例性低k介电材料包括掺杂氟化物的石英玻璃(FSG)、掺杂碳的氧化硅、Black(应用材料，加利福尼亚州圣克拉拉)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB、SiLK(陶氏化学，米德兰，密歇根州)、聚酰亚胺或其组合。低k介电材料通常是指具有例如低于约6.0的低介电常数的介电材料。可使用CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他合适的方法或其组合来沉积介电衬垫232。在实施例中，介电填充层233包括氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其他合适的介电材料或其组合。可使用可流动的CVD(FCVD)工艺来沉积介电填充层233，该工艺包括例如在器件200上方沉积可流动材料(诸如液体化合物)，并通过诸如热退火和/或紫外线辐射处理等适当技术来将可流动材料转换为固体材料。可使用本发明中讨论的其他类型的方法来沉积介电填充层233。对介电填充层233的回蚀使用对介电填充层233的材料具有选择性并且对介电衬垫232没有蚀刻(或蚀刻最少)的蚀刻工艺。
参考图5D，将介电衬垫232回蚀(或修整)到与介电填充层233相同的层级。对介电衬垫232的回蚀使用对介电衬垫232的材料具有选择性并且对介电填充层233或隔离部件230没有蚀刻(或蚀刻最少)的蚀刻工艺。
参考图5E，介电头盔234沉积在介电层232和233上方以及在隔离鳍区域中的鳍218的相对侧壁上的隔离部件230之间。在实施例中，介电头盔234包括高k介电材料，诸如HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料或其组合。高k介电材料通常是指具有例如大于氧化硅的介电常数的高介电常数(诸如大于6.0)的介电材料(k≈3.9)。介电头盔234通过本文所述的任何工艺形成，诸如ALD、CVD、PVD、基于氧化的沉积工艺、其他合适的工艺或其组合。
参考图5F，操作106沉积牺牲氧化物层(未示出)以填充器件200中的各个间隙，然后执行CMP工艺。CMP工艺去除牺牲氧化物层和硬掩模层206，并使器件200的顶面平坦化。在一些实施例中，可通过CMP工艺部分地去除介电头盔234、半导体层215和隔离部件230。
参考图5G，操作106使隔离部件230凹进到半导体层210正上方的层级。操作106可应用对隔离部件230选择性的一种或多种蚀刻工艺，并且对介电头盔234、半导体层215和介电衬垫232没有蚀刻(或蚀刻最少)。选择性蚀刻工艺可以是干蚀刻、湿干燥、反应性离子蚀刻或其他合适的蚀刻方法。结果，器件200在隔离的鳍区域中设置有布置在半导体鳍218之间的介电鳍219。介电鳍219包括介电头盔234、介电衬垫232和介电填充层233。隔离部件230布置在半导体鳍218的下部与介电鳍219的下部之间。
在操作108处，方法100(图1A)在鳍218和隔离结构230和219上方形成栅极堆叠件240。根据实施例，在图6A至图6E中示出所得结构。图6A示出器件200的俯视图。图6B、图6C、图6D和图6E分别示出沿着图6A中的B-B线、C-C线、D-D线和E-E线的器件200的截面图。具体地，D-D线被切割成晶体管的源极区并且平行于栅极堆叠件240，并且E-E线被切割成晶体管的漏极区并且平行于栅极堆叠件240。图7A至图12A和图14A至图19A中的D-D线和E-E线被类似地配置。
从顶视图看，栅极堆叠件240通常沿着垂直于“x”方向的“y”方向在长度方向上定向。在本实施例中，栅极堆叠件240是伪(或牺牲)栅极堆叠件，并且将在稍后的步骤中被替换成功能栅极堆叠件240’。在本实施例中，栅极堆叠件240包括伪栅极介电层235、伪栅极介电层235上方的伪栅电极层245以及伪栅电极层245上方的一个或多个硬掩模层246。在一些实施例中，伪栅极电介质235包括介电材料，诸如氧化硅、高k介电材料、其他合适的介电材料或其组合；伪栅电极层245包括多晶硅或其他合适的材料；并且一个或多个硬掩模层246包括氧化硅、氮化硅或其他合适的材料。伪栅极堆叠件240可通过沉积工艺、光刻工艺、蚀刻工艺、其他合适的工艺或其组合来形成。例如，可通过诸如CVD、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子CVD(RPCVD)、等离子增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、大气压CVD(APCVD)、其他合适的方法或其组合等各种沉积工艺来沉积伪栅极介电层235、伪栅电极层245和硬掩模层246。然后执行光刻图案化和蚀刻工艺以对一个或多个硬掩模层246、伪栅电极层245和伪栅极介电层235进行图案化来形成伪栅极堆叠件240，如图6B所示。光刻图案化工艺包括抗蚀剂涂层(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影抗蚀剂、冲洗、干燥(例如，硬烘烤)、其他合适的光刻工艺或其组合。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻方法或其组合。
操作108在伪栅极堆叠件240的侧壁(诸如图6B所示)上进一步形成栅极间隔件247，并且在鳍218的侧壁的下部(诸如图6D和图6E所示)上形成鳍侧壁间隔件248。栅极间隔件247和鳍侧壁间隔件248通过任何合适的工艺形成并且包括介电材料。介电材料可包括硅、氧、碳、氮、其他合适的材料或其组合(例如，氧化硅、氮化硅、氮氧化硅(SiON)、碳化硅、碳氮化硅(SiCN)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN))。例如，可在伪栅极堆叠件240和鳍218上方沉积包括硅和氮的介电层，诸如氮化硅层，并且随后对其进行蚀刻(例如，各向异性蚀刻)以形成栅极间隔件247和鳍侧壁间隔件248。在一些实施例中，栅极间隔件247和鳍侧壁间隔件248包括多层结构，诸如包括氮化硅的第一介电层和包括氧化硅的第二介电层。在一些实施例中，从器件200省略(或去除)鳍侧壁间隔件248。
在操作110处，方法100(图1A)通过邻近于栅极间隔件247相邻蚀刻鳍218来形成源极/漏极(S/D)沟槽250。根据实施例，在图7A至图7E中示出所得结构。图7A示出器件200的俯视图，并且图7B、图7C、图7D和图7E分别示出沿着图7A中的B-B线、C-C线、D-D线和E-E线的器件200的截面图。
在所描绘的实施例中，蚀刻工艺部分地去除鳍218的源极/漏极区中的半导体层215，并且仅在源极/漏极沟槽250中留下半导体层215的一部分。半导体层215的剩余部分被称为部分215’或半导体层215’。部分215’沿着“z”方向具有厚度“d1”。在实施例中，厚度d1介于约5nm至约15nm的范围内。如稍后将讨论，部分215’在漏极区与背面电源轨之间提供一定的隔离。因此，设计范围d1的厚度以实现该目的。如果d1太小(例如，小于5nm)，则在形成背面隔离时可能无意中蚀刻漏极部件。如果d1太大(例如，大于15nm)，则源极/漏极沟槽250可能太浅并且在其中形成的源极/漏极部件可能太小而不能实现良好的器件性能。由于蚀刻工艺，源极/漏极沟槽250具有由半导体层215限定的底部和侧壁。蚀刻工艺可包括干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或其组合。在一些实施例中，蚀刻工艺的参数被配置为选择性地蚀刻半导体层215，并且对蚀刻栅极堆叠件240(其在其顶部包括硬掩模246)、栅极间隔件247、介电鳍219和鳍侧壁间隔件248(如果存在)蚀刻最少(至没有蚀刻)。
在操作112处，方法100(图1A)对器件200的源极区执行额外蚀刻。根据实施例，在图8A至图8E中示出所得结构。图8A示出器件200的俯视图，并且图8B、图8C、图8D和图8E分别示出沿着图8A中的B-B线、C-C线、D-D线和E-E线的器件200的截面图。
在所描绘的实施例中，操作112形成蚀刻掩模241，该蚀刻掩模包括图案化硬掩模236和图案化抗蚀剂237。蚀刻掩模241覆盖器件200，除了源极区之外，该源极区通过蚀刻掩模241中的开口238暴露。然后，操作112将源极区穿过半导体层210蚀刻到衬底201中，直到仅薄层204保留在源极沟槽250中，从而将源极沟槽250延伸到衬底201中。由于此蚀刻工艺，半导体鳍218被分成两个鳍或两个鳍部(在图8B中的沟槽250的左侧是一个鳍部，而在图8B中的沟槽250的右侧是另一鳍部)。蚀刻工艺可包括干蚀刻、湿蚀刻、反应性离子蚀刻或其他合适的蚀刻。在此实施例中，蚀刻工艺是基本各向异性的(即，基本竖直的)。而且，可对半导体层215和210的材料选择性地调谐蚀刻工艺，而对栅极间隔件247和栅极硬掩模层246没有蚀刻(或蚀刻最少)。可首先对半导体层215的材料选择性地调谐蚀刻工艺，然后对半导体层210的材料选择性地调谐蚀刻工艺，并且对栅极间隔件247和栅极硬掩模层246没有蚀刻(或蚀刻最少)。在本实施例中，在操作112期间去除鳍侧壁间隔件248。在一些实施例中，即使鳍侧壁间隔件248与栅极间隔器247包括相同的材料，也可通过操作112去除鳍侧壁间隔件248，而栅极间隔器247基本保留，因为鳍侧壁间隔件248比沿着“z”方向比栅极间隔件247薄得多。在蚀刻工艺完成之后，操作112例如通过剥离工艺去除图案化抗蚀剂237。
在操作114处，方法100(图1A)在源极沟槽250中形成半导体层239。根据实施例，在图9A至图9E中示出所得结构。图9A示出器件200的俯视图，并且图9B、图9C、图9D和图9E分别示出沿着图9A中的B-B线、C-C线、D-D线和E-E线的器件200的截面图。
可使用外延生长工艺或通过其他合适的工艺来沉积半导体层239。例如，可从层204、210和215的表面外延生长半导体层239。在一些实施例中，通过分子束外延(MBE)工艺、化学气相沉积(CVD)工艺、金属有机化学气相沉积(MOCVD)工艺、其他合适的外延生长工艺或其组合来实现半导体层239的外延生长。半导体层239包括与半导体层210中包括的半导体材料不同的半导体材料，以在后续处理期间实现蚀刻选择性。例如，半导体层239与210可包括不同的材料、不同的组成原子百分比、不同的组成重量百分比和/或其他部件，以在蚀刻工艺期间实现期望的蚀刻选择性。在实施例中，半导体层239包括硅，并且半导体层210包括硅锗。在另一实施例中，半导体层239和210都可包括硅锗，但是具有不同的硅原子百分比。本发明预期半导体层239和210包括可提供期望蚀刻选择性的半导体材料的任何组合，包括本文公开的任何半导体材料。在另一实施例中，半导体层239是未掺杂的，诸如具有未掺杂硅(包括被无意地掺杂或以非常低的掺杂剂浓度掺杂，使得其不包含足够的载流子(电子或空穴)以在典型电场下导电)。由于漏极区(图9E)被图案化硬掩模层236覆盖，所以半导体层239仅沉积在源极区(图9D)中。将半导体层239沉积成某一厚度使得其顶面比半导体层210(图9B)高厚度d2。在一个实施例中，d2约等于d1。在各个实施例中，d2介于约5nm至约15nm的范围内。操作114可包括蚀刻工艺，如果半导体层239最初生长得比其高，则该蚀刻工艺使半导体层239凹进到图9B所示的层级。如果半导体层239太厚(例如，d2大于15nm)，则在其上形成的源极部件260(见图10B)可能太小而不能实现良好的器件性能。如稍后将讨论，在稍后的步骤中，将半导体层239替换成背面自对准接触件282(见图19B)。如果半导体层239太薄(例如，d2小于5nm)，则可能没有足够的空间来形成背面自对准接触件。在密集的鳍区域(诸如图9D中右侧的源极沟槽250)中，从相邻鳍生长的半导体层239可合并成一个更大的外延层。此外，在本实施例中，在外延生长半导体层239之前执行各向同性的预清洁工艺，并且该预清洁工艺使被源极/漏极沟槽250暴露的隔离部件230凹进。在沟槽250内，隔离部件230可被部分或完全去除。在一些实施例中，诸如图9D所示，在沟槽250内的合并的半导体层239与凹进的隔离部件230之间可能出现空隙239’。在沉积半导体层239之后，操作114通过一种或多种蚀刻工艺去除图案化硬掩模层236。如下文将讨论，在各个实施例中，可仅在源极区中、仅在漏极区中或在源极和漏极区两者中执行操作112中的额外蚀刻和操作114中的半导体层239的生长。
在操作116处，方法100(图1A)在S/D沟槽250中外延生长半导体S/D部件260。根据实施例，在图10至图10E中示出所得结构。图10A示出器件200的俯视图，并且图10B、图10C、图10D和图10E分别示出沿着图10A中的B-B线、C-C线、D-D线和E-E线的器件200的截面图。
如图10B、图10D和图10E所示，从源极沟槽250中的半导体层215和239以及从漏极沟槽250中的半导体层215生长外延S/D部件260。外延工艺可使用CVD沉积技术(例如，VPE和/或UHV-CVD)、分子束外延、其他合适的外延生长工艺或其组合。外延工艺可使用与半导体层239和215的组分相互作用的气态和/或液态前体。外延S/D部件260掺杂有用于n型晶体管的n型掺杂剂或用于p型晶体管的p型掺杂剂。在一些实施例中，对于n型晶体管，外延S/D部件260包括硅并且可掺杂有碳、磷、砷、其他n型掺杂剂或其组合(例如，形成Si:C外延源极/漏极特征、Si:P外延源极/漏极部件或Si:C:P外延源极/漏极部件)。在一些实施例中，对于p型晶体管，外延S/D部件260包括硅锗或锗，并且可掺杂有硼、其他p型掺杂剂或其组合(例如，形成Si:Ge:B外延源极/漏极部件)。在一些实施例中，外延S/D部件260包括多个外延半导体层，其中外延半导体层可包括相同或不同的材料和/或掺杂剂浓度。此外，在实施例中，S/D部件260(或至少其邻接半导体层239的部分)包括与半导体层239不同的材料组分，以在背面通孔形成工艺期间实现蚀刻选择性。例如，在实施例中，半导体层239包括SiGe，并且S/D部件260’包括Si(用于n型晶体管)。例如，在另一实施例中，半导体层239包括具有第一Ge原子百分比的SiGe，并且S/D部件260’包括与第一Ge原子百分比不同的第二Ge原子的SiGe(用于p型晶体管)。在一些实施例中，外延S/D部件260包括在相应沟道区中实现期望拉应力和/或压应力的材料和/或掺杂剂。在一些实施例中，在沉积期间，通过将杂质添加到外延工艺的源材料(即，原位)来掺杂外延源极/漏极部件260。在一些实施例中，在沉积工艺之后，通过离子注入工艺掺杂外延源极/漏极部件260。在一些实施例中，执行退火工艺(例如，快速热退火(RTA)和/或激光退火)以激活外延源极/漏极部件260中的掺杂剂。在一些实施例中，外延源极/漏极部件260以单独处理顺序形成，包括例如当在n型晶体管区中形成外延源极/漏极部件260时掩蔽p型晶体管区，并且当在p型晶体管区中形成外延源极/漏极部件260时掩蔽n晶体管区。如图10D所示，源极部件260形成为条状形状，并完全填充源极沟槽250的底部部分。由于半导体层239的存在，源极部件260的底部比源极部件260的顶部宽。源极部件260的侧壁接触相邻介电鳍219的侧壁。密集鳍区域中的源极部件260(例如，图10D的右侧上的两个源极部件260)合并成大块外延半导体材料。如图10E所示，漏极部件260具有受鳍侧壁间隔件248约束的狭窄底部部分。随着漏极部件260在鳍侧壁间隔件248上方生长，它们横向膨胀，从而形成菱形顶部部分。在密集鳍区域中的漏极部件260(例如，图10E的右侧上的两个漏极部件260)也合并，从而在本实施例中在漏极部件260与鳍侧壁间隔件248之间产生空隙。在所描绘的实施例中，由于在源极区中而不是在漏极区中存在半导体层239，所以源极部件260(图10D)比漏极部件260(图10E)具有更大的体积。如稍后将示出，大的源极部件可降低与正面源极接触件和背面源极接触件的接触电阻。
在操作118处，方法100(图1B)形成接触蚀刻停止层(CESL)269和层间介电(ILD)层270。根据实施例，在图11A至图11E中示出所得结构。图11A示出器件200的俯视图，并且图11B、图11C、图11D和图11E分别示出沿着图11A中的B-B线、C-C线、D-D线和E-E线的器件200的截面图。
如图11B至图11E所示，沉积在S/D部件260、介电鳍219、伪栅极堆叠件240和栅极间隔件247上方CESL 269。ILD层270沉积在CESL 269上方，并填充相对的栅极间隔件247之间的空间。CESL 269包括不同于ILD层270的材料。在一些实施例中，CESL 269包括与介电层234不同的材料。CESL 269可包括La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi或其他合适的材料；并且可通过CVD、PVD、ALD或其他合适的方法形成。ILD层270可包括四乙基原硅酸盐(TEOS)形成的氧化物、未掺杂硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(BPSG)、氟化物掺杂的二氧化硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)、低k介电材料、其他合适的介电材料或其组合。ILD 270可通过PECVD(等离子体增强CVD)、FCVD(可流动CVD)或其他合适的方法来形成。
在操作120处，方法100(图1B)将伪栅极堆叠件240替换成功能栅极堆叠件240’(诸如高k金属栅极)。根据实施例，在图12A图12E中示出所得结构。图12A示出器件200的俯视图，并且图12B、图12C、图12D和图12E分别示出沿着图12A中的B-B线、C-C线、D-D线和E-E线的器件200的截面图。这涉及如下简要描述的多种工艺。
首先，操作120对ILD层270和CESL 269执行CMP工艺和/或其他平坦化工艺，直至暴露伪栅极堆叠件240的顶部部分。在一些实施例中，平坦化工艺去除伪栅极堆叠件240的硬掩模层246以暴露诸如多晶硅栅电极层等下面的伪栅电极245。
然后，操作120使用一种或多种蚀刻工艺来去除伪栅极堆叠件240(伪栅电极245和伪栅极介电层235，见图6B)。这形成栅极沟槽，并且半导体层215的沟道区在栅极沟槽中暴露。蚀刻工艺可以是干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或其组合。在一些实施例中，蚀刻工艺是多步骤蚀刻工艺。例如，蚀刻工艺可交替使用蚀刻剂以分别去除伪栅极堆叠件240的各个层。在一些实施例中，蚀刻工艺被配置为选择性地蚀刻伪栅极堆叠件240，并且对刻器件200的其他部件，诸如ILD层270、栅极间隔件247、隔离部件230、介电层232和234以及半导体层215蚀刻最少(至没有蚀刻)。
接下来，操作120在半导体层215的顶部和侧壁上形成栅极介电层349，并在栅极介电层349上方形成栅电极350。功能栅极堆叠件240’包括栅极介电层349和栅电极350。栅极介电层349可包括高k介电材料，诸如HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料或其组合。高k介电材料通常是指具有例如大于氧化硅的介电常数的高介电常数的介电材料(k≈3.9)。栅极介电层349可通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其他合适的方法来形成。在一些实施例中，栅极堆叠件240’还包括栅极介电层349与半导体层215之间的界面层。界面层可包括二氧化硅、氮氧化硅或其他合适的材料。在一些实施例中，栅电极层350包括n型或p型功函数层和金属填充层。例如，n型功函数层可包括具有足够低的有效功函数的金属，诸如钛、铝、碳化钽、碳化钽氮化物、氮化钽硅或其组合。例如，p型功函数层可包括具有足够大的有效功函数的金属，诸如氮化钛、氮化钽、钌、钼、钨、铂或其组合。例如，金属填充层可包括铝、钨、钴、铜和/或其他合适的材料。可通过CVD、PVD、电镀和/或其他合适的工艺来形成栅电极层350。由于栅极堆叠件240’包括高k介电层和金属层，所以它也被称为高k金属栅极。
在操作122处，方法100(图1B)在器件200的正面处执行各种制造工艺，包括中段制程(MEOL)工艺和后段制程(BEOL)工艺。例如，操作122可在S/D部件260上形成正面硅化物部件，在硅化物部件上形成正面S/D接触，形成连接到S/D接触的S/D接触通孔，形成连接到栅极堆叠件240’的栅极通孔，并形成导线和通孔嵌入介电层中的一个或多个互连层。一个或多个互连层连接各种晶体管的栅极、源极和漏极以及器件200中的其他电路，以部分或完整地形成集成电路。操作122还可在互连层上形成钝化层。在图13A和图13B所示的实施例中(图13B部分地沿着图13A中的B-B线示出器件200的截面图)，附图标记271表示器件200的正面处的各种部件，如上文讨论。
在操作124处，方法100(图1B)使器件200上下翻转，并将器件200的正面附接到载体277，诸如图14B所示。图14A示出器件200的俯视图，并且图14B、图14C、图14D和图14E分别示出沿着图14A中的B-B线、C-C线、D-D线和E-E线的器件200的截面图。这使得可从器件200的背面接近器件200以进行进一步处理。操作124可使用任何合适的附接工艺，诸如直接接合、混合接合、使用粘合剂或其他结合方法。操作124可还包括对准、退火和/或其他工艺。在一些实施例中，载体277可以是硅晶圆。在图14B至图14E(以及下文将描述的其他图中)中，“z”方向从器件200的背面指向器件200的正面，而“-z”方向从器件200的背面指向器件200的背面。
在操作126处，方法100(图1B)从器件200的背面减薄器件200，直至从器件200的背面暴露隔离部件230、半导体层210和半导体层239。根据实施例，在图15A至图15E中示出所得结构。图15A示出器件200的俯视图，并且图15B、图15C、图15D和图15E分别示出沿着图15A中的B-B线、C-C线、D-D线和E-E线的器件200的截面图。减薄工艺可包括机械研磨工艺和/或化学减薄工艺。在机械研磨工艺器件，可首先从衬底201去除大量的衬底材料。之后，化学减薄工艺可将蚀刻化学剂施加到衬底201的背面，以进一步减薄衬底201。
在操作128处，方法100(图1C)选择性地蚀刻半导体层210，以在栅极堆叠件240’和漏极部件260的背面上方形成沟槽272。根据实施例，在图16A图16E中示出所得结构。图16A示出器件200的俯视图，并且图16B、图16C、图16D和图16E分别示出沿着图16A中的B-B线、C-C线、D-D线和E-E线的器件200的截面图。在本实施例中，操作128应用被调谐成对半导体层210的材料(在实施例中，诸如SiGe)选择性的蚀刻工艺，并且对半导体层215(在实施例中，诸如Si)、半导体层239(在实施例中，诸如Si)以及隔离部件230没有蚀刻(或蚀刻最少)。结果，在沟槽272中暴露半导体层215的部分215’、半导体层239和隔离部件230。蚀刻工艺可以是干蚀刻、湿蚀刻、反应性离子蚀刻或其他蚀刻方法。具体地，在本实施例中，半导体层210的蚀刻是自对准的。换句话说，操作128不需要制作蚀刻掩模(例如，通过光刻工艺形成的蚀刻掩模)来蚀刻半导体层210。相反，它依赖于半导体层210及其周围层中的材料的蚀刻选择性。
在操作130处，方法100(图1C)形成一个或多个介电层276以填充沟槽272。根据实施例，在图17A至图17E中示出所得结构。图17A示出器件200的俯视图，并且图17B、图17C、图17D和图17E分别示出沿着图17A中的B-B线、C-C线、D-D线和E-E线的器件200的截面图。在各个实施例中，一个或多个介电层276可包括氮化硅(Si3N4)、氧化硅(SiO2)、原硅酸四乙酯(TEOS)形成的氧化物、未掺杂硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(BPSG)、掺氟石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、掺硼硅玻璃(BSG)和/或其他合适的介电材料。介电层276可通过ALD、CVD、PECVD(等离子体增强CVD)、FCVD(可流动CVD)或其他合适的方法来形成。操作130可进一步对介电层276执行CMP工艺，该CMP工艺使器件200的背面平坦化并且暴露半导体层239以进行进一步处理。
在操作132处，方法100(图1C)从器件200的背面去除半导体层239。根据实施例，在图18A至图18E中示出所得结构。图18A示出器件200的俯视图，并且图18B、图18C、图18D和图18E分别示出沿着图18A中的B-B线、C-C线、D-D线和E-E线的器件200的截面图。在本实施例中，操作132应用被调谐成对半导体层239的材料(在实施例中，诸如Si)选择性的蚀刻工艺，并且对介电层276、隔离部件230和介电层232没有蚀刻(或蚀刻最少)。蚀刻工艺可部分地蚀刻源极部件260。而且，蚀刻工艺基本是竖直的，使得其对半导体层215没有蚀刻(或蚀刻最少)。蚀刻工艺产生沟槽278，该沟槽从器件200的背面暴露源极部件260。蚀刻工艺可以是干蚀刻、湿蚀刻、反应性离子蚀刻或其他蚀刻方法。具体地，在本实施例中，半导体层239的蚀刻是自对准的。换句话说，操作132不需要制作蚀刻掩模(例如，通过光刻工艺形成的蚀刻掩模)来蚀刻半导体层239。相反，它依赖于半导体层239及其周围层(尤其是介电层276)中的材料的蚀刻选择性。这有利地形成沟槽278以与下面的源极部件260对准，而不发生未对准，诸如由光刻重叠移位引入的未对准。使用此工艺将导致背面源极接触件(或源极通孔)与源极部件260理想地对准，如下所述。
在操作134处，方法100(图1C)形成背面源极硅化物部件280和背面源极接触件282。根据实施例，在图19A至图19E中示出所得结构。图19A示出器件200的俯视图，并且图19B、图19C、图19D和图19E分别示出沿着图19A中的B-B线、C-C线、D-D线和E-E线的器件200的截面图。如图19B和图19D所示，由于上文参考图18B和图18D讨论的自对准蚀刻工艺，背面源极接触件282与源极部件260自对准。因此，它通过介电层276与附近的栅极堆叠件240’隔离。自对准背面接触件282使源极部件260与附近的栅极堆叠件240’之间的短路风险最小化。
在一些实施例中，操作134包括将一种或多种金属沉积到孔278中，对器件200执行退火工艺以引起一种或多种金属与源极部件260之间的反应来产生硅化物部件280，并去除一种或多种金属的未反应部分，从而在孔278中留下硅化物部件280。一种或多种金属可包括钛(Ti)、钽(Ta)、钨(W)、镍(Ni)、铂(Pt)、镱(Yb)、铱(Ir)、Er(Er)、钴(Co)或其组合(例如，两种或更多种金属的合金)，并且可使用CVD、PVD、ALD或其他合适的方法来沉积。硅化物部件280可包括硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)或其他合适的化合物。在所描绘的实施例中，源极接触件282包括导电阻挡层281和导电阻挡层281上方的金属填充层283。导电阻挡层281用于防止金属填充层283的金属材料扩散到与源极接触件282相邻的层中，诸如层215、230和276中。导电阻挡层281可包括钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)、或诸如氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钨(WN)、氮化钽(TaN)等导电氮化物或其组合，并且可通过CVD、PVD、ALD和/或其他合适的工艺形成。金属填充层283可包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)或其他金属，并且可通过CVD、PVD、ALD、电镀或其他合适的工艺形成。在一些实施例中，在源极接触件282中省略导电阻挡层281。操作134可执行CMP工艺以去除源极接触件282的过多材料。如图19C和图19E所示，在操作134中，通过隔离部件230和276保护栅极堆叠件240’和漏极部件260免受各种沉积和蚀刻工艺的影响。
在操作136处，方法100(图1C)形成背面电源轨284和背面互连件286。根据实施例，在图20A至图20B中示出所得结构。图20A示出器件200的俯视图，并且图20B示出沿着图20A中的B-B线的一部分的器件200的截面图。如图20B所示，背面电源轨284电连接到背面源极接触件282，并通过介电层276和半导体层215与漏极部件260和半导体层215’的沟道部分隔离。如图20B所示，源极部件260布置在半导体鳍218的两个段(或被视为沿着“x”方向对准的两个半导体鳍)之间，并与半导体鳍218中的半导体层215直接对接。介电层276的第一部分布置在电源轨284与半导体鳍的第一段之间，并且介电层276的第二部分布置在电源轨284与半导体鳍的第二段之间。自对准接触件282的顶部部分夹置在介电层276的第一部分与第二部分之间，而自对准接触件282的下部夹置在半导体鳍的第一部分与第二部分之间。在实施例中，可使用镶嵌工艺、双镶嵌工艺、金属图案化工艺或其他合适的工艺来形成背面电源轨284。背面电源轨284可包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)或其他金属，并且可通过CVD、PVD、ALD、电镀或其他合适的工艺沉积。尽管图20B未示出，但背面电源轨284被嵌入在一个或多个介电层中，并且背面互连286包括嵌入在一个或多个介电层中的导线和通孔。在一些实施例中，背面电源轨284被认为是背面互连286的一部分。具有背面电源轨284有利地增加了器件200中的可用于直接连接到源极/漏极接触件和通孔的金属轨道的数量。它与不具有背面电源轨的其他结构相比还提高了栅极密度，从而实现更大的器件集成度284。背面电源轨284的尺寸可比器件200的正面上的第一级金属(M0)导轨的尺寸更宽，这有利地减小了背面电源轨的电阻。
在操作138处，方法100(图1C)对器件200执行进一步的制造工艺。例如，它可在器件200的背面上形成钝化层，去除载体277，并执行其他BEOL工艺。
在以上实施例中，源极部件260形成有背面硅化物部件和背面自对准接触件，而漏极部件260与背面电源轨隔离。源极和漏极部件260中的每一个可形成有正面硅化物部件和正面接触件。在可选的实施例中，漏极部件260可形成有背面硅化物部件和背面自对准接触件，而源极部件260与背面电源轨隔离。这可通过在上述实施例中将专门应用于源极区的工艺与专门应用漏极区的工艺进行切换来实现。例如，可在漏极区中而不是在源极区中提供半导体层239。在另一可选的实施例中，源极部件260和漏极部件260可形成有背面硅化物部件和背面自对准接触件。这可通过将在以上实施例中专门应用于源极区的工艺应用于源极区和漏极区两者来实现。例如，可在源极区和漏极区两者中提供半导体层239。
尽管不旨在是限制性的，但本发明的实施例提供以下优点中的一个或多个。例如，本发明的实施例形成至源极/漏极部件的背面硅化物部件和背面自对准接触件，这有利地降低源极/漏极的电阻并且使将源极/漏极部件短路到包括栅极堆叠件的附近的导体的风险最小化。本发明的实施例可容易地集成到现有半导体制造工艺中。
在一个实例方面中，本发明涉及一种半导体结构，所述半导体结构包括电源轨，在所述半导体结构的背面上第一互连结构，在所述半导体结构的正面上；以及源极部件、漏极部件、第一半导体鳍和栅极结构，在所述电源轨与所述第一互连结构之间，其中，所述第一半导体鳍连接所述源极部件与所述漏极部件，并且所述栅极结构布置在所述第一半导体鳍的前面和两个侧面上。所述半导体结构还包括：隔离结构，布置在所述电源轨与所述漏极部件之间以及所述电源轨与所述第一半导体鳍之间；以及通孔，穿过所述隔离结构并将所述源极部件连接到所述电源轨。
在一些实施例中，所述半导体结构还包括：所述漏极部件与所述隔离结构之间的硅层。在一些实施例中，所述半导体结构还包括：第二半导体鳍，所述第二半导体鳍沿着所述第一半导体鳍的长度方向与所述第一半导体鳍对准，其中，所述源极部件与所述第一半导体鳍和所述第二半导体鳍直接对接，所述隔离结构的第一部分布置在所述电源轨与所述第一半导体鳍之间，所述隔离结构的第二部分布置在所述电源轨与所述第二半导体鳍之间，所述通孔的第一部分夹置在所述隔离结构的所述第一部分与所述第二部分之间，并且所述通孔的第二部分夹置在所述第一半导体鳍与所述第二半导体鳍之间。
在实施例中，所述半导体结构还包括：所述源极部件与所述通孔之间的硅化物部件。在一些实施例中，所述半导体结构还包括：所述第一半导体鳍与所述通孔之间的介电阻挡层。
在所述半导体结构的实施例中，所述通孔包括Cu、Al、Co、W、Ti、Ta、Mo和Ru中的一种。在实施例中，所述半导体结构还包括：在所述半导体结构的所述背面上并且在所述电源轨上方的第二互连结构。
在另一实施例中，所述半导体结构还包括：第一介电鳍和第二介电鳍，所述第一介电鳍和第二介电鳍在长度上平行于所述第一半导体鳍并且从所述半导体结构的所述背面朝着所述半导体结构的所述正面延伸，其中，所述第一半导体鳍布置在所述第一介电鳍与所述第二介电鳍之间。在另一实施例中，所述通孔填充间隙，所述间隙沿着垂直于所述第一半导体鳍的长度方向的方向从所述第一介电鳍延伸到所述第二介电鳍。
在另一实例方面中，本发明涉及一种方法，所述方法包括提供结构，所述结构具有绝缘体、所述绝缘体上方的第一半导体层、所述第一半导体层上方的第二半导体层以及所述第二半导体层上方的第三半导体层，其中，所述第一半导体层和所述第三半导体层包括第一半导体材料，所述第二半导体层包括与所述第一半导体材料不同的第二半导体材料。所述方法还包括：对所述结构进行图案化以形成鳍，所述鳍中的每一个自下而上包括：所述第一半导体层的一部分、所述第二半导体层的一部分、所述第三半导体层的一部分形成与所述鳍中的第一鳍的沟道区接合的牺牲栅极结构以及所述牺牲栅极结构的相对侧壁上的栅极间隔件邻近于所述栅极间隔件将源极沟槽和漏极沟槽蚀刻到所述第一鳍中，其中，所述源极沟槽和所述漏极沟槽不到达所述第二半导体层形成蚀刻掩模，所述蚀刻掩模覆盖所述漏极沟槽并暴露所述源极沟槽穿过所述蚀刻掩模蚀刻所述第一鳍，从而使所述源极沟槽延伸穿过所述第二半导体层并进入所述第一半导体层；以及在所述源极沟槽中外延生长第四半导体层并部分地填充所述源极沟槽，其中，所述第四半导体层从所述第一半导体层延伸到所述第三半导体层，其中，所述第四半导体层包括所述第一半导体材料。
在所述方法的一些实施例中，所述第一半导体材料是硅，并且所述第二半导体材料是硅锗。在另一实施例中，所述第四半导体层包括未掺杂硅。
在一些实施例中，所述方法在所述外延生长所述第四半导体层之后，还包括去除所述蚀刻掩模；以及在所述源极沟槽中外延生长源极部件，并在所述漏极沟槽中外延生长漏极部件。在一些其他实施例中，所述方法还包括将所述结构的正面接合到载体晶圆，其中，所述绝缘体在所述结构的背面上从所述结构的所述背面减薄所述结构，直至暴露所述第二半导体层；以及将所述第二半导体层替换成介电层。在一些实施例中，所述方法还包括去除所述第四半导体层，从而形成从所述结构的所述背面暴露所述源极部件的孔；以及在所述孔中形成通孔。在一些实施例中，所述方法还包括直接在所述介电层上在所述结构的所述背面上形成连接到所述通孔的电源轨。
在又另一实例方面中，本发明涉及一种方法，所述一种方法，包括提供结构，所述结构具有绝缘体、所述绝缘体上的多个鳍、与所述鳍中的第一鳍的沟道区接合的牺牲栅极结构以及所述牺牲栅极结构的相对侧壁上的栅极间隔件，其中，所述第一鳍包括所述绝缘体上方的第一硅层在、所述第一硅层上方的硅锗层和所述硅锗层上方的第二硅层。所述方法还包括：邻近于所述栅极间隔件将源极沟槽和漏极沟槽蚀刻到所述第一鳍中，其中，所述漏极沟槽不暴露所述硅锗层，并且其中，所述源极沟槽延伸穿过所述第二硅层和所述硅锗层并进入所述第一硅层。所述方法还包括：在所述源极沟槽中外延生长第三硅层并部分地填充所述源极沟槽，其中，所述第三硅层从所述第一硅层延伸到所述第二硅层。所述方法还包括：在所述源极沟槽中从所述第二硅层和所述第三硅层外延生长源极部件，并在漏极沟槽中从所述第二硅层外延生长漏极部件。
在一些实施例中，所述方法还包括将所述牺牲栅极结构替换成高k金属栅极。在另一实施例中，所述方法还包括将所述结构的正面接合到载体晶圆，其中，所述绝缘体在所述结构的背面上从结构的背面减薄结构，直至暴露所述硅锗层；以及将所述硅锗层替换成介电层。在另一实施例中，所述方法还包括去除所述第三硅层，从而形成穿过所述介电层的孔并从所述结构的所述背面暴露所述源极部件在所述孔中形成通孔；以及在所述结构的所述背面上形成连接到所述通孔的电源轨。
前述内容概述了若干实施例的特征，以使得本领域普通技术人员可更好地理解本发明的各方面。本领域普通技术人员应了解，他们可轻松地将本发明作为基础来设计或修改用于实施与本文所介绍实施例的相同目的和/或实现相同优点的其他工艺或结构。本领域普通技术人员还应认识到的是，这种等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下可对其进行各种更改、替换和变更。

Claims (20)

1.一种半导体结构，包括：
电源轨，在所述半导体结构的背面上；
第一互连结构，在所述半导体结构的正面上；
源极部件、漏极部件、第一半导体鳍和栅极结构，在所述电源轨与所述第一互连结构之间，其中，所述第一半导体鳍连接所述源极部件与所述漏极部件，并且所述栅极结构布置在所述第一半导体鳍的前面和两个侧面上；
隔离结构，布置在所述电源轨与所述漏极部件之间以及所述电源轨与所述第一半导体鳍之间；以及
通孔，穿过所述隔离结构并将所述源极部件连接到所述电源轨；
其中，所述通孔位于所述源极部件和所述电源轨之间，并且所述源极部件的侧壁和所述通孔的侧壁均接触所述第一半导体鳍。
2.根据权利要求1所述的半导体结构，还包括：
硅层，在所述漏极部件与所述隔离结构之间。
3.根据权利要求1所述的半导体结构，还包括第二半导体鳍，所述第二半导体鳍沿着所述第一半导体鳍的长度方向与所述第一半导体鳍对准，其中，所述源极部件与所述第一半导体鳍和所述第二半导体鳍直接对接，所述隔离结构的第一部分布置在所述电源轨与所述第一半导体鳍之间，所述隔离结构的第二部分布置在所述电源轨与所述第二半导体鳍之间，所述通孔的第一部分夹置在所述隔离结构的所述第一部分与所述第二部分之间，并且所述通孔的第二部分夹置在所述第一半导体鳍与所述第二半导体鳍之间。
4.根据权利要求1所述的半导体结构，还包括所述源极部件与所述通孔之间的硅化物部件。
5.根据权利要求1所述的半导体结构，还包括所述第一半导体鳍与所述通孔之间的介电阻挡层。
6.根据权利要求1所述的半导体结构，其中，所述通孔包括Cu、Al、Co、W、Ti、Ta、Mo和Ru中的一种。
7.根据权利要求1所述的半导体结构，还包括在所述半导体结构的所述背面上并且在所述电源轨上方的第二互连结构。
8.根据权利要求1所述的半导体结构，其中，所述半导体结构还包括在长度上平行于所述第一半导体鳍的第一介电鳍和第二介电鳍，所述第一介电鳍和第二介电鳍在宽度方向上分别通过所述栅极结构与所述第一半导体鳍间隔开，并且从所述半导体结构的所述背面朝着所述半导体结构的所述正面延伸，其中，所述第一半导体鳍布置在所述第一介电鳍与所述第二介电鳍之间。
9.根据权利要求8所述的半导体结构，其中，所述通孔填充间隙，所述间隙沿着垂直于所述第一半导体鳍的长度方向的方向从所述第一介电鳍延伸到所述第二介电鳍。
10.一种形成半导体结构的方法，包括：
提供结构，所述结构具有绝缘体、所述绝缘体上方的第一半导体层、所述第一半导体层上方的第二半导体层以及所述第二半导体层上方的第三半导体层，其中，所述第一半导体层和所述第三半导体层包括第一半导体材料，所述第二半导体层包括与所述第一半导体材料不同的第二半导体材料；
对所述结构进行图案化以形成鳍，所述鳍中的每一个自下而上包括：所述第一半导体层的一部分、所述第二半导体层的一部分、所述第三半导体层的一部分；
形成与所述鳍中的第一鳍的沟道区接合的牺牲栅极结构以及所述牺牲栅极结构的相对侧壁上的栅极间隔件；
邻近于所述栅极间隔件将源极沟槽和漏极沟槽蚀刻到所述第一鳍中，其中，所述源极沟槽和所述漏极沟槽不到达所述第二半导体层；
形成蚀刻掩模，所述蚀刻掩模覆盖所述漏极沟槽并暴露所述源极沟槽；
穿过所述蚀刻掩模蚀刻所述第一鳍，从而使所述源极沟槽延伸穿过所述第二半导体层并进入所述第一半导体层；以及
在所述源极沟槽中外延生长第四半导体层并部分地填充所述源极沟槽，其中，所述第四半导体层从所述第一半导体层延伸到所述第三半导体层，其中，所述第四半导体层包括所述第一半导体材料。
11.根据权利要求10所述的方法，其中，所述第一半导体材料是硅，并且所述第二半导体材料是硅锗。
12.根据权利要求11所述的方法，其中，所述第四半导体层包括未掺杂硅。
13.根据权利要求10所述的方法，在所述外延生长所述第四半导体层之后，还包括：
去除所述蚀刻掩模；以及
在所述源极沟槽中外延生长源极部件，并在所述漏极沟槽中外延生长漏极部件。
14.根据权利要求13所述的方法，还包括：
将所述结构的正面接合到载体晶圆，其中，所述绝缘体在所述结构的背面上；
从所述结构的所述背面减薄所述结构，直至暴露所述第二半导体层；以及
将所述第二半导体层替换成介电层。
15.根据权利要求14所述的方法，还包括：
去除所述第四半导体层，从而形成从所述结构的所述背面暴露所述源极部件的孔；以及
在所述孔中形成通孔。
16.根据权利要求15所述的方法，还包括：
直接在所述介电层上在所述结构的所述背面上形成连接到所述通孔的电源轨。
17.一种形成半导体结构的方法，包括：
提供结构，所述结构具有绝缘体、所述绝缘体上的多个鳍、与所述鳍中的第一鳍的沟道区接合的牺牲栅极结构以及所述牺牲栅极结构的相对侧壁上的栅极间隔件，其中，所述第一鳍包括所述绝缘体上方的第一硅层、所述第一硅层上方的硅锗层和所述硅锗层上方的第二硅层；
邻近于所述栅极间隔件将源极沟槽和漏极沟槽蚀刻到所述第一鳍中，其中，所述漏极沟槽不暴露所述硅锗层，并且其中，所述源极沟槽延伸穿过所述第二硅层和所述硅锗层并进入所述第一硅层；
在所述源极沟槽中外延生长第三硅层并部分地填充所述源极沟槽，其中，所述第三硅层从所述第一硅层延伸到所述第二硅层；以及
在所述源极沟槽中从所述第二硅层和所述第三硅层外延生长源极部件，并在漏极沟槽中从所述第二硅层外延生长漏极部件。
18.根据权利要求17所述的方法，还包括：
将所述牺牲栅极结构替换成高k金属栅极。
19.根据权利要求18所述的方法，还包括：
将所述结构的正面接合到载体晶圆，其中，所述绝缘体在所述结构的背面上；
从结构的背面减薄结构，直至暴露所述硅锗层；以及
将所述硅锗层替换成介电层。
20.根据权利要求19所述的方法，还包括：
去除所述第三硅层，从而形成穿过所述介电层的孔并从所述结构的所述背面暴露所述源极部件；
在所述孔中形成通孔；以及
在所述结构的所述背面上形成连接到所述通孔的电源轨。
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