CN113380707A - 形成半导体器件的方法和半导体结构 - Google Patents

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刘格成
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郑铭龙
刘昌淼
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Abstract

一种方法包括提供了一种结构，该结构具有从衬底延伸的两个鳍和与该鳍相邻的隔离结构；在隔离结构的上方和鳍的顶部和侧壁上方形成覆盖层；使用覆盖层作为蚀刻掩模使隔离结构凹进以暴露衬底；在使隔离结构凹进之后，在衬底、隔离结构和覆盖层上方沉积密封层；在密封层上方和两个鳍之间形成牺牲塞；并且在牺牲塞上方沉积介电顶部覆盖件并且横向地在两个鳍之间。根据本申请的其他实施例，还提供了形成半导体器件的方法。

Description

形成半导体器件的方法和半导体结构
技术领域
本申请的实施例涉及形成半导体器件的方法和半导体结构。
背景技术
电子工业对越来越小并且速度更快的电子设备的需求不断增长，这些电子设备同时能够支持越来越多的日益复杂的功能。为了满足这些需求，在集成电路(IC)工业中存在制造低成本、高性能和低功耗IC的持续不断的趋势。迄今为止，通过减小IC尺寸(例如，最小的IC部件尺寸)，从而提高了生产效率并降低了相关成本，在很大程度上实现了这些目标。然而，这种按比例缩放也增加了IC制造工艺的复杂性。感兴趣的领域之一是如何在高度集成的IC中隔离相邻的金属栅电极以及如何隔离相邻的源极/漏极。
发明内容
根据本申请的实施例，提供了一种形成半导体器件的方法，包括:提供一种结构，结构具有从衬底延伸的两个鳍和与鳍的底部部分相邻的隔离结构；在隔离结构上方和鳍的顶部和侧壁上方形成覆盖层；使用覆盖层作为蚀刻掩模使隔离结构凹进以暴露衬底；在使隔离结构凹进之后，在衬底、隔离结构和覆盖层上方沉积密封层；在密封层上方和两个鳍之间形成牺牲塞；以及沉积位于牺牲塞上方以及横向地位于两个鳍之间的介电顶部覆盖件。
根据本申请的另一个实施例，提供了一种形成半导体器件的方法，包括：提供一种结构，结构具有从衬底延伸的两个鳍以及与鳍的底部部分相邻的隔离结构，其中鳍中的每个包括交替地彼此堆叠的第一半导体层和第二半导体层；在隔离结构上方和鳍的顶部和侧壁上方形成覆盖层；使用覆盖层作为蚀刻掩模使隔离结构凹进以暴露衬底；
在衬底、隔离结构和覆盖层上方形成密封层；形成填充两个鳍的相对侧壁上方的密封层之间的空间的牺牲塞，其中牺牲塞的顶表面在第一半导体层的最顶层下面；在牺牲塞上方沉积介电顶部覆盖件；以及在介电顶部覆盖件和密封层上方形成高-k介电帽，从而形成包括密封层、介电顶部覆盖件和高-k介电帽的介电鳍。
根据本申请的又一个实施例，提供了一种半导体结构，包括：电源轨；介电层，位于电源轨上方；两个源极/漏极部件，位于介电层上方；通孔结构，延伸穿过介电层并且将源极/漏极部件中的一个电连接至电源轨；以及介电鳍，横向地设置在两个源极/漏极部件之间，其中介电鳍包括位于源极/漏极部件的侧壁上方的两个密封介电部件；位于密封介电部件的底部部分之间的介电底部覆盖件；位于密封介电部件的顶部部分之间的介电顶部覆盖件；以及由密封介电部件、介电底部覆盖件和介电顶部覆盖件包围的气隙，其中通孔结构的顶表面在介电底部覆盖件的顶表面之上。
本申请的实施例提供了具有气隙和背面自对准接触件的介电鳍。
附图说明
当结合附图进行阅读时，根据下面详细的描述中可以更好地理解本公开。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减小。
图1A、图1B、图1C和图1D示出了根据本公开的各个方面的形成具有背面电源轨和背面自对准通孔的半导体器件的方法的流程图。
图2、图3、图4B、图5、图6、图7、图8、图9、图10、图11、图12、图13B、图13C、图14B、图14C、图14D、图14E、图15B、图15C、图15D、图15E、图16B、图16C、图16D、图16E、图17B、图17C、图17D、图17E、图18B、图18C、图18D、图18E、图19B、图19C、图19C-1、图19C-2、图19C-3、图19C-4、图20B、图20C、图21、图22B、图22C、图22D、图22E、图23B、图23C、图23D、图23E、图24B、图24C、图24D、图24E、图25B、图25C、图25D、图25E、图26B、图26C、图26D、图26E、图27B、图27C、图27D、图27E、图28B、图28C、图28D、图28E、图29B、图29C、图29D、图29E、图30B、图30C、图30D、图30E和图31示出了根据一些实施例的，根据图1A-1D的方法的实施例在制造的中间步骤中的半导体器件的部分的截面图。
图4A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A和图30A示出了根据一些实施例的半导体器件的部分的俯视图。
具体实施方式
以下公开提供了许多不同的实施例或示例，用于实施所提供的主题的不同部件。以下描述元件和布置的特定示例以简化本公开。当然这些仅是示例，并不打算限定。例如，在以下描述中第一部件形成在第二部件上方或者上可包括其中第一部件和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成插入到第一部件和第二部件中的实施例，使得第一部件和第二部件可以不直接接触。另外，本公开可在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身没有规定指示所讨论的各种实施例和/或结构之间的关系。
此外，本文中可使用空间相对术语，例如“在…之下”、“在…下面”、“底部”、“在…之上”、“顶部”等，用于便于描述以描述图中所示的一个元件或部件与另一个元件或部件的关系。除了在图中描绘的方位之外，空间相对术语还旨在涵盖器件在使用或操作中的不同方位。该装置可以以其他方式定位(旋转90度或在其他定位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。此外，当用“约”，“近似”等描述数值或数值的范围时，除非另外指明，否则该术语涵盖根据本文公开的特定技术，根据本领域技术人员的知识在所描述的数值的某些变化(例如，+/-10％或其他变化)内的数值。例如，术语“约5nm”涵盖从4.5nm至5.5nm、4.0nm至5.0nm等的尺寸范围。
本申请总体上涉及半导体结构和制造工艺，并且更具体地涉及使用具有气隙的介电鳍来隔离金属栅极和隔离S/D部件。介电鳍是通过晶圆正面工艺和晶圆背面工艺的组合而形成的。例如，使用晶圆正面工艺，在相邻的半导体鳍之间形成具有牺牲层的介电鳍。在用于形成背面自对准接触件(或背面通孔)的晶圆背面工艺期间，该牺牲层被暴露并被选择性地去除，并且其先前占据的空间被介电材料密封，从而在介电鳍内形成气隙。气隙进一步减小了相邻金属栅极之间的耦合电容。
下面结合附图描述本公开的结构和制造方法的细节，附图示出了根据一些实施例的制造GAA器件的工艺。GAA器件是指具有垂直堆叠的水平取向的多沟道晶体管的器件，诸如纳米线晶体管和纳米片晶体管。GAA器件由于具有更好的栅极控制能力，更低的漏电流和与完全的FinFET器件布局兼容性，因此有望将CMOS推向路线图的下一个阶段。本公开还可用于制造具有背面电源轨和背面自对准通孔的FinFET器件。为了简单起见，本公开使用GAA器件作为示例，并指出了GAA和FinFET实施例之间的工艺上的某些差异。本领域普通技术人员应该理解，他们可以容易地将本公开用作设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。
图1A、图1B、图1C和图1D是根据本公开的各个方面的用于制造半导体器件的方法100的流程图。本公开设想了额外的处理。可以在方法100之前，期间和之后提供额外的操作，并且对于方法100的额外的实施例，可以移动、替换或消除所描述的一些操作。
下面结合图2至图31描述方法100，图2至图31根据一些实施例，示出了在根据方法100的各个制造步骤中的半导体器件(或半导体结构)200的各种俯视图和截面图。在一些实施例中，器件200是IC芯片、芯片上系统(SoC)或其部分的部分，其包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p-型场效应晶体管(PFET)、n-型场效应晶体管(NFET)、FinFET、纳米片FET、纳米线FET、其他类型的多栅极FET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、存储器件、其他合适的元件或其组合。为了清楚起见，已经简化了图2至图31，以更好地理解本公开的发明构思。可以在器件200中添加额外的部件，并且在器件200的其他实施例中可以替换、修改或消除下面描述的一些部件。
在操作102处，方法100(图1A)在衬底201上方形成第一半导体层和第二半导体层的堆叠件205。特别地，图2示出了一个实施例中的衬底201，并且图3示出了一个实施例中的半导体层210和半导体层215的堆叠件205。在所描绘的实施例中，衬底201是绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。在所描绘的实施例中，衬底201包括半导体层204、绝缘体203和载体202。在实施例中，半导体层204可以是硅、硅锗、锗或其他合适的半导体；载体202可以是硅晶圆的部分；并且绝缘体203可以是氧化硅。绝缘体上半导体衬底可以通过氧注入(SIMOX)、晶圆接合和/或其他合适的方法使用分离来制造。在替代实施例中，衬底201是体硅衬底(即，包括体单晶硅)。在各种实施例中，衬底201可以包括其他半导体材料，诸如锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或其组合。
在实施例中，半导体层204可以是硅、硅锗、锗或其他合适的半导体，并且可以不掺杂或无意地掺杂有非常低剂量的掺杂剂。半导体层堆叠件205在衬底201上方形成，并且包括以交错或交替的结构从衬底201的表面垂直(例如，沿着z方向)堆叠的半导体层210和半导体层215。在一些实施例中，半导体层210和半导体层215以所描绘的交错和交替的结构外延地生长。例如，半导体层210的第一个在衬底上外延地生长，半导体层215的第一个在半导体层210的第一个上外延地生长，半导体层210的第二个在半导体层215的第一个上外延地生长，并且直到半导体层堆叠件205具有所期望数量的半导体层210和半导体层215。在一些实施例中，通过分子束外延(MBE)工艺、化学气相沉积(CVD)工艺(例如，气相外延(VPE)或超高真空(UHV)CVD)、金属有机化学气相沉积(MOCVD)工艺、其他合适的外延生长工艺或其组合实现半导体层210和半导体层215的外延生长。
半导体层210的组分不同于半导体层215的组分，以在随后的工艺期间实现蚀刻选择性和/或不同的氧化速率。在一些实施例中，半导体层210具有蚀刻剂的第一蚀刻速率，并且半导体层215具有蚀刻剂的第二蚀刻速率，其中第二蚀刻速率小于第一蚀刻速率。在一些实施例中，半导体层210具有第一氧化速率，并且半导体层215具有第二氧化速率，其中第二氧化速率小于第一氧化速率。在所描绘的实施例中，半导体层210和半导体层215包括不同的材料、原子组成百分比、重量组成百分比、厚度和/或特性，以在蚀刻工艺中实现期望的蚀刻选择性，诸如蚀刻工艺被实施以在器件200的沟道区域中形成悬浮沟道层。例如，在半导体层210包括硅锗并且半导体层215包括硅的情况下，半导体层215的硅蚀刻速率小于半导体层210的硅锗蚀刻速率。在一些实施例中，半导体层210和半导体层215可以包括相同的材料，但是具有不同的原子组成百分比，以实现蚀刻选择性和/或不同的氧化速率。例如，半导体层210和半导体层215可包括硅锗，其中半导体层210具有第一硅原子百分比和/或第一锗原子百分比，并且半导体层215具有第二不同硅原子百分比和/或第二不同锗原子百分比。本公开内容设想半导体层210和半导体层215包括可以提供期望的蚀刻选择性、期望的氧化速率差和/或期望的性能特性(例如，使电流最大化的材料)的半导体材料的任何组合，包括本文公开的任何半导体材料。
如下面进一步描述，半导体层215或其部分形成器件200的沟道区域。在所描绘的实施例中，半导体层堆叠件205包括三个半导体层210和三个半导体层215，被配置为形成设置在衬底201上方的三个半导体层对。每个半导体层对具有相应的第一半导体层210和相应的第二半导体层215。在进行随后的工艺之后，这种配置将导致器件200具有三个沟道。然而，本公开考虑其中例如取决于器件200(例如，GAA晶体管)所需的沟道的数目和/或器件200的设计要求，半导体层堆叠件205包括更多或更少的半导体层的实施例。例如，半导体层堆叠件205可包括两到十个半导体层210和两到十个半导体层215。在替代实施例中其中器件200是FinFET器件，堆叠件205仅为半导体材料的一层，诸如一层硅。如将要讨论的，方法100将在衬底201的两侧处理层。在本公开中，衬底201的堆叠件205所在的一侧被称为前侧，而与该前侧相反的侧被称为作为背侧。
在操作104处，方法100(图1A)通过图案化堆叠件205和衬底201来形成鳍218。图4A示出了器件200的俯视图，器件200具有沿“x”方向定向的鳍218。图4B示出了沿着图4A中的A-A线的部分的器件200的截面图。如图4B所示，鳍218包括图案化的堆叠件205(具有层210和215)、图案化的区域204、以及一个或多个图案化的硬掩模层206(诸如氮化硅硬掩模)。鳍218可以通过任何合适的方法被图案化。例如，可以使用一种或多种光刻工艺来图案化鳍218，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺将光刻工艺和自对准工艺相结合，从而允许产生例如间距小于使用单次直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在堆叠件205上方形成牺牲层，并且使用光刻工艺对其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以将剩余的间隔件或心轴用作掩膜元件，以图案化鳍218。例如，掩模元件可以用于蚀刻凹进到堆叠件205和衬底201中，在衬底201上留下鳍218。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其他合适的工艺。例如，干蚀刻工艺可以实施含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如HBr和/或CHBr3)、含碘气体、其他合适的气体和/或等离子体和/或它们的组合。例如，湿刻蚀工艺可以包括在稀氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨；含有氢氟酸(HF)、硝酸(HNO3)和/或乙酸(CH3COOH)的溶液；或其他合适的湿蚀刻剂中进行刻蚀；形成鳍218的方法的许多其他实施例可能是合适的。
从操作106到操作120，方法100在衬底201上方形成各种隔离结构并且隔离鳍218，实施例在图5-12中示出，其中示出了在方法100的各个步骤沿着图4A中的A-A线的部分的器件200的截面图。下面将进一步描述。
在操作106处，方法100(图1A)在衬底201上方和/或之中形成隔离结构(或隔离部件)230，以隔离器件200的各个区域，诸如图5所示。例如，隔离部件230围绕鳍218的底部部分以将鳍218彼此分离和隔离。隔离部件230包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如，包括硅、氧、氮、碳或其他合适的隔离成分)或其组合。隔离部件230可以包括不同的结构，诸如浅沟槽隔离(STI)结构和/或深沟槽隔离(DTI)结构。在一个实施例中，可以通过用绝缘体材料填充鳍218之间的沟槽(例如，通过使用CVD工艺或旋涂玻璃工艺)以形成隔离部件230，执行化学机械抛光(CMP)工艺以去除过量的绝缘体材料和/或平坦化绝缘体材料层的顶表面，并且回蚀绝缘体材料层以形成隔离部件230。在一些实施例中，隔离部件230包括多层结构，诸如在热氧化物衬垫层上方设置氮化硅层。
在操作108处，方法100(图1A)在鳍218的顶表面和侧壁表面上方以及隔离部件230之上形成覆盖层231。根据一个实施例，所得的结构已在图6中示出。在一个实施例中，覆盖层231包括SiGe。可以使用CVD，物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、大气压CVD(APCVD)、外延生长方法、其他合适的方法或其组合沉积覆盖层231。在沉积覆盖层231之后，操作106执行蚀刻工艺，例如使用等离子干蚀刻工艺，以从隔离部件230之上去除覆盖层231的部分。
在操作110处，方法100(图1A)使用覆盖层231作为蚀刻掩模来蚀刻隔离部件230。根据一个实施例，所得的结构已在图7中示出。在所描绘的实施例中，蚀刻隔离部件230直到暴露衬底201的半导体层204。操作110可以对隔离部件230进行选择性的一种或多种蚀刻工艺，并且对覆盖层231不(或最少)蚀刻。蚀刻工艺可以是干蚀刻、反应离子蚀刻或其他合适的蚀刻方法，并且在本实施例中是各向异性的。
在操作112处，方法100(图1A)在覆盖层231、隔离部件230和衬底201的表面上方形成密封层(或介电密封层或密封间隔件)232。根据一个实施例，所得的结构已在图8中示出。密封层232是要形成的介电鳍的部分，用于隔离相邻的S/D部件和隔离相邻的金属栅极。在一些实施例中，密封层232包括在随后的制造步骤期间相对于覆盖层231以及半导体层210和半导体层215具有蚀刻选择性的材料。在一些实施例中，密封层232中的材料相对于氮化硅(Si3N4)和氧化硅(SiO2)还具有蚀刻选择性。在本实施例中，密封层232包括碳氮化硅(SiCN)。在替代实施例中，密封层232包括低-k介电材料，诸如包括Si、O、N和C的介电材料。示例性低-k介电材料包括FSG、碳掺杂的氧化硅、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、BCB、聚酰亚胺或它们的组合。低-k介电材料通常是指具有低介电常数，例如低于7.0的介电材料。可以使用CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他合适的方法或其组合来沉积密封层232。在一个实施例中，密封层232可以在各个表面上方具有基本均匀的厚度。期望密封层232非常薄，以使得本公开的介电鳍可以在金属栅极之间以及S/D部件之间提供低耦合电容，并且密封层232没有完全填充相邻鳍218之间的空间，然而，期望密封层232足够厚以承受随后的制造步骤中的包括S/D沟槽蚀刻工艺和沟道释放工艺的各种蚀刻工艺。在一些实施例中，密封层232的厚度可以在约3nm至约15nm的范围内，诸如从约5nm至约10nm。如果密封层232的厚度太小(诸如小于3nm)，则其可能无法承受随后的制造步骤中的各种蚀刻工艺。如果不小心将其蚀刻掉，则在本公开的介电鳍中可能无法密封气隙。如果密封层232的厚度太大(诸如大于15nm)，则由本公开的介电鳍提供的耦合电容可能不必要地高。
在操作114处，方法100(图1A)在密封层232上方并且在相邻鳍218之间的空间中形成牺牲介电塞300。根据一个实施例，所得的结构已在图9中示出。牺牲介电塞300包括易于通过蚀刻工艺(无论是湿蚀刻还是干蚀刻)去除的材料，并且相对于密封层232、隔离部件230、金属(诸如具有非常低的电阻的金属)、氮化硅和二氧化硅具有高的蚀刻选择性。在一个实施例中，牺牲介电塞300包括硅锗。可以使用CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他合适的方法或其组合来沉积牺牲介电塞300。在本实施例中，一种或多种材料沉积在密封层232上方并且使相邻的鳍218之间的空间过满。然后，将一种或多种材料回蚀到最顶部半导体215的底表面下面的水平。一种或多种材料的剩余部分成为牺牲介电塞300，诸如图9中所示。牺牲介电塞300最初是介电鳍的部分，并且将被去除(诸如，在晶圆背面工艺期间)以形成气隙。
在操作116处，方法100(图1A)在密封层232和牺牲介电塞300上方形成介电顶部覆盖件233，并且填充相邻鳍218之间的间隙。介电顶部覆盖件233是要形成介电鳍的部分，用于隔离相邻的S/D部件和隔离相邻的金属栅极。在一些实施例中，介电顶部覆盖件233包括在随后的制造步骤期间相对于密封层232、牺牲介电塞300、覆盖层231和鳍状硬掩模206具有高蚀刻选择性的材料。在一些实施例中，密封层232中的材料相对于氮化硅(Si3N4)、硅、硅锗和高-k介电材料还具有蚀刻选择性。在本实施例中，介电顶部覆盖件233包括二氧化硅(SiO2)、原硅酸四乙酯(TEOS)形成的氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(BPSG)、掺杂氟化物的石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅玻璃(BSG)和/或其他合适的介电材料。可以使用CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、可流动的CVD、其他合适的方法或其组合来沉积介电顶部覆盖件233。在沉积介电顶部覆盖件233之后，操作116可以执行CMP工艺以平坦化器件200的顶表面并暴露密封层232或暴露覆盖层231。
在操作118处，方法100(图1B)在介电层232和介电层233上方以及鳍218的相对侧壁上的覆盖层231之间形成介电帽234，诸如图11所示。在一个实施例中，介电帽234包括高-k介电材料，诸如HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba、Sr)TiO3(BST)、Si3N4、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高-k介电材料或其组合。高-k介电材料通常是指具有高介电常数的介电材料，例如大于7.0的介电材料。介电帽234通过本文所述的任何工艺形成，诸如ALD、CVD、PVD、基于氧化的沉积工艺、其他合适的工艺或其组合。在一个实施例中，操作118包括使用选择性蚀刻工艺使介电层232和介电层233凹进，该选择性蚀刻工艺在不(或最小)蚀刻到硬掩模206和覆盖层231的情况下蚀刻介电层232和介电层233。然后，操作118将一种或多种介电材料沉积到凹槽中，并对所述一种或多种介电材料执行CMP工艺以形成介电帽234。密封层232、牺牲介电塞300、介电顶部覆盖件233和介电帽234共同形成介电鳍229。介电鳍229的纵向取向平行于鳍218(见图13A)。介电鳍229和覆盖层231共同填充相邻鳍218之间的空间。
在操作120处，方法100(图1B)使设置在介电帽234之间的鳍218(特别是去除硬掩模层206)和覆盖层231凹进。操作120可以应用一个或多个对硬掩模层206和覆盖层231有选择性的蚀刻工艺，并且对介电帽234和半导体层215不(或最少)蚀刻。选择性蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其他合适的蚀刻方法。
在操作122处，方法100(图1B)形成伪栅极堆叠件240和栅间隔件247。根据一个实施例，所得结构已在图13A-13C中示出。图13A示出了器件200的俯视图，并且图13B和图13C部分的分别示出了沿着图13A中的B-B线和C-C线的器件200的截面图。从俯视图来看，栅堆叠件240通常沿着垂直于“x”方向的“y”方向纵向取向，而鳍218和介电鳍229沿“x”方向纵向取向。参考图13B和图13C，每个伪栅极堆叠件240包括在鳍218和介电鳍229的表面上方的伪栅极介电层235、在伪栅极介电层235上方的伪栅极电极层245以及在伪栅极电极层245上方的一个或多个硬掩模层246。在一个实施例中，伪栅极介电层235包括介电材料，诸如氧化硅、高-k介电材料、其他合适的介电材料或其组合。在一些实施例中，伪栅极电极层245包括多晶硅或其他合适的材料，并且一个或多个硬掩模层246包括氧化硅、氮化硅或其他合适的材料。可以使用CVD、PVD、ALD、PECVD、LPCVD、ALCVD、APCVD、其他合适的方法或其组合来沉积伪栅极介电层235、伪栅极电极层245和硬掩模层246。然后执行光刻图案化和蚀刻工艺以图案化一个或多个硬掩模层246、伪栅极电极层245和伪栅极介电层235，以形成伪栅极堆叠件240，如图13A-C所示。光刻图案化工艺包括抗蚀剂涂层(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影抗蚀剂、冲洗、干燥(例如，硬烘烤)、其他合适的光刻工艺、或其组合。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻方法或它们的组合。
操作122可以进一步在伪栅极堆叠件240的侧壁上形成栅极间隔件247，如图13B所示。栅极间隔件247通过任何合适的工艺形成并且包括介电材料。介电材料可以包括硅、氧、碳、氮、其他合适的材料或其组合(例如，氧化硅、氮化硅、氮氧化硅(SiON)、碳化硅、碳氮化硅(SiCN)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN))。例如，包括硅和氮的介电层，诸如氮化硅层，可以沉积在伪栅极堆叠件240上方，并且随后被蚀刻(例如，各向异性蚀刻)以形成栅极间隔件247。在一些实施例中，栅极间隔件247包括多层结构，诸如包括氮化硅的第一介电层和包括氧化硅的第二介电层。在一些实施例中，多于一组的间隔件，诸如密封间隔件、偏置间隔件、牺牲间隔件、伪间隔件和/或主间隔件，与伪栅极堆叠件240相邻形成。
在操作124处，方法100(图1B)通过蚀刻与栅极间隔件247相邻的鳍218来形成源极/漏极(S/D)沟槽250。根据一个实施例，所得结构已在图14A-图14E示出。图14A示出了器件200的俯视图，并且图14B、图14C、图14D和图14E分别示出了沿着图14A中的B-B线、C-C线、D-D线和E-E线的部分的器件200的截面图。特别地，B-B线沿鳍218的长度方向切开，C-C线沿栅极堆叠件240的长度方向切开，D-D线切入晶体管的源极/漏极区域之一中并且与栅极堆叠件240平行，并且，E-E线切入晶体管的另一个源极/漏极区域，并且与栅极堆叠件240平行。图15A-图18A和图22A-图30A中的B-B线、C-C线、D-D线和E-E线的具有类似的配置。
在图14A-图14E中所示的实施例中，蚀刻工艺完全去除鳍218的源极/漏极区域中的半导体层堆叠件205，从而暴露在源极/漏极区域中的鳍218的衬底部分204。因此，源极/漏极沟槽250具有由半导体层堆叠件205的剩余部分限定的侧壁，其设置在栅极堆叠件240下方的沟道区域中，并且底部由衬底201限定。在一些实施例中，蚀刻工艺去除了半导体层堆叠件205的部分但不是全部，使得源极/漏极沟槽250具有由源极/漏极区域中的半导体层210或半导体层215限定的底部。在一些实施例中，蚀刻工艺还去除了鳍218的部分但不是全部衬底部分，使得源/漏沟槽250在半导体层204的最顶表面下面延伸。蚀刻工艺可以包括干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或其组合。在一些实施例中，蚀刻工艺是多步骤蚀刻工艺。例如，蚀刻工艺可以交替使用蚀刻剂以分别地和交替地去除半导体层210和半导体层215。在一些实施例中，蚀刻工艺的参数被配置为选择性地蚀刻半导体层堆叠件，同时对栅极堆叠件240和/或隔离部件230的蚀刻最小(至不蚀刻)。在一些实施例中，执行光刻工艺，诸如本文所述的光刻工艺，以形成覆盖栅极堆叠件240和/或隔离部件230的图案化的掩模层，并且蚀刻工艺使用图案化的掩模层作为蚀刻掩模。
操作124进一步在S/D沟槽250内沿半导体层210的侧壁形成内部间隔件255(见图14B)。例如，执行第一蚀刻工艺，该第一蚀刻工艺选择性地蚀刻通过源极/漏极沟槽250暴露的半导体层210，同时对半导体层215的蚀刻最小(至不蚀刻)，使得在半导体层215之间以及在栅极间隔件247下方的半导体层215与半导体层204之间形成间隙。半导体层215的部分(边缘)因此悬在栅极间隔件247下方的沟道区域中。在一些实施例中，间隙在伪栅极堆叠件240下方部分地延伸。第一蚀刻工艺被配置为横向地(例如，沿着“x”方向)蚀刻半导体层210，从而减小了半导体层210沿“x”方向的长度。第一蚀刻工艺是干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或其组合。然后，沉积工艺在栅极结构240上方和限定源极/漏极沟槽250的部件(例如，半导体层215、半导体层210和半导体层204)上方形成间隔件层，诸如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他合适的方法或其组合。间隔件层部分地(并且，在一些实施例中，完全地)填充源极/漏极沟槽250。沉积工艺被配置为确保间隔件层填充栅极间隔件247下方的半导体层215之间的以及半导体层215和衬底201之间的间隙。然后，执行第二蚀刻工艺，该第二蚀刻工艺选择性地蚀刻间隔件层以形成内部间隔件255，如图14B中所描绘的，同时对半导体层215、伪栅极堆叠件240和栅极间隔件247的刻蚀最小(至不蚀刻)。在一些实施例中，从栅极间隔件247的侧壁、半导体层215的侧壁、伪栅极堆叠件240、和半导体层204去除间隔件层。间隔件层(并且因此内部间隔件255)包括与半导体层215的材料和栅极间隔件247的材料不同的材料，以在第二蚀刻工艺期间实现期望的蚀刻选择性。在一些实施例中，间隔件层255包括介电材料，该介电材料包括硅、氧、碳、氮、其他合适的材料或其组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅或碳氮氧化硅)。在一些实施例中，内部间隔件层255包括低-k介电材料，诸如本文所描述的那些。在器件200是FinFET的实施例中，内部间隔件255被省略。
在操作126处，方法100(图1B)在将在其中形成背面S/D接触件的一些源极/漏极沟槽250中形成牺牲层239(见图16B)。这可能涉及如下面描述的多个过程。
在一个实施例中，操作126对器件200的一些源极/漏极区域执行额外的刻蚀。根据一个实施例，所得的结构已在图15A-图15E中示出。图15A示出了器件200的俯视图，并且图15B、图15C、图15D和图15E分别示出了沿着图11中的B-B线、C-C线、D-D线和E-E线的部分的器件200的截面图。在所描绘的实施例中，操作126形成蚀刻掩模241，该蚀刻掩模241包括图案化的硬掩模236和图案化的抗蚀剂237。蚀刻掩模241覆盖除了选定的源极/漏极区域外的器件200，该选定的源极/漏极区域通过蚀刻掩模241中的开口238暴露。然后，操作126在衬底201中深深蚀刻选定的源极/漏极区域，直到仅仅薄层204剩余在源极/漏极沟槽250中，从而将源极/漏极沟槽250延伸到衬底201中。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻或其他合适的蚀刻。在该实施例中，蚀刻工艺基本上是各向异性的(即，基本上是垂直的)。而且，蚀刻工艺被选择性地调谐到半导体层204的材料，并且不(或最小)蚀刻到栅极间隔件247和栅极硬掩模层246。蚀刻工艺完成之后，操作126去除图案化的抗蚀剂237，例如，通过剥离工艺。
随后，操作126将半导体层239沉积到深源极/漏极沟槽中，例如，使用外延生长工艺或通过其他合适的工艺。根据一个实施例，所得的结构已在图16A-图16E中示出。图16A示出了器件200的俯视图，并且图16B、图16C、图16D和图16E分别示出了沿着图16A中的B-B线、C-C线、D-D线和E-E线的部分的器件200的截面图。在一些实施例中，半导体层239的外延生长通过分子束外延(MBE)工艺、化学气相沉积(CVD)工艺、金属有机化学气相沉积(MOCVD)工艺、其他合适的外延生长工艺或其组合来实现。半导体层239包括与包括在半导体层204中的半导体材料不同的半导体材料，以在随后的工艺期间实现蚀刻选择性。例如，半导体层239和半导体层204可以包括不同的材料、不同的原子组成百分比、不同的重量组成百分比和/或其他特性，以在蚀刻工艺期间实现期望的蚀刻选择性。在一个实施例中，半导体层204包括硅，并且半导体层239包括硅锗。在另一个实施例中，半导体层239和半导体层204都可以包括硅锗，但是具有不同的硅原子百分比。本公开考虑半导体层239和半导体层204包括可提供的期望的蚀刻选择性的半导体材料的任何组合，包括本文公开的任何半导体材料。半导体层239沉积至一定厚度，使得其靠近堆叠件205(图16B)的底部并且与隔离部件230(图16D)的顶表面大约齐平。操作126可以包括蚀刻工艺，如果半导体层239最初生长得比图16B和图16D中所示的水平高，该蚀刻工艺使半导体层239凹进到图16B和图16D所示的水平。在沉积半导体层239之后，操作126通过一种或多种蚀刻工艺去除图案化的硬掩模层236。在各种实施例中，取决于设计，可以仅在源极区域中、仅在漏极区域中或者在源极和漏极区域两者中执行在操作126中的额外蚀刻和半导体层239的生长。
在操作128处，方法100(图1B)在S/D沟槽250中外延地生长半导体S/D部件260。根据一个实施例，所得的结构已在图17A-图17E中示出。图17A示出了器件200的俯视图，并且图17B、图17C、图17D和图17E分别示出了沿着图17A中的B-B线、C-C线、D-D线和E-E线的部分的器件200的截面图。如图所示，从在S/D沟槽250的底部的半导体层204和半导体层239以及从在S/D沟槽250的侧壁的半导体层215生长外延S/D部件260。外延工艺可以使用CVD沉积技术(例如，VPE和/或UHV-CVD)、分子束外延、其他合适的外延生长工艺或其组合。外延工艺可以使用气体和/或液体前体，其与半导体层204、半导体层239和半导体层215(特别是半导体层215)的组分相互作用。外延S/D部件260分别掺杂有用于n-型晶体管或p-型晶体管的n-型掺杂剂或p-型掺杂剂。在一些实施例中，对于n-型晶体管，外延S/D部件260包括硅并且可以掺杂有碳、磷、砷、其他n-型掺杂剂或它们的组合(例如，形成Si：C外延源极/漏极部件、Si：P外延源极/漏极部件或Si：C：P外延源极/漏极部件)。在一些实施例中，对于p-型晶体管，外延S/D部件260包括硅锗或锗，并且可以掺杂有硼、其他p-型掺杂剂或其组合(例如，形成Si：Ge：B外延源极/漏极部件)。在一些实施例中，外延S/D部件260包括一个以上的外延半导体层，其中外延半导体层可以包括相同或不同的材料和/或掺杂剂浓度。此外，在一个实施例中，邻接于半导体层239的S/D部件260包括与半导体层239不同的材料成分，以在背面通孔形成工艺期间实现蚀刻选择性。例如，在一个实施例中，半导体层239包括SiGe，并且S/D部件260包括Si(用于n-型晶体管)。例如，在另一个实施例中，半导体层239包括具有第一Ge原子百分比的SiGe，并且S/D部件260包括具有第二Ge原子百分比的SiGe(用于p-型晶体管)，并且第一Ge原子百分比和第二Ge原子百分比的SiGe是不同的。在一些实施例中，外延S/D部件260包括在相应的沟道区域中实现期望的拉应力和/或压应力的材料和/或掺杂剂。在一些实施例中，在沉积期间，外延源极/漏极部件260通过向外延工艺的源极材料(即，原位)中添加杂质来掺杂。在一些实施例中，在沉积工艺之后，通过离子注入工艺来掺杂外延源极/漏极部件260。在一些实施例中，执行退火工艺(例如，快速热退火(RTA)和/或激光退火)以激活外延源极/漏极部件260中的掺杂剂。在一些实施例中，外延源极/漏极部件260以分开的工艺顺序形成，其包括，例如，在n-型GAA晶体管区域中形成外延源极/漏极部件260时掩盖p-型GAA晶体管区域，以及在p-型GAA晶体管区域中形成外延源极/漏极部件260时掩盖n-型GAA晶体管区域。此外，如图17D和图17E所示，S/D部件260由相邻的介电鳍229限制，并且比介电鳍229短。因此，介电鳍229隔离相邻的S/D部件260，以免彼此意外地合并。
在操作130处，方法100(图1B)形成接触蚀刻停止层(CESL)269和层间介电(ILD)层270。根据一个实施例，所得的结构已在图18A-图18E中示出。图18A示出了器件200的俯视图，并且图18B、图18C、图18D和图18E分别示出了沿着图18A中的B-B线、C-C线、D-D线和E-E线的部分的器件200的截面图。CESL 269沉积在介电鳍229、S/D部件260上方，并且沿着栅极间隔件247的侧壁。ILD层270沉积在CESL 269上方，并且填充相对的栅极间隔件247之间的空间。CESL 269包括不同于ILD层270且不同于介电层234的材料。CESL 269可以包括La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi或其他合适的材料；并且可以通过CVD、PVD、ALD或其他合适的方法形成。ILD层270可以包括TEOS形成的氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅玻璃(BPSG)、氟化物掺杂的二氧化硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)、低-k介电材料、其他合适的介电材料或其组合。ILD 270可以通过PECVD(等离子体增强CVD)、FCVD(可流动CVD)或其他合适的方法形成。在沉积CESL 269和ILD层270之后，可以执行CMP工艺和/或其他平坦化工艺，直到到达(暴露)伪栅极堆叠件240的顶部部分(或顶表面)为止。在一些实施例中，平坦化工艺去除伪栅极堆叠件240的硬掩模层246，以暴露下面的伪栅极电极245，诸如多晶硅栅极电极层。
在操作132处，方法100(图1C)用功能性栅极堆叠件240’(诸如高-k金属栅极)替代了伪栅极堆叠件240。根据一个实施例，所得的结构已在图19A-图19C中示出。图19A示出了器件200的俯视图，并且图19B和图19C分别示出了沿着图19A中的B-B线和C-C的部分的器件200的截面图。这涉及下面结合图19C-1、图19C-2、图19C-3和图19C-4简要描述的各种工艺，其示出了在不同的制造步骤沿着图19A中的C-C线的部分的器件200的截面图。
首先，操作132使用一个或多个蚀刻工艺去除伪栅极堆叠件240，从而形成栅极沟槽242(比较图13C和图19C-1)。蚀刻工艺可以是干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或其组合。在一些实施例中，蚀刻工艺是多步骤蚀刻工艺。例如，蚀刻工艺可以交替使用蚀刻剂以分别去除伪栅极堆叠件240的各个层。在一些实施例中，蚀刻工艺被配置为选择性地蚀刻伪栅极堆叠件240，同时对器件200的其他部件的蚀刻最小(至不蚀刻)，诸如ILD层270、栅极间隔件247、隔离部件230、覆盖层231、半导体层215和半导体层210。
接下来，操作132去除暴露在栅极沟槽242中的覆盖层231和半导体层210，诸如在图19C-1中所示。蚀刻工艺可以选择性地蚀刻覆盖层231，同时对半导体层215、栅极间隔件247和内部间隔件255的蚀刻最小(至不蚀刻)。
接下来，操作132去除暴露在栅沟槽242中的半导体层210，使得半导体层215悬在半导体层204上方，诸如图19C-1所示。尽管没有示出，但是半导体层215仍沿着“x”方向与S/D部件260连接。该工艺也被称为沟道释放工艺，并且半导体层215也被称为沟道层。蚀刻工艺选择性地蚀刻半导体层210，同时对半导体层215进行最少的(至不)蚀刻，并且，在一些实施例中，对栅极间隔件247和/或内部间隔件255的蚀刻最小(至不蚀刻)。在器件200是FinFET的实施例中，由于仅存在沟道层215并且在沟道区域中没有半导体层210，因此省略了沟道释放工艺。
接下来，操作132形成包裹环绕半导体层215中的每个的栅极介电层349，并在栅极介电层349上方形成栅极电极350，诸如在图19C-2中所示。功能性栅极堆叠件240’包括栅极介电层349和栅极电极350。栅极介电层349也在介电鳍229的表面上方以及栅极沟槽242的底部沉积。栅极介电层349可以包括高-k介电材料，诸如HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba、Sr)TiO3(BST)、Si3N4、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高-k介电材料或其组合。可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其他合适的方法来形成栅极介电层349。在一些实施例中，栅极堆叠件240’还包括在栅极介电层349和沟道层215之间的界面层。界面层可以包括二氧化硅、氮氧化硅或其他合适的材料。在一些实施例中，栅极电极层350包括n-型功函数层或p-型功函数层和金属填充层。例如，n-型功函数层可以包括具有足够低的有效功函数的金属，诸如钛、铝、碳化钽、碳氮化钽、氮化钽硅或其组合。例如，p-型功函数层可以包括具有足够大的有效功函数的金属，诸如氮化钛、氮化钽、钌、钼、钨、铂或其组合。例如，金属填充层可以包括铝、钨、钴、铜和/或其他合适的材料。可以通过CVD、PVD、电镀和/或其他合适的工艺来形成栅极电极层350。栅极电极层350被沉积到高于介电鳍229的顶表面的水平。由于栅极堆叠件240’包括高-k介电层和金属层，所以它也被称为高-k金属栅极。
然后，操作132使栅极电极层350凹进，使得其顶表面在介电鳍229(或一些介电鳍229)的顶表面下面。根据一个实施例，所得的结构已在图19C-3中示出。这有效地将栅极电极层350切割或分离成多个段，从而形成多个分离的高-k金属栅极(或高-k金属栅极段)。这个工艺有时被称为自对准切割金属栅极工艺(或自对准金属栅极切割工艺)，因为在这个步骤中它不使用光刻工艺切割金属栅极，并且切割的位置由介电鳍229的位置预先确定。自对准切割金属栅极工艺比光刻切割金属栅极工艺更具优势，因为前者受光刻覆盖窗口或偏移的影响较小。这进一步增强了器件的缩小尺寸。操作132可以实施湿蚀刻工艺或干蚀刻工艺，该湿蚀刻工艺或干蚀刻工艺择性地蚀刻栅极电极层350同时对高-k介电帽234的蚀刻最小(至不蚀刻)。在一些实施例中，蚀刻过程也对高-k栅极介电层349具有最小的蚀刻(至不蚀刻)，使得高-k栅极介电层349基本上剩余在高-k介电帽234的顶表面和侧壁上方。在一些实施例中，高-k栅极介电层349还可通过操作132蚀刻。在一些实施例中，栅极间隔件247也可通过操作132部分地凹进。
随后，操作132在栅极电极层350上方和介电鳍229上方形成介电覆盖层352。根据一个实施例，所得的结构已在图19C-4中示出。在一些实施例中，介电覆盖层352包括La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi或其他合适的材料。介电覆盖层352保护金属栅极240’免受用于蚀刻S/D接触孔的蚀刻和CMP工艺。介电覆盖层352可以通过在凹进的金属栅极240’上方并且可选地在凹进的栅极间隔件247上方沉积一种或多种介电材料并且对该一种或多种介电材料执行CMP工艺来形成。
在操作134处，方法100(图1C)在器件200的前侧执行中道工序(MEOL)工艺和后道工序(BEOL)工艺。根据一个实施例，所得的结构已在图20A、图20B和图20C中示出。图20A示出了器件200的俯视图，并且图20B和图20C分别示出了沿着图20A中的B-B线和C-C线的部分的器件200的截面图。例如，操作134可以蚀刻S/D接触孔以暴露一些S/D部件260，并且在S/D接触孔中形成硅化物部件273和S/D接触件275。硅化物部件273可以包括硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)或其他合适的化合物。在一个实施例中，S/D接触件275可以包括导电阻挡层和在导电阻挡层上方的金属填充层。导电阻挡层可以包括钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)或导电氮化物，诸如氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钨(WN)、氮化钽(TaN)或其组合，并且可以通过CVD、PVD、ALD和/或其他合适的工艺形成。金属填充层可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)或其他金属，并且可以通过CVD、PVD、ALD、电镀或其他合适的工艺形成。在一些实施例中，在S/D接触件275中省略了导电阻挡层。
操作134可以形成连接至栅堆叠件240’的栅极通孔359，形成连接至S/D接触件275的S/D接触通孔，并且形成一个或多个互连层，其中导线和通孔嵌入介电层中。栅极通孔359和S/D接触通孔(未示出)可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)或其他金属，并且可以通过CVD、PVD、ALD、电镀或其他合适的工艺形成。一个或多个互连层连接各种晶体管的栅极、源极和漏极电极以及器件200中的其他电路，以部分或全部形成集成电路。操作134还可在互连层上方形成钝化层。在图20B所示的示例中，层277用于表示各种介电和金属层，包括在S/D接触件275上方的器件200的前侧形成的互连层和钝化层。
在操作136处，方法100(图1C)将器件200上下翻转并连接器件200的前侧到载体370，诸如图21所示。这使得可以从器件200的背面访问器件200以进行进一步处理。操作136可以使用任何合适的附接工艺，诸如直接接合、混合接合、使用粘合剂或其他接合方法。操作136可以进一步包括对准、退火和/或其他工艺。在一些实施例中，载体370可以是硅晶圆。在本公开的附图中，包括图21和下面将要描述的其他附图，“z”方向从器件200的背侧指向器件200的前侧，而“-z”方向从器件200的前侧指向器件200的背侧。
在操作138处，方法100(图1C)从器件200的背侧减薄器件200，直到半导体层204从器件200的背侧暴露出来。根据一个实施例，所得的结构已在图22A-图22E中示出。图22A示出了器件200的俯视图，并且图22B、图22C、图22D和图22E分别示出了沿着图22A中的B-B线、C-C线、D-D线和E-E的部分的器件200的截面图。在各种实施例中，可以通过操作138暴露或不暴露半导体层239、隔离部件230和密封层232。减薄工艺可以包括机械研磨工艺和/或化学减薄工艺。在机械研磨工艺期间，可以首先从衬底201上去除大量的衬底材料。之后，化学减薄工艺可以将蚀刻化学剂施加到衬底201的背侧，以进一步减薄衬底201。
在操作140处，方法100(图1C)选择性地蚀刻半导体层204，以在漏极部件260和栅极堆叠件240’的背侧上方形成沟槽272。根据一个实施例，所得的结构已在图23A-图23E中示出。图23A示出了器件200的俯视图，并且图23B、图23C、图23D和图23E分别示出了沿着图23A中的B-B线、C-C线、D-D线和E-E线的部分的器件200的截面图。在本实施例中，操作140将调整为对半导体层204的材料(诸如，在一个实施例中为Si)具有选择性的蚀刻工艺，并且同时对漏极部件260、栅极堆叠件240’(特别是栅极介电层349和栅极界面层，如果存在的话)、隔离部件230、半导体层239(诸如，在一个实施例中为SiGe)和密封层232不蚀刻(或最小蚀刻)。蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其他蚀刻方法。特别地，在本实施例中，半导体层204的蚀刻是自对准的。换句话说，操作140不需要制造蚀刻掩模(诸如，通过光刻工艺形成的蚀刻掩模)来蚀刻半导体层204。相反，它依赖于半导体层204及其周围的层的材料的蚀刻选择性。
在操作142处，方法100(图1C)形成介电衬垫274和一个或多个介电层276以填充沟槽272。根据一个实施例，所得的结构已在图24A-图24E中示出。图24A示出了器件200的俯视图，并且图24B、图24C、图24D和图24E分别示出了沿着图24A中的B-B线、C-C线、D-D线和E-E线的部分的器件200的截面图。在一个实施例中，介电衬垫274包括氮化硅，并且介电层276包括氧化硅。在一些实施例中，介电衬垫274包括其他介电材料，诸如La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Y2O3、AlON、TaCN、ZrSi、或其他合适的材料。介电层274可以沿着沟槽272的各个表面具有基本均匀的厚度，并且可以通过CVD、PVD、ALD或其他合适的方法形成。在一些实施例中，介电层276可以包括TEOS形成的氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(BPSG)、氟化物掺杂的二氧化硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、掺硼硅玻璃(BSG)和/或其他合适的介电材料。介电层276可以通过PECVD(等离子体增强CVD)、FCVD(可流动CVD)或其他合适的方法形成。操作142可以进一步执行CMP工艺以平坦化器件200的背侧并且以暴露半导体层239用于进一步处理。
在操作144处，方法100(图1C)从器件200的背侧去除半导体层239。根据一个实施例，所得的结构已在图25A-图25E中示出。图25A示出了器件200的俯视图，并且图25B、图25C、图25D和图25E分别示出了沿着图25A中的B-B线、C-C线、D-D线和E-E线的部分的器件200的截面图。在本实施例中，操作144将调整为对半导体层239的材料(诸如，在一个实施例中为SiGe)具有选择性的蚀刻工艺，并且同时对介电衬垫274、介电层276、隔离部件230、和密封层232不蚀刻(或最小蚀刻)。蚀刻工艺导致沟槽(或接触孔)278，其从器件200的背侧暴露出源极/漏极部件260，并且也可以部分地蚀刻源极/漏极部件260。蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其他蚀刻方法。特别地，在本实施例中，半导体层239的蚀刻是自对准的。换句话说，操作144不需要制造蚀刻掩模(诸如，通过光刻工艺形成的蚀刻掩模)来蚀刻半导体层239。相反，它依赖于半导体层239及其周围的层的材料的蚀刻选择性。这有利地形成沟槽278以与下面的源极/漏极部件260对准，而没有未对准，诸如由光刻覆盖偏移引入的那些。使用该工艺将导致背侧源极接触件(或源极通孔)理想地与源极/漏极部件260对准，如下面将讨论的。
在操作146处，方法100(图1D)形成背侧源极硅化物部件280，并且在孔278和器件200的背侧上方沉积一个或多个金属层282。根据一个实施例，所得的结构已在图26A-图26E中示出。图26A示出了器件200的俯视图，并且图26B、图26C、图26D和图26E分别示出了沿着图26A中的B-B线、C-C线、D-D线和E-E线的部分的器件200的截面图。在一个实施例中，操作146包括将一种或多种金属沉积到孔278中，对器件200执行退火工艺以引起一种或多种金属与源极/漏极部件260之间的反应以产生硅化物部件280，以及去除一种或多种金属的未反应部分，在孔278中剩余硅化物部件280。一种或多种金属可包括钛(Ti)、钽(Ta)、钨(W)、镍(Ni)、铂(Pt)、镱(Yb)、铱(Ir)、铒(Er)、钴(Co)或其组合(例如，两种或更多种金属的合金)，可以使用CVD、PVD、ALD、或其他合适的方法来沉积。硅化物部件280可以包括硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)或其他合适的化合物。在一个实施例中，一个或多个金属层282可包括导电阻挡层和在导电阻挡层上方的金属填充层。导电阻挡层可以包括钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)或导电氮化物，诸如氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钨(WN)、氮化钽(TaN)或其组合，并且可以通过CVD、PVD、ALD和/或其他合适的工艺形成。金属填充层可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)或其他金属，并且可以通过CVD、PVD、ALD、电镀或其他合适的工艺形成。
在操作148处，方法100(图1D)对器件200的背侧执行CMP工艺，直到牺牲介电塞300暴露。根据一个实施例，所得的结构已在图27A-图27E中示出。图27A示出了器件200的俯视图，并且图27B、图27C、图27D和图27E分别示出了沿着图27A中的B-B线、C-C线、D-D线和E-E线的部分的器件200的截面图。CMP工艺去除密封层232的底部部分，从而从器件200的背侧暴露牺牲介电塞300。在一个实施例中，CMP工艺还可以去除一些牺牲介电塞300。CMP工艺还去除了一个或多个金属层282的多余材料。一个或多个金属层282的剩余部分成为背侧接触件282。
在操作150处，方法100(图1D)从器件200的背侧去除牺牲介电层塞300。根据一个实施例，所得的结构已在图28A-图28E中示出。图28A示出了器件200的俯视图，并且图28B、图28C、图28D和图28E分别示出了沿着图28A中的B-B线、C-C线、D-D线和E-E线的部分的器件200的截面图。在本实施例中，操作150将调整为对牺牲介电塞300的材料(诸如，在一个实施例中为SiGe)具有选择性的蚀刻工艺，并且同时对介电衬垫274、介电层276、隔离部件230、密封层232和介电顶部覆盖件不蚀刻(或最小蚀刻)。蚀刻工艺导致间隙302在介电鳍229内，并且被密封层232和介电顶部覆盖件233部分地围绕。蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其他蚀刻方法。特别地，在本实施例中，牺牲介电塞300的蚀刻是自对准的。换句话说，操作150不需要制造蚀刻掩模(例如，通过光刻工艺形成的蚀刻掩模)来蚀刻牺牲介电塞300。相反，它依赖于牺牲介电塞300及其周围的层的材料的蚀刻选择性
在操作152处，方法100(图1D)形成介电底部覆盖件304，该介电底部覆盖件304从器件200的背侧密封间隙302。根据一个实施例，所得的结构已在图29A-图29E中示出。图29A示出了器件200的俯视图，图29B、图29C、图29D和图29E分别示出了沿着图29A中的B-B线、C-C线、D-D线和E-E线的部分的器件200的截面图。介电底部覆盖件304使用具有高沉积速率或高生长速率的材料，使得其可以快速密封间隙302的开口而不会在间隙302中沉积太多。在一个实施例中，介电底部覆盖件304包括二氧化硅。在一些实施例中，介电底部覆盖件304可以包括TEOS形成的氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(BPSG)、氟化物掺杂的二氧化硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、掺杂硼的硅玻璃(BSG)和/或其他合适的介电材料。介电底部覆盖件304可以通过PECVD或其他合适的方法形成。在一个实施例中，操作152在器件200的背侧上方沉积一种或多种介电材料并且密封间隙302，然后对一种或多种介电材料执行CMP工艺。剩余在间隙302内的一种或多种介电材料的部分成为介电底部覆盖件304。器件200的背侧也被平坦化。
如图29A-图29E所示，介电鳍229现在包括密封层232、介电底部覆盖件304、介电顶部覆盖件233、介电帽234和气隙302。密封层232现在被分离成多个密封部件232它们的顶部部分被介电顶部覆盖件233分离，并且它们的底部部分被介电底部覆盖件304分离。气隙302被密封部件232、介电底部覆盖件304和介电顶部覆盖件233包围。如图29A所示，介电鳍229横向地(沿着“y”方向)设置在相邻的S/D部件260之间，并且横向地(沿着“x”方向)设置在相邻的金属栅极240’之间。在本实施例中，气隙302平行于金属栅极240’的高度的大部分(即，大于50％)和S/D部件260的高度的大部分(即，大于50％)垂直地(沿着“z”方向)延伸。由于空气具有最低的介电常数(其k值约为1.0)，介电鳍229有利地减小了相邻的S/D部件260之间以及相邻的金属栅240’之间的耦合电容，并且提高了器件200的性能。沿着“z”方向观察，背侧源极/漏极接触件282的顶表面在介电底部覆盖件304的顶表面之上。隔离部件230的部分设置在背侧源极/漏极触点282和密封层232之间。在一些实施例中，如图29D和29E所示，一些气孔(或气隙)305被密封层232、隔离部件230和S/D部件260包围。在本实施例中，密封层232(或密封部件232)与金属栅极240’和S/D部件260直接接触。沿着图30D和30E中的“z”方向观察，介电鳍229(特别是介电帽234)在S/D部件260之上延伸。沿着“z”方向观察，介电鳍229(特别是介电帽234)也在金属栅极240’(见图19C-4)之上延伸，这在图30C的局部视图中未示出。
在操作154处，方法100(图1D)形成背侧电源轨284。根据一个实施例，所得的结构已在图30A-30B中示出。图30A示出了器件200的俯视图，并且图30B、图30C、图30D和图30E分别示出了沿着图30A中的B-B线、C-C线、D-D线和E-E线的部分的器件200的截面图。如图30B和图30D所示，背侧源极/漏极接触件282电连接至背侧电源轨284。如图30C和图30E所示，金属栅极240’和一些S/D部件260与背侧电源轨284隔离。介电鳍229可以与背侧电源轨284直接接触。在一个实施例中，背侧电源轨284可以使用镶嵌工艺、双镶嵌工艺、金属图案化工艺或其他合适的工艺来形成。背侧电源轨284可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)或其他金属，并且可以通过CVD、PVD、ALD、电镀或其他合适的工艺沉积。虽然未在图30A-图30E中示出，背侧电源轨284被嵌入一个或多个介电层中。具有背侧电源轨284有利地增加了器件200中可用于直接连接到源极/漏极接触件和通孔的金属轨道的数量。与没有背侧电源导轨284的其他结构相比，它也增加了栅极密度以实现更大的器件集成度。背侧电源导轨284的尺寸可以比在器件200的前侧上的第一级金属(M0)轨道的尺寸更宽，这有利地减少了背侧电源轨的电阻。
在操作156处，方法100(图1D)对器件200执行进一步的制造工艺。例如，它可以形成背侧互连286(图31)。背侧互连286包括嵌入在一个或多个介电层中的导线和通孔。在一些实施例中，背侧电源轨284被认为是背侧互连286的部分。操作156还可以在器件200的背侧上形成钝化层，去除载体370，并且执行其他BEOL工艺。
尽管不旨在限制，但是本公开的实施例提供以下优点中的一个或多个。例如，本公开的实施例形成具有气隙的介电鳍，以用于隔离金属栅极和隔离S/D部件。介电鳍是通过晶圆正侧工艺和晶圆背侧工艺的组合而形成的。介电鳍中的气隙进一步减小了相邻的金属栅极之间以及相邻的S/D部件之间的耦合电容。介电鳍还可以以自对准的方式切割金属栅极，以进一步提高器件集成度。本公开的实施例可以容易地集成到现有的半导体制造工艺中。
在一个示例方面，本公开针对一种方法，该方法包括提供一种结构，该结构具有从衬底延伸的两个鳍以及与该鳍的底部部分相邻的隔离结构；在隔离结构上方以及鳍的顶部和侧壁上方形成覆盖层；使用覆盖层作为蚀刻掩模使隔离结构凹进以暴露衬底；在隔离结构凹进之后，在衬底、隔离结构和覆盖层上方沉积密封层。在密封层上方和两个鳍之间形成牺牲塞；在牺牲塞上方沉积介电顶部覆盖件并且横向地在两个鳍之间。
在一个实施例中，该方法还包括使介电顶部覆盖件和密封层凹进，从而在两个鳍上的覆盖层之间形成间隙；并且在间隙中形成高-k介电帽。
在另一个实施例中，该方法还包括在鳍上方形成伪栅极堆叠件和栅极间隔件；将源极/漏极沟槽蚀刻到鳍中并且与栅极间隔件相邻；在源极/漏极沟槽中形成源极/漏极部件；并且用高-k金属栅极替代伪栅极堆叠件。在另一个实施例中，该方法还包括从结构的背侧减薄衬底，直到暴露出鳍。在结构的背侧上方形成背侧介电层；形成延伸穿过背侧介电层并且电连接至源极/漏极部件中的至少一个的背侧通孔；在形成背侧通孔之后，对结构的背侧执行化学机械平坦化工艺，直到牺牲塞暴露；去除牺牲塞，从而从结构的背侧形成沟槽；并且用介电底部覆盖件密封沟槽，从而形成由密封层、介电顶部覆盖件和介电底部覆盖件包围的气隙。在一些实施例中，牺牲塞包括硅锗，密封层包括碳氮化硅，介电顶部覆盖件包括二氧化硅，并且介电底部覆盖件包括二氧化硅。在一些实施例中，覆盖层包括硅锗。在一些实施例中，背侧通孔在介电底部覆盖件之上延伸。
在一些实施例中，鳍中的每个包括第一半导体层和第二半导体层彼此交替布置的堆叠件。
在另一个示例方面，本公开针对一种方法，该方法包括提供一种结构具有从衬底延伸的两个鳍以及与鳍的底部部分相邻的隔离结构，其中鳍中的每个包括第一半导体层和第二半导体层交替地彼此堆叠。该方法还包括在隔离结构上方以及鳍的顶部和侧壁上方形成覆盖层；以及使用覆盖层作为蚀刻掩模使隔离结构凹进以暴露衬底；在衬底、隔离结构和覆盖层上方形成密封层；形成牺牲塞填充在两个鳍的相对侧壁上方的密封层之间的空间，其中，牺牲塞的顶表面在第一半导体层的最顶层下面；在牺牲塞上方沉积介电顶部覆盖件；在介电顶部覆盖件和密封层上方形成高-k介电帽，从而形成包括密封层、介电顶部覆盖件和高-k介电帽的介电鳍。
在一个实施例中，形成高-k介电帽包括使介电顶部覆盖件和密封层凹进，从而在两个鳍的相对侧壁上的覆盖层之间形成间隙；并且将一种或多种高-k介电材料沉积到间隙中。
在一个实施例中，该方法还包括在鳍上方形成伪栅极堆叠件和栅极间隔件；将源极/漏极沟槽蚀刻到鳍中并且与栅极间隔件相邻；在源极/漏极沟槽中形成内部间隔件；并且在源极/漏极沟槽中形成源极/漏极部件，其中源极/漏极部件被介电鳍分离。在一些其他实施例中，该方法包括去除伪栅极堆叠件，从而形成栅极沟槽；去除暴露在栅极沟槽中的第二半导体层；在栅极沟槽中沉积高-k金属栅极；回蚀高-k金属栅极，直到高-k金属栅极的顶表面在介电鳍的顶表面下面。在一些其他实施例中，该方法包括在结构的背侧上方形成背侧介电层；并且形成背侧通孔延伸穿过背侧介电层并且电连接至源极/漏极部件中的至少一个。在一些其他实施例中，该方法包括在形成背侧通孔之后，对结构的背侧执行另一CMP工艺，直到牺牲塞被暴露；去除牺牲塞，从而从结构的背侧形成沟槽；并且在沟槽的开口处沉积介电底部覆盖件，从而形成由密封层、介电顶部覆盖件和介电底部覆盖件包围的气隙。在一个实施例中，牺牲塞包括硅锗，密封层包括碳氮化硅，介电顶部覆盖件包括二氧化硅，并且介电底部覆盖件包括二氧化硅。在一些其他实施例中，该方法包括在该结构的背侧处形成电源轨并且电连接至背侧通孔。
在又一个示例方面，本公开针对一种半导体结构，其包括电源轨；电源轨上方的介电层；介电层上方的两个源极/漏极部件；通孔结构，其延伸穿过介电层并且将源极/漏极部件中的一个电连接至电源轨；以及横向地设置在两个源极/漏极部件之间的介电鳍。介电鳍包括在源极/漏极部件的侧壁上方的两个密封介电部件、在密封介电部件的底部部分之间的介电底部覆盖件、在密封介电部件的顶部部分之间的介电顶部覆盖件、以及由密封介电部件、介电底部覆盖件和介电顶部覆盖件包围的气隙，其中通孔结构的顶表面在介电底部覆盖件的顶表面之上。
在一个实施例中，介电鳍还包括高-k介电帽，其设置在介电顶部覆盖件和密封介电部件的顶部部分上方。在一个实施例中，密封介电部件包括碳氮化硅，介电顶部覆盖件包括二氧化硅，并且介电底部覆盖件包括二氧化硅。在一个实施例中，半导体结构还包括在密封介电部件中的一个和通孔结构之间的隔离部件。
根据本申请的一个实施例，提供了一种形成半导体器件的方法，包括:提供一种结构，结构具有从衬底延伸的两个鳍和与鳍的底部部分相邻的隔离结构；在隔离结构上方和鳍的顶部和侧壁上方形成覆盖层；使用覆盖层作为蚀刻掩模使隔离结构凹进以暴露衬底；在使隔离结构凹进之后，在衬底、隔离结构和覆盖层上方沉积密封层；在密封层上方和两个鳍之间形成牺牲塞；以及沉积位于牺牲塞上方以及横向地位于两个鳍之间的介电顶部覆盖件。在一些实施例中，形成半导体器件的方法还包括：使介电顶部覆盖件和密封层凹进，从而在两个鳍上的覆盖层之间形成间隙；以及在间隙形成高-k介电帽。在一些实施例中，形成半导体器件的方法还包括：在鳍上方形成伪栅极堆叠件和栅极间隔件；蚀刻源极/漏极沟槽到鳍中并且与栅极间隔件相邻；在源极/漏极沟槽中形成源极/漏极部件；以及使用高-k金属栅极替代伪栅极堆叠件。在一些实施例中，形成半导体器件的方法还包括：从结构的背侧减薄衬底直至暴露鳍；在结构的背侧上方形成背侧介电层；形成延伸穿过背侧介电层并且电连接至源极/漏极部件中的至少一个的背侧通孔；在形成背侧通孔之后，对结构的背侧执行化学机械平坦化工艺直至暴露牺牲塞；去除牺牲塞，从而从结构的背侧形成沟槽；以及使用介电底部覆盖件密封沟槽，从而形成由密封层、介电顶部覆盖件和介电底部覆盖件包围的气隙。在一些实施例中，其中牺牲塞包括硅锗，密封层包括碳氮化硅，介电顶部覆盖件包括二氧化硅，并且介电底部覆盖件包括二氧化硅。在一些实施例中，其中覆盖层包括硅锗。在一些实施例中，其中背侧通孔在介电底部覆盖件之上延伸。在一些实施例中，其中鳍中的每个包括第一半导体层和第二半导体层彼此交替布置的堆叠件。
根据本申请的另一个实施例，提供了一种形成半导体器件的方法，包括：提供一种结构，结构具有从衬底延伸的两个鳍以及与鳍的底部部分相邻的隔离结构，其中鳍中的每个包括交替地彼此堆叠的第一半导体层和第二半导体层；在隔离结构上方和鳍的顶部和侧壁上方形成覆盖层；使用覆盖层作为蚀刻掩模使隔离结构凹进以暴露衬底；在衬底、隔离结构和覆盖层上方形成密封层；形成填充两个鳍的相对侧壁上方的密封层之间的空间的牺牲塞，其中牺牲塞的顶表面在第一半导体层的最顶层下面；在牺牲塞上方沉积介电顶部覆盖件；以及在介电顶部覆盖件和密封层上方形成高-k介电帽，从而形成包括密封层、介电顶部覆盖件和高-k介电帽的介电鳍。
在一些实施例中，其中形成高-k介电帽包括：使介电顶部覆盖件和密封层凹进，从而在两个鳍的相对侧壁上的覆盖层之间形成间隙；以及沉积一种或多种高-k介电材料到间隙中。在一些实施例中，形成半导体器件的方法还包括：在鳍上方形成伪栅极堆叠件和栅极间隔件；蚀刻源极/漏极沟槽到鳍中并且与栅极间隔件相邻；在源极/漏极沟槽中形成内部间隔件；以及在源极/漏极沟槽中形成源极/漏极部件，其中源极/漏极部件被介电鳍分离。在一些实施例中，形成半导体器件的方法还包括：去除伪栅极堆叠件，从而形成栅极沟槽；去除暴露在栅极沟槽中的第二半导体层；在栅极沟槽中沉积高-k金属栅极；以及回蚀高-k金属栅极直至高-k金属栅极的顶表面在介电鳍的顶表面下面。在一些实施例中，形成半导体器件的方法还包括：在结构的背侧上方形成背侧介电层；以及形成延伸穿过背侧介电层并且电连接至源极/漏极部件中的至少一个的背侧通孔。在一些实施例中，形成半导体器件的方法还包括：在形成背侧通孔之后，对结构的背侧执行另一CMP工艺直至暴露牺牲塞；去除牺牲塞，从而从结构的背侧形成沟槽；以及在沟槽的开口沉积介电底部覆盖件，从而形成由密封层、介电顶部覆盖件和介电底部覆盖件包围的气隙。在一些实施例中，其中牺牲塞包括硅锗，密封层包括碳氮化硅，介电顶部覆盖件包括二氧化硅，并且介电底部覆盖件包括二氧化硅。在一些实施例中，形成半导体器件的方法还包括：形成位于结构的背侧并且电连接至背侧通孔的电源轨。
根据本申请的又一个实施例，提供了一种半导体结构，包括：电源轨；介电层，位于电源轨上方；两个源极/漏极部件，位于介电层上方；通孔结构，延伸穿过介电层并且将源极/漏极部件中的一个电连接至电源轨；以及介电鳍，横向地设置在两个源极/漏极部件之间，其中介电鳍包括位于源极/漏极部件的侧壁上方的两个密封介电部件；位于密封介电部件的底部部分之间的介电底部覆盖件；位于密封介电部件的顶部部分之间的介电顶部覆盖件；以及由密封介电部件、介电底部覆盖件和介电顶部覆盖件包围的气隙，其中通孔结构的顶表面在介电底部覆盖件的顶表面之上。在一些实施例中，其中介电鳍还包括高-k介电帽，高-k介电帽设置在介电顶部覆盖件和密封介电部件的顶部部分上方。在一些实施例中，其中密封介电部件包括碳氮化硅，介电顶部覆盖件包括二氧化硅，并且介电底部覆盖件包括二氧化硅。在一些实施例中，半导体结构还包括：隔离部件，位于密封介电部件中的一个和通孔结构之间。
前述内容概述了几个实施例的部件，使得本领域普通技术人员可以更好地理解本公开的各方面。本领域普通技术人员应该理解，他们可以容易地将本公开用作设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域普通技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本发明的精神和范围的情况下，它们可以在本文中进行各种改变、替换和变更。披露。

Claims (10)

1.一种形成半导体器件的方法，包括:
提供一种结构，所述结构具有从衬底延伸的两个鳍和与所述鳍的底部部分相邻的隔离结构；
在所述隔离结构上方和所述鳍的顶部和侧壁上方形成覆盖层；
使用所述覆盖层作为蚀刻掩模使所述隔离结构凹进以暴露所述衬底；
在使所述隔离结构凹进之后，在所述衬底、所述隔离结构和所述覆盖层上方沉积密封层；
在所述密封层上方和所述两个鳍之间形成牺牲塞；以及
沉积位于所述牺牲塞上方以及横向地位于所述两个鳍之间的介电顶部覆盖件。
2.根据权利要求1所述的方法，还包括：
使所述介电顶部覆盖件和所述密封层凹进，从而在所述两个鳍上的所述覆盖层之间形成间隙；以及
在所述间隙形成高-k介电帽。
3.根据权利要求1所述的方法，还包括：
在所述鳍上方形成伪栅极堆叠件和栅极间隔件；
蚀刻源极/漏极沟槽到所述鳍中并且与所述栅极间隔件相邻；
在所述源极/漏极沟槽中形成源极/漏极部件；以及
使用高-k金属栅极替代所述伪栅极堆叠件。
4.根据权利要求3所述的方法，还包括：
从所述结构的背侧减薄所述衬底直至暴露所述鳍；
在所述结构的所述背侧上方形成背侧介电层；
形成延伸穿过所述背侧介电层并且电连接至所述源极/漏极部件中的至少一个的背侧通孔；
在形成所述背侧通孔之后，对所述结构的所述背侧执行化学机械平坦化工艺直至暴露所述牺牲塞；
去除所述牺牲塞，从而从所述结构的所述背侧形成沟槽；以及
使用介电底部覆盖件密封所述沟槽，从而形成由所述密封层、所述介电顶部覆盖件和所述介电底部覆盖件包围的气隙。
5.根据权利要求4所述的方法，其中所述牺牲塞包括硅锗，所述密封层包括碳氮化硅，所述介电顶部覆盖件包括二氧化硅，并且所述介电底部覆盖件包括二氧化硅。
6.根据权利要求5所述的方法，其中所述覆盖层包括硅锗。
7.根据权利要求4所述的方法，其中所述背侧通孔在所述介电底部覆盖件之上延伸。
8.根据权利要求1所述的方法，其中所述鳍中的每个包括第一半导体层和第二半导体层彼此交替布置的堆叠件。
9.一种形成半导体器件的方法，包括：
提供一种结构，所述结构具有从衬底延伸的两个鳍以及与所述鳍的底部部分相邻的隔离结构，其中所述鳍中的每个包括交替地彼此堆叠的第一半导体层和第二半导体层；
在所述隔离结构上方和所述鳍的顶部和侧壁上方形成覆盖层；
使用所述覆盖层作为蚀刻掩模使所述隔离结构凹进以暴露所述衬底；
在所述衬底、所述隔离结构和所述覆盖层上方形成密封层；
形成填充所述两个鳍的相对侧壁上方的所述密封层之间的空间的牺牲塞，其中所述牺牲塞的顶表面在所述第一半导体层的最顶层下面；
在所述牺牲塞上方沉积介电顶部覆盖件；以及
在所述介电顶部覆盖件和所述密封层上方形成高-k介电帽，从而形成包括所述密封层、所述介电顶部覆盖件和所述高-k介电帽的介电鳍。
10.一种半导体结构，包括：
电源轨；
介电层，位于所述电源轨上方；
两个源极/漏极部件，位于所述介电层上方；
通孔结构，延伸穿过所述介电层并且将所述源极/漏极部件中的一个电连接至所述电源轨；以及
介电鳍，横向地设置在所述两个源极/漏极部件之间，其中所述介电鳍包括位于所述源极/漏极部件的侧壁上方的两个密封介电部件；位于所述密封介电部件的底部部分之间的介电底部覆盖件；位于所述密封介电部件的顶部部分之间的介电顶部覆盖件；以及由所述密封介电部件、所述介电底部覆盖件和所述介电顶部覆盖件包围的气隙，其中所述通孔结构的顶表面在所述介电底部覆盖件的顶表面之上。
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