TWI813998B - 半導體結構及其形成方法 - Google Patents

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劉格成
李明軒
鄭銘龍
劉昌淼
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台灣積體電路製造股份有限公司
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Abstract

方法包含提供結構，結構具有從基底延伸的兩個鰭及與兩個鰭的下部相鄰的隔離結構；在隔離結構上方及兩個鰭的頂部和側壁上方形成包覆層；使用包覆層作為蝕刻遮罩來將隔離結構凹陷，以暴露基底；在將隔離結構凹陷之後，在基底、隔離結構和包覆層上方沉積密封層；在密封層上方及兩個鰭之間形成犧牲插塞；以及在犧牲插塞上方及橫向地兩個鰭之間沉積介電頂蓋。

Description

半導體結構及其形成方法
本發明實施例係有關於半導體技術，且特別是有關於半導體結構及其形成方法。
電子產業對越來越小且更快的電子裝置的需求不斷增長，這些電子裝置同時能夠支持越來越多越趨複雜和精密的功能。為了實現這些需求，在積體電路(integrated circuit，IC)產業中製造低成本、高效能和低功率的積體電路為持續的趨勢。至今為止，透過縮小積體電路尺寸(例如將積體電路部件尺寸最小化)已很大程度上實現這些目標，進而改善生產效率並降低相關成本。然而，這些微縮化也已增加積體電路製造過程的複雜性。可注意的領域之一為在高集成的積體電路中如何將相鄰的金屬閘極電極隔離，以及如何將相鄰源極/汲極電極隔離。
在一些實施例中，提供半導體結構的形成方法，此方法包含提供結構，結構具有從基底延伸的兩個鰭及與兩個鰭的下部相鄰的隔離結構；在隔離結構上方及兩個鰭的頂部和側壁上方形成包覆層；使用包覆層作為蝕刻遮罩來將隔離結構凹陷，以暴露基底；在將隔離結構凹陷之後，在基底、隔離結構和包覆層上方沉積密封層；在密封層上方及兩個鰭之間形成犧牲插塞；以及在犧牲插塞上方及橫向地兩個鰭之間沉積介電頂蓋。
在一些其他實施例中，提供半導體結構的形成方法，此方法包含提供結構，結構具有從基底延伸的兩個鰭及與兩個鰭的下部相鄰的隔離結構，其中兩個鰭各包含複數個第一半導體層和複數個第二半導體層交替排列於彼此之上的堆疊物；在隔離結構上方及兩個鰭的頂部和側壁上方形成包覆層；使用包覆層作為蝕刻遮罩來將隔離結構凹陷，以暴露基底；在基底、隔離結構和包覆層上方形成密封層；形成犧牲插塞填充兩個鰭的兩側側壁上的密封層之間的空間，其中犧牲插塞的頂表面在複數個第一半導體層的最頂層下方；在犧牲插塞上方及沉積介電頂蓋；以及在介電頂蓋和密封層上方形成高介電常數介電帽，以形成包含密封層、介電頂蓋和高介電常數介電帽的介電鰭。
在另外一些實施例中，提供半導體結構，半導體結構包含電源軌；介電層，位於電源軌上方；兩源極/汲極部件，位於介電層上方；導通孔結構，延伸通過介電層，並將兩源極/汲極部件的其中一者電性連接至電源軌；以及介電鰭，橫向設置於兩源極/汲極部件之間，其中介電鰭包含在兩源極/汲極部件的側壁上的密封介電部件、兩密封介電部件的底部之間的介電底蓋、兩密封介電部件的頂部之間的介電頂蓋以及由兩密封介電部件、介電底蓋和介電頂蓋圍繞的空氣間隙，其中導通孔結構的頂表面在介電底蓋的頂表面之上。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。再者，當用“大約”、“近似”及類似術語描述數字或數字範圍時，除非另有說明，否則依據本發明所屬技術領域中具通常知識者所知，此術語目的在涵蓋在所描述的數字的特定變化內(例如+/- 10%或其他變化)的數字。舉例來說，術語“約5nm”涵蓋4.5nm至5.5nm、4.0nm至5.0nm的尺寸範圍。
本發明實施例一般有關於半導體結構和製造過程，且特別為有關於使用具有空氣間隙的介電鰭來隔離金屬閘極並隔離源極/汲極部件。介電鰭透過晶圓前側製程和晶圓背側製程的結合來形成。舉例來說，使用晶圓前側製程，在相鄰半導體鰭之間形成具有犧牲層的介電鰭。在用於形成背側自對準接點(或背側導通孔)的晶圓背側製程期間，暴露犧牲層，並選擇性移除犧牲層，且以介電材料密封犧牲層先前佔據的空間，進而在介電鰭中形成空氣間隙。空氣間隙更降低相鄰金屬閘極之間的耦合電容。
依據一些實施例，以下結合附圖描述本發明實施例的結構及製造方法的細節，這些附圖顯示製造全繞式閘極(gate-all-around，GAA)裝置。全繞式閘極裝置是指具有垂直堆疊水平定向多通道電晶體(例如奈米線電晶體和奈米片電晶體)的裝置。全繞式閘極裝置具有較好的閘極控制能力、較小的漏電流以及完全的鰭式場效電晶體(fin field effect transistor，finFET)裝置布局兼容性，因此有潛力將互補式金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)推向技術藍圖的下一個階段。也可使用本發明實施例來製造具有背側電源軌和背側自對準導通孔的鰭式場效電晶體裝置。為了簡單起見，本發明實施例使用全繞式閘極裝置作為範例，並指出全繞式閘極與鰭式場效電晶體實施例之間製程中的某些差異。本發明所屬技術領域中具通常知識者應理解，他們可以容易地使用本發明實施例作為設計或修改其他製程和結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。
第1A、1B、1C和1D圖顯示依據本發明實施例各方面之製造半導體裝置的方法100的流程圖。本發明實施例考慮了額外的加工。可在方法100之前、期間及之後提供額外的步驟，且對於方法100的額外實施例來說，可移動、取代或消除所描述的一些步驟。
以下結合第2-31圖描述方法100，第2-31圖顯示依據一些實施例，依據方法100，在製造的各種階段的半導體裝置(或半導體結構)200的上視圖和剖面示意圖。在一些實施例中，半導體裝置200為積體電路晶片的一部分、系統單晶片(system on chip，SoC)或前述的一部分，其包含各種被動和主動微電子裝置，例如電阻、電容、電感、二極體、p型場效電晶體(p-type FETs，PFETs)、n型場效電晶體(n-type FETs，NFETs)、鰭式場效電晶體、奈米片場效電晶體、奈米線場效電晶體、其他類型的多閘極場效電晶體、金屬氧化物半導體場效電晶體(metal-oxide-semiconductor FETs，MOSFETs)、互補式金屬氧化物半導體(CMOS)電晶體、雙極性接面電晶體(bipolar junction transistors，BJTs)、橫向擴散金屬氧化物半導體(laterally diffused MOS，LDMOS)電晶體、高壓電晶體、高頻電晶體、記憶體裝置、其他合適的組件或前述之組合。為了清楚起見，已將第2-31圖簡化，以更好地理解本發明實施例的發明概念。可在半導體裝置200中添加額外的部件，且在半導體裝置200的其他實施例中，可取代、修改或消除以下所描述的一些部件。
在操作102，方法100(第1A圖)在基底201上方形成第一半導體層和第二半導體層的半導體層堆疊物205(有時也簡稱為堆疊物)。依據一實施例，形成的結構顯示於第2圖和第3圖中。特別來說，第2圖顯示一實施例中的基底201，第3圖顯示一實施例中的半導體層210和215的半導體層堆疊物205。在所示的實施例中，基底201為絕緣層上覆半導體基底，例如絕緣層上覆矽(silicon-on-insulator，SOI)基底、絕緣層上覆矽鍺(silicon germanium-on-insulator，SGOI)基底或絕緣層上覆鍺(germanium-on-insulator，GOI)基底。在所示的實施例中，基底201包含半導體層204、絕緣體203和載體202。在一些實施例中，半導體層204可為矽、矽鍺、鍺或其他合適的半導體；載體202可為矽晶圓的一部分；且絕緣體203可為氧化矽。絕緣層上覆半導體基底可透過使用植氧分離(separation by implantation of oxygen，SIMOX)、晶圓接合及/或其他合適的方法製造。在其他實施例中，基底201為塊狀矽基底(即包含塊狀單晶矽)。在各種實施例中，基底201可包含其他半導體材料，例如鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或前述之組合。
在一些實施例中，半導體層204可為矽、矽鍺、鍺、其他合適的半導體，且可為未摻雜或無意地摻雜有非常低劑量的摻雜物。半導體層堆疊物205形成於基底201上，且半導體層堆疊物205包含從基底201的表面以交錯或交替方式垂直堆疊(沿z方向)的半導體層210和半導體層215。在一些實施例中，以交錯或交替方式磊晶成長半導體層210和半導體層215。舉例來說，半導體層210的第一個磊晶成長於基底201上，半導體層215的第一個磊晶成長於半導體層210的第一個上，半導體層210的第二個磊晶成長於半導體層215的第一個上，以此類推直到半導體層堆疊物205具有所期望數量的半導體層210和半導體層215。在一些實施例中，半導體層210和半導體層215的磊晶成長透過分子束磊晶(molecular beam epitaxy，MBE)製程、化學氣相沉積(chemical vapor deposition，CVD)製程(例如氣相磊晶(vapor phase epitaxy，VPE)或超高真空化學氣相沉積(ultra-high vacuum CVD，UHV-CVD))、金屬有機化學氣相沉積(metalorganic chemical vapor deposition，MOCVD)製程、其他合適的磊晶成長製程或前述之組合來實現。
半導體層210的組成不同於半導體層215的組成，以實現在後續加工期間的蝕刻選擇性及/或不同的氧化速率。在一些實施例中，半導體層210對蝕刻劑具有第一蝕刻速率，且半導體層215對蝕刻劑具有第二蝕刻速率，其中第二蝕刻速率小於第一蝕刻速率。在一些實施例中，半導體層210具有第一氧化速率，且半導體層215具有第二氧化速率，其中第二氧化速率小於第一氧化速率。在所示的實施例中，半導體層210和半導體層215包含不同的材料、不同的原子百分比、不同的重量百分比、不同的厚度及/或其他特性，以在蝕刻製程期間實現所期望的蝕刻選擇性，例如使用蝕刻製程，以在半導體裝置200的通道區中形成懸置的通道層。舉例來說，其中半導體層210包含矽鍺，且半導體層215包含矽，半導體層215的矽蝕刻速率小於半導體層210的矽鍺蝕刻速率。在一些實施例中，半導體層210和半導體層215可包含相同材料，但是具有不同的組成原子百分比，以實現蝕刻選擇性及/或不同的氧化速率。舉例來說，半導體層210和半導體層215可包含矽鍺，其中半導體層210具有第一矽原子百分比及/或第一鍺原子百分比，且半導體層215具有不同的第二矽原子百分比及/或不同的第二鍺原子百分比。本發明實施例考慮了半導體層210和半導體層215包含可提供所期望的蝕刻選擇性、所期望的氧化速率差異及/或所期望的效能特性(例如最大化電流的材料)的半導體材料的任何組合，包含本文所揭露的任何半導體材料。
如以下進一步描述，半導體層215或半導體層215的一部分形成半導體裝置200的通道區。在所示的實施例中，半導體層堆疊物205包含三個半導體層210和三個半導體層215，三個半導體層210和三個半導體層215被配置為設置於基底201上方的三對半導體層，每對半導體層具有個別的半導體層210和個別的半導體層215。在進行後續加工之後，此配置將導致具有三個通道的半導體裝置200。然而，本發明實施例考慮了半導體層堆疊物205包含更多或更少的半導體層，例如取決於半導體裝置200(例如全繞式閘極電晶體)的期望數量的通道及/或半導體裝置200的設計需求。舉例來說，半導體層堆疊物205可包含兩個至十個半導體層210以及兩個至十個半導體層215。在半導體裝置200為鰭式場效電晶體裝置的其他實施例中，半導體層堆疊物205為僅一層的半導體材料，例如一層矽。如將要討論的，方法100將對基底201的兩側的層加工。在本發明實施例中，基底201在半導體層堆疊物205所在的一側被稱為前側F，而與前側F相對的一側被稱為背側B。
在操作104，方法100(第1A圖)透過將半導體層堆疊物205和基底201圖案化來形成鰭218。第4A圖顯示沿x方向定向之具有鰭218的半導體裝置200。第4B圖顯示沿第4A圖中的線A-A的半導體裝置200的一部分的剖面示意圖。如第4B圖所示，鰭218包含圖案化的半導體層堆疊物205、圖案化的半導體層204以及一個或多個圖案化硬遮罩層206(例如氮化矽硬遮罩)。可透過任何合適的方法將鰭218圖案化。舉例來說，鰭218可透過使用一個或多個光微影製程(包含雙重圖案化或多重圖案化製程)來圖案化。一般來說，雙重圖案化或多重圖案化製程結合了光微影和自對準製程，以創造具有較小間距的圖案，舉例來說，此圖案具有比使用單一直接光微影製程可獲得的間距更小的圖案。舉例來說，在一實施例中，犧牲層形成於半導體層堆疊物205上方並透過使用光微影製程圖案化。間隔物透過使用自對準製程形成於圖案化犧牲層旁邊。接著，移除犧牲層，且可接著使用剩下的間隔物或心軸作為遮罩元件將鰭218圖案化。舉例來說，遮罩元件可用於在半導體層堆疊物205和基底201中蝕刻凹口，在基底201上留下鰭218。蝕刻製程包含乾蝕刻、濕蝕刻、反應性離子蝕刻(reactive ion etching，RIE)及/或其他合適的製程。舉例來說，乾蝕刻製程可使用含氧氣體、含氟氣體(例如CF4 、SF6 、CH2 F2 、CHF3 及/或C2 H6 )、含氯氣體(例如Cl2 、CHCl3 、CCl4 及/或BCl3 )、含溴氣體(例如HBr及/或CHBr3 )、含碘氣體、其他合適的氣體及/或電漿及/或前述之組合。舉例來說，濕蝕刻製程可包括在稀釋氫氟酸(diluted hydrofluoric acid，DHF)、氫氧化鉀(KOH)溶液、氨、含氫氟酸(HF)、硝酸(HNO3 )及/或醋酸(CH3 COOH)的溶液或其他合適的濕蝕刻劑中蝕刻。形成鰭218的方法的許多其他實施例可為合適的。
從操作106到操作120，方法100在基底201上方形成各種隔離結構，並將鰭218隔離，其中一實施例顯示於第5-12圖，第5-12圖顯示方法100的各種步驟中，沿第4A圖的線A-A的半導體裝置200的一部分的剖面示意圖。以下進一步描述。
在操作106，方法100(第1A圖)在基底201上方及/或基底201中形成隔離結構(或隔離部件)，以將半導體裝置200的各個區域隔開，如第5圖所示。舉例來說，隔離部件230圍繞鰭218的底部，以將鰭218彼此隔開及隔離。隔離部件230包含氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料(例如包含矽、氧、氮、碳或其他合適的隔離成分)或前述之組合。隔離部件230可包含不同的結構，例如淺溝槽隔離(shallow trench isolation，STI)結構及/或深溝槽隔離(deep trench isolation，DTI)結構。在一實施例中，透過以絕緣材料填充鰭218之間的溝槽(例如透過使用化學氣相沉積製程或旋塗玻璃製程)，進行化學機械研磨(chemical mechanical polishing，CMP)製程以移除多餘的絕緣材料及/或將絕緣材料層的頂表面平坦化，並回蝕刻絕緣材料層，以形成隔離部件230。在一些實施例中，隔離部件230包含多層結構，例如設置於熱氧化物襯墊層上方的氮化矽層。
在操作108，方法100(第1A圖)在鰭218的頂表面和側壁上方以及隔離部件230之上形成包覆層231。依據一實施例，形成第6圖所示的結構。在一實施例中，包覆層231包含SiGe。包覆層231可透過使用化學氣相沉積、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、高密度電漿化學氣相沉積(high density plasma CVD，HDPCVD)、金屬有機化學氣相沉積、遠端電漿化學氣相沉積(remote plasma CVD，RPCVD)、電漿輔助化學氣相沉積(plasma enhanced CVD，PECVD)、低壓化學氣相沉積(low-pressure CVD，LPCVD)、原子層化學氣相沉積(atomic layer CVD，ALCVD)、常壓化學氣相沉積(atmospheric pressure CVD，APCVD)、磊晶成長方法、其他合適的方法或前述之組合沉積。在沉積包覆層231之後，操作106進行蝕刻製程(例如使用電漿乾蝕刻製程)，以移除包覆層231在隔離部件230之上的部分。
在操作110，方法100(第1A圖)使用包覆層231作為蝕刻遮罩蝕刻隔離部件230。依據一實施例，形成第7圖所示的結構。在所示的實施例中，蝕刻隔離部件230直到暴露基底201的半導體層204。操作110可應用對隔離部件230有選擇性的一個或多個蝕刻製程，而不蝕刻(或最小化蝕刻)包覆層231。蝕刻製程可為乾蝕刻、反應性離子蝕刻或其他合適的蝕刻方法，且在本實施例中，蝕刻製程為非等向性。
在操作112，方法100(第1A圖)在包覆層231、隔離部件230和基底201的表面上方形成密封層(或介電密封層或密封間隙壁)232。依據一實施例，形成第8圖所示的結構。密封層232為將形成用於將相鄰源極/汲極部件隔離並將相鄰金屬閘極隔離的介電鰭的一部分。在一些實施例中，密封層232包含在後續製造步驟期間相對於包覆層231以及半導體層210和215具有高蝕刻選擇性的材料。在一些實施例中，密封層232中的材料更相對於氮化矽(Si3 N4 )和氧化矽(SiO2 )具有蝕刻選擇性。在本實施例中，密封層232包含氮碳化矽(SiCN)。在其他實施例中，密封層232包含低介電常數介電材料，例如包含Si、O、N和C的介電材料。例示性的低介電常數介電材料包含氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass，FSG)、碳摻雜氧化矽、乾凝膠、氣凝膠、非晶氟化碳、聚對二甲苯、二苯並環丁烯(bis-benzocyclobutenes，BCB)、聚醯亞胺或前述之組合。低介電常數介電材料一般指具有低介電常數(例如小於7.0)的介電材料。密封層232可透過使用化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、其他合適的方法或前述之組合沉積。在一實施例中，密封層232在各種表面上方可具有大致一致的厚度。期望密封層232非常薄，使得本發明實施例的介電鰭可在源極/汲極部件之間提供低耦合電容，且密封層232不完全填充相鄰鰭218之間的空間，但是也期望密封層232足夠厚以承受後續製造步驟中的各種蝕刻製程(包含源極/汲極溝槽蝕刻製程和通道釋放製程)。在一些實施例中，密封層232的厚度可在約3nm至約15nm的範圍中，例如從約5nm至約10nm。如果密封層232的厚度太小(例如小於3nm)，密封層232可能無法承受後續製造步驟中的各種蝕刻製程。如果不小心蝕刻通過密封層232，本發明實施例的介電鰭中可能沒有密封的空氣間隙。如果密封層232的厚度太大(例如大於15nm)，本發明實施例的介電鰭提供的耦合電容可能不必要地過大。
在操作114，方法100(第1A圖)在密封層232上方及相鄰鰭218之間的空間中形成犧牲介電插塞300。依據一實施例，形成第9圖所示的結構。犧牲介電插塞300包含溶液透過蝕刻製程(濕蝕刻或乾蝕刻)移除以及相對於密封層232、隔離部件230、金屬(例如具有非常低電阻的金屬)、氮化矽和二氧化矽具有高蝕刻選擇性的材料。在一實施例中，犧牲介電插塞300包含矽鍺。犧牲介電插塞300可透過使用化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、其他合適的方法或前述之組合沉積。在本發明實施例中，一個或多個材料沉積於密封層232上方，並過填充相鄰鰭218之間的空間。接著，回蝕刻此一個或多個材料直到低於最頂部半導體層215的底表面的水平。此一個或多個材料的剩下部分變為犧牲介電插塞300，如第9圖所示。犧牲介電插塞300一開始為介電鰭的一部分，且將移除犧牲介電插塞300(例如在晶圓背側加工期間)，以形成空氣間隙。
在操作116，方法100(第1A圖)在密封層232和犧牲介電插塞300上方形成介電頂蓋233，且介電頂蓋233填充相鄰鰭218之間的空隙。介電頂蓋233為將形成用於將相鄰源極/汲極部件隔離並將相鄰金屬閘極隔離的介電鰭的一部分。在一些實施例中，介電頂蓋233包含在後續製造步驟期間相對於密封層232、犧牲介電插塞300、包覆層231和硬遮罩層206具有高蝕刻選擇性的材料。在一些實施例中，介電頂蓋233中的材料更相對於氮化矽(Si3 N4 )、矽、矽鍺和高介電常數介電材料具有蝕刻選擇性。在本實施例中，介電頂蓋233包含二氧化矽(SiO2 )、四乙氧基矽烷(tetraethoxysilane，TEOS)形成的氧化物、未摻雜矽酸鹽玻璃或摻雜氧化矽，例如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、氟摻雜石英玻璃(fluoride-doped silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼摻雜矽玻璃(boron doped silicon glass，BSG)及/或其他合適的介電材料。介電頂蓋233可透過使用化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、可流動化學氣相沉積、其他合適的方法或前述之組合沉積。在沉積介電頂蓋233之後，操作116可進行化學機械研磨製程，以將半導體裝置200的頂表面平坦化，並暴露密封層232或暴露包覆層231。
在操作118，方法100(第1B圖)在密封層232和介電頂蓋233上方以及鰭218的兩側側壁上的包覆層231之間形成介電帽234，如第11圖所示。在一實施例中，介電帽234包含高介電常數介電材料，例如HfO2 、HfSiO、HfSiO4 、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx 、ZrO、ZrO2 、ZrSiO2 、AlO、AlSiO、Al2 O3 、TiO、TiO2 、LaO、LaSiO、Ta2 O3 、Ta2 O5 、Y2 O3 、SrTiO3 、BaZrO、BaTiO3 (BTO)、(Ba,Sr)TiO3 (BST)、Si3 N4 、二氧化鉿-氧化鋁(HfO2 -Al2 O3 )合金、其他合適的高介電常數介電材料或前述之組合。高介電常數介電材料一般指具有高介電常數(例如大於7.0)的介電材料。介電帽234透過本文描述的任何製程形成，例如原子層沉積、化學氣相沉積、物理氣相沉積、氧化為主的沉積製程、其他合適的製程或前述之組合。在一實施例中，操作118包含使用選擇性蝕刻製程將密封層232和介電頂蓋233凹陷，選擇性蝕刻製程蝕刻密封層232和介電頂蓋233，而不蝕刻(或最小化蝕刻)硬遮罩層206和包覆層231。接著，操作118在凹口中沉積一個或多個介電材料，並對一個或多個介電材料進行化學機械研磨製程，以形成介電帽234。密封層232、犧牲介電插塞300、介電頂蓋233和介電帽234共同形成介電鰭229。介電鰭229縱向定向平行於鰭218(請參照第13A圖)。介電鰭229和包覆層231共同填充相鄰鰭218之間的空間。
在操作120，方法100(第1B圖)將設置於介電帽234之間的鰭218(特別來說，移除硬遮罩層206)和包覆層231凹陷。操作120可應用對硬遮罩層206和包覆層231有選擇性的一個或多個蝕刻製程，而不蝕刻(或最小化蝕刻)介電帽234和半導體層215。選擇性蝕刻製程可為乾蝕刻、濕蝕刻、反應性離子蝕刻或其他合適的蝕刻方法。
在操作122，方法100(第1B圖)形成虛設閘極堆疊物240和閘極間隙壁247。依據一實施例，形成第13A-13C圖所示的結構。第13A圖顯示半導體裝置200的上視圖，且第13B和13C圖分別顯示沿第13A圖的線B-B和線C-C的半導體裝置200的一部分的剖面示意圖。從上視圖來看，虛設閘極堆疊物240一般沿垂直於x方向的y方向縱向定向，而鰭218和介電鰭229沿x方向縱向定向。請參照第13B和13C圖，每個虛設閘極堆疊物240包含在鰭218和介電鰭229的表面上方的虛設閘極介電層235、在虛設閘極介電層235上方的虛設閘極電極層245以及在虛設閘極電極層245上方的一個或多個硬遮罩層246。在一實施例中，虛設閘極介電層235包含介電材料，例如氧化矽、高介電常數介電材料、其他合適的介電材料或前述之組合。在一些實施例中，虛設閘極電極層245包含多晶矽或其他合適的材料，且一個或多個硬遮罩層246包含氧化矽、氮化矽或其他合適的材料。虛設閘極介電層235、虛設閘極電極層245和硬遮罩層246可透過使用化學氣相沉積、物理氣相沉積、原子層沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、其他合適的方法或前述之組合沉積。接著，進行微影圖案化和蝕刻製程來將一個或多個硬遮罩層246、虛設閘極電極層245和虛設閘極介電層235圖案化，以形成虛設閘極堆疊物240，如第13A-13C圖所示。微影圖案化製程包含光阻塗佈(例如旋塗)、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、清洗、乾燥(例如硬烤)、其他合適的微影製程或前述之組合。蝕刻製程包含乾蝕刻製程、濕蝕刻製程、其他蝕刻方法或前述之組合。
方法122可更在虛設閘極堆疊物240的側壁上形成閘極間隙壁247，如第13B圖所示。閘極間隙壁247透過任何合適的製程形成，且包含介電材料。介電材料可包含矽、氧、碳、氮、其他合適的材料或前述之組合(例如氧化矽、氮化矽、氮氧化矽(SiON)、碳化矽、氮碳化矽(SiCN)、碳氧化矽(SiOC)及/或氮碳氧化矽(SiOCN))。舉例來說，可在虛設閘極堆疊物240上方沉積包含矽和氮的介電層(例如氮化矽層)，後續蝕刻(例如非等向性蝕刻)介電層，以形成閘極間隙壁247。在一些實施例中，閘極間隙壁247包含多層結構，例如包含氮化矽的第一介電層以及包含氧化矽的第二介電層。在一些實施例中，形成多於一組的間隙壁(例如密封間隙壁、偏移間隙壁、犧牲間隙壁、虛設間隙壁及/或主要間隙壁)與虛設閘極堆疊物240相鄰。
在操作124，方法100(第1B圖)透過蝕刻與閘極間隙壁247相鄰的鰭218來形成源極/汲極(S/D)溝槽250。依據一實施例，形成第14A-14E圖所示的結構。第14A圖顯示半導體裝置200的上視圖，且第14B、14C、14D和14E圖分別顯示沿第14A圖的線B-B、線C-C、線D-D和線E-E的半導體裝置200的一部分的剖面示意圖。特別來說，線B-B沿鰭218的縱向方向切割，線C-C沿虛設閘極堆疊物240的縱向方向切割，線D-D切割電晶體的源極/汲極區的其中一者且平行於虛設閘極堆疊物240，而線E-E切割電晶體的源極/汲極區的另一者且平行於虛設閘極堆疊物240。第15A-18A圖和第22A-30A圖中的線B-B、線C-C、線D-D和線E-E具有相似配置。
在第14A-14E圖所示的實施例中，蝕刻製程完全移除鰭218的源極/汲極區中的半導體層堆疊物205，進而暴露源極/汲極區中的鰭218的半導體層204。因此，源極/汲極溝槽250具有由半導體層堆疊物205的剩下部分定義的側壁以及由基底201定義的底部，半導體層堆疊物205的剩下部分設置於設置於虛設閘極堆疊物240下方的通道區中。在一些實施例中，蝕刻製程移除一些但並非全部的半導體層堆疊物205，使得源極/汲極溝槽250具有由源極/汲極區中的半導體層210或半導體層215定義的底部。在一些實施例中，蝕刻製程更移除一些但並非全部的鰭218的基底部分，使得源極/汲極溝槽250延伸至半導體層204的最頂表面之下。蝕刻製程包含乾蝕刻製程、濕蝕刻製程、其他合適的蝕刻製程或前述之組合。在一些實施例中，蝕刻製程為多步驟蝕刻製程。舉例來說，蝕刻製程可交替使用蝕刻劑，以分別和交替地移除半導體層210和半導體層215。在一些實施例中，蝕刻製程的參數被配置為選擇性移除半導體層堆疊物205，而最小化蝕刻(至不蝕刻)虛設閘極堆疊物240及/或隔離部件230。在一些實施例中，進行微影製程(例如本文所描述的這些微影製程)，以形成覆蓋虛設閘極堆疊物240及/或隔離部件230的圖案化遮罩層，且蝕刻製程使用圖案化遮罩層作為蝕刻遮罩。
操作124更在源極/汲極溝槽250中沿半導體層210的側壁形成內部間隙壁255(請參照第14B圖)。舉例來說，進行第一蝕刻製程，以選擇性移除透過源極/汲極溝槽250暴露的半導體層210，而最小化蝕刻(至不蝕刻)半導體層215，使得間隙形成於閘極間隙壁247下方的半導體層215之間以及半導體層215與半導體層204之間。因此，半導體層215的一部分(邊緣)懸置於閘極間隙壁247下方通道區中。在一些實施例中，間隙部分延伸至虛設閘極堆疊物240下方。第一蝕刻製程被配置為橫向蝕刻(例如沿x方向)半導體層210，進而減少沿x方向的半導體層210的長度。第一蝕刻製程為乾蝕刻製程、濕蝕刻製程、其他合適的蝕刻製程或前述之組合。接著，沉積製程在虛設閘極堆疊物240上方以及定義源極/汲極溝槽250的部件(例如半導體層215、半導體層210和半導體層204)上方形成間隔層，例如化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、其他合適的方法或前述之組合。間隔層部分填充(以及在一些實施例中，完全填充)源極/汲極溝槽250。沉積製程可被配置為確保間隔層填充閘極間隙壁247下方的半導體層215之間以及半導體層215與基底201之間的間隙。接著，進行第二蝕刻製程，以選擇性蝕刻間隔層來形成第14B圖所示的內部間隙壁255，而最小化蝕刻(至不蝕刻)半導體層215、虛設閘極堆疊物240和閘極間隙壁247。在一些實施例中，從閘極間隙壁247的側壁、半導體層215的側壁、虛設閘極堆疊物240和半導體層204移除間隔層。間隔層(且因此內部間隙壁255)包含不同於半導體層215的材料以及不同於閘極間隙壁247的材料，以在第二蝕刻製程期間實現所期望的蝕刻選擇性。在一些實施例中，間隔層包含介電材料，介電材料包含矽、氧、碳、氮、其他合適的材料或前述之組合(例如氧化矽、氮化矽、氮氧化矽、碳化矽或氮碳氧化矽)。在一些實施例中，內部間隙壁255包含低介電常數介電材料，例如本文所述的低介電常數介電材料。在半導體裝置200為鰭市場效電晶體的實施例中，省略內部間隙壁255。
在操作126，方法100(第1B圖)在一些源極/汲極溝槽250中形成半導體層239(請參照第16B圖)，其中將在這些源極/汲極溝槽250中形成背側源極/汲極接點。如以下所述，這可涉及多個製程。
在一實施例中，操作126對半導體裝置200的一些源極/汲極區進行額外的蝕刻。依據一實施例，形成第15A-15E圖所示的結構。第15A圖顯示半導體裝置200的上視圖，且第15B、15C、15D和15E圖分別顯示沿第15A圖的線B-B、線C-C、線D-D和線E-E的半導體裝置200的一部分的剖面示意圖。在所示的實施例中，操作126形成蝕刻遮罩241，蝕刻遮罩241包含圖案化硬遮罩236和圖案化光阻237。蝕刻遮罩241覆蓋除了選擇的源極/汲極區以外的半導體裝置200，蝕刻遮罩241中的開口238暴露源極/汲極區。接著，操作126在基底201中深深地蝕刻選擇的源極/汲極區，直到源極/汲極溝槽250中保留薄的半導體層204，進而將源極/汲極溝槽250延伸至基底201中。蝕刻製程可包含乾蝕刻、濕蝕刻、反應性離子蝕刻或其他合適的蝕刻。在此實施例中，蝕刻製程為大致非等向性(即大致垂直)。再者，調整蝕刻製程對半導體層204的材料有選擇性，而最小化蝕刻(至不蝕刻)閘極間隙壁247和硬遮罩層246。在蝕刻製程完成之後，操作126例如透過剝離製程移除圖案化光阻237。
之後，例如使用磊晶成長製程或其他合適製程在深源極/汲極溝槽中沉積半導體層239。依據一實施例，形成第16A-16E圖所示的結構。第16A圖顯示半導體裝置200的上視圖，且第16B、16C、16D和16E圖分別顯示沿第16A圖的線B-B、線C-C、線D-D和線E-E的半導體裝置200的一部分的剖面示意圖。在一些實施例中，半導體層239的磊晶成長透過分子束磊晶(MBE)製程、化學氣相沉積(CVD)製程、金屬有機化學氣相沉積(MOCVD)製程、其他合適的磊晶成長製程或前述之組合來實現。半導體層239包含不同於半導體層204的半導體材料，以實現在後續加工期間的蝕刻選擇性。舉例來說，半導體層239和半導體層204包含不同的材料、不同的原子百分比、不同的重量百分比及/或其他特性，以在蝕刻製程期間實現所期望的蝕刻選擇性。在一實施例中，舉例來說，半導體層204包含矽，且半導體層239包含矽鍺。在另一實施例中，半導體層239和半導體層204可皆包含矽鍺，但是具有不同的矽原子百分比。本發明實施例考慮了半導體層239和半導體層204包含可提供所期望的蝕刻選擇性的半導體材料的任何組合，包含本文所揭露的任何半導體材料。半導體層239沉積至一厚度，使得半導體層239接近半導體層堆疊物205的底部(第16B圖)，並與隔離部件230的頂表面大致齊平(第16D圖)。如果半導體層239一開始高於第16B和16D圖所示的高度，操作126可包含將半導體層239凹陷至第16B和16D圖所示的高度的蝕刻製程。在沉積半導體層239之後，操作126透過一個或多個蝕刻製程移除圖案化硬遮罩236。在各種實施例中，取決於設計，操作126中的半導體層239的額外蝕刻和成長可僅在源極區、僅在汲極區或源極和汲極區中進行。
在操作128，方法100(第1B圖)在源極/汲極溝槽250中磊晶成長磊晶源極/汲極部件260。依據一實施例，形成第17A-17E圖所示的結構。第17A圖顯示半導體裝置200的上視圖，且第17B、17C、17D和17E圖分別顯示沿第17A圖的線B-B、線C-C、線D-D和線E-E的半導體裝置200的一部分的剖面示意圖。如圖所示，從源極/汲極溝槽250的底部處的半導體層204和239以及從源極/汲極溝槽250的側壁處的半導體層215成長磊晶源極/汲極部件260。磊晶製程可使用化學氣相沉積的沉積技術(例如例如氣相磊晶及/或超高真空化學氣相沉積)、分子束磊晶、其他合適的磊晶成長製程或前述之組合。磊晶製程可使用氣體及/或液體前驅物，這些前驅物與半導體層204、239和215(特別為半導體層215)的組成反應。磊晶源極/汲極部件260摻雜分別用於n型電晶體或p型電晶體的n型摻雜物及/或p型摻雜物。在一些實施例中，對於n型電晶體，磊晶源極/汲極部件260包含矽且可摻雜碳、磷、砷、其他n型摻雜物或前述之組合(舉例來說，形成Si:C磊晶源極/汲極部件、Si:P磊晶源極/汲極部件或Si:C:P磊晶源極/汲極部件)。在一些實施例中，對於p型電晶體，磊晶源極/汲極部件260包含矽鍺或鍺，且可摻雜硼、其他p型摻雜物或前述之組合(舉例來說，形成Si:Ge:B磊晶源極/汲極部件)。在一些實施例中，磊晶源極/汲極部件260包含多於一個磊晶半導體層，其中磊晶半導體層可包含相同或不同材料及/或摻雜濃度。再者，在一實施例中，鄰接半導體層239的磊晶源極/汲極部件260包含不同於半導體層239的材料組成，以在背側導通孔形成製程期間實現蝕刻選擇性。舉例來說，在一實施例中，半導體層239包含SiGe，且磊晶源極/汲極部件260包含Si(對於n型電晶體)。舉例來說，在另一實施例中，半導體層239包含具有第一Ge原子百分比的SiGe，且磊晶源極/汲極部件260包含具有第二Ge原子百分比的SiGe(對於p型電晶體)，且第一Ge原子百分比不同於第二Ge原子百分比。在一些實施例中，磊晶源極/汲極部件260包含實現期望在個別通道區中的伸張應力及/或壓縮應力的材料及/或摻雜物。在一些實施例中，磊晶源極/汲極部件260在沉積期間透過將雜質加入磊晶製程的源材料來摻雜(即原位)。在一些實施例中，磊晶源極/汲極部件260透過沉積之後的離子佈植製程來摻雜。在一些實施例中，進行退火製程(例如快速熱退火(rapid thermal annealing，RTA)及/或雷射退火)，以活化磊晶源極/汲極部件260中的摻雜物。在一些實施例中，磊晶源極/汲極部件260以個別的加工順序形成，這些加工包含例如當在n型全繞式閘極電晶體區中形成磊晶源極/汲極部件260時，將p型全繞式閘極電晶體區遮蔽，以及當在p型全繞式閘極電晶體區中形成磊晶源極/汲極部件260時，將n型全繞式閘極電晶體區遮蔽。再者，如第17D和17E圖所示，相鄰的介電鰭229約束磊晶源極/汲極部件260，且磊晶源極/汲極部件260比介電鰭229更短。因此，介電鰭229將相鄰的磊晶源極/汲極部件260隔離，以免相鄰的磊晶源極/汲極部件260意外地彼此合併。
在操作130，方法100(第1B圖)形成接觸蝕刻停止層(contact etch stop layer，CESL)269和層間介電(inter-layer dielectric，ILD)層270。依據一實施例，形成第18A-18E圖所示的結構。第18A圖顯示半導體裝置200的上視圖，且第18B、18C、18D和18E圖分別顯示沿第18A圖的線B-B、線C-C、線D-D和線E-E的半導體裝置200的一部分的剖面示意圖。接觸蝕刻停止層269沉積於介電鰭229、磊晶源極/汲極部件260上方，並沿閘極間隙壁247的側壁沉積。層間介電層270沉積於接觸蝕刻停止層269上方，並填充兩側閘極間隙壁247之間的空間。接觸蝕刻停止層269包含不同於層間介電層270的材料以及不同於介電帽234的材料。接觸蝕刻停止層269可包含La2 O3 、Al2 O3 、SiOCN、SiOC、SiCN、SiO2 、SiC、ZnO、ZrN、Zr2 Al3 O9 、TiO2 、TaO2 、ZrO2 、HfO2 、Si3 N4 、Y2 O3 、AlON、TaCN、ZrSi或其他合適的材料，且可透過化學氣相沉積、物理氣相沉積、原子層沉積或其他合適的方法形成。層間介電層270可包括四乙氧基矽烷形成的氧化物、未摻雜矽酸鹽玻璃或摻雜氧化矽，例如硼磷矽酸鹽玻璃(BPSG)、氟摻雜石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜矽玻璃(BSG)、低介電常數介電材料、其他合適的介電材料或前述之組合。層間介電層270可透過電漿輔助化學氣相沉積(PECVD)、可流動化學氣相沉積(FCVD)或其他合適的方法形成。在沉積接觸蝕刻停止層269和層間介電層270之後，可進行化學機械研磨製程及/或其他平坦化製程，直到到達(暴露)虛設閘極堆疊物240的頂部(或頂表面)。在一些實施例中，平坦化製程移除虛設閘極堆疊物240的硬遮罩層246，以暴露下方的虛設閘極電極層245，例如多晶矽閘極電極層。
在操作132，方法100(第1B圖)以功能性閘極堆疊物240’(例如高介電常數金屬閘極)取代虛設閘極堆疊物240。依據一實施例，形成第19A-19C圖所示的結構。第19A圖顯示半導體裝置200的上視圖，且第19B和19C圖分別顯示沿第19A圖的線B-B和線C-C的半導體裝置200的一部分的剖面示意圖。此涉及如以下結合第19C-1、19C-2、19C-3和19C-4圖簡要描述的各種製程，第19C-1、19C-2、19C-3和19C-4圖顯示在不同製造步驟中，沿第19A圖的線C-C的半導體裝置200的一部分的剖面示意圖。
首先，操作132使用一個或多個蝕刻製程移除虛設閘極堆疊物240，形成閘極溝槽242(比較第13C和19C-1圖)。蝕刻製程可為乾蝕刻製程、濕蝕刻製程、其他合適的蝕刻製程或前述之組合。在一些實施例中，蝕刻製程為多步驟蝕刻製程。舉例來說，蝕刻製程可交替使用蝕刻劑，以分別和交替地移除虛設閘極堆疊物240的各層。在一些實施例中，蝕刻製程被配置為選擇性蝕刻虛設閘極堆疊物240，而最小化蝕刻(至不蝕刻)半導體裝置200的其他部件，例如層間介電層270、閘極間隙壁247、隔離部件230、包覆層231、半導體層215和半導體層210。
接著，操作132移除暴露於閘極溝槽242中的包覆層231和半導體層210，如第19C-1圖所示。蝕刻製程可選擇性蝕刻包覆層231，而最小化蝕刻(至不蝕刻)半導體層215、閘極間隙壁247和內部間隙壁255。
接著，操作132移除暴露於閘極溝槽242中的半導體層210，留下懸置於半導體層204上方的半導體層215，如第19C-1圖所示。雖未顯示，但是半導體層215沿x方向仍連接至磊晶源極/汲極部件260。此製程也被稱為通道釋放製程，且半導體層215也被稱為通道層。蝕刻製程可選擇性蝕刻半導體層210，而最小化蝕刻(至不蝕刻)半導體層215，且在一些實施例中，最小化蝕刻(至不蝕刻)閘極間隙壁247及/或內部間隙壁255。在半導體裝置200為鰭式場效電晶體的實施例中，因為在通道區中僅有半導體層215且沒有半導體層210，因此省略通道釋放製程。
首先，操作132形成環繞每個半導體層215的閘極介電層349，並在閘極介電層349上方形成閘極電極350，如第19C-2圖所示。功能性閘極堆疊物240’包括閘極介電層349和閘極電極350。閘極介電層349也沉積於介電鰭229的表面上方以及閘極溝槽242的底部處。閘極介電層349可包含高介電常數介電材料，例如HfO2 、HfSiO、HfSiO4 、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx 、ZrO、ZrO2 、ZrSiO2 、AlO、AlSiO、Al2 O3 、TiO、TiO2 、LaO、LaSiO、Ta2 O3 、Ta2 O5 、Y2 O3 、SrTiO3 、BaZrO、BaTiO3 (BTO)、(Ba,Sr)TiO3 (BST)、Si3 N4 、二氧化鉿-氧化鋁(HfO2 -Al2 O3 )合金、其他合適的高介電常數介電材料或前述之組合。閘極介電層349可透過化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)及/或其他合適的方法形成。在一些實施例中，功能性閘極堆疊物240’更包含在閘極介電層349與半導體層215之間的界面層。界面層可包含二氧化矽、氮氧化矽或其他合適的材料。在一些實施例中，閘極電極層350包含n型或p型功函數層和金屬填充層。舉例來說，n型功函數層可包括有著足夠小的有效功函數的金屬，例如鈦、鋁、碳化鉭、氮碳化鉭、氮化鉭矽或前述之組合。舉例來說，p型功函數層可包括有著足夠大的有效功函數的金屬，例如氮化鈦、氮化鉭、釕、鉬、鎢、鉑或前述之組合。舉例來說，金屬填充層可包含鋁、鎢、鈷、銅及/或合適的材料。閘極電極層350可透過化學氣相沉積、物理氣相沉積、電鍍及/或其他合適的製程形成。閘極電極層350沉積至高於介電鰭229的頂表面的高度。由於功能性閘極堆疊物240’包含高介電常數介電層和金屬層，因此功能性閘極堆疊物240’也可被稱為高介電常數金屬閘極。
接著，操作132將閘極電極層350凹陷，使得閘極電極層350的頂表面在介電鰭229(或一些介電鰭229)的頂表面之下。依據一實施例，形成第19C-3圖所示的結構。這有效地將閘極電極層350切割或隔開成多個區段，以形成多個隔開的高介電常數金屬閘極(或高介電常數金屬閘極區段)。此製程有時被稱為自對準切割金屬閘極製程(或自對準金屬閘極切割製程)，因此此製程在此步驟中不使用光微影製程的情況下切割金屬閘極，且透過介電鰭229的位置預定切割的位置。自對準切割金屬閘極製程比光微影切割金屬閘極製程更具優勢，因為前者受光微影覆蓋窗口或偏移的影響較小。此製程更增強了裝置微縮化。操作132可應用選擇性蝕刻閘極電極層350的濕蝕刻製程或乾蝕刻製程，而最小化蝕刻(至不蝕刻)介電帽234。在一些實施例中，蝕刻製程也最小化蝕刻(至不蝕刻)閘極介電層349，使得閘極介電層349大致保留在介電帽234的頂表面和側壁上。在一些實施例中，操作132也可蝕刻閘極介電層349。在一些實施例中，操作132也可將閘極間隙壁247部分凹陷。
之後，操作132在閘極電極層350上方和介電鰭229上方形成介電蓋層352。依據一實施例，形成第19C-4圖所示的結構。在一些實施例中，介電蓋層352包含La2 O3 、Al2 O3 、SiOCN、SiOC、SiCN、SiO2 、SiC、ZnO、ZrN、Zr2 Al3 O9 、TiO2 、TaO2 、ZrO2 、HfO2 、Si3 N4 、Y2 O3 、AlON、TaCN、ZrSi或其他合適的材料。介電蓋層352保護功能性閘極堆疊物240’免受用於蝕刻源極/汲極接觸孔的蝕刻和化學機械研磨製程。介電蓋層352可透過在功能性閘極堆疊物240’上方並選擇性地在凹陷的閘極間隙壁247上方沉積一個或多個介電材料，並對此一個或多個介電材料進行化學機械研磨製程來形成。
在操作134，方法100(第1C圖)在半導體裝置200的前側F進行中段(mid-end-of-line，MEOL)製程和後段(back-end-of-line，BEOL)製程。依據一實施例，形成第20A、20B和20C圖所示的結構。第20A圖顯示半導體裝置200的上視圖，且第20B和20C圖分別顯示沿第20A圖的線B-B和線C-C的半導體裝置200的一部分的剖面示意圖。舉例來說，操作134可蝕刻源極/汲極接觸孔，以暴露一些磊晶源極/汲極部件260，並在源極/汲極接觸孔中形成矽化物部件273和源極/汲極接點275。矽化物部件273可包含矽化鈦(TiSi)、矽化鎳(NiSi)、矽化鎢(WSi)、鎳鉑矽化物(NiPtSi)、鎳鉑鍺矽化物(NiPtGeSi)、鎳鍺矽化物(NiGeSi)、矽化鐿(YbSi)、矽化鉑(PtSi)、矽化銥(IrSi)、矽化鉺(ErSi)、矽化鈷(CoSi)或其他合適的化合物。在一實施例中，源極/汲極接點275可包含導電阻障層以及在導電阻障層上方的金屬填充層。導電阻障層可包含鈦(Ti)、鉭(Ta)、鎢(W)、鈷(Co)、釕(Ru)或導電氮化物(例如氮化鈦(TiN)、氮化鈦鋁(TiAlN)、氮化鎢(WN)、氮化鉭(TaN))或前述之組合，且可透過化學氣相沉積、物理氣相沉積、原子層沉積及/或其他合適的製程形成。金屬填充層可包含鎢(W)、鈷(Co)、鉬(Mo) 、釕(Ru)或其他金屬，且可透過化學氣相沉積、物理氣相沉積、原子層沉積、電鍍或其他合適的製程形成。在一些實施例中，源極/汲極接點275可省略導電阻障層。
操作134形成連接至功能性閘極堆疊物240’的閘極導通孔359，形成連接至源極/汲極接點275的源極/汲極接點導通孔，並形成一個或多個互連層，互連層具有埋置於介電層中的導線和導通孔。閘極導通孔359和源極/汲極接點導通孔(未顯示)可包含鎢(W)、鈷(Co)、鉬(Mo) 、釕(Ru)或其他金屬，且可透過化學氣相沉積、物理氣相沉積、原子層沉積、電鍍或其他合適的製程形成。此一個或多個互連層連接各個電晶體的閘極、源極和汲極電極以及半導體裝置200中的其他電路，以形成積體電路的一部分或整體。操作134也可在互連層上方形成保護層。在第20B圖的範例中，使用層277來標註各種介電層和金屬層，這些介電層和金屬層包含形成於源極/汲極接點275上方半導體裝置200的前側F形成的互連層和保護層。
在操作136，方法100(第1C圖)將半導體裝置200上下翻轉，並將半導體裝置200的前側F附接至載體370，如第21圖所示。這使得半導體裝置200可從半導體裝置200的背側B進行進一步加工。操作136可使用任何合適的附接製程，例如直接接合、混合接合、使用黏著物或其他接合方法。操作136可更包含對準、退火及/或其他製程。在一些實施例中，載體370可為矽晶圓。在本發明實施例的圖式中，包含第21圖和以下描述的其他圖式，“z”方向從半導體裝置200的背側B指向半導體裝置200的前側F，而“-z”方向從半導體裝置200的前側F指向半導體裝置200的背側B。
在操作138，方法100(第1C圖)從半導體裝置200的背側B將半導體裝置200薄化，直到從半導體裝置200的背側B暴露半導體層204。依據一實施例，形成第22A-22E圖所示的結構。第22A圖顯示半導體裝置200的上視圖，且第22B、22C、22D和22E圖分別顯示沿第22A圖的線B-B、線C-C、線D-D和線E-E的半導體裝置200的一部分的剖面示意圖。在各個實施例中，操作138可暴露或不暴露半導體層239、隔離部件230和密封層232。薄化製程可包含機械研磨製程及/或化學薄化製程。在機械研磨製程期間，可先從基底201移除大量的基底材料。之後，可對基底201的背側B應用蝕刻化學物來進行化學薄化製程，以進一步將基底201薄化。
在操作140，方法100(第1C圖)選擇性蝕刻半導體層204，以在功能性閘極堆疊物240’的背側和磊晶源極/汲極部件260的汲極部件上方形成溝槽272。依據一實施例，形成第23A-23E圖所示的結構。第23A圖顯示半導體裝置200的上視圖，且第23B、23C、23D和23E圖分別顯示沿第23A圖的線B-B、線C-C、線D-D和線E-E的半導體裝置200的一部分的剖面示意圖。在本實施例中，操作140可使用調整為對半導體層204的材料(例如在一實施例中為矽)有選擇性的蝕刻製程，而最小化蝕刻(至不蝕刻)磊晶源極/汲極部件260的汲極部件、功能性閘極堆疊物240’(特別為閘極介電層349以及如果有的界面層)、隔離部件230、半導體層239(例如在一實施例中為矽鍺)和密封層232。蝕刻製程可為乾蝕刻、濕蝕刻、反應性離子蝕刻或其他蝕刻方法。特別來說，在本實施例中，半導體層204的蝕刻為自對準。換句話說，操作140不需要蝕刻遮罩(例如由光微影製程形成的蝕刻遮罩)，以蝕刻半導體層204。反之，此蝕刻製程依賴對半導體層204和半導體層204的圍繞層中的材料的蝕刻選擇性。
在操作142，方法100(第1C圖)形成介電襯墊274和一個或多個介電層276，以填充溝槽272。依據一實施例，形成第24A-24E圖所示的結構。第24A圖顯示半導體裝置200的上視圖，且第24B、24C、24D和24E圖分別顯示沿第24A圖的線B-B、線C-C、線D-D和線E-E的半導體裝置200的一部分的剖面示意圖。在一實施例中，介電襯墊274包含氮化矽，且介電層276包含氧化矽。在一些實施例中，介電襯墊274包含其他介電材料，例如La2 O3 、Al2 O3 、SiOCN、SiOC、SiCN、SiO2 、SiC、ZnO、ZrN、Zr2 Al3 O9 、TiO2 、TaO2 、ZrO2 、HfO2 、Si3 N4 、Y2 O3 、AlON、TaCN、ZrSi或其他合適的材料。介電襯墊274沿溝槽272的各個表面具有大致一致的厚度，且可透過化學氣相沉積、物理氣相沉積、原子層沉積或其他合適的方法形成。在一些實施例中，介電層276可包括四乙氧基矽烷形成的氧化物、未摻雜矽酸鹽玻璃或摻雜氧化矽，例如硼磷矽酸鹽玻璃(BPSG)、氟摻雜石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜矽玻璃(BSG)及/或其他合適的介電材料。介電層276可透過電漿輔助化學氣相沉積(PECVD)、可流動化學氣相沉積(FCVD)或其他合適的方法形成。操作142可更進行化學機械研磨製程，以將半導體裝置200的背側平坦化，並暴露半導體層239用於進一步加工。
在操作144，方法100(第1C圖)從半導體裝置200的背側移除半導體層239。依據一實施例，形成第25A-25E圖所示的結構。第25A圖顯示半導體裝置200的上視圖，且第25B、25C、25D和25E圖分別顯示沿第25A圖的線B-B、線C-C、線D-D和線E-E的半導體裝置200的一部分的剖面示意圖。在本實施例中，操作144可使用調整為對半導體層239的材料(例如在一實施例中為矽鍺)有選擇性的蝕刻製程，而最小化蝕刻(至不蝕刻)介電襯墊274、介電層276、隔離部件230和密封層232。蝕刻製程形成溝槽(或接觸孔)278，以從半導體裝置200的背側暴露磊晶源極/汲極部件260，且蝕刻製程也可部分蝕刻磊晶源極/汲極部件260。蝕刻製程可為乾蝕刻、濕蝕刻、反應性離子蝕刻或其他蝕刻方法。特別來說，在本實施例中，半導體層239的蝕刻為自對準。換句話說，操作144不需要蝕刻遮罩(例如由光微影製程形成的蝕刻遮罩)，以蝕刻半導體層239。反之，此蝕刻製程依賴對半導體層239和半導體層239的圍繞層中的材料的蝕刻選擇性。此有利於溝槽278對準下方的磊晶源極/汲極部件260，而沒有例如由光微影覆蓋偏移引入的那些錯位(misalignments)。使用此製程將形成理想地對準磊晶源極/汲極部件260的背側源極接點(或源極導通孔)，如以下將描述。
在操作146，方法100(第1D圖)在溝槽278中及半導體裝置200的背側上方形成背側源極矽化物部件280並沉積一個或多個金屬層282(有時被稱為背側源極/汲極接點)。依據一實施例，形成第26A-26E圖所示的結構。第26A圖顯示半導體裝置200的上視圖，且第26B、26C、26D和26E圖分別顯示沿第26A圖的線B-B、線C-C、線D-D和線E-E的半導體裝置200的一部分的剖面示意圖。在一實施例中，操作146包含在溝槽278中沉積一個或多個金屬，對半導體裝置200進行退火製程，以在一個或多個金屬與磊晶源極/汲極部件260之間產生反應，以形成背側源極矽化物部件280，並移除一個或多個金屬的未反應部分，在溝槽278中保留背側源極矽化物部件280。此一個或多個金屬可包含鈦(Ti)、鉭(Ta)、鎢(W)、鎳(Ni)、鉑(Pt)、鐿(Yb)、銥(Ir)、鉺(Er)、鈷(Co)或前述之組合(例如兩個或多個金屬的合金)，且可透過使用化學氣相沉積、物理氣相沉積、原子層沉積或其他合適的方法沉積。背側源極矽化物部件280可包含矽化鈦(TiSi)、矽化鎳(NiSi)、矽化鎢(WSi)、鎳鉑矽化物(NiPtSi)、鎳鉑鍺矽化物(NiPtGeSi)、鎳鍺矽化物(NiGeSi)、矽化鐿(YbSi)、矽化鉑(PtSi)、矽化銥(IrSi)、矽化鉺(ErSi)、矽化鈷(CoSi)或其他合適的化合物。在一實施例中，一個或多個金屬層282可包含導電阻障層以及在導電阻障層上方的金屬填充層。導電阻障層可包含鈦(Ti)、鉭(Ta)、鎢(W)、鈷(Co)、釕(Ru)或導電氮化物(例如氮化鈦(TiN)、氮化鈦鋁(TiAlN)、氮化鎢(WN)、氮化鉭(TaN))或前述之組合，且可透過化學氣相沉積、物理氣相沉積、原子層沉積或其他合適的製程形成。金屬填充層可包含鎢(W)、鈷(Co)、鉬(Mo) 、釕(Ru)、鋁(Al)、鈦(Ti)、鉭(Ta)或其他金屬，且可透過化學氣相沉積、物理氣相沉積、原子層沉積、電鍍或其他合適的製程形成。
在操作148，方法100(第1D圖)對半導體裝置200的背側進行化學機械研磨製程，直到暴露犧牲介電插塞300。依據一實施例，形成第27A-27E圖所示的結構。第27A圖顯示半導體裝置200的上視圖，且第27B、27C、27D和27E圖分別顯示沿第27A圖的線B-B、線C-C、線D-D和線E-E的半導體裝置200的一部分的剖面示意圖。化學機械研磨製程移除密封層232的底部，進而從半導體裝置200的背側暴露犧牲介電插塞300。在一實施例中，化學機械研磨製程也可移除犧牲介電插塞300的一些部分。化學機械研磨製程也移除一個或多個金屬層282的多餘材料。一個或多個金屬層282的剩下部分變為背側接點。
在操作150，方法100(第1D圖)從半導體裝置200的背側移除犧牲介電插塞300。依據一實施例，形成第28A-28E圖所示的結構。第28A圖顯示半導體裝置200的上視圖，且第28B、28C、28D和28E圖分別顯示沿第28A圖的線B-B、線C-C、線D-D和線E-E的半導體裝置200的一部分的剖面示意圖。在本實施例中，操作150可使用調整為對犧牲介電插塞300的材料(例如在一實施例中為矽鍺)有選擇性的蝕刻製程，而最小化蝕刻(至不蝕刻)介電襯墊274、介電層276、隔離部件230、密封層232和介電頂蓋233。蝕刻製程在介電鰭229中形成空氣間隙302，密封層232和介電頂蓋233部分圍繞空氣間隙302。蝕刻製程可為乾蝕刻、濕蝕刻、反應性離子蝕刻或其他蝕刻方法。特別來說，本實施例中，犧牲介電插塞300的蝕刻為自對準。換句話說，操作150不需要蝕刻遮罩(例如由光微影製程形成的蝕刻遮罩)，以蝕刻犧牲介電插塞300。反之，此蝕刻製程依賴對犧牲介電插塞300和犧牲介電插塞300的圍繞層中的材料的蝕刻選擇性。
在操作152，方法100(第1D圖)從半導體裝置200的背側形成將空氣間隙302密封的介電底蓋304。依據一實施例，形成第29A-29E圖所示的結構。第29A圖顯示半導體裝置200的上視圖，且第29B、29C、29D和29E圖分別顯示沿第29A圖的線B-B、線C-C、線D-D和線E-E的半導體裝置200的一部分的剖面示意圖。介電底蓋304使用具有高沉積速率或高成長速率的材料，使得介電底蓋304可快速密封空氣間隙302的開口，而不會在空氣間隙302中沉積太大量的介電底蓋304。在一實施例中，介電底蓋304包含二氧化矽。在一些實施例中，介電底蓋304可包括四乙氧基矽烷形成的氧化物、未摻雜矽酸鹽玻璃或摻雜氧化矽，例如硼磷矽酸鹽玻璃(BPSG)、氟摻雜石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜矽玻璃(BSG)及/或其他合適的介電材料。介電底蓋304可透過電漿輔助化學氣相沉積或其他合適的方法形成。在一實施例中，操作152在半導體裝置200的背側上方沉積一個或多個介電材料，且一個或多個介電材料密封空氣間隙302，並接著對一個或多個介電材料進行化學機械研磨製程。一個或多個介電材料保留在空氣間隙302中的部分成為介電底蓋304。也將半導體裝置200的背側平坦化。
如第29A-29E圖所示，介電鰭229現在包含密封層232、介電底蓋304、介電頂蓋233、介電帽234和空氣間隙302。密封層232現在分隔為多個密封部件，這些密封部件具有透過介電頂蓋233隔開的頂部以及透過介電底蓋304隔開的底部。密封層232、介電底蓋304和介電頂蓋233圍繞空氣間隙302。如第29A圖所示，介電鰭229橫向(沿y方向)設置於相鄰磊晶源極/汲極部件260之間，以及橫向(沿x方向)設置於相鄰功能性閘極堆疊物240’之間。在本實施例中，空氣間隙302垂直延伸(沿z方向)平行於功能性閘極堆疊物240’的高度的大部分(即大於50%)和磊晶源極/汲極部件260的高度的大部分(即大於50%)。由於空氣具有最小的介電常數(空氣的介電常數值約1.0)，因此介電鰭229有利地減少相鄰磊晶源極/汲極部件260之間以及相鄰功能性閘極堆疊物240’之間的耦合電容，並改善半導體裝置200的效能。沿z方向來看，金屬層282的頂表面在介電底蓋304的頂表面之上。隔離部件230的一部分設置於金屬層282與密封層232之間。在第29D和29E圖所示的一些實施例中，密封層232、隔離部件230和磊晶源極/汲極部件260圍繞空氣間隙302(或空氣空隙)。在本實施例中，密封層232(或密封部件)直接接觸功能性閘極堆疊物240’和磊晶源極/汲極部件260。沿第29D和29E圖的z方向來看，介電鰭229(特別為介電帽234)延伸至磊晶源極/汲極部件260之上。沿z方向來看，介電鰭229(特別為介電帽234)也延伸至功能性閘極堆疊物240’之上(請參照第19C-4圖)，這未顯示於第29C圖的部分視圖中。
在操作154，方法100(第1D圖)形成背側電源軌284。依據一實施例，形成第30A-30E圖所示的結構。第30A圖顯示半導體裝置200的上視圖，且第30B、30C、30D和30E圖分別顯示沿第30A圖的線B-B、線C-C、線D-D和線E-E的半導體裝置200的一部分的剖面示意圖。如第30B和30D圖所示，金屬層282電性連接至背側電源軌284。如第30C和30E圖所示，功能性閘極堆疊物240’和一些磊晶源極/汲極部件260與背側電源軌284隔開。介電鰭229可直接接觸背側電源軌284。在一實施例中，背側電源軌284可透過使用鑲嵌製程、雙鑲嵌製程、金屬圖案化製程或其他合適的製程形成。背側電源軌284可包含鎢(W)、鈷(Co)、鉬(Mo) 、釕(Ru)、銅(Cu)、鋁(Al)、鈦(Ti)、鉭(Ta)或其他金屬，且可透過化學氣相沉積、物理氣相沉積、原子層沉積、電鍍或其他合適的製程沉積。雖然未顯示於第30A-30E圖，但是背側電源軌284埋置於一個或多個介電層中。具有背側電源軌284有利地增加了在半導體裝置200中可用於值接連接至源極/汲極接點和導通孔的金屬軌。相較於沒有背側電源軌284的其他結構，具有背側電源軌284也增加了閘極密度，以實現更大的裝置集成度。背側電源軌284可具有比在半導體裝置200的前側上的第一層級金屬(M0)更寬的尺寸，這有利於減少背側電源軌電阻。
在操作156，方法100(第1D圖)對半導體裝置200進行進一步的製造過程。舉例來說，操作156可形成背側互連線286(第31圖)。背側互連線286包含埋置於一個或多個介電層中的導線和導通孔。在一些實施例中，將背側電源軌284視為背側互連線286的一部分。操作156也可在半導體裝置200的背側上形成保護層，移除載體370，並進行其他後段製程。
雖然不意圖限制，但是本發明實施例提供以下的一個或多個優點。舉例來說，本發明實施例形成具有空氣間隙的介電鰭來隔離金屬閘極並隔離源極/汲極部件。介電鰭透過晶圓前側製程和晶圓背側製程的結合來形成。介電鰭中的空氣間隙更降低相鄰金屬閘極之間以及相鄰源極/汲極部件之間的耦合電容。介電鰭也作為以自對準方式來切割金屬閘極，以更改善裝置集成度。本發明實施例可容易地整合至現有的半導體製造過程中。
在一範例方面，本發明實施例針對一方法，此方法包含提供結構，結構具有從基底延伸的兩個鰭及與兩個鰭的下部相鄰的隔離結構；在隔離結構上方及兩個鰭的頂部和側壁上方形成包覆層；使用包覆層作為蝕刻遮罩來將隔離結構凹陷，以暴露基底；在將隔離結構凹陷之後，在基底、隔離結構和包覆層上方沉積密封層；在密封層上方及兩個鰭之間形成犧牲插塞；以及在犧牲插塞上方及橫向地兩個鰭之間沉積介電頂蓋。
在一實施例中，此方法更包含將介電頂蓋和密封層凹陷，進而在兩個鰭上的包覆層之間形成間隙；以及在間隙中形成高介電常數介電帽。
在另一實施例中，此方法更包含在兩個鰭上方形成虛設閘極堆疊物和閘極間隙壁；在相鄰於閘極間隙壁的兩個鰭中蝕刻源極/汲極溝槽；在源極/汲極溝槽中形成源極/汲極部件；以及以高介電常數金屬閘極取代虛設閘極堆疊物。在另一實施例中，此方法更包含從結構的背側將基底薄化，直到暴露兩個鰭；在結構的背側上方形成背側介電層；形成背側導通孔延伸通過背側介電層，並電性連接至源極/汲極部件的至少一者；在形成背側導通孔之後，對結構的背側進行化學機械研磨製程，直到暴露犧牲插塞；移除犧牲插塞，以在結構的背側形成溝槽；以及以介電底蓋密封溝槽，以形成由密封層、介電頂蓋和介電底蓋圍繞的空氣間隙。在一些實施例中，犧牲插塞包括矽鍺，密封層包括氮碳化矽，介電頂蓋包括二氧化矽，且介電底蓋包括二氧化矽。在一些實施例中，包覆層包括矽鍺。在一些實施例中，背側導通孔延伸至介電底蓋之上。
在一些實施例中，兩個鰭的各包含第一半導體層和第二半導體層交替排列於彼此之上的堆疊物。
在另一範例方面，本發明實施例針對一方法，此方法包含提供結構，結構具有從基底延伸的兩個鰭及與兩個鰭的下部相鄰的隔離結構，其中兩個鰭各包含第一半導體層和第二半導體層交替排列於彼此之上的堆疊物；在隔離結構上方及兩個鰭的頂部和側壁上方形成包覆層；使用包覆層作為蝕刻遮罩來將隔離結構凹陷，以暴露基底；在基底、隔離結構和包覆層上方形成密封層；形成犧牲插塞填充兩個鰭的兩側側壁上的密封層之間的空間，其中犧牲插塞的頂表面在複數個第一半導體層的最頂層下方；在犧牲插塞上方及沉積介電頂蓋；以及在介電頂蓋和密封層上方形成高介電常數介電帽，以形成包括密封層、介電頂蓋和高介電常數介電帽的介電鰭。
在一實施例中，形成高介電常數介電帽的步驟包含將介電頂蓋和密封層凹陷，進而在兩個鰭的兩側側壁上的包覆層之間形成間隙；以及在間隙中沉積一個或複數個高介電常數介電材料。
在一實施例中，此方法更包含在兩個鰭上方形成虛設閘極堆疊物和閘極間隙壁；在相鄰於閘極間隙壁的兩個鰭中蝕刻源極/汲極溝槽；在源極/汲極溝槽中形成內部間隙壁；以及在源極/汲極溝槽中形成源極/汲極部件，其中介電鰭將源極/汲極部件隔開。在一些其他實施例中，此方法更包含移除虛設閘極堆疊物，以形成閘極溝槽；移除閘極溝槽暴露的第二半導體層；在閘極溝槽中沉積高介電常數金屬閘極；以及回蝕刻高介電常數金屬閘極，直到高介電常數金屬閘極的頂表面在介電鰭的頂表面之下。在一些其他實施例中，此方法更包含在結構的背側上方形成背側介電層；以及形成背側導通孔延伸通過背側介電層，並電性連接至源極/汲極部件的至少一者。在一些其他實施例中，此方法更包含在形成背側導通孔之後，對結構的背側進行化學機械研磨製程直到暴露犧牲插塞；移除犧牲插塞，以從結構的背側形成溝槽；以及在溝槽的開口處沉積介電底蓋，以形成由密封層、介電頂蓋和介電底蓋圍繞的空氣間隙。在一實施例中，犧牲插塞包括矽鍺，密封層包括氮碳化矽，介電頂蓋包括二氧化矽，且介電底蓋包括二氧化矽。在一些其他實施例中，此方法更包含在結構的背側形成電源軌，電源軌電性連接至背側導通孔。
在另一範例方面，本發明實施例針對半導體結構，此半導體結構包含電源軌；介電層，位於電源軌上方；兩源極/汲極部件，位於介電層上方；導通孔結構，延伸通過介電層，並將兩源極/汲極部件的其中一者電性連接至電源軌；以及介電鰭，橫向設置於兩源極/汲極部件之間，其中介電鰭包含在兩源極/汲極部件的側壁上的密封介電部件、兩密封介電部件的底部之間的介電底蓋、兩密封介電部件的頂部之間的介電頂蓋以及由兩密封介電部件、介電底蓋和介電頂蓋圍繞的空氣間隙，其中導通孔結構的頂表面在介電底蓋的頂表面之上。
在一實施例中，介電鰭更包含設置於介電頂蓋和密封介電部件的頂部上方的高介電常數介電帽。在一實施例中，密封介電部件包括氮碳化矽，介電頂蓋包括二氧化矽，且介電底蓋包括二氧化矽。在一實施例中，半導體結構更包含隔離部件，位於兩密封介電部件的其中一者與導通孔結構之間。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
100:方法 102,104,106,108,110,112,114,116,118,120,122,124,126,128,130,132,134,136,138,140,142,144,146,148,150,152,154,156:操作 200:半導體裝置 201:基底 202,370:載體 203:絕緣體 204,210,215,239:半導體層 205:半導體層堆疊物 206,246:硬遮罩層 218:鰭 229:介電鰭 230:隔離部件 231:包覆層 232:密封層 233:介電頂蓋 234:介電帽 235:虛設閘極介電層 236:圖案化硬遮罩 237:圖案化光阻 238:開口 240:虛設閘極堆疊物 240’:功能性閘極堆疊物 241:蝕刻遮罩 242:閘極溝槽 245:虛設閘極電極層 247:閘極間隙壁 250:源極/汲極溝槽 255:內部間隙壁 260:磊晶源極/汲極部件 269:接觸蝕刻停止層 270:層間介電層 272,278:溝槽 273:矽化物部件 274:介電襯墊 275:源極/汲極接點 276:介電層 277:層 280:背側源極矽化物部件 282:金屬層 284:背側電源軌 286:背側互連線 300:犧牲介電插塞 302:空氣間隙 304:介電底蓋 349:閘極介電層 350:閘極電極 352:介電蓋層 359:閘極導通孔 F:前側 B:背側
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1A、1B、1C和1D圖顯示依據本發明實施例各方面，形成具有背側電源軌和背側自對準導通孔的半導體裝置的方法的流程圖。 第2、3、4B、5、6、7、8、9、10、11、12、13B、13C、14B、14C、14D、14E、15B、15C、15D、15E、16B、16C、16D、16E、17B、17C、17D、17E、18B、18C、18D、18E、19B、19C、19C-1、19C-2、19C-3、19C-4、20B、20C、21、22B、22C、22D、22E、23B、23C、23D、23E、24B、24C、24D、24E、25B、25C、25D、25E、26B、26C、26D、26E、27B、27C、27D、27E、28B、28C、28D、28E、29B、29C、29D、29E、30B、30C、30D、30E和31圖為依據第1A-1D圖的方法的實施例之半導體裝置的一部分的剖面示意圖。 第4A、13A、14A、15A、16A、17A、18A、19A、20A、22A、23A、24A、25A、26A、27A、28A、29A和30A圖顯示依據一些實施例之半導體裝置的一部分的上視圖。
100:方法
102,104,106,108,110,112,114,116:操作

Claims (15)

  1. 一種半導體結構的形成方法，包括：提供一結構，該結構具有從一基底延伸的兩個鰭及與該兩個鰭的下部相鄰的一隔離結構；在該隔離結構上方及該兩個鰭的頂部和側壁上方形成一包覆層；使用該包覆層作為一蝕刻遮罩來將該隔離結構凹陷，以暴露該基底；在將該隔離結構凹陷之後，在該基底、該隔離結構和該包覆層上方沉積一密封層；在該密封層上方及該兩個鰭之間形成一犧牲插塞；以及在該犧牲插塞上方及橫向地該兩個鰭之間沉積一介電頂蓋。
  2. 如請求項1之半導體結構的形成方法，更包括：將該介電頂蓋和該密封層凹陷，進而在該兩個鰭上的該包覆層之間形成一間隙；以及在該間隙中形成一高介電常數介電帽。
  3. 如請求項1或2之半導體結構的形成方法，更包括：在該兩個鰭上方形成一虛設閘極堆疊物和一閘極間隙壁；在相鄰於該閘極間隙壁的該兩個鰭中蝕刻複數個源極/汲極溝槽；在該複數個源極/汲極溝槽中形成複數個源極/汲極部件；以及以一高介電常數金屬閘極取代該虛設閘極堆疊物。
  4. 如請求項3之半導體結構的形成方法，更包括：從該結構的背側將該基底薄化，直到暴露該兩個鰭；在該結構的背側上方形成一背側介電層； 形成一背側導通孔延伸通過該背側介電層，並電性連接至該複數個源極/汲極部件的至少一者；在形成該背側導通孔之後，對該結構的背側進行一化學機械研磨製程，直到暴露該犧牲插塞；移除該犧牲插塞，以在該結構的背側形成一溝槽；以及以一介電底蓋密封該溝槽，以形成由該密封層、該介電頂蓋和該介電底蓋圍繞的一空氣間隙。
  5. 如請求項4之半導體結構的形成方法，其中該背側導通孔延伸至該介電底蓋之上。
  6. 一種半導體結構的形成方法，包括：提供一結構，該結構具有從一基底延伸的兩個鰭及與該兩個鰭的下部相鄰的一隔離結構，其中該兩個鰭各包含複數個第一半導體層和複數個第二半導體層交替排列於彼此之上的一堆疊物；在該隔離結構上方及該兩個鰭的頂部和側壁上方形成一包覆層；使用該包覆層作為一蝕刻遮罩來將該隔離結構凹陷，以暴露該基底；在該基底、該隔離結構和該包覆層上方形成一密封層；形成一犧牲插塞填充該兩個鰭的兩側側壁上的該密封層之間的一空間，其中該犧牲插塞的頂表面在該複數個第一半導體層的一最頂層下方；在該犧牲插塞上方及沉積一介電頂蓋；以及在該介電頂蓋和該密封層上方形成一高介電常數介電帽，以形成包括該密封層、該介電頂蓋和該高介電常數介電帽的一介電鰭。
  7. 如請求項6之半導體結構的形成方法，其中形成該高介電常數介 電帽的步驟包含：將該介電頂蓋和該密封層凹陷，進而在該兩個鰭的兩側側壁上的該包覆層之間形成一間隙；以及在該間隙中沉積一個或複數個高介電常數介電材料。
  8. 如請求項6或7之半導體結構的形成方法，更包括：在該兩個鰭上方形成一虛設閘極堆疊物和一閘極間隙壁；在相鄰於該閘極間隙壁的該兩個鰭中蝕刻複數個源極/汲極溝槽；在該複數個源極/汲極溝槽中形成複數個內部間隙壁；以及在該複數個源極/汲極溝槽中形成複數個源極/汲極部件，其中該介電鰭將該複數個源極/汲極部件隔開。
  9. 如請求項8之半導體結構的形成方法，更包括：移除該虛設閘極堆疊物，以形成一閘極溝槽；移除該閘極溝槽暴露的該複數個第二半導體層；在該閘極溝槽中沉積一高介電常數金屬閘極；以及回蝕刻該高介電常數金屬閘極，直到該高介電常數金屬閘極的頂表面在該介電鰭的頂表面之下。
  10. 如請求項9之半導體結構的形成方法，更包括：在該結構的背側上方形成一背側介電層；以及形成一背側導通孔延伸通過該背側介電層，並電性連接至該複數個源極/汲極部件的至少一者。
  11. 如請求項10之半導體結構的形成方法，更包括：在形成該背側導通孔之後，對該結構的背側進行一化學機械研磨製程直到暴 露該犧牲插塞；移除該犧牲插塞，以從該結構的背側形成一溝槽；以及在該溝槽的開口處沉積一介電底蓋，以形成由該密封層、該介電頂蓋和該介電底蓋圍繞的一空氣間隙。
  12. 如請求項11之半導體結構的形成方法，更包括：在該結構的背側形成一電源軌，該電源軌電性連接至該背側導通孔。
  13. 一種半導體結構，包括：一電源軌；一介電層，位於該電源軌上方；兩源極/汲極部件，位於該介電層上方；一導通孔結構，延伸通過該介電層，並將該兩源極/汲極部件的其中一者電性連接至該電源軌；以及一介電鰭，橫向設置於該兩源極/汲極部件之間，其中該介電鰭包含在該兩源極/汲極部件的側壁上的兩密封介電部件、該兩密封介電部件的底部之間的一介電底蓋、該兩密封介電部件的頂部之間的一介電頂蓋以及由該兩密封介電部件、該介電底蓋和該介電頂蓋圍繞的一空氣間隙，其中該導通孔結構的頂表面在該介電底蓋的頂表面之上，其中該介電底蓋的厚度大於該兩密封介電部件的每一者的厚度。
  14. 如請求項13之半導體結構，其中該介電鰭更包含設置於該介電頂蓋和該兩密封介電部件的頂部上方的一高介電常數介電帽。
  15. 如請求項13或14之半導體結構，更包括：一隔離部件，位於該兩密封介電部件的其中一者與該導通孔結構之間。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017052604A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Backside fin recess control with multi-hsi option
TW201817011A (zh) * 2016-07-01 2018-05-01 英特爾公司 用於帶有雙面金屬化之半導體裝置的背面接觸電阻降低之技術
US20190334008A1 (en) * 2018-04-30 2019-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Air spacers in transistors and methods forming same
US20190341297A1 (en) * 2017-03-30 2019-11-07 Intel Corporation Back side processing of integrated circuit structures to form insulation structure between adjacent transistor structures
TWI677984B (zh) * 2017-08-28 2019-11-21 台灣積體電路製造股份有限公司 具有鰭及閘極結構之半導體結構及積體電路之製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9085120B2 (en) * 2013-08-26 2015-07-21 International Business Machines Corporation Solid state nanopore devices for nanopore applications to improve the nanopore sensitivity and methods of manufacture
US10014292B2 (en) * 2015-03-09 2018-07-03 Monolithic 3D Inc. 3D semiconductor device and structure
US10658358B2 (en) * 2015-03-09 2020-05-19 Monolithic 3D Inc. 3D semiconductor wafer, devices, and structure
US9871121B2 (en) * 2014-03-10 2018-01-16 Qualcomm Incorporated Semiconductor device having a gap defined therein
KR102407994B1 (ko) * 2015-03-23 2022-06-14 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102365305B1 (ko) * 2015-03-27 2022-02-22 삼성전자주식회사 반도체 소자
US9559184B2 (en) * 2015-06-15 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Devices including gate spacer with gap or void and methods of forming the same
US9892961B1 (en) * 2016-08-09 2018-02-13 International Business Machines Corporation Air gap spacer formation for nano-scale semiconductor devices
BR112019001313A2 (pt) * 2016-08-26 2019-04-30 Intel Corporation estruturas de dispositivo de circuito integrado e técnicas de fabricação de frente e verso
CN109690785B (zh) 2016-09-30 2022-08-30 英特尔公司 用于两侧金属化的半导体器件的背面源极/漏极替换
DE112016007504T5 (de) * 2016-12-07 2019-09-26 Intel Corporation Integriertes Schaltungs-Bauelement mit zinnenartigem Metall-Leiterbahn-Layout
US10483378B2 (en) * 2017-08-31 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial features confined by dielectric fins and spacers
US10411114B2 (en) * 2017-12-21 2019-09-10 International Business Machines Corporation Air gap spacer with wrap-around etch stop layer under gate spacer
US10854503B2 (en) * 2018-07-16 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with air gap and method sealing the air gap
US10971605B2 (en) 2018-10-22 2021-04-06 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy dielectric fin design for parasitic capacitance reduction
US10998238B2 (en) * 2018-10-31 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits with buried interconnect conductors
KR20210012084A (ko) * 2019-07-23 2021-02-03 삼성전자주식회사 반도체 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017052604A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Backside fin recess control with multi-hsi option
TW201817011A (zh) * 2016-07-01 2018-05-01 英特爾公司 用於帶有雙面金屬化之半導體裝置的背面接觸電阻降低之技術
US20190341297A1 (en) * 2017-03-30 2019-11-07 Intel Corporation Back side processing of integrated circuit structures to form insulation structure between adjacent transistor structures
TWI677984B (zh) * 2017-08-28 2019-11-21 台灣積體電路製造股份有限公司 具有鰭及閘極結構之半導體結構及積體電路之製造方法
US20190334008A1 (en) * 2018-04-30 2019-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Air spacers in transistors and methods forming same

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