TWI677984B - 具有鰭及閘極結構之半導體結構及積體電路之製造方法 - Google Patents

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江國誠
Kuo Cheng Ching
蔡騰群
Teng Chun Tsai
程冠倫
Kuan Lun Cheng
王志豪
Chih Hao Wang
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台灣積體電路製造股份有限公司
Taiwan Semiconductor Manufacturing Co., Ltd.
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Abstract

本揭露提供一種半導體結構。此半導體結構包括形成於基材上之複數個裝置鰭；形成於基材上且設置於裝置鰭之間的複數個填充鰭；以及形成於此些裝置鰭及此些填充鰭上之複數個閘極堆疊。此些填充鰭包括第一介電材料層及沉積在第一介電材料層上的第二介電材料層。此第一介電材料層及第二介電材料層於組成上彼此不相同。

Description

具有鰭及閘極結構之半導體結構及積體 電路之製造方法
本揭露是關於一種半導體的製造方法，且特別是提供一種具有鰭及閘極結構之積體電路及其製造方法。
半導體積體電路(Integrated Circuit；IC)工業已經歷幾何級數的增長。於IC材料及設計之技術進步已製出ICs之多個世代，且相較於前一世代之，每一世代具有更小與更複雜之電路。在積體電路發展過程中，當幾何尺寸(即利用製作流程可形成之最小組件(或線))已減小的同時時，功能密度(即每一晶片面積內連接裝置之數量)已普遍增加。這樣的尺寸縮小製程，一般提供了增加產品效能且降低相關成本之優點。對於此些改良，可理解此尺寸縮小亦會增加積體電製程及製造上的複雜度。積體電路製程及製造中，類似的發展係必需的。舉例來說，導入三維電晶體，如鰭式場效電晶體(Fin-Like Field-Effect Transistor；FinFET)，以取代平面式電晶體。FinFET可被認為是突伸 至閘極的典型平面式裝置。一般的FinFET係製造為具有自基材向上延伸的薄「鰭」(或鰭式結構)。場效電晶體(Field-Effect Transistor：FET)的通道被形成在垂直的鰭中，且閘極被提供於鰭的通道區域之上(譬如裹覆(wrapping around)鰭的溝槽區域)。裹覆閘極於鰭增加通道區域及閘極間的接觸面積，且允許閘極由多側控制溝槽。此可於多個方法中發揮重要功效，且在一些應用中，FinFETs提供減少短通道效應、降低漏電流與較高之電流。換句話說，其可較平面式電晶體更加快速、更小且更有效率。
然而，因FinFETs及其他非平面裝置其本身的複雜度，加以先進技術節點的高圖案密度，許多適用於平面電晶體的技術無法良好地適用在製作非共平面裝置上。僅作為一例子，形成閘極堆疊在半導體基材上的習知技術有可能產生不需要的崩塌或黏附(sticking)的缺陷。在改良之技術節點中，電晶體閘極的高度需要更加的高。舉例來說，當閘極長度小於20nm，閘極的寬高比例(定義為閘極高度大於閘極寬度)可大於15。此高的閘極寬高比可能造成相鄰的閘極崩塌或相互突刺，特別是於各個製程之中，例如：溼式蝕刻及清洗其他考量包含在源極/汲極長晶時，底切(under-cutting)淺溝槽隔離(Shallow Trench Isolation；STI)，或者在形成源極/汲極接觸時，過蝕淺溝槽隔離。
因此，雖然目前的製造技術已適用於平面電晶體裝置，為達成設計上不斷增進的需求，技術上仍有許多進步的空間。
本揭露提出一種半導體結構。此半導體結構包括，複數個裝置鰭，形成於基材上；複數個填充鰭，形成於基材上且設置在裝置鰭之間；以及複數個閘極堆疊，形成於裝置鰭及填充鰭上。填充鰭包括第一介電材料層及沉積在此第一介電材料層上的第二介電材料層。第一介電材料層及第二介電材料層於組成上彼此不相同。
根據本揭露之另一態樣，提出一種積體電路的製造方法，此製造方法包括：形成裝置鰭結構於基材上，其中裝置鰭結構包括複數個裝置鰭，且裝置鰭結構於裝置鰭之間定義出複數個溝槽；以第一介電材料層及第二介電材料層填充溝槽，因而形成填充鰭結構，其中填充鰭結構具有突伸的複數個填充鰭；以及形成複數個閘極堆疊於裝置鰭及填充鰭上。
根據本揭露之另一態樣，提出一種半導體結構。此半導體結構包括：複數個裝置鰭，形成於基材上；複數個填充鰭，形成於此些裝置鰭間的複數個溝槽中。此些填充鰭包括具有第一寬度的第一填充鰭與具有第二寬度的第二填充鰭，其中第二寬度大於第一寬度。第一填充鰭包括第一介電材料層。第二填充鰭包括第一介電材料層及第二介電 材料層。此半導體進一步包括複數個閘極堆疊，形成於些裝置鰭及此些填充鰭上。第一介電材料層包括金屬氧化物及金屬氮化物之至少一者。第二介電材料層包括具有矽及碳的介電層。
100‧‧‧工件
102‧‧‧基材
132/104‧‧‧硬罩幕層
106‧‧‧裝置鰭
108/108B/108C/108D/124‧‧‧溝槽
112/126/140‧‧‧介電層
114‧‧‧切割溝槽
116‧‧‧抗蝕層
118/118A/118B/118C/118D‧‧‧填充鰭
120/122‧‧‧介電材料層
130/130A/130B/130C/130D/130E‧‧‧閘極堆疊
132A/132B‧‧‧罩幕材料膜
134‧‧‧側壁特徵
136‧‧‧源極/汲極
142‧‧‧停止層
146/146A/146B/146C/146D/146E‧‧‧閘極堆疊
148‧‧‧閘極切割特徵
150‧‧‧接觸特徵
152‧‧‧場效電晶體
154‧‧‧通道區域
200‧‧‧方法
202/204/206/208/210/212/214/216/218/220/222/224/226/228/230‧‧‧操作
AA’/BB’‧‧‧虛線
D‧‧‧深度
T1/T2‧‧‧厚度
W/Wc/Wd/Wf‧‧‧寬度
當結合隨附圖式閱讀時，自以下詳細描述將最佳地理解本揭露之態樣。應注意，根據工業中之標準實務，圖式中之各特徵並非按比例繪製。實際上，可出於論述清晰之目的任意增減所說明的特徵之尺寸。
[圖1A]係繪示根據本揭露之一些實施例之半導體結構之透視示意圖。
[圖1B]係繪示根據本揭露之一些實施例之圖1A中沿著虛線AA’的半導體結構之剖視示意圖。
[圖1C]係繪示根據本揭露之一些實施例於圖1A中沿著虛線BB’的半導體結構之剖視示意圖。
[圖2]係繪示根據本揭露之一些實施例之積體電路製造方法之流程圖。
[圖3]係繪示根據本揭露之一些實施例之半導體結構之透視示意圖。
[圖4A]、[圖5A]、[圖6A]、[圖7A]、[圖8A]、[圖9A]、[圖10A]、[圖11A]、[圖12A]、[圖13A]、[圖15A]及[圖16A]係繪示根據本揭露之一些實施例之半導體結構於各製作階段之透視示意圖。
[圖4B]、[圖5B]、[圖6B]、[圖7B]、[圖8B]、[圖9B]、[圖10B]、[圖11B]、[圖12B]、[圖13B]、[圖15B]及[圖16B]係繪示根據本揭露之一些實施例之半導體結構於各製作階段之俯視示意圖。
[圖4C]、[圖5C]、[圖6C]、[圖7C]、[圖8C]、[圖9C]、[圖10C]、[圖11C]、[圖12C]、[圖13C]、[圖15C]及[圖16C]係繪示根據本揭露之一些實施例之半導體結構於各製作階段之剖視示意圖。
[圖14]係繪示根據本揭露之一些實施例之積體電路製造方法之流程圖。
須理解的是，以下揭露提供許多不同實施例或例示，以實施發明的不同特徵。以下敘述之成份和排列方式的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，第一特徵形成在第二特徵之上或上方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。再者，本揭露可重複使用元件標號/文字符號於不同的實施例中。該重複使用之目的在於簡化與明確敘述內容，而不具決定不同實施例中特定元件或組合的關係。
此外，空間相對性用語，例如「下方(beneath)」、「在...之下(below)」、「低於(lower)」、 「在...之上(above)」、「高於(upper)」等，是為了易於描述圖式中所繪示的元素或特徵和其他元素或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本文所用的空間相對性描述也可以如此解讀。
本揭露內容涉及但不以其他方式限制於鰭式場效電晶體(Fin-Like Field-Effect Transistor；FinFET)裝置。舉例來說，FinFET裝置可為互補式金屬氧化半導體(complementary metal-oxide-semiconductor；CMOS)，且CMOS包括P型金屬氧化物半導體(P-type metal-oxide-semiconductor；PMOS)FinFET裝置及N型金屬氧化物半導體(N-type metal-oxide-semiconductor；NMOS)FinFET裝置。以下揭露內容將以FinFET為例以說明本揭露之各種實施例。然而，應理解的是，除有特別說明，本揭露不被限於特定類型之裝置。
圖1A為根據本揭露之各種態樣之工件100之部分之透視示意圖。根據本揭露之各種態樣所建構，圖1B及圖1C分別為工件100沿著虛線AA’及BB’所繪製的剖視示意圖。為使本揭露的概念清楚且更易於說明，圖1A至圖1C已被簡化。額外之特徵可結合至工件100中，且對於工件100的其他實施例，以下說明內容的一些特徵可被替換或省略。
工件100包括基材102，基材102包括一主體矽基材。另外地，基材102可包括一元素半導體，如在結晶結構中的矽或鍺；化合物半導體，如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦，及/或銻化銦，或者上述材料之任意組合。可能的基材102亦包括絕緣體上覆矽(Silicon-On-Insulator；SOI)基材。絕緣體上覆矽基材係利用植氧分離(Separation By Implantation Of Oxygen；SIMOX)、晶圓接合及/或其他適宜的方法來製作。基材102亦可包括各種隔離特徵，如淺溝槽隔離(Shallow Trench Isolation；STI)特徵(即後述之介電層112)及由淺溝槽隔離特徵(即後述之介電層112)所定義的主動區域(即後述之裝置鰭106)。
在一些實施例中，主動區域以非平面結構的形式延伸於隔離特徵(即後述之介電層112)上方，如鰭式結構(即後述之裝置鰭106)。鰭式結構具有一個或多個抬升的主動區域(或鰭式主動區域)，其中此或此些主動區域被淺溝槽隔離特徵分開。此些鰭式主動區域亦稱為裝置鰭106，以區別後續所提到的填充鰭。鰭式結構(即裝置鰭106)亦可稱為裝置鰭式結構。儘管圖式的實施例包括鰭式結構，但進一步的實施例包括其他抬升的主動裝置及被動裝置，其中此些主動裝置及被動裝置係形成於基材102上。
工件100包括FETs，如n型通道場效電晶體(nFET)及p型通道場效電晶體(pFET)。在一些例子中，主 動區域定義於鰭式結構中，工件100包括FinFETs，如例示中的n型通道FinFET及p型通道FinFET。
在此實施例中，工件100包括針對各種功能所設計之各種FETs 152，譬如核心裝置(core devices)、記憶體裝置及輸入/輸出(Input/Output；I/O)裝置。這些裝置及其形成方法將透過詳細說明來描述。一個以虛線圈繪示的FET包括FET的各種特徵。再者，每個FETs 152包括一對相對的源極/汲極特徵(或源極/汲極區域)136，此源極/汲極特徵可包括各種摻雜的半導體材料、閘極堆疊146及通道區域154(作為主動區域的部分)，其中此通道區域154設置在源極/汲極特徵間且設置於閘極堆疊下方。藉由施加於閘極堆疊146之電壓，通過通道區域154之電荷(即n型通道裝置之電子和p型通道裝置之電洞)的流動係被控制，其中閘極堆疊146係相鄰於通道區域(且當主動區域係定義於鰭式結構中時，閘極堆疊146包覆通道區域)。
在一些實施例中，主動區域係定義於鰭式結構(即裝置鰭106)中，通道區域154係升起至淺溝槽隔離特徵(即後述之介電層112)之上。相較於平面裝置，抬升的通道區域154提供接近於閘極堆疊146之較大的表面區域。此增強於閘極堆疊146及通道區域154間之電磁場的交互作用，且可減少與較小裝置相關聯的臨界電壓、漏電流及短通道效應。因此在許多實施例中，相較於與FinFETs及其他非平面式裝置所對應的平面式裝置，FinFETs及其他非平面式裝置在較小的佈線面積(footprint)上有較好的傳輸表現。
在此實施例中，裝置鰭106具有朝向Y軸方向之延伸形狀，且閘極堆疊146具有朝向X軸方向之延伸形狀。此X軸方向與此Y軸方向係相互垂直。工件100更進一步包括複數個填充鰭118，或整體地包含一填充鰭式結構。突伸於隔離區域(即後述之介電層112)之上的此些填充鰭118係填充於裝置鰭106之間的介電特徵。此些填充鰭118具有各種尺度及方向。舉例來說，此些填充鰭118包括填充鰭118A、118B及118C，且填充鰭118A、118B及118C係朝向Y軸方向且具有不同的寬度。這些填充鰭調整整體鰭圖案的密度，增強裝置鰭的機械力，且提升製造能力。填充鰭118亦包括朝向X軸方向的填充鰭118D，且其作為閘極切割特徵，進而藉由雙圖案化技術提升閘極圖案化的品質。填充鰭118包括雙層介電材料層120及122。在此實施例中，以原子層沉積(atomic layer deposition；ALD)沉積第一填充介電材料層120，並以旋轉塗佈或流動式化學氣相沉積(flowable chemical vapor deposiotion；FCVD)沉積第二填充介電材料層122。第一填充介電材料層及第二填充介電材料層具有不同的組成。舉例來說，第一填充介電材料層120為高介電常數介電材料，如二氧化鉿(HfO2)或二氧化鋯(ZrO2)；而第二填充介電材料層122包括含碳介電質材料，如碳氧化矽、氮碳氧化矽或氮碳化矽。對於具有較小寬度的填充鰭，如填充鰭118A及118B，僅第一介電材料層120存在。對於那些具有較大寬度的填充鰭，如填充鰭118C及118D，第一填充介電材料層120及第二填充介電材料層122 兩者均存在。藉由使用雙層介電材料層以形成填充鰭118，製程能力係被提升。特別是在第一填充介電材料層120的製程後，溝槽之尺寸比降低，以易於利用第二介電材料層122填充溝槽，因此製程窗提升，此部分將於後續說明。工件100可包括其他特徵及結構，如源極/汲極特徵136及金屬閘極切割特徵148的接觸特徵150。這些特徵及其形成方法將於本說明後續內容中論述。
在一些實施例中，本揭露之結構及方法可提供通道區域154，此通道區域154為非摻雜及有較高的載子移動率，並進一步提升裝置效能，如提昇裝置速度。在一些其他實施例中，通道區域154可以其他適宜類型的摻質替換摻雜。
形成具有FET裝置的工件100之例示方法將參照圖2至圖16C描述。根據本揭露之各種態樣，圖2為在工件100上製造FET裝置的方法200之流程圖。後續之此些圖為工件100的透視示意圖、俯視示意圖，及/或穿過工件100之閘極堆疊146(即沿著圖1之虛線AA’)的剖視示意圖或穿過工件100之源極/汲極區域136(即沿著圖1之虛線BB’)的剖視示意圖。
根據本揭露之各種態樣，方法200與工件100之結構係共同被描述。需理解的是，額外的步驟可在方法200的之前、之中及之後被加入，且在此方法的其他實施例中，所述之一些步驟可被替換或省略。於以下說明中，主動區域亦共同地稱為鰭式結構(即裝置鰭106)。然而，在鰭式 結構(即裝置鰭106)中，此些主動區域並不被限於鰭式主動區域。
首先，請參照圖2的方格(操作202)及圖3，接收工件100，且工件100包括如矽基材之基材102。基材102可替換或額外地包含如磊晶結構中的矽或鍺之元素(單一元素)半導體；如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦之化合物半導體；如鈉鈣玻璃、熔融矽石、熔凝石英及/或氟化鈣(CaF2)之非半導體材料；及/或上述材料之任意組合。
基材102在組成上可為一致的或包括多種的層。此些層可具有相似或不相同的組成，且在各實施例中，一些基材層具有不一樣的組成，以誘發裝置應變，進而調整裝置效能。層狀的基材之例子包括絕緣體覆矽(Silicon-on-insulator；SOI)基材102。在此些例子中，基材102可包括鑲嵌的絕緣層，如氧化矽、氮化矽、氮氧化矽或其他適宜的絕緣材料。
所接收之工件100可具有形成於工件100上之一或多層。舉例來說，基材102包括磊晶成長在矽塊材(如矽晶圓)上之一或多層的半導體層。舉例來說，基材102包括形成在矽塊材上的第一半導體層，及形成在第一半導體層上的第二半導體層。第一半導體層包括第一半導體材料(如矽鍺)，且第二半導體層包括不同於第一半導體材料的第二半導體材料(如矽)。第一半導體層及第二半導體層係藉由適宜的技術磊晶成長，如選擇性磊晶成長(Selective Epitaxy Growth；SEG)。在一些實施例中，磊晶成長之適宜的沉積製程包括原子層沉積、化學氣相沉積(Chemical Vapor Deposition；CVD)、高密度電漿化學氣相沈積(High-Density Plasma Chemical Vapor Deposition；HDP-CVD)、物理氣相沈積(Physical Vapor Deposition；PVD)及/或其他適宜的沉積製程。前述之任一技術可被用於成長具有任何組成的半導體層，其中此任何組成包括組成漸變。
藉由適宜的方法，多種摻雜製程可施加於基材102，如離子佈植。在此實施例中，抗接面擊穿(Anti-Punch-Through；APT)製程被用於基材102，以透過離子佈植引導適宜的摻質至基材之對應區域。抗接面擊穿製程可包含形成具有定義nFETs區域之開口的硬罩幕；在nFET執行離子佈植；及除去硬罩幕，且在p型通道FET執行類似製程。
為了促進製造且避免對半導體層的損害，一或多層硬罩幕層104可形成在基材102上。舉例來說，硬罩幕層104包括介電質，如半導體氧化物、半導體氮化物、半導體氮氧化物或半導體碳化物。在一些例子中，硬罩幕層104包括堆疊在一起之兩層或多層的膜，如堆疊的氧化矽膜及氮化矽膜。硬罩幕層104可藉由熱成長、原子層沉積、化學氣相沉積、高密度電漿化學氣相沈積、物理氣相沈積及/或其他適宜的沉積製程形成。硬罩幕可包括其他適宜的材料，如氧化矽層及於氧化矽層上的多晶矽層。
請參照圖2之操作204及圖4A至圖4C，方法200圖案化基材102，以形成自基材102突伸出的一個或多個裝置鰭106。圖4A為工件100的示意圖；圖4B為工件100的俯視示意圖；圖4C為沿著虛線AA’的工件100之剖視示意圖。在一些實施例中，操作204包括微影製程及蝕刻。在進一步的實施例中，操作204包括藉由微影製程及蝕刻形成圖案化光阻(或抗蝕)層，以使用圖案化之光阻層作為蝕刻罩幕，形成溝槽與鰭式結構。於此實施例中，在圖案化光阻層中的開孔先藉由第一蝕刻轉移至硬罩幕104，且接著藉由第二蝕刻轉移至基材102。操作204的更多細節將進一步於後續內容中說明。
用以定義鰭式結構(即裝置鰭106)的抗蝕可形成於硬罩幕層104上。例示之抗蝕層包括光敏材料，且當暴露於光(例如：紫外光(UV)、深紫外光(DUV)或極紫外光(EUV))時，光敏材料使抗蝕層產生性質變化。藉由相關的顯影製程，此性質變化可用以選擇性除去抗蝕層的暴露部分或非暴露部分。此形成圖案化抗蝕層的製程亦稱為微影圖案化或微影製程。
在一實施例中，透過微影製程，抗蝕層係被圖案化，以餘留部分設置在工件100上之光阻材料。在圖案化抗蝕後，於工件100上進行蝕刻製程，以打開硬罩幕層104，而將圖案自抗蝕層轉移至硬罩幕層104。在圖案化硬罩幕層104後，餘留的抗蝕層可被除去。一例示性微影製程包括旋轉塗佈抗蝕層、軟烤抗蝕層、光罩對準、曝光、曝後烘烤、 顯影抗蝕層、沖洗、乾燥(如硬烤)。或者，微影製程可使用其他方法執行、補充或替換，如無罩幕光微影、電子束描繪及離子束描繪。圖案化硬罩幕層之蝕刻製程可包括濕式蝕刻、乾式蝕刻或前述之結合。施加於硬罩幕104的第一蝕刻製程可包括多個蝕刻步驟。舉例來說，於硬罩幕層內的氧化矽膜可使用稀氫氟酸溶液蝕刻，而於硬罩幕層內的氮化矽膜可使用磷酸溶液蝕刻。施加於基材102的第二蝕刻製程可包括任何適宜的蝕刻技術，如乾式蝕刻、濕式蝕刻、其他蝕刻製程(如反應性離子蝕刻(Reactive Ion Etching；RIE))或前述之結合。在一些例子中，第二蝕刻製程可包括使用不同蝕刻化學物質之多個蝕刻步驟，且每種蝕刻化學物質係以工件100上的特定材料作為目標。在一些例子中，基材的半導體材料可被使用氟基蝕刻劑之乾式蝕刻所蝕刻。在一些例子中，蝕刻可包括使用不同蝕刻化學物質之多個蝕刻步驟，每種蝕刻化學物質係以基材102上的特定材料作為目標，且每種蝕刻化學物質係選擇以抗蝕硬罩幕104。舉例來說，乾式蝕刻製程可使用含氧氣體、含氟氣體(如四氟化碳(CF4)、六氟化硫(SF6)、二氟甲烷(CH2F2)、三氟甲烷(CHF3)及/或六氟乙烷(C2F6))、含氯氣體(如氯氣(Cl2)、氯仿(CHCl3)、四氯化碳(CCl4)及/或三氯化硼(BCl3))、含溴氣體(如溴化氫(HBr)及/或CHBr3))、含碘氣體、其他適宜的氣體及/或電漿，及/或上述之任意組合。舉例來說，濕式蝕刻可包括在稀氫氟酸(DHF)、氫氧化鉀(KOH)溶液、氨水、含氫氟酸溶液、硝酸、及/或醋酸(CH3COOH)，或其他適宜的濕 式蝕刻劑中蝕刻。半導體層的餘留部分成為裝置鰭106，並定義出於裝置鰭106之間的溝槽108，例如：所繪示之實施例中的溝槽108A至108D。
蝕刻製程係設計用於製造任何適宜高度與寬度的鰭式結構(即裝置鰭106)，且此鰭式結構(即裝置鰭106)自基材102延伸。特別地，如圖4A所繪示，施加於基材102的蝕刻製程係控制為使基材102係部分地蝕刻。此可透過控制蝕刻的時間或透過控制其他蝕刻參數達成。藉由蝕刻製程，鰭式結構係形成且自基材102延伸出。鰭式結構(即裝置鰭106)包括朝向Y軸方向的複數個伸長的鰭式主動區域(簡稱為鰭)。除定義出鰭式結構(即裝置鰭106)外，蝕刻製程亦在鰭式結構(即裝置鰭106)的主動區域之間定義一個或多個隔離溝槽108。鰭式結構(即裝置鰭106)的鰭式主動區域亦稱為裝置鰭，其與後述的填充鰭並不相同。如前所述，裝置鰭106包括一個或多個與基材的半導體材料相同或不同的半導體材料。舉例來說，裝置鰭106包括矽、鍺、矽鍺或其他適宜的半導體材料。在一些其他例示中，裝置鰭106包括漸變濃度的矽鍺，如鍺的濃度向裝置鰭的頂表面遞增。
請參照圖2及圖5A至圖5C，方法200執行操作206，以形成第一介電層112在基材102上。圖5A為工件100的示意圖；圖5B為工件100的俯視示意圖；圖5C為沿著虛線AA’的工件100之剖視示意圖。在此實施例中，介電層112係以共型輪廓之方式沉積在基材102上，且覆蓋鰭式結構 (即裝置鰭106)。介電層112可包括單一介電材料層或多個介電材料層。介電層112的適宜介電材料包括氧化矽、氮化矽、碳化矽、氟矽酸鹽玻璃(Fluoro-Silicate Glass；FSG)、低介電常數介電材料、其他適宜的介電材料或上述之任意組合。介電材料可藉由任何適宜的技術沉積，包括熱成長、化學氣相沉積、高密度電漿化學氣相沈積、物理氣相沈積、原子層沉積及/或旋轉塗佈製程。在一繪示實施例中，原子層沉積製程係作為共型沉積技術。
介電層112至少部分地構成隔離特徵，如淺溝槽隔離特徵。隔離特徵可包括複數層，如圖5A之介電層112即為複數層中之一層。
如下示之下個階段，填充鰭將形成在此些溝槽一些中。相對的，位於裝置鰭106之間，且具有相對窄之間距(例如：小於2nm)的一些溝槽可被介電層112填滿，如溝槽108A，因此沒有填充鰭在此溝槽中形成。一些溝槽可具有實質相同於裝置鰭106之寬度的縮小寬度，如溝槽108B。一些位於裝置鰭106之間且具有相對寬之間距的溝槽仍可具有大的間隔，如溝槽108C或108D。
請參照圖2及圖6A至圖6C，方法200執行操作208，以藉由微影圖案化及蝕刻，在裝置鰭106形成連續切割(如切割溝槽114)。圖6A為工件100的示意圖；圖6B為工件100的俯視示意圖；圖6C為沿著虛線AA’的工件100之剖視示意圖。切割溝槽114為切割過裝置鰭106的溝槽，並定義裝置鰭106的末端。切割溝槽114沿著X軸的方向延伸穿 過多個裝置鰭106。操作208的微影圖案化及蝕刻相似於操作204所執行之微影圖案化及蝕刻。特別地，圖案化抗蝕層116是以微影圖案製程所形成，且蝕刻製程係施加於裝置鰭106及介電層112，以形成切割溝槽114。切割溝槽114具有寬度Wc，且寬度Wc實質係大於裝置鰭106的寬度Wf。在一些實施例中，比值(Wc/Wf)係大於2，如比值範圍為3至4。在形成切割溝槽114後，藉由濕式剝除或電漿灰化除去抗蝕層116。
請參照圖2及圖7A至圖7C，方法200執行作210，以填充裝置鰭的溝槽，而形成填充鰭118(如填充鰭118A至118C)於基材102上。圖7A為工件100的示意圖；圖7B為工件100的俯視示意圖；圖7C為沿著虛線AA’的工件100之剖視示意圖。填充鰭118為於基材102上垂直延伸之介電質特徵。填充鰭118並非作為主動區域之功能，而係作為其他目的，如調整圖案密度以利於製造，因此填充鰭118與裝置鰭並不相同。填充鰭118係沉積在溝槽108內，如於溝槽108B內之填充鰭118A；於溝槽108C內之填充鰭118B；和於溝槽108D內之填充鰭118C。填充鰭118包括複數個介電材料層。在此實施例中，填充鰭118包括第一填充介電材料層120及第二填充介電材料層122。在進一步的實施例中，第一填充介電材料層120係藉由原子層沉積技術沉積，且第二填充介電材料層122係藉由流動式化學氣相沉積技術或替代地以旋轉塗佈技術所沉積。如上所述，溝槽108具有變化的寬度。一些溝槽(如溝槽108B及108C)具有 較小的尺度(如小於40nm)，且此些溝槽完全被第一填充介電材料層120填充。一些溝槽(如溝槽108D)具有較大的尺度(如大於40nm)，且此些溝槽完全被第一填充介電材料層120及第二填充介電材料層122兩者填滿。對於具有較大尺度的溝槽，第一填充介電層共型於溝槽。因此，具有較大尺度的溝槽具有雙填充介電層，而具有較小尺度的溝槽具有單一填充介電層。在一些例子中，第一填充介電材料層120具有範圍實質介於1nm至20nm之間的厚度。在一些例示中，第一填充介電材料層120具有範圍實質介於1nm至3nm之間的厚度。
填充介電層可選擇不同於介電層112之適宜的介電材料，以在後續蝕刻階段達到蝕刻選擇性。第一介電材料及第二介電材料有不同的組成。舉例來說，第一填充介電材料層120為高介電常數介電材料，如二氧化鉿(HfO2)或二氧化鋯(ZrO2)；而第二介電材料層122包括含碳的介電材料，如碳氧化矽、氮碳氧化矽或氮碳化矽。在其他實施例中，第一填充介電材料層120可包括其他適宜的介電材料，如金屬氧化物(如氧化鋁(Al2O3))、金屬氮化物(如氮化鋁(AlN))或上述之任意組合。第二填充介電材料層122可包括其他介電層，如氧化矽、氮氧化矽、矽碳氮化物及/或其他適宜的介電材料。在一例子中，第一填充介電材料層120包括以原子層沉積技術所沉積的二氣化鉿，且第二填充介電材料層122包括以流動式化學氣相沉積或旋轉塗佈技術所沉積的碳氧化矽。在一些實施例中，較小寬度的填充鰭(如具 有寬度Wd之填充鰭118A)具有與裝置鰭106之寬度Wf實質上相同的寬度。如前所述，填充鰭118具有不同的尺寸。舉例來說，填充鰭118B及118C具有大於填充鰭118A之尺寸的尺寸。
在操作210中，切割溝槽114亦被填充介電材料層120及122兩者所填充，而形成另一個填充鰭118D(亦稱為鰭式切割特徵)於切割溝槽114中。填充鰭118D係於X軸方向中延伸，並朝向X軸方向，其中此X軸方向係垂直於其他填充鰭(如118A、118B及188C)及裝置鰭的方向。特別地，因為鰭式切割特徵(即填充鰭118D)是由操作208中的分離圖案化製程所定義，且鰭式切割特徵(即填充鰭118D)係以不同的標準(如相鄰的鰭末端之間的充足空間)所設計，故鰭式切割特徵(即填充鰭118D)具有與其他填充鰭118A至118C之寬度不同的寬度。
請參照圖2及圖8A至圖8C，方法200執行操作212，以對填充鰭118進行如化學機械研磨製程之研磨，而平坦化頂表面，及去除沉積在裝置鰭106上之填充介電材料層120及122的多餘部分。圖8A為工件100的示意圖；圖8B為工件100的俯視示意圖；圖8C為沿著虛線AA’的工件100之剖視示意圖。在一些實施例中，硬罩幕104可作為化學機械研磨停止層的功能。在一些實施例中，硬罩幕104可藉由化學機械研磨製程或額外的蝕刻製程除去。
當僅施加一種沉積技術，如流動式化學氣相沉積或旋轉塗佈，以填充溝槽，而形成填充鰭時，填充鰭的底 部部分有較差的品質，特別是對於具有較小尺度或較大深寬比的填充鰭而言，此沉積技術限制製程窗在較小的深寬比範圍。在本揭露的方法中，以原子層沉積技術所沉積的第一填充介電材料層120及以流動式化學氣相沉積技術所沉積的第二填充介電材料層122均用以填充溝槽，並形成填充鰭。如前所述，溝槽108B、108C及108D均係藉由所揭露之方法完全地被填充。藉由實施雙層填充鰭及其相對應的方法來填充裝置鰭間的溝槽，填充具有縮減至較小範圍之相對深寬比的全部溝槽可被達成，因而增加製程窗、電路性質及製造能力。此處溝槽的深寬比係定義為溝槽的深度(D)除以溝槽寬度(W)，公式為AS=D/W。後述說明將以上述的三個填充鰭118A、118B及118C(相當於溝槽108B、108C及108D)為例。在本例示中，溝槽108B及108C被第一填充介電材料層120完全的填充，而溝槽108D被雙填充介電材料層120及122共同填充。如圖8C所繪示，在本實施例中，第一填充介電材料層120具有範圍介於12nm至25nm之間的厚度T1；且在溝槽108D內的第二填充介電材料層122具有範圍介於16nm至360nm之間的厚度T2。再者，在溝槽108D中的雙填充介電層的厚度比值T2/T1大於1.1。在一些例子中，厚度比值T2/T1的範圍實質介於1.2至15之間。
如僅有第二填充介電材料層122(藉由流動式化學氣相沉積或旋轉塗佈)被用以填充溝槽，並形成相對應的填充鰭，此方法可完全的填充溝槽108B，或者深寬比係小於溝槽108B的深寬比之其他溝槽。藉由使用雙填充介電 層形成填充鰭，在第一填充介電材料層120之沉積後，以雙填充介電層共同填充之溝槽108具有縮減至較小範圍的深寬比。因此，當第二填充介電材料層122填充到此些溝槽(如溝槽108D)時，相對應溝槽的深寬比係縮減至較小的深寬比，且第二填充介電材料層122易以高品質填充。在所繪示之例子中，第二填充介電材料層122的溝槽的深寬比係由約15縮減到至9.3。因此，當執行所揭露的雙層填充鰭及相對應的方法，深寬比的要求實質上係被放寬；製程窗被放大；且製造能力被提升。
請參照圖2及圖9A至圖9C，藉由選擇性地凹陷介電層112，方法200執行操作214。圖9A為工件100的示意圖；圖9B為工件100的俯視示意圖；圖9C為沿著虛線AA’的工件100之剖視示意圖。在介電層112被凹陷後，鰭式結構(即裝置鰭106)及填充鰭118係突伸至凹陷的介電層112上，且在裝置鰭106及填充鰭118之間定義出溝槽124。藉由凹陷的介電層112，裝置鰭106係彼此電性隔離，其中凹陷的介電層112係作為隔離特徵。任何適宜的蝕刻技術可被用於凹陷介電層112，其包括乾式蝕刻、濕式蝕刻、反應性離子蝕刻，及/或其他蝕刻方法。在一例示實施例中，以適當的蝕刻氣體，如含氟或含氯氣體，不等向性乾式蝕刻用以選擇性地除去介電層112，而不蝕刻鰭式結構(即裝置鰭106)。裝置鰭106的高度由蝕刻製程之蝕刻深度所決定，且此蝕刻製程係於凹陷介電層112。
請參照圖2及圖10A至圖10C，藉由形成介電層126於裝置鰭106及填充鰭118上，方法200執行操作216。圖10A為工件100的示意圖；圖10B為工件100的俯視示意圖；圖10C為沿著虛線AA’的工件100之剖視示意圖。介電層126可形成於I/O裝置區域內的鰭式結構(即裝置鰭106)上，並作為I/O FinFETs之閘極介電層，或作為I/O FinFETs的閘極介電層之一部分，其中由於I/O裝置上更為明顯的功率波動(power surge)，故為了穩健之性質，I/O FinFETs具有較厚的閘極介電層。在一些實施例中，介電層126包括以適宜的方式沉積的氧化矽，如原子層沉積、化學氣相沉積、熱氧化、臭氧氧化反應等。介電層126的形成可進一步包括後續的退火製程，以改善材料品質，如增加材料密度及減少瑕疵。在此實施例中，介電材料層被沉積在核心裝置區域及I/O裝置區域兩者內的鰭式結構上，接著在虛設閘極被除去後，介電材料層自核心裝置區域被除去。再者，介電層126係裝置鰭106及填充鰭118的共型層。在工件100的俯視示意圖中，介電層126覆蓋裝置鰭106及填充鰭118。基於繪示目的，圖10B中的此些裝置鰭106及填充鰭118分別以虛線及實現描繪。
請參照圖2及圖11A至圖11C，藉由形成閘極堆疊130(如例示性之閘極堆疊130A至130E)，方法200執行操作218。圖11A為工件100的示意圖；圖11B為工件100的俯視示意圖；圖11C為沿著虛線AA’的工件100之剖視示意圖。在本揭露實施例中，閘極堆疊130在後續的製程階段 將被金屬閘極堆疊所替換，故閘極堆疊130又稱為虛設閘極堆疊。虛設閘極堆疊130形成在裝置鰭106的通道區域上。在一些例子中，虛設閘極堆疊130的形成包括沉積含有多晶矽或其他適宜之材料的虛設閘極層，以及圖案化虛設閘極層。閘極硬罩幕層132可形成在虛設閘極材料層上，且在圖案化虛設閘極層時作為蝕刻罩幕。閘極硬罩幕層132可包括任何適宜的材料，如氧化矽、氮化矽、碳化矽、氮氧化矽、其他適宜的材料及/或上述之任意組合。在一實施例中，閘極硬罩幕132包括雙罩幕材料膜132A及132B，如氧化矽及氮化矽。在一些實施例中，形成虛設閘極堆疊的圖案化製程包括：藉由微影製程形成圖案化蝕刻層；使用圖案化的抗蝕層作為蝕刻罩幕，以蝕刻硬罩幕層；及使用圖案化的硬罩幕層作為蝕刻罩幕，以蝕刻虛設閘極層，而形成虛設閘極堆疊。
如圖12A至圖12C所示，在一些實施例中，形成一個或多個閘極側壁特徵(閘極間隙壁)134在虛設閘極堆疊130的側壁上。閘極側壁特徵134可被用以抵接後續形成的源極/汲極特徵，且可被用以設計或修改源極/汲極的輪廓。閘極側壁特徵134可包括任何適宜的介電材料，如半導體氧化物、半導體氮化物、半導體碳化物、半導體氮氧化物、其他適宜的材料及/或上述之任意組合。在一些實施例中，閘極側壁特徵134可包括複數層，如在虛設閘極堆疊130的側壁上的第一閘極間隙壁(或密封層)及在第一閘極間隙壁上的第二閘極間隙壁。在進一步的實施例中，第一閘極間隙壁為氧化矽，且第二閘極間隙壁為氮化矽。在一例示中，以 沉積及非等向性蝕刻(如乾式蝕刻)形成閘極側壁特徵。在另一例子中，第一閘極間隙壁係透過原子層沉積來形成，且第二閘極間隙壁係透過沉積及非等向性蝕刻來形成。
請參照圖2及圖12A至圖12C，藉由形成磊晶源極/汲極特徵136在源極/汲極區域內，方法200執行操作220，其中源極/汲極區域是被定義在鰭式結構中，且在閘極堆疊130的兩側。圖12A為工件100的示意圖；圖12B為工件100的俯視示意圖；圖12C為沿著虛線AA’的工件100之剖視示意圖。為了提升載子移動性及裝置表現之應變效應，藉由選擇性磊晶成長形成磊晶源極/汲極特徵136。虛設閘極130及閘極間隙壁134限制且拘束源極/汲極特徵136，以使源極/汲極特徵136係自對準在源極/汲極區域中。在許多實施例中，源極/汲極特徵136係藉由一個或多個磊晶成長(磊晶製程)被形成，藉此矽(Si)特徵、矽鍺(SiGe)特徵、碳化矽(SiC)特徵、及/或其他適宜的半導體特徵係成長為結晶態，且在源極/汲極區域內的鰭式結構(即裝置鰭106)上。在一替代實施中，在磊晶成長前，實施蝕刻製程，以凹陷於源極/汲極區域內的鰭式結構(即裝置鰭106)的部分。蝕刻製程亦可除去任何設在源極/汲極區域上的介電材料，如在閘極側壁特徵的形成時。適宜的磊晶製程包括化學氣相沉積技術(如氣相磊晶(vapor-phase epitaxy；VPE)及/或超高真空化學氣相沉積(ultra-high vacuum CVD；UHV-CVD))、分子束磊晶及/或其他適宜的製程。
藉由引入各種摻質，包括：p型摻質(如硼或二氟化硼(BF2))及n型摻質(如磷或砷)，源極/汲極特徵136在磊晶製程時可被原位摻雜。若源極/汲極特徵136未被原位摻雜，進行佈植製程(即接面佈植製程)，以摻入相對應的摻質至源極/汲極特徵136中。在一例示性實施例中，在n型FET中的源極/汲極特徵136包括摻磷的矽(SiP)或摻磷的碳化矽(SiCP)；而在p型FET內的源極/汲極特徵136包括摻硼的矽鍺(SiGeB)、SiGeSnB(錫可用於調整晶格常數)及/或GeSnB。在一些其他實施例中，抬升的源極/汲極特徵136包括多於一層的半導體材料層。舉例來說，矽鍺層係磊晶地成長在源極/汲極區域內的基材上，而矽層係磊晶地成長在矽鍺層上。接著，一次或多次的退火製程可被進行，以活化源極/汲極特徵136。適宜的退火製程包括快速熱退火(rapid thermal annealing；RTA)、雷射退火製程、其他適宜的退火技術或上述之結合。
請參照圖2及圖13A至圖13C，方法200執行操作222，其中層間介電層(inter-level dielectric material；ILD)140形成在基材上，以覆蓋在源極/汲極區域內的源極/汲極特徵136。圖13A為工件100的示意圖；圖13B為工件100的俯視示意圖；圖13C為沿著虛線AA’的工件100之剖視示意圖。層間介電層140作為絕緣層，且其支持及隔絕被形成在層間介電層內之傳導性軌跡(如接觸、通孔與金屬線)。層間介電層140可包括任何適宜的介電材料，如氧化矽、低介電常數介電材料、多孔介電材料、其他 適宜的介電材料或上述任意之組合。在一些替代實施例中，在形成層間介電層140前，蝕刻停止層142係被沉積在基材上。在後續製程階段中，於層間介電層內蝕刻以形成接觸時，蝕刻停止層142的功用係作為蝕刻停止。蝕刻停止層142包括與層間介電層140不同的材料，以提供選擇性蝕刻。舉例來說，蝕刻停止層142可包括由化學氣相沉積或原子層沉積所沉積的氮化矽。在一些實施例中，層間介電層140的形成方式包括沉積及化學機械研磨，以提供平坦之頂表面。在化學機械研磨製程之期間、額外蝕刻操作之期間，或者前述操作之任意組合的期間，硬罩幕132可被除去。
請繼續參照圖2及圖13A至圖13C，方法200執行操作224，以形成金屬閘極堆疊146(如金屬閘極堆疊146A至146E)，而替換虛設閘極堆疊130。在操作224中，利用適宜的選擇性蝕刻(如濕式蝕刻)除去虛設閘極堆疊130，因而產生閘極溝槽。若虛設閘極存有較多種材料，蝕刻製程可包括多個蝕刻步驟，以除去虛設閘極。在除去虛設閘極堆疊130後，金屬閘極材料沉積在閘極溝槽內，且施加化學機械研磨，以除去多餘的閘極材料並平坦化頂表面。
金屬閘極堆疊146的閘極材料包括閘極介電層及閘極電極。在一些實施例中，閘極介電層包括高介電常數介電材料，且閘極電極包括金屬或金屬合金。裹覆鰭式結構(即裝置鰭106)的通道區域之金屬閘極堆疊146形成於工件100上。在一些例子中，閘極介電層及閘極電極可各別包括複數個子層。高介電常數介電層可包括金屬氧化物、金屬氮 化物，如LaO、AlO、ZrO、一氧化鈦(TiO)、五氧化二鉭(Ta2O5)、三氧化二釔(Y2O3)、鈦酸鍶(SrTiO3；STO)、鈦酸鋇(BaTiO3；BTO)、BaZrO、HfZrO、氧化鉿鑭(HfLaO)、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、鈦酸鋇鍶((Ba,Sr)TiO3；BST))、氧化鋁(Al2O3)、氮化矽(Si3N4)、氮氧化矽(SiON)或其他適宜的介電材料。高介電常數介電層藉由適宜的技術沉積，如原子層沉積、化學氣相沉積、有機金屬化學氣相沈積(metal-organic CVD；MOCVD)、物理氣相沈積、熱氧化及/或其他適宜的技術。閘極介電層可另外包括界面層，此界面層沉積在鰭及高介電常數介電層之間。界面層可包括氧化矽、氮化矽、氮氧化矽及/或其他適宜的材料，且界面層由如原子層沉積、化學氣相沉積、臭氧氧化等之適宜的方法沉積。
接著，閘極電極材料係填充於閘極溝槽中。以原子層沉積、物理氣相沈積、化學氣相沉積、電鍍或上述任意之組合形成閘極電極。閘極電極可包括單一層或複數層，如金屬層、襯墊層、潤溼層及/或黏著層。閘極電極可包括鈦(Ti)、銀(Ag)、鋁(Al)、氮化鋁鈦(TiAlN)、碳化鉭(TaC)、TaCN、TaSiN、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鋁(Al)、氮化鎢(WN)、銅(Cu)、鎢(W)或其他適宜的材料。在一些實施例中，對於具有個別功函數之nFET裝置及pFET裝置而言不同的金屬材料係被使用，如nFET具有4.2eV或少於4.2eV之功函數，及pFET具有5.2eV大於5.2eV之功函數。在一些實施 例中，n型功函數金屬包括鉭(Ta)。在其他實施例中，n型功函數金屬包括TiAl、氮化鋁鈦(TiAlN)或上述任意之組合。在其他實施例中，n型功函數金屬包括鉭(Ta)、TiAl、氮化鋁鈦(TiAlN)、氮化鎢(WN)或上述之任意組合。n型功函數金屬可包括作為一個堆疊之各種金屬基膜，以優化裝置性能及製程協調性。在一些實施例中，p型功函數金屬包括氮化鈦(TiN)或氮化鉭(TaN)。在其他實施例中，p型功函數金屬包括氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、TiAl或上述之任意組合。p型功函數金屬可包括作為一個堆疊之各種金屬基膜，以使裝置性能及製程協調性最佳化。功函數金屬係藉由適宜的技術所沉積，如物理氣相沈積。在其他例示中，在填充金屬前，阻障層可被形成，而沉積以襯於閘極溝槽。阻障層可包括鈦、氮化鈦、鉭、氮化鉭或上述任意之組合，且阻障層由適宜的沉積方式形成，如物理氣相沈積。在一些例子中，閘極介電層包括界面層及高介電常數介電層。閘極電極包括包覆層、調整功能函數的金屬層及填充金屬，其中填充金屬可例如為鋁、銅或鎢。
方法200可繼續包含在圖14中所描述之其他操作。請參照圖14及圖15A至圖15C，方法200執行操作226，以切割金屬閘極堆疊146。當半導體技術進展至具有較小特徵與較高之封裝密度的技術節點時，微影製程於其能力及解析度受到挑戰，閘極堆疊的圖案化可藉由多重圖案化來達成，如雙重圖案化。舉例來說，閘極堆疊的圖案化分為兩個圖案化製程，或兩組微影製程及蝕刻：一者形成長閘極堆 疊，且依據設計布局，另一者切割長閘極堆疊為較短的型態。在本例示中，金屬閘極堆疊146被圖案化，且以一種或多種介電材料填充，以形成閘極切割特徵148。閘極切割特徵148為介電特徵，以定義出閘極端點與在閘極端點之間的間距。閘極切割特徵148的形成可包括微影製程、蝕刻及沉積，且可進一步被化學機械研磨所接續。舉例來說，閘極切割特徵的形成包括：微影製程，以形成具有開口的圖案化抗蝕層，其中此開口定義出閘極切割特徵的區域；透過此抗蝕開口進行蝕刻製程，以選擇性蝕刻閘極堆疊，進而形成溝槽在閘極堆疊內；沉積一種或多種介電材料以填充此溝槽，及執行化學機械研磨製程以除去多餘的介電材料。閘極切割特徵的介電材料可包括氧化矽、氮化矽、低介電常數介電材料、其他適宜的介電材料或前述之任意組合。
請參照圖14及圖16A至圖16C，方法200可進一步包括操作228，以形成接觸特徵150。接觸特徵150為導電特徵，以電性連接FETs進而形成功能電路。在本例子中，接觸特徵150係設計為位在源極/汲極特徵136上。接觸特徵150的形成可包括微影製程、蝕刻及沉積，且可進一步被化學機械研磨所接續。舉例來說，接觸特徵的形成包括：微影製程，以形成具有開口的圖案化抗蝕層以定義接觸特徵的區域；透過此抗蝕開口對層間介電層140進行蝕刻製程以形成接觸孔在層間介電層140內；沉積一或多個導電材料以填充此接觸孔；及執行化學機械研磨製程以除去多餘的導電材料。接觸特徵的導電材料可包括鎢、銅、鋁、矽、其他金 屬或金屬合金，或前述之任意組合。接觸特徵150可進一步包括阻障層(如鈦、氮化鈦、鉭、氮化鉭或上述任意之組合)作為接觸孔的襯墊。舉例來說，接觸特徵150包括利用物理氣相沉積法所沉積且作為阻障層之鈦及氮化鈦，以及利用物理氣相沉積、電鍍、其他適宜的技術或前述之結合來填充接觸孔之鎢。
於所描述製程之期間、之前及/或之後，方法200可進一步包括其他操作。舉例來說，在操作228之後，方法200包括操作230，以形成包括其他內連結特徵的其他特徵，。內連結結構包括各種導電特徵，以電性連接各種裝置(包括FETs)至積體電路。內部連結結構包括接觸特徵、介層窗特徵(via features)及金屬線。金屬線可散布在多層金屬層中，介層窗特徵垂直連接相鄰金屬層之間的金屬線。舉例來說，介層窗特徵及金屬線可利用銅技術，且可透過如雙鑲嵌製程或單鑲嵌製程的鑲嵌製程形成。
本揭露提供製造具有多種FinFETs之半導體結構的方法及半導體結構，其中FinFETs具有雙層填充鰭。視尺寸而定，具有較小寬度之一些填充鰭，僅包括第一介電層，而具有較大寬度之一些其他填充鰭，包括第一介電層及第二介電層兩者。特別地，第一介電層係以原子層沉積來沉積，而第二介電層係以流動機制沉積，如旋轉塗佈或流動式化學氣相沉積。填充鰭可包括一些方向與裝置平行的填充鰭及一些垂直方向與閘極電極平行的填充鰭。各種優點可存在於不同的實施例。一些填充鰭改變裝置鰭之圖案密度，因而 提升鰭式結構的機械力，而不崩塌。一些填充鰭亦可用於切割閘極堆疊。再者，雙層填充鰭及其相對應的方法進一步提供填充溝槽(於裝置鰭中)的方法，以減小深寬比的範圍，因而增加製程窗、電路性能及製造能力。
因此，根據一些實施例，本揭露提供一種半導體結構。此半導體結構包括複數個裝置鰭，形成於基材上；複數個填充鰭，形成於基材上且設置在裝置鰭之間；以及複數個閘極堆疊，形成於裝置鰭及填充鰭上。填充鰭包括第一介電材料層及沉積在此第一介電材料層上的第二介電材料層。第一介電材料層及第二介電材料層於組成上彼此不相同。
在一實施例中，第一介電材料層包括高介電常數介電材料；以及第二介電材料層包括含碳材料。在一實施例中，第一介電材料層係選自於金屬氧化物、金屬氮化物及上述之任意組合所組成之一族群；以及第二介電材料層包括碳及矽。在一實施例中，第一介電材料層包括二氧化鉿(HfO2)、二氧化鋯(ZrO2)及氧化鋁(Al2O3)之至少一者；以及第二介電材料層包括碳氧化矽、氮碳氧化矽及氮碳化矽之一者。在一實施例中，填充鰭包括具有第一寬度的第一填充鰭及具有一第二寬度的第二填充鰭，其中第二寬度大於第一寬度；第一填充鰭包括第一介電材料層且不包括第二介電材料層；以及第二填充鰭包括第一介電材料層及第二介電材料層兩者。在一實施例中，此些填充鰭更包括具有第三寬度的第三填充鰭，其中第三寬度大於第一寬度且小於第二寬度； 以及第三鰭包括第一介電材料層且不包括第二介電材料層。在一實施例中，此些裝置鰭朝向第一方向；此些閘極堆疊朝向第二方向且與第一方向垂直；以及第一填充鰭、第二填充鰭及第三填充鰭朝向第一方向；此些填充鰭更包括第四填充鰭朝向第二方向。在一實施例中，第四填充鰭具有第四寬度，且第四寬度大於第二寬度；以及第四填充鰭包括第一介電材料層及第二介電材料層兩者。在一實施例中，第一介電材料層包括二氧化鉿；以及第二介電材料層包括碳氧化矽。在一實施例中，此些閘極堆疊包括閘極介電特徵及設置在閘極介電特徵上之閘極電極；以及閘極介電特徵包括高介電常數介電材料，且閘極電極包括金屬及金屬合金之一者。在一實施例中，此些裝置鰭包括半導體材料，且半導體材料係選自於矽及矽鍺。在一實施例中，此半導體結構，更包括：複數個源極/汲極特徵，形成於此些裝置鰭之裝置鰭上，且源極/汲極特徵係設置在此些閘極推疊之閘極推疊之兩側上，其中裝置鰭、閘極推疊及源極/汲極特徵係配置形成鰭式場效電晶體。
本揭露提供一種積體電路的製造方法。製造方法包括：形成裝置鰭結構於基材上，其中裝置鰭結構包括複數個裝置鰭，且裝置鰭結構於裝置鰭之間定義出複數個溝槽；以第一介電材料層及第二介電材料層填充溝槽，因而形成填充鰭結構，其中填充鰭結構具有突伸的複數個填充鰭；以及形成複數個閘極堆疊於裝置鰭及填充鰭上。
在一實施例中，填充此些溝槽之操作包括：進行原子層沉積製程，以沉積該第一介電材料層於此些溝槽內；以及沉積第二介電層於第一介電材料層上，以填充此些溝槽，其中沉積之操作係使用旋轉塗佈及流動式化學氣相沉積之一者。在一實施例中，此製造方法，更包括：在沉積第二介電材料層之操作後，對第二介電材料層進行化學機械研磨製程。在一實施例中，第一介電材料層包括高介電常數介電材料；以及第二介電材料層包括含碳材料。在一實施例中，第一介電材料層係選自於金屬氧化物、金屬氮化物及上述之任意組合所組成之一族群；以及第二介電材料層包括碳及矽。在一實施例中，第一介電材料層包括二氧化鉿(HfO2)、二氧化鋯(ZrO2)及氧化鋁(Al2O3)之至少一者；以及第二介電材料層包括碳氧化矽、氮碳氧化矽及氮碳化矽之一者。在一實施例中，此些溝槽包括第一溝槽與第二溝槽，第一溝槽具有第一寬度，第二溝槽具有第二寬度，且第二寬度大於第一寬度；進行原子層沉積製程，以沉積第一介電材料層之操作包括：沉積第一介電材料層，以完全填充第一溝槽；以及沉積該第二介電層於第一介電材料層上，以填充溝槽之操作包括，沉積第二介電材料層於第二溝槽中，其中第一溝槽不包含第二介電材料層。
本揭露提供一種半導體結構。半導體結構包括：複數個裝置鰭，形成於基材上；複數個填充鰭，形成於此些裝置鰭間的複數個溝槽中。此些填充鰭包括具有第一寬度的第一填充鰭與具有第二寬度的第二填充鰭，其中第二寬 度大於第一寬度。第一填充鰭包括第一介電材料層。第二填充鰭包括第一介電材料層及第二介電材料層。此半導體進一步包括複數個閘極堆疊，形成於此些裝置鰭及此些填充鰭上。第一介電材料層包括金屬氧化物及金屬氮化物之至少一者。第二介電材料層包括具有矽及碳的介電層。
前述多個實施方式的特徵可使本技術領域中具有通常知識者更佳地理解本揭露之各個態樣。本技術領域中具有通常知識者應可瞭解，為了達到相同之目的及/或本揭露之實施方式之相同優點，其可利用本揭露為基礎，進一步設計或修飾其他製程及結構。在本技術領域中具有通常知識者亦應瞭解，這樣的均等結構並未背離本揭露之精神及範圍，而在不背離本揭露之精神及範圍下，本技術領域中具有通常知識者可在此進行各種改變、替換及修正。

Claims (14)

  1. 一種半導體結構，包括：一第一裝置鰭和一第二裝置鰭，形成於一基材上；複數個填充鰭，形成於該基材上，其中該些填充鰭包含有一第一填充鰭和一第二填充鰭，該第一填充鰭係設置在該第一裝置鰭和該第二裝置鰭之間，該第二填充鰭遠離該第一裝置鰭和該第二裝置鰭，該第二填充鰭包括一第一介電材料層及沉積在該第一介電材料層上的一第二介電材料層，其中該第一介電材料層及該第二介電材料層於組成上彼此不相同；以及一閘極堆疊，形成於該第一裝置鰭、該第二裝置鰭、該第一填充鰭及該第二填充鰭上，其中一部分之該閘極堆疊插入至該第一裝置鰭和該第二填充鰭間之一間隙中。
  2. 如申請專利範圍第1項所述之半導體結構，其中：該第一介電材料層包括一高介電常數介電材料；以及該第二介電材料層包括一含碳材料。
  3. 如申請專利範圍第1項所述之半導體結構，其中：該第一填充鰭包括一第一寬度，該第二填充鰭包括一第二寬度，其中該第二寬度大於該第一寬度；該第一填充鰭包括該第一介電材料層且不包括該第二介電材料層；以及該第二填充鰭包括該第一介電材料層及該第二介電材料層兩者。
  4. 如申請專利範圍第3項所述之半導體結構，更含一第三填充鰭，其中：該第三填充鰭包括一第三寬度，其中該第三寬度大於該第一寬度且小於該第二寬度；以及該第三填充鰭包括該第一介電材料層且不包括該第二介電材料層。
  5. 如申請專利範圍第4項所述之半導體結構，更含一第四填充鰭，其中：該些裝置鰭朝向一第一方向；該閘極堆疊朝向一第二方向且與該第一方向垂直；該第一填充鰭、該第二填充鰭及該第三填充鰭朝向該第一方向；以及該第四填充鰭朝向該第二方向。
  6. 如申請專利範圍第5項所述之半導體結構，其中：該第四填充鰭具有一第四寬度，且該第四寬度大於該第二寬度；以及該第四填充鰭包括該第一介電材料層及該第二介電材料層兩者。
  7. 如申請專利範圍第1項所述之半導體結構，其中：該閘極堆疊包括一閘極介電特徵及設置在該閘極介電特徵上之一閘極電極；以及該閘極介電特徵包括一高介電常數介電材料，且該閘極電極包括一金屬及一金屬合金之一者。
  8. 如申請專利範圍第7項所述之半導體結構，其中該第一裝置鰭和該第二裝置鰭包括一半導體材料，且該半導體材料係選自於矽及矽鍺。
  9. 如申請專利範圍第8項所述之半導體結構，更包括：複數個源極/汲極特徵，形成於該第一裝置鰭之一裝置鰭上，且該些源極/汲極特徵係設置在該閘極推疊之兩側上，其中該第一裝置鰭、該閘極推疊及該些源極/汲極特徵係配置形成一鰭式場效電晶體。
  10. 一種積體電路的製造方法，其中該製造方法包括：形成一裝置鰭結構於一基材上，其中該裝置鰭結構包括複數個裝置鰭，且該裝置鰭結構於該些裝置鰭之間定義出複數個溝槽；以一第一介電材料層及位於該第一介電材料層上之一第二介電材料層填充該些溝槽；選擇性地除去該第一介電材料層之複數個上部分，而形成至少一填充鰭，該至少一填充鰭遠離該些裝置鰭中之相鄰的二裝置鰭，該相鄰的二裝置鰭和該裝置鰭間定義有複數個間隙；以及形成一閘極堆疊於該些裝置鰭及該至少一填充鰭上，該閘極堆疊之複數個部分係插入至該些間隙中。
  11. 如申請專利範圍第10項所述之製造方法，其中該填充該些溝槽之操作包括：進行一原子層沉積製程，以沉積該第一介電材料層於該些溝槽內；以及沉積該第二介電材料層於該第一介電材料層上，以填充該些溝槽，其中該沉積之操作係使用旋轉塗佈及流動式化學氣相沉積之一者。
  12. 如申請專利範圍第11項所述之製造方法，更包括：在該沉積該第二介電材料層之操作後，對該第二介電材料層進行一化學機械研磨製程。
  13. 如申請專利範圍第11項所述之製造方法，其中：該些溝槽包括一第一溝槽與一第二溝槽，該第一溝槽具有一第一寬度，該第二溝槽具有一第二寬度，且該第二寬度大於該第一寬度；該進行該原子層沉積製程，以沉積該第一介電材料層之操作包括：沉積該第一介電材料層，以完全填充該第一溝槽；以及該沉積該第二介電材料層於該第一介電材料層上，以填充該些溝槽之操作包括，沉積該第二介電材料層於該第二溝槽中，其中該第一溝槽不包含第二介電材料層。
  14. 一種半導體結構，包括：複數個裝置鰭，形成於一基材上；複數個填充鰭，形成於該些裝置鰭間的複數個溝槽中，其中該些填充鰭包括具有一第一寬度的一第一填充鰭與具有一第二寬度的一第二填充鰭，其中該第二寬度大於該第一寬度，該第一填充鰭包括該第一介電材料層，且該第二填充鰭包括該第一介電材料層及一第二介電材料層；以及複數個閘極堆疊，形成於該些裝置鰭及該些填充鰭上，其中該第一介電材料層包括一金屬氧化物及一金屬氮化物之至少一者，且該第二介電材料層包括具有矽及碳的一介電層。
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