CN113809074A - 半导体结构及其形成方法 - Google Patents

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游力蓁
苏焕杰
黄麟淯
庄正吉
王志豪
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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Abstract

一种半导体结构，包括一个或多个沟道层；接合一个或多个沟道层的栅极结构；连接到一个或多个沟道层的第一侧并与栅极结构相邻的第一源极/漏极部件；设置在第一源极/漏极部件上方的第一电介质帽，其中，第一电介质帽的底表面在栅极结构的顶表面下面；设置在第一源极/漏极部件下方并电连接至第一源极/漏极部件的通孔；设置在通孔下方并电连接至通孔的电源轨。本申请的实施例提供了半导体结构及其形成方法。

Description

半导体结构及其形成方法
技术领域
本申请的实施例涉及半导体结构及其形成方法。
背景技术
常规地，集成电路(IC)以堆叠的方式构建，其具有处于最低水平的晶体管并且在晶体管的顶部上具有互连(通孔和导线)以提供到晶体管的连接性。电源轨(例如，用于电压源和接地层的金属线)也位于晶体管之上，并且可以是互连的一部分。随着集成电路的不断按比例缩小，电源轨也随之缩小。这不可避免地导致跨电源轨的压降增加，以及集成电路的功耗增加。因此，尽管半导体制造中的现有方法大体上已经足以满足其预期目的，但是它们在所有方面都不是完全令人满意的。
发明内容
本申请的实施例提供一种半导体结构，包括：一个或多个沟道层；栅极结构，接合所述一个或多个沟道层；第一源极/漏极部件，连接到所述一个或多个沟道层的第一侧并且与所述栅极结构相邻；第一电介质帽，设置在所述第一源极/漏极部件上方，其中所述第一电介质帽的底表面在所述栅极结构的顶表面下面；通孔，设置在所述第一源极/漏极部件下方并电连接至所述第一源极/漏极部件；以及电源轨，设置在所述通孔下方并电连接至所述通孔。
本申请的实施例提供一种方法，包括：提供一种结构，所述结构具有衬底、在所述衬底上方的源极部件和漏极部件、连接所述源极部件和所述漏极部件的一个或多个沟道层、在所述源极部件与所述漏极部件之间并接合所述一个或多个沟道层的栅极结构、以及设置在所述源极部件和所述漏极部件上方的一个或多个电介质层；形成穿透所述一个或多个电介质层并且分别暴露所述源极部件和所述漏极部件的源极接触孔和漏极接触孔；在所述源极接触孔和所述漏极接触孔中分别形成源极接触件和漏极接触件；形成覆盖所述漏极接触件并暴露所述源极接触件的蚀刻掩模；通过所述蚀刻掩模去除所述源极接触件，从而复原所述源极接触孔的至少部分；以及在所述源极接触孔的至少部分中沉积第一电介质帽。
本申请的实施例还包括一种方法，包括：提供一种结构，所述结构具有衬底、在所述衬底上方的第一源极/漏极部件和第二源极/漏极部件、连接所述第一源极/漏极部件和所述第二源极/漏极部件的一个或多个沟道层、在所述第一源极/漏极部件与所述第二源极/漏极部件之间并接合所述一个或多个沟道层的高-k金属栅极、以及设置在所述第一源极/漏极部件和所述第二源极/漏极部件上方的一个或多个电介质层；形成穿过所述一个或多个电介质层并分别电连接至所述第一源极/漏极部件和所述第二源极/漏极部件的第一接触件和第二接触件；形成暴露所述第一接触件并覆盖所述第二接触件的蚀刻掩模；通过所述蚀刻掩模去除所述第一接触件，导致第一沟槽在所述第一源极/漏极部件上方；在所述第一沟槽中沉积第一电介质帽；形成在所述第二接触件上方并电连接至所述第二接触件的第一通孔；形成在所述第一通孔上方并电连接至所述第一通孔的第一互连结构，其中所述第一电介质帽将所述第一源极/漏极部件与所述第一互连结构隔离；形成在所述第一源极/漏极部件下方并电连接至所述第一源极/漏极部件的第二通孔；以及形成在所述第二通孔下方并电连接至所述第二通孔的第二互连结构。
本申请的实施例提供了具有背侧电源轨的半导体器件及其方法。
附图说明
当结合附图阅读时，从以下详细描述中可以最好地理解本公开。要强调的是，根据工业中的标准实践，各个部件没有按比例绘制，并且仅仅用于说明的目的。实际上，为了讨论的清楚，各个部件的尺寸可以被任意增加或减小。
图1A、图1B、图1C和图1D示出了根据本公开的各个方面的形成具有背侧电源轨和背侧自对准通孔的半导体器件的方法的流程图。
图2A示出了根据图1A-图1D的方法的实施例的在制造的中间步骤中，根据一些实施例的的半导体器件的部分的俯视图。
图2B和图2C分别示出了根据一些实施例的沿着图2A的“B-B”和“C-C”线的图2A中的半导体器件的部分的截面图。图2D示出了根据一些实施例的图2A中的半导体器件的部分的透视图
图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图22、图23、图24、图25、图26、图27、图28、图29和图30示出了根据图1A-图1D的方法的一些实施例，在制造的中间步骤中，沿着图2A的“B-B”线的图2A中的半导体器件的部分的截面图。
具体实施方式
以下公开提供了用于实施所提供的主题的不同部件的许多不同的实施例或示例。下面描述元件和布置的特定示例以简化本公开。当然，这些仅仅是示例，并不旨在进行限制。例如，在下面的描述中，第一部件的形成在第二部件上方或上可以包括其中第一和第二部件直接接触形成的实施例，并且还可以包括其中其他部件在第一和第二部件之间形成的实施例，使得第一和第二部件可以不直接接触。另外，本公开可能在各个示例中重复参考数字和/或字母。这种重复是出于简单和清楚的目的，并且其本身并不指定所讨论的各个实施例和/或结构之间的关系。
此外，为了便于描述，本文中可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”之类的空间相对术语，以便于描述在附图中所示的一个元件或部件与另一个或多个元件或部件的关系。除了在附图中描述的方位之外，空间相对术语还旨在涵盖器件在使用或操作中的不同方位。该装置可以以其他方式定向(旋转90度或在其他方向)，并且在此使用的空间相对描述语可以同样地被相应地解释。此外，当用“约”、“近似”等描述数字或数字范围时，该术语涵盖在描述的数字的某些变化(诸如+/-10％或其他变化)内的数字，除非另有说明，否则根据本文公开的特定技术，根据本领域技术人员的知识描述。例如，术语“约5nm”可以涵盖4.5nm至5.5nm、4.0nm至5.0nm等的尺寸范围。
本申请大体上涉及半导体结构和制造工艺，并且更具体地涉及具有背侧电源轨和背侧自对准通孔的半导体器件。如之上所讨论的，IC中的电源轨(或电源布线)需要进一步改进，以提供所需的性能提升并降低功耗。本公开的目的包括，除了在结构的前侧(或正面)上的互连结构(其也可以包括电源轨)之外，在包含晶体管的结构的背侧(或背面)上提供电源轨。这增加了结构中可用的用于直接连接到源极/漏极接触件和通孔的金属轨的数量。与没有背侧电源轨的现有结构相比，它也增加了栅极密度以实现更大的器件集成度。背侧电源轨的尺寸可能比结构的前侧上的第一级金属(M0)轨道的尺寸更宽，这有利地减小了电源轨的电阻。通过添加背侧电源轨和背侧通孔，一些源极/漏极部件仅通过半导体器件的背侧被访问，并且不需要为在正侧处的此类源极/漏极部件提供接触件和/或其他导电部件。因此，本公开提供了用于形成仅在一侧(前侧或背侧)上具有接触件的源极和/或漏极部件的方法，从而减小了源极/漏极部件与附近的导体(诸如金属栅极、源极/漏极通孔和栅极通孔)之间的耦合电容。下面结合附图描述本公开的结构和制造方法的细节，其示出了根据一些实施例的制造GAA器件的工艺。GAA器件是指具有垂直地堆叠的水平地取向的多沟道的晶体管的器件，诸如纳米线晶体管和纳米片晶体管。GAA器件具有更好的栅极控制能力，更低的漏电流和完全地FinFET器件布局兼容性，因此有望将CMOS推向路线图的下一个阶段。本公开也可用于制造具有背侧电源轨和背侧自对准通孔的FinFET器件。为了简单起见，本公开使用GAA器件作为示例，并指出了GAA与FinFET实施例之间在工艺上的某些差异。本领域普通技术人员应该理解，他们可以容易地将本公开用作设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。
图1A、图1B、图1C和图1D根据本公开的各个方面的用于制造半导体器件的方法100的流程图。本公开考虑了其他处理。可以在方法100之前、期间和之后提供其他操作，并且对于方法100的其他实施例，可以移动、替换或消除所描述的一些操作。
下面结合图2A至图30描述方法100，图2A至图30根据一些实施例示出了根据方法100的制造的各个步骤中的半导体器件(或半导体结构或结构)200的各个俯视图、透视图和截面图。在一些实施例中，器件200是IC芯片的部分、芯片上系统(SoC)或其部分，其包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p-型场效应晶体管(PFET)、n-型场效应晶体管(NFET)、FinFET、纳米片FET、纳米线FET、其他类型的多栅极FET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、存储器件、其他合适的组件或其组合。为了清楚起见，已经简化了图2A至图30，以更好地理解本公开的发明构思。可以在器件200中添加其他部件，并且在器件200的其他实施例中可以替换、修改或消除以下描述的一些部件。
在操作102处，方法100(图1A)提供结构200，结构200具有衬底201、在衬底201上方的鳍218和与鳍218接合的牺牲(或伪)栅极堆叠240。参考图2A和图2D，鳍218沿“x”方向纵向取向，并且牺牲栅极堆叠240沿“y”方向纵向取向，并且在晶体管的沟道区域处接合鳍218。鳍218通过隔离结构230(图2A)彼此隔离。图2B示出了根据一个实施例的沿着图2A和图2D的“B-B”线的结构200的部分的截面图。图2C示出了根据一个实施例的沿着图2A的“C-C”线的结构200的部分的截面图。以下讨论共同参考图2A、图2B、图2C和图2D。
在一个实施例中，衬底201是绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。绝缘体上半导体衬底可以通过氧的注入(SIMOX)、晶圆接合和/或其他合适的方法使用分离来制造。在另一个实施例中，衬底201是块状硅衬底(即，包括块状单晶硅)，诸如硅晶圆。在各种实施例中，衬底201可以包括其他半导体材料，例如锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或其组合。
每个鳍218包括半导体层210和215的堆叠205，其以交错或交替的配置从衬底201的表面垂直地(例如，沿z-方向)堆叠。在一些实施例中，半导体层210和半导体层215在所示的交错和交替的配置中外延地生长。例如，半导体层210中的第一层在衬底201上外延地生长，半导体层215中的第一层在半导体层210中的第一层上外延地生长，半导体层210中的第二层在半导体层215中的第一层上外延地生长，依此类推，直到半导体层堆叠205具有所需数量的半导体层210和半导体层215。在一些实施例中，通过分子束外延(MBE)工艺、化学气相沉积(CVD)工艺、金属有机化学气相沉积(MOCVD)工艺、其他合适的外延生长工艺或其组合实现半导体层210和半导体层215的外延生长。
半导体层210的组分与半导体层215的组分不用，以在随后的处理期间实现蚀刻选择性和/或不同的氧化速率。在一些实施例中，半导体层210具有对蚀刻剂的第一蚀刻速率，并且半导体层215具有对蚀刻剂的第二蚀刻速率，其中第二蚀刻速率小于第一蚀刻速率。在一些实施例中，半导体层210具有第一氧化速率，并且半导体层215具有第二氧化速率，其中第二氧化速率小于第一氧化速率。在所示的实施例中，半导体层210和半导体层215包括不同的材料、组成原子百分比、组成重量百分比、厚度和/或特性，以在蚀刻工艺期间实现期望的蚀刻选择性，诸如实施蚀刻工艺以在器件200的沟道区域中形成悬浮沟道层。例如，其中半导体层210包括硅锗并且半导体层215包括硅，半导体层215的硅蚀刻速率小于半导体层210的硅锗蚀刻速率。在一些实施例中，半导体层210和半导体层215可以包括相同的材料，但是具有不同的组成原子百分比，以实现蚀刻选择性和/或不同的氧化速率。例如，半导体层210和半导体层215可包括硅锗，其中半导体层210具有第一硅原子百分比和/或第一锗原子百分比，并且半导体层215具有第二不同的硅原子百分比和/或第二不同的锗原子百分比。本公开考虑半导体层210和半导体层215包括可以提供期望的蚀刻选择性、期望的氧化速率差和/或期望的性能特征(例如，使电流最大化的材料)的半导体材料的任何组合，包括本文公开的任何半导体材料。
如下面进一步描述，半导体层215或其部分形成器件200的沟道区域。在所示的实施例中，半导体层堆叠205包括三个半导体层210和三个半导体层215，被配置为形成设置在衬底201上方的三个半导体层对，半导体层对中的每个具有相应的第一半导体层210和相应的第二半导体层215。在经历随后的处理之后，这种配置将导致器件200具有三个沟道。然而，本公开考虑其中例如取决于器件200(例如，GAA晶体管)所期望的沟道的数目和/或器件200的设计要求，半导体层堆叠205包括更多或更少的半导体层的实施例。例如，半导体层堆叠205可以包含两到十个半导体层210和两到十个半导体层215。在替代实施例中，其中器件200为FinFET器件，堆叠205仅为半导体材料的一层，诸如一层硅。如将要讨论的，方法100将在衬底201的两侧处处理层。在本公开中，衬底201的堆叠205所在的一侧被称为前侧，以及与前侧相对的一侧被称为作为背侧。
在一个实施例中，通过图案化堆叠205(在半导体层210和215的堆叠生长之后)和衬底201来形成鳍218。可以通过任何合适的方法来图案化鳍218。例如，可以使用一种或多种光刻工艺来图案化鳍218，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺将光刻和自对准工艺相结合，从而允许图案被创建，其具有，例如，节距小于使用单次直接光刻工艺可获得的节距。例如，在一个实施例中，在堆叠205上方形成牺牲层，并且使用光刻工艺对其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以将剩余的间隔件或心轴用作掩膜元件，用于图案化鳍218。例如，掩模元件可以用于蚀刻凹进堆叠205和衬底201中，在衬底201上留下鳍218。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其他合适的工艺。例如，干蚀刻工艺可以实施含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4、和/或BCl3)、含溴的气体(例如，HBr和/或CHBr3)、含碘的气体、其他合适的气体和/或等离子体和/或其组合。例如，湿刻蚀工艺可以包括在稀氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨；含有氢氟酸(HF)、硝酸(HNO3)和/或乙酸(CH3COOH)的溶液；或其他合适的湿蚀刻剂中刻蚀。形成鳍218的方法的许多其他实施例可能是合适的。
隔离结构230形成在衬底201上方和/或中，以隔离器件200的各个区域。例如，隔离结构230围绕鳍218的底部部分，以将鳍218彼此分离和隔离。隔离结构230包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如，包括硅、氧、氮、碳或其他合适的隔离成分)或其组合。隔离结构230可以包括不同的结构，诸如浅沟槽隔离(STI)结构和/或深沟槽隔离(DTI)结构。在一个实施例中，隔离结构可以形成，通过用绝缘体材料填充鳍218之间的沟槽(例如，通过使用CVD工艺或旋涂玻璃工艺)，执行化学机械抛光(CMP)工艺以去除多余的绝缘体材料和/或平坦化绝缘体材料层的顶表面，并回蚀绝缘体材料层以形成隔离结构230。在一些实施例中，隔离结构230包括多层结构，诸如氮化硅层设置在热氧化物衬垫层上方。
伪栅极堆叠240可以包括伪栅极电介质层和在伪栅极电介质层上方的伪栅电极层。伪栅极电介质层可以包括电介质材料，诸如氧化硅、高-k电介质材料、其他合适的电介质材料。伪栅电极层可以包括多晶硅或其他合适的材料。伪栅极堆叠240可以进一步包括在伪栅电极层上方的一个或多个硬掩模层，其中一个或多个硬掩模层可以包括氧化硅、氮化硅或其他合适的材料。伪栅极堆叠240通过沉积工艺、光刻工艺、蚀刻工艺、其他合适的工艺或其组合来形成。沉积工艺可以包括CVD、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、大气压CVD(APCVD)、其他合适的方法或其组合。然后执行光刻图案化和蚀刻工艺以图案化一个或多个硬掩模层、伪栅电极层和伪栅极电介质层以形成伪栅极堆叠240，如图2A、图2B和图2D所示。光刻图案化工艺包括抗蚀剂涂层(例如旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影抗蚀剂、冲洗、干燥(例如硬烘烤)、其他合适的光刻工艺，或其组合。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻方法或其组合。
结构200进一步包括在伪栅极堆叠240的侧壁上的栅极间隔件247(诸如在图2B中所示)。栅极间隔件247通过任何合适的工艺形成并且包括电介质材料。电介质材料可以包括硅、氧、碳、氮、其他合适的材料或其组合(例如，氧化硅、氮化硅、氮氧化硅(SiON)、碳化硅、碳氮化硅(SiCN)、碳氧化硅(SiOC)、氮碳氧化硅(SiOCN))。例如，包括硅和氮的电介质层，诸如氮化硅层，可以沉积在伪栅极堆叠240上方，并且随后被蚀刻(例如，各向异性蚀刻)以形成栅极间隔件247。在一些实施例中，栅极间隔件247包括多层结构，诸如包括氮化硅的第一电介质层和包括氧化硅的第二电介质层。在一些实施例中，多于一组的间隔件，诸如密封间隔件、偏置间隔件、牺牲间隔件、伪间隔件和/或主间隔件，与伪栅极堆叠240相邻地形成。在这样的实施中，各个间隔件组可以包括具有不同蚀刻速率的材料。例如，包括硅和氧(例如，氧化硅)的第一电介质层可以被沉积和蚀刻以形成与伪栅极堆叠240相邻的第一间隔件组，以及包括硅和氮(例如，氮化硅)的第二电介质层可以被沉积和蚀刻以形成与第一间隔件组相邻的第二间隔件组。
在操作104处，方法100(图1A)通过蚀刻与栅极间隔件247相邻的鳍218来形成源极/漏极(S/D)沟槽250。根据一个实施例，所产生的结构在图3中示出。在所示的实施例中，蚀刻工艺完全去除了鳍218的源极/漏极区域中的半导体层堆叠205，从而在源极/漏极区域中暴露衬底201。因此，源极/漏极沟槽250具有由半导体层堆叠205的剩余的部分限定的侧壁，其设置在栅极堆叠240下方的沟道区域中，并且底部由衬底201限定。在一些实施例中，蚀刻工艺去除了一些但不是全部的半导体层堆叠205使得源极/漏极沟槽250具有由源极/漏极区域中的半导体层210或半导体层215限定的底部。在一些实施例中，蚀刻工艺进一步去除一些但不是全部的鳍218的衬底部分，使得源极/漏极沟槽250在衬底201的最上表面下面延伸。蚀刻工艺可以包括干蚀刻工艺、湿法蚀刻工艺、其他合适的蚀刻工艺或其组合。在一些实施例中，蚀刻工艺是多步骤蚀刻工艺。例如，蚀刻工艺可以交替使用蚀刻剂以分别地并交替地去除半导体层210和半导体层215。在一些实施例中，蚀刻工艺的参数被配置为选择性地蚀刻半导体层堆叠，同时对伪栅极堆叠240和/或隔离部件230的蚀刻最少(至没有)。在一些实施例中，执行光刻工艺，诸如本文所描述的那些，以形成覆盖伪栅极堆叠240和/或隔离部件230的图案化的掩模层，并且蚀刻工艺使用图案化的掩模层作为蚀刻掩膜。
在操作106处，方法100(图1A)横向地蚀刻在源极/漏极(S/D)沟槽250中暴露的半导体层210，从而在相邻的半导体层215之间垂直形成间隙251。根据一个实施例，所产生的结构在图4中示出。例如，执行蚀刻工艺，其选择性地蚀刻由源极/漏极沟槽250暴露的半导体层210，同时对半导体层215的蚀刻最少(至没有)，使得在栅极间隔件247下方的半导体层215之间以及半导体层215与衬底201之间形成间隙251。半导体层215的部分(边缘)因此悬浮在栅极间隔件247下方的沟道区域中。在一些实施例中，间隙251部分地在伪栅极堆叠240下方延伸。蚀刻工艺被配置为横向地蚀刻(例如，沿着“x”方向)半导体层210，从而减小了半导体层210沿着“x”方向的长度。蚀刻工艺可以是干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或其组合。在器件200是FinFET的实施例中，操作106被省略。
在操作108处，方法100(图1A)在源极/漏极(S/D)沟槽250中形成电介质层(或间隔件前体层)255。根据一个实施例，所产生的结构在图5中示出。参考图5，电介质层255形成在栅极间隔件247的侧壁上，在半导体层210和215的侧壁上以及在间隙251中。衬底201在S/D沟槽250的底部暴露。在一个实施例中，电介质层255最初沉积在伪栅极堆叠240上方和限定源极/漏极沟槽250的部件上方。电介质层255部分地(并且，在一些实施例中完全地)填充源极/漏极沟槽250。电介质层255可以使用CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他合适的方法或其组合来沉积。沉积工艺被配置为确保电介质层255填充在栅极间隔件247下方的半导体层215之间以及半导体层215与衬底201之间的间隙251。然后执行蚀刻工艺(或回拉工艺)，其选择性地蚀刻电介质层255，以将其从S/D沟槽250部分地去除，并使衬底201暴露，而电介质层255的部分保留在栅极间隔件247的侧壁以及半导体层210和215的侧壁上。电介质层255包括与半导体层215的材料和栅极间隔件247的材料不同的材料，以在另一个蚀刻工艺期间实现期望的蚀刻选择性(下面参考操作110讨论)。在一些实施例中，电介质层255包括电介质材料，其包括硅、氧、碳、氮、其他合适的材料或其组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅或氮碳氧化硅)。在一些实施例中，电介质层255包括低k电介质材料，诸如本文所描述的那些。
在操作110处，在一个实施例中，方法100(图1A)对器件200的源极区域执行额外的蚀刻。在替代实施例中，方法100对器件200的漏极区域而不是源极区域执行额外的蚀刻。根据一个实施例，所产生的结构在图6中示出。在一个实施例中，操作110形成蚀刻掩模(诸如在图案化的硬掩模上方的图案化的抗蚀剂，未示出)，其覆盖源极区域以外的器件200，该源极区域通过蚀刻掩模中的开口暴露。然后，操作110在衬底201中深深地蚀刻源极区域，直到仅衬底201的薄层保留在源极沟槽250中，从而将源极沟槽250延伸到衬底201中。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻或其他合适的蚀刻。在该实施例中，蚀刻工艺基本上是各向异性的(即，基本上是垂直的)。而且，蚀刻工艺被调整为对衬底201的材料有选择性，并且同时对电介质层255、栅极间隔件247和伪栅极堆叠240没有(或最少)蚀刻。
在操作112处，方法100(图1A)在源极沟槽250中形成半导体层239，而来自操作110的蚀刻掩模仍在原位。根据一个实施例，所产生的结构在图7中示出。可以使用外延生长工艺或通过其他合适的工艺来沉积半导体层239。在一些实施例中，半导体层239的外延生长通过分子束外延(MBE)工艺、化学气相沉积(CVD)工艺、金属有机化学气相沉积(MOCVD)工艺、其他合适的外延生长工艺或其组合来实现。半导体层239包括与衬底201中包括的半导体材料不同的半导体材料，以在随后的处理期间实现蚀刻选择性。例如，半导体层239和衬底201可以包括不同的材料，不同的组成原子百分比，不同的组成重量百分比和/或其他特性，以在蚀刻工艺期间实现期望的蚀刻选择性。在一个实施例中，衬底201包括硅，并且半导体层239包括硅锗。在另一个实施例中，半导体层239和衬底201都可以包括硅锗，但是具有不同的硅原子百分比。本公开考虑半导体层239和衬底201包括可以提供期望的蚀刻选择性的半导体材料的任何组合，包括本文公开的任何半导体材料。由于漏极区域仍然被在操作110中形成的蚀刻掩模覆盖，所以半导体层239仅仅沉积在源极区域中。半导体层239可以被沉积到一定厚度，使得其靠近堆叠205的底部并且大约与隔离部件230的顶表面平齐(图2C)。在沉积半导体层239之后，操作112去除在操作110中形成的蚀刻掩模。如下面将要讨论的，在各种实施例中，可以仅在源极区域中，仅在漏极区域中或者在源极和漏极区域两者中执行操作110中的额外蚀刻以及操作112中的半导体层239的生长。
在操作114处，方法100(图1A)刻蚀电介质层255，使得半导体层215的侧壁暴露在S/D沟槽250中，并且电介质层255的部分沿着S/D沟槽250内的半导体层210的侧壁保留，根据一个实施例，如图8所示。电介质层255的剩余的部分被称为内部间隔件255。例如，执行蚀刻工艺，该刻蚀工艺选择性地蚀刻电介质层255以形成内部间隔件255，如图8所示，同时对半导体层215、伪栅极堆叠240和栅极间隔件247的蚀刻最少(至没有)。在器件200是FinFET的实施例中，电介质层255从S/D沟槽250中完全地去除。
在操作116处，方法100(图1A)外延生长S/D沟槽250中的半导体S/D部件260(包括源极部件260S和漏极部件260D)。根据一个实施例，所产生的结构在图9中示出。如图9中所示，外延S/D部件260从在S/D沟槽250的底部处的半导体层239和衬底201以及从在S/D沟槽250的侧壁处的半导体层215生长。外延工艺可以使用CVD沉积技术(例如，VPE和/或UHV-CVD)、分子束外延、其他合适的外延生长工艺或其组合。外延工艺可以使用气态和/或液态前体，其与半导体层201、239和215(特别是半导体层215)的组分相互作用。外延S/D部件260用于n-型晶体管或p-型晶体管分别掺杂有n-型掺杂剂或p-型掺杂剂。在一些实施例中，对于n-型晶体管，外延S/D部件260包括硅并且可以掺杂有碳、磷、砷、其他n-型掺杂剂或其组合(例如，形成Si：C外延源极/漏极部件、Si：P外延源极/漏极部件或Si：C：P外延源极/漏极部件)。在一些实施例中，对于p-型晶体管，外延S/D部件260包括硅锗或锗，并且可以掺杂有硼、其他p-型掺杂剂或其组合(例如，形成Si：Ge：B外延源极/漏极部件)。在一些实施例中，外延S/D部件260包括一个以上的外延半导体层，其中外延半导体层可以包括相同或不同的材料和/或掺杂剂浓度。例如，在图9中所示的实施例中，如图9所示，每个S/D部件260包括三层L0、L1和L2。层L0设置在S/D沟槽250的底部，层L1设置在层L0上方，并且层L2设置在层L1上方。在一个实施例中，层L0包括与层L1和L2中的材料不同的材料，以便在背侧通孔形成工艺期间在层L0与层L1和L2之间提供蚀刻选择性。例如，在一个实施例中，层L0包括SiGe，并且层L1和L2包括Si(用于n-型晶体管)。例如，在另一个实施例中，层L0包括具有第一Ge原子百分比的SiGe，并且层L1和L2包括具有第二Ge原子百分比的SiGe(用于p-型晶体管)，并且第一Ge原子百分比和第二Ge原子百分比不同。此外，层L2可以包括比层L1更高的掺杂浓度，以便减小S/D部件260的薄层电阻并且减小S/D接触电阻。在一些实施例中，外延S/D部件260包括在相应的沟道区域中实现期望的拉应力和/或压应力的材料和/或掺杂剂。在一些实施例中，在沉积期间，通过将杂质添加到外延工艺的源极材料中(即，原位)来掺杂外延源极/漏极部件260。在一些实施例中，在沉积工艺之后，通过离子注入工艺来掺杂外延源极/漏极部件260。在一些实施例中，执行退火工艺(例如，快速热退火(RTA)和/或激光退火)以激活外延源极/漏极部件260中的掺杂剂。在一些实施例中，外延源极/漏极部件260以分开的处理顺序形成，其包括，例如当在n-型GAA晶体管区域中形成外延源极/漏极部件260时掩蔽p-型GAA晶体管区域，以及在p-型GAA晶体管中形成外延源极/漏极部件260时掩蔽n-型GAA晶体管区域。
在操作118处，方法100(图1B)形成接触蚀刻停止层(CESL)269和层间电介质(ILD)层270。根据一个实施例，所产生的结构在图10中示出。如图10中所示，CESL 269沉积在S/D部件260上方以及栅极间隔件247的侧壁上方，并且ILD层270沉积在CESL 269上方并且填充相对的栅极间隔件247之间的空间。CESL 269包括与ILD层270不同的材料。CESL 269可以包括La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi或其他合适的材料；并且可以通过CVD、PVD、ALD或其他合适的方法形成。ILD层270可以包括原硅酸四乙酯(TEOS)形成的氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(BPSG)、氟化物掺杂的二氧化硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)、低-k电介质材料、其他合适的电介质材料或其组合。ILD 270可以通过PECVD(等离子体增强CVD)、FCVD(可流动CVD)或其他合适的方法形成。在沉积CESL269和ILD层270之后，可以执行CMP工艺和/或其他平坦化工艺，直到到达(暴露)伪栅极堆叠240的顶部部分(或顶表面)为止，平坦化工艺去除了伪栅极堆叠240的硬掩模层，以暴露下面的伪栅电极，诸如多晶硅栅电极层。
在操作120处，方法100(图1B)使用一种或多种蚀刻工艺去除伪栅极堆叠240和半导体层210。这形成栅极沟槽211。根据一个实施例，所产生的结构在图11中示出。这涉及多种工艺，如下面简短地描述。首先，操作120使用一种或多种蚀刻工艺去除伪栅极堆叠240以暴露沟道区域中的半导体层210和215。蚀刻工艺可以是干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或其组合。在一些实施例中，蚀刻工艺是多步骤蚀刻工艺。例如，蚀刻工艺可以交替使用蚀刻剂以分别地去除伪栅极堆叠240的各个层。在一些实施例中，蚀刻工艺被配置为选择性地蚀刻伪栅极堆叠240，同时对器件200的其他部件的蚀刻最少(至没有)，诸如ILD层270、栅极间隔件247、隔离部件230、半导体层215和半导体层210等。接下来，操作120去除在沟道区域中暴露的半导体层210，留下半导体层215悬浮在衬底201上方并与S/D部件260连接。该工艺也被称为沟道释放工艺，并且半导体层215也被称为沟道层。蚀刻工艺选择性地蚀刻半导体层210，同时对半导体层215的蚀刻最少(至没有)，并且在一些实施例中，对栅极间隔件247和/或内部间隔件255的蚀刻最少(至没有)。在器件200是FinFET的实施例中，由于仅仅存在沟道层215并且在沟道区域中没有半导体层210，因此省略了沟道释放工艺。
在操作122处，方法100(图1B)在栅极沟槽211中形成功能性栅极结构240’。根据一个实施例，所产生的结构在图12中示出。在一个实施例中，功能性栅极结构240’包括包裹环绕半导体层215的每个的栅极电介质层和在栅极电介质层上方的栅电极。栅极电介质层可以包括高-k电介质材料，诸如HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba、Sr)TiO3(BST)、Si3N4、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高-k电介质材料或其组合。可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其他合适的方法来形成栅极电介质层。在一些实施例中，栅极堆叠240’还包括位于栅极电介质层与半导体层215之间的界面层。界面层可以包括二氧化硅、氮氧化硅或其他合适的材料。在一些实施例中，栅电极层包括n-型或p-型功函数层和金属填充层。例如，n-型功函数层可以包括具有足够低的有效功函数的金属，诸如钛、铝、碳化钽、碳氮化钽、氮化钽硅或其组合。例如，p-型功函数层可以包括具有足够大的有效功函数的金属，诸如氮化钛、氮化钽、钌、钼、钨、铂或其组合。例如，金属填充层可以包括铝、钨、钴、铜和/或其他合适的材料。可以通过CVD、PVD、电镀和/或其他合适的工艺来形成栅电极层。由于栅极结构240’包括高-k电介质层和金属层，所以它也被称为高-k金属栅极。
在操作124处，方法100(图1B)部分地使栅极结构240’和可选的栅极间隔件247凹进，然后在凹进的栅极结构240’和可选的凹进的栅极间隔件247上方形成栅极电介质帽352。根据一个实施例，所产生的结构在图13中示出。可以通过干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或其组合来使栅极结构240’和栅极间隔件247凹进。蚀刻工艺被配置为选择性地蚀刻栅极结构240’和栅极间隔件247，同时对器件200的其他部件的蚀刻最少(至没有)，诸如CESL 269和ILD层270。蚀刻工艺在相邻的CESL269之间和在栅极结构240’和栅极间隔件247的剩余的部分上方形成沟槽。然后，操作124在沟槽中沉积栅极电介质帽352。在一些实施例中，栅极电介质帽352包括La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi或其他合适的材料。栅极电介质帽352保护栅极结构240’免受用于蚀刻S/D接触孔的蚀刻和CMP工艺。例如，栅极电介质帽352可以具有一定的厚度(沿“z”方向)在约0nm(不存在)至约50nm的范围内，并且具有一定的宽度(沿“x”方向)在约5nm至约30nm的范围内。
在操作126处，方法100(图1B)形成蚀刻掩模241。根据一个实施例，所产生的结构在图14中示出。蚀刻掩模241包括开口238，其暴露出结构200的将形成S/D接触孔的区域，而结构200的其余部分被蚀刻掩模241覆盖。在本实施例中，蚀刻掩模241包括图案化的硬掩模236和图案化的抗蚀剂237。在一些实施例中，蚀刻掩模241可以另外包括在图案化的硬掩模236与图案化的抗蚀剂237之间的底部抗反射涂层(BARC)。可以使用抗蚀剂涂层(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影抗蚀剂、冲洗、干燥(例如，硬烘烤)、其他合适的光刻工艺或其组合来形成图案化的抗蚀剂237。可以通过在形成图案化的抗蚀剂237之前沉积硬掩模层并在形成图案化的抗蚀剂237之后通过图案化的抗蚀剂237蚀刻硬掩模层来形成图案化的硬掩模236。
在操作128处，方法100(图1B)蚀刻S/D接触孔253以暴露一些S/D部件260。根据一个实施例，所产生的结构在图15中示出。在一个实施例中，操作128包括第一蚀刻工艺，该第一蚀刻工艺被调整为对ILD层270的材料有选择性，同时对CESL 269和栅极电介质帽352没有(或最少)蚀刻。在从接触孔253去除ILD层270之后，操作128还包括第二蚀刻工艺(各向异性蚀刻)，其被调整为对CESL 269的材料有选择性，同时对栅极电介质帽352没有(或最少)蚀刻。第一蚀刻工艺和第二蚀刻工艺共同地形成暴露S/D部件260的接触孔253。在一些实施例中，S/D部件260可以被部分地蚀刻。蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其他蚀刻方法。在以上蚀刻工艺期间，图案化的抗蚀剂237可以被部分地或完全地消耗。在形成接触孔之后，去除蚀刻掩模241。
在操作130处，方法100(图1B)在S/D部件260上方形成硅化物部件273，并在硅化物部件273上方形成S/D接触件(或接触塞)275。根据一个实施例，所产生的结构在图16中示出。由于硅化物部件273和S/D接触件275在器件200的前侧形成，因此它们也分别被称为前侧硅化物部件273和前侧S/D接触件275。在一个实施例中，操作130包括将一种或多种金属沉积到接触孔253中，对器件200执行退火工艺以引起一种或多种金属与S/D部件260之间的反应以产生硅化物部件273，并去除一种或多种金属的未反应部分，在孔253中留下硅化物部件273。一种或多种金属可包括钛(Ti)、钽(Ta)、钨(W)、镍(Ni)、铂(Pt)、镱(Yb)、铱(Ir)、铒(Er)、钴(Co)或其组合(例如，两种或多种金属的合金)，并且可以使用CVD、PVD、ALD或其他合适的方法沉积。硅化物部件273可以包括硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)或其他合适的化合物。在一个实施例中，S/D接触件275可以包括导电阻挡层和在导电阻挡层上方的金属填充层。导电阻挡层起到防止金属填充层的金属材料扩散到与S/D接触件275相邻的电介质层中的作用。导电阻挡层可以包括钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)或导电氮化物，诸如氮化钛(TiN)、氮化铝钛(TiAlN)、氮化钨(WN)、氮化钽(TaN)或其组合，并且可以通过CVD、PVD、ALD和/或其他合适的工艺形成。金属填充层可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)或其他金属，并且可以通过CVD、PVD、ALD、电镀或其他合适的工艺形成。在一些实施例中，在S/D接触件275中省略了导电阻挡层。操作130可以执行CMP工艺以去除S/D接触件275的多余的材料。
在操作132处，例如，方法100(图1C)使用自对准蚀刻工艺使S/D接触件275部分地凹进。根据一个实施例，所产生的结构在图17中示出。在一个实施例中，操作132包括蚀刻工艺，其被调整为对S/D接触件275的材料有选择性，同时对CESL 269、栅极电介质帽352和ILD270(在图17中未示出)没有(或最少)蚀刻。蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其他蚀刻方法。在一些实施例中，S/D接触件275的留下的部分具有约10nm至约50nm的厚度。操作132可以使用计时器来控制S/D接触件275被蚀刻的深度。蚀刻工艺复原接触孔253的部分253a。在方法100的一些实施例中，省略了操作132，并且S/D接触件275没有被部分地凹进。在各种实施例中，孔253a的深度(沿“z”方向)可以在0nm(当省略操作132时)至约50nm的范围内，并且孔253a的宽度(沿“x”方向)可以在约5nm至约30nm的范围内。
在操作134处，方法100(图1C)形成蚀刻掩模241a，该蚀刻掩模241a暴露源极接触件275(S/D接触件275在源极部件260S之上)，并覆盖漏极接触件275(S/D接触件275在漏极部件260D之上)，然后使用一种或多种蚀刻工艺通过蚀刻掩模241a去除源极接触件275。根据一个实施例，所产生的结构在图18中示出。在本实施例中，蚀刻工艺将孔253a延伸得足够深，以暴露在源极部件260S之上的硅化物部件273。在图18中，延伸孔253a被标记为253b。在另一个实施例中，蚀刻工艺可以部分地或完全去除在源极部件260S之上的硅化物部件273，诸如图28中所示。蚀刻工艺被调整为对源极接触件275的材料有选择性，同时对CESL 269、栅极电介质帽352和蚀刻掩模241a没有(或最少)蚀刻。蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其他蚀刻方法。在该实施例中，蚀刻掩模241a包括图案化的抗蚀剂，并且在一些实施例中，蚀刻掩模241a可以另外包括在图案化的抗蚀剂下方的底部抗反射涂层(BARC)。可以使用抗蚀剂涂层(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影抗蚀剂、冲洗、干燥(例如，硬烘烤)、其他合适的光刻工艺或其组合来形成蚀刻掩模241a。在源极接触件275(以及可选地硅化物部件273)的蚀刻完成之后，操作134去除蚀刻掩模241a，从而复原在漏极部件260D之上的孔253a。孔253b比孔253a深。
在操作136处，方法100(图1C)在孔253a(在漏极部件260D之上)和253b(在源极部件260S之上)中形成电介质帽356。根据一个实施例，所产生的结构在图19中示出。在一些实施例中，电介质帽356包括La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9，TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi或其他合适的材料)。在各种实施例中，电介质帽352和356可以包括相同的材料或不同的材料。在源极部件260S之上的电介质帽356可具有例如在约20nm至约50nm的范围内的厚度(沿“z”方向)以及在约5nm至约30nm的范围内的宽度(沿“x”方向)。在漏极部件260D之上的电介质帽356可以具有例如在约0nm(不存在)至约50nm的范围内的厚度(沿“z”方向)以及在约5nm至约30nm的范围内的宽度(沿“x”方向)。可以使用CVD、PVD、ALD或其他合适的方法来沉积电介质帽356。操作136可以执行CMP工艺以去除电介质帽356的沉积在孔253a和253b外部的部分，诸如那些沉积在电介质帽352和CESL 269上的部分。如图19所示，在源极部件260S之上的电介质帽356的底表面356b低于栅极结构240’的顶表面240a。此外，在该实施例中，在漏极部件260D之上的电介质帽356的底表面356a高于顶表面240a。在替代实施例中，底表面356a低于顶表面240a但高于底表面356b。如后面将显示的，通过背侧电源轨和背侧通孔访问源极部件260S。因此，不需要将源极部件260S的前侧连接到形成在结构200的前侧上的互连结构(前侧互连结构)。通过去除源极接触件275(并且可选地去除硅化物部件273)，有利地减小了源极部件260S与附近的导电部件(诸如高-k金属栅极240’)之间的耦合电容，从而提高了结构200的运行速度。此外，通过漏极接触件275和前侧互连结构访问漏极部件260D。
在操作138处，方法100(图1C)在电介质帽352和356、CESL 269和ILD 270(图20中未显示)上方形成电介质层279和281，并形成漏极接触通孔358，其穿过电介质层281、279和356并电连接至漏极接触件275。根据一个实施例，所产生的结构在图20中示出。在一个实施例中，电介质层279可以包括La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi或其他合适的材料；并且可以通过CVD、PVD、ALD或其他合适的方法形成。电介质层281可以包括原硅酸四乙酯(TEOS)形成的氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(BPSG)，氟化物掺杂的二氧化硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)、低-k电介质材料、其他合适的电介质材料或其组合。电介质层281可以通过PECVD(等离子体增强CVD)、FCVD(可流动CVD)或其他合适的方法形成。在一个实施例中，漏极接触通孔358可以包括导电阻挡层和在导电阻挡层上方的金属填充层。导电阻挡层可以包括钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)或导电氮化物，诸如氮化钛(TiN)、氮化铝钛(TiAlN)、氮化钨(WN)、氮化钽(TaN)或其组合，并且可以通过CVD、PVD、ALD和/或其他合适的工艺形成。金属填充层可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、镍(Ni)、铜(Cu)或其他金属，并且可以通过CVD、PVD、ALD、电镀或其他合适的工艺形成。在一些实施例中，在漏极接触通孔358中省略了导电阻挡层。在一些实施例中，操作138可以形成连接到栅极堆叠240’的栅极通孔(未示出)。
在操作140处，方法100(图1C)在器件200的前侧处执行后道工序(BEOL)工艺。例如，操作140可以形成具有嵌入到电介质层中的导线和通孔的一个或多个互连层。一个或多个互连层连接各种晶体管的栅极、源极和漏极电极以及器件200中的其他电路。操作140还可以在互连层上方形成钝化层。在图21中所示的示例中，层277用于表示各种电介质和金属层，包括在器件200的前侧处形成的互连层和钝化层。
在操作142处，方法100(图1C)将器件200上下翻转，并将器件200的前侧附接到载体370，诸如图22中所示。这使得可以从器件200的背侧访问器件200以进行进一步处理。操作142可以使用任何合适的附接工艺，诸如直接接合、混合接合、使用粘合剂或其他接合方法。操作142可以进一步包括对准、退火和/或其他工艺。在一些实施例中，载体370可以是硅晶圆。在本公开的附图中，“z”方向从器件200的背侧指向器件200的前侧，然而“-z”方向从器件200的前侧指向器件200的背侧。
在操作144处，方法100(图1D)选择性地去除衬底201以形成沟槽272，诸如图23中所示。可以在沟槽272中暴露半导体层239、隔离结构230(在图23中未示出)、漏极部件260D、源极部件260S、栅极结构240’和内部间隔件255。这可能涉及多个工艺，包括减薄工艺和蚀刻工艺。例如，操作144可以首先从其背侧减薄器件200直到暴露出半导体层239，然后选择性地蚀刻衬底201。减薄工艺可以包括机械研磨工艺和/或化学减薄工艺。在机械研磨工艺期间，可以首先从衬底201去除大量的衬底材料。然后，化学减薄工艺可以将蚀刻化学剂应用到衬底201的背侧以进一步减薄衬底201。蚀刻工艺被调整为对衬底201的材料(诸如在一个实施例中的Si)具有选择性，同时对栅极堆叠240’、隔离部件230和半导体层239(诸如在一个实施例中的SiGe)没有(或最少)蚀刻。在所描绘的实施例中，漏极部件260D的层L0也被去除。源极部件260S的层L0被半导体层239保护免受蚀刻工艺。蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其他蚀刻方法。
在操作146处，方法100(图1D)形成电介质衬垫274和一个或多个电介质层276以填充沟槽272。根据一个实施例，所产生的结构在图24中示出。在一个实施例中，电介质衬垫274包括氮化硅，并且电介质层276包括氧化硅。在一些实施例中，电介质衬垫274包括其他电介质材料，诸如La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Y2O3、AlON、TaCN、ZrSi或其他合适的材料。电介质衬垫274可以沿着沟槽272的各个表面具有基本均匀的厚度，并且可以通过CVD、PVD、ALD或其他合适的方法形成。在一些实施例中，电介质层276可包括原硅酸四乙酯(TEOS)形成的氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(BPSG)、氟化物掺杂的二氧化硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)和/或其他合适的电介质材料。电介质层276可以通过PECVD(等离子体增强CVD)、FCVD(可流动CVD)或其他合适的方法形成。操作146可以进一步执行CMP工艺以平坦化器件200的背侧并且暴露半导体层239以用于进一步处理。
在操作148处，方法100(图1D)从器件200的背侧去除半导体层239。在一些实施例中，操作148还去除了源极部件260S的层L0，诸如在图25中所示。在一个实施例中，操作148应用蚀刻工艺，其被调整为对半导体层239的材料(诸如在一个实施例中的SiGe)以及源极部件260S的层L0(诸如在一个实施例中的SiGe)具有选择性，并且同时对电介质衬垫274、电介质层276、隔离部件230(在图25中未示出)以及源极部件260S的层L1没有(或最少)蚀刻。蚀刻工艺导致沟槽278，其从器件200的背侧暴露源极部件260S(特别是在该实施例中的层L1)。在一些实施例中，层L1可以被部分地蚀刻。蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其他蚀刻方法。在本实施例中，对半导体层239和层L0的蚀刻是自对准的。换句话说，操作148不需要制造蚀刻掩模(例如，通过光刻工艺形成的蚀刻掩模)来蚀刻半导体层239和层L0。相反，它依赖于半导体层239和层L0及其周围层中的材料的蚀刻选择性。这有利地形成沟槽278以与下面的源极部件260S对准，而没有未对准，例如由光刻重叠移位引入的那些。使用该工艺将导致背侧源极接触件(或源极通孔)与源极部件260S理想地对准，如下面将要讨论的。
在操作150处，方法100(图1D)形成了电连接至源极部件260S的背侧源极硅化物部件280和背侧源极接触件(或通孔)282。根据一个实施例，所产生的结构在图26中示出。如图26中所示，作为以上参考图25讨论的自对准蚀刻工艺的结果，背侧源极接触件282与源极部件260S自对准。自对准的背侧接触件282使源极部件260S与附近的栅极堆叠240’之间的短路风险最小化。在一个实施例中，操作150包括将一种或多种金属沉积到孔278中，对器件200执行退火工艺以引起一种或多种金属与源极部件260S之间的反应以产生硅化物部件280，并且去除一种或多种金属的未反应部分，在孔278中留下硅化物部件280。一种或多种金属可以包括钛(Ti)、钽(Ta)、钨(W)、镍(Ni)、铂(Pt)、镱(Yb)、铱(Ir)、铒(Er)、钴(Co)或其组合(例如，两种或多种金属的合金)，并且可以使用CVD、PVD、ALD或其他合适的方法沉积。硅化物部件280可以包括硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)或其他合适的化合物。在一个实施例中，源极接触件282可以包括导电阻挡层和在导电阻挡层上方的金属填充层。导电阻挡层起到防止金属填充层的金属材料扩散到相邻的源极接触件282的电介质层中的作用，诸如电介质层274。导电阻挡层可以包括钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)或导电氮化物，诸如氮化钛(TiN)、氮化铝钛(TiAlN)、氮化钨(WN)、氮化钽(TaN)或其组合，并且可以通过CVD、PVD、ALD和/或其他合适的工艺形成。金属填充层可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)或其他金属，并且可以通过CVD、PVD、ALD、电镀或其他合适的工艺形成。在一些实施例中，在源极接触件282中省略了导电阻挡层。操作150可以执行CMP工艺以去除源极接触件282的多余的材料。
在操作152处，方法100(图1D)形成背侧电源轨284和背侧互连286。根据一个实施例，所产生的结构在图27中示出。背侧源极接触件282电连接至背侧电源轨284。在一个实施例中，可以使用镶嵌工艺、双镶嵌工艺、金属图案化工艺或其他合适的工艺来形成背侧电源轨284。背侧电源轨284可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)或其他金属并且可以通过CVD、PVD、ALD、电镀或其他合适的工艺沉积。虽然未在图27中示出，背侧电源轨284被嵌入在一个或多个电介质层中，并且背侧互连286包括被嵌入在一个或多个电介质层中的导线和通孔。在一些实施例中，背侧电源轨284被认为是背侧互连286的部分。具有背侧电源轨284有利地增加了器件200中可用于直接连接到源极/漏极接触件和通孔的金属轨道的数量。与没有背侧电源轨284的其他结构相比，它也增加了栅极密度以实现更大的器件集成度。背侧电源轨284可以具有比器件200的前侧上的第一级金属(M0)轨道更宽的尺寸，这有利地减少了背侧电源轨电阻。
在操作154处，方法100(图1D)对器件200执行进一步的制造工艺。例如，它可以在器件200的背侧上形成钝化层，去除载体370并执行其他BEOL工艺。
在以上实施例中，源极部件260S形成有背侧硅化物部件和背侧接触件，并且与前侧电源轨和前侧互连隔离，而漏极部件260D形成有前侧硅化物部件和前侧接触件，并且与背侧电源轨和背侧互连隔离。在替代实施例中，漏极部件260D形成有背侧硅化物部件和背侧接触件，并且与前侧电源轨和前侧互连隔离，而源极部件260S形成有前侧硅化物部件和前侧接触件，并且与背侧电源轨和背侧互连隔离。这可以通过在上述实施例中将特别应用于源极区域的工艺与特别应用于漏极区域的工艺进行切换来实现。例如，可以在漏极区域中而不是在源极区域中提供半导体层239。
图28示出了根据方法100的替代实施例制造的半导体器件200的部分的截面图。参考图28，在该实施例中，操作134不仅完全去除了源极接触件275，而且还去除了源极硅化物273。电介质帽356直接沉积在源极部件260S上。电介质帽356的底表面356a在栅极结构240’的顶表面240a的下面。
图29示出了根据方法100的替代实施例制造的半导体器件200的部分的截面图，其中省略了操作132。参考图29，在本实施例中，漏极接触件275没有被凹进，并且电介质帽356设置在源极部件260S之上，但是不在漏极部件260D之上。在该实施例中，部分或完全保留了源极硅化物部件273。在替代实施例中，源硅化物部件273被部分地或完全地去除。
图30示出了根据方法100的替代实施例制造的半导体器件200的部分的截面图，其中，在漏极部件260D之上的电介质帽356(标记为356D)和在源极部件260S之上的电介质帽356(标记为356S)包括不同的电介质材料。在一个实施例中，这是通过在形成孔253b之后并且在去除蚀刻掩模241a之前沉积电介质帽356S(图18)，然后在从孔253a去除蚀刻掩模241a之后沉积电介质帽356D来实现的。在另一实施例中，这是通过在操作136完成之后从源极侧去除电介质帽356来实现的，例如，使用光刻和蚀刻工艺，并且然后沉积电介质帽356S。在一个实施例中，电介质帽356S包括低-k电介质材料(例如，k小于约3.9)，以进一步减小源极部件260S与附近的导电部件之间的耦合电容。例如，电介质帽356S可以包括SiOCN、SiOC、SiCN或其他低-k电介质材料。
尽管不旨在限制，但是本公开的实施例提供以下优点中的一个或多个。例如，本公开的实施例提供了用于形成具有前侧电源轨和互连以及背侧电源轨和互连两者的半导体器件的方法。这增加了半导体器件中可用于直接连接到源极/漏极接触件和通孔的金属轨道的数量。它还增加了栅极密度，以实现更大的器件集成度。本公开的实施例还提供了用于形成仅在一侧(前侧或背侧)上具有接触件的源极和/或漏极部件的方法，从而减小了源极/漏极部件与附近的导体(诸如金属栅极、源极/漏极通孔和栅极通孔)之间的耦合电容。本公开的实施例可以容易地集成到现有的半导体制造工艺中。
在一个示例方面，本公开针对一种半导体结构。该半导体结构包括一个或多个沟道层；接合一个或多个沟道层的栅极结构；连接到一个或多个沟道层的第一侧并与栅极结构相邻的第一源极/漏极部件；设置在第一源极/漏极部件上方的第一电介质帽，其中，第一电介质帽的底表面在栅极结构的顶表面下面；设置在第一源极/漏极部件下方并电连接至第一源极/漏极部件的通孔；设置在通孔下方并电连接至通孔的电源轨。
在一个实施例中，半导体结构还包括设置在第一电介质帽和第一源极/漏极部件之间的硅化物部件。
在另一实施例中，半导体结构还包括第二源极/漏极部件，该第二源极/漏极部件连接到一个或多个沟道层的第二侧，其与该一个或多个沟道层的第一侧相对，其中栅极结构设置在第一和第二源极/漏极部件之间；接触塞设置在第二源极/漏极部件上方并且电连接至第二源极/漏极部件；电介质部件设置在第二源极/漏极部件下方，并将第二源极/漏极部件与电源轨隔离。在一个实施例中，半导体结构还包括：第二电介质帽，其设置在接触塞上方；以及第二通孔，其穿过第二电介质帽并且电连接至接触塞。在一些实施例中，第一电介质帽和第二电介质帽包括相同的材料。在一些实施例中，第一电介质帽和第二电介质帽包括不同的材料。在一些实施例中，第一电介质帽包括电介质常数比第二电介质帽中的材料的电介质常数低的材料。在一些实施例中，第一电介质帽比第二电介质帽厚。
在另一实施例中，半导体结构还包括在第一电介质帽上方的第一互连结构，其中第一电介质帽将第一源极/漏极部件与第一互连结构隔离。
在另一个示例方面，本公开针对一种方法，该方法包括：提供一种结构，该结构具有衬底、在衬底上方的源极部件和漏极部件、连接源极和漏极部件的一个或多个沟道层、在源极与漏极部件之间并与到一个或多个沟道层接合的栅极结构、以及设置在源极和漏极部件上方的一个或多个电介质层。该方法还包括形成源极接触孔和漏极接触孔，其穿透一个或多个电介质层并且分别暴露源极部件和漏极部件；在源极接触孔和漏极接触孔中分别形成源极接触件和漏极接触件；形成覆盖漏极接触件并暴露源极接触件的蚀刻掩模；通过蚀刻掩模去除源极接触件，从而复原源极接触孔的至少一部分；并且在源极接触孔的至少一部分中沉积第一电介质帽。
在一个实施例中，该方法进一步包括在源极部件与源极接触件之间形成源极硅化物部件，以及在漏极部件和漏极接触件之间形成漏极硅化物部件。在另一个实施例中，源极接触件的去除也去除了源极硅化物部件的至少一部分。
在一个实施例中，该方法还包括在形成蚀刻掩模之前使漏极接触件部分地凹进，从而复原漏极接触孔的部分；在漏极接触孔的部分中沉积第二电介质帽。
在另一个实施例中，该方法还包括在第一电介质帽上方形成第一互连结构，以及在源极部件下方形成通孔并电连接至源极部件。在另一个实施例中，该方法还包括在通孔下方形成电源轨并电连接至通孔。
在又一个示例方面，本公开针对一种方法，该方法包括提供一种结构，该结构具有衬底、在衬底上方的第一和第二源极/漏极部件、连接第一和第二源极/漏极部件的一个或多个沟道层、位于第一和第二源极/漏极部件之间并与一个或多个沟道层接合的高-k金属栅极以及设置在第一和第二源极/漏极部件上方的一个或多个电介质层。该方法进一步包括形成第一和第二接触件，其穿过一个或多个电介质层并且分别电连接至第一和第二源极/漏极部件；形成暴露第一接触件并覆盖第二接触件的蚀刻掩模；通过蚀刻掩模去除第一接触件，导致第一沟槽在第一源极/漏极部件上方；在第一沟槽中沉积第一电介质帽；在第二接触件上方形成第一通孔并电连接至第二接触件；并且在第一通孔上方形成第一互连结构并电连接至第一通孔，其中第一电介质帽将第一源极/漏极部件与第一互连结构隔离。该方法还包括在第一源极/漏极部件下方形成第二通孔并电连接至第一源极/漏极部件，并且在第二通孔下方形成第二互连结构并电连接至第二通孔。
在一个实施例中，在形成第一和第二接触件之前，该方法还包括在第一接触件和第一源极/漏极部件之间形成第一硅化物部件以及在第二接触件和第二源极/漏极部件之间形成第二硅化物部件。在另一个实施例中，去除第一接触件也去除了第一硅化物部件的至少一部分。
在一个实施例中，在形成蚀刻掩模之前，该方法还包括使第二接触件部分地凹进，导致第二沟槽在第二接触件上方，并且在第二沟槽中形成第二电介质帽，其中第一通孔穿过第二电介质帽。在另一个实施例中，第一和第二电介质帽包括不同的材料。
本申请的实施例提供一种半导体结构，包括：一个或多个沟道层；栅极结构，接合所述一个或多个沟道层；第一源极/漏极部件，连接到所述一个或多个沟道层的第一侧并且与所述栅极结构相邻；第一电介质帽，设置在所述第一源极/漏极部件上方，其中所述第一电介质帽的底表面在所述栅极结构的顶表面下面；通孔，设置在所述第一源极/漏极部件下方并电连接至所述第一源极/漏极部件；以及电源轨，设置在所述通孔下方并电连接至所述通孔。在一些实施例中，还包括：硅化物部件，设置在所述第一电介质帽与所述第一源极/漏极部件之间。在一些实施例中，还包括：第二源极/漏极部件，连接到所述一个或多个沟道层的第二侧，所述第二侧与所述一个或多个沟道层的所述第一侧相对，其中，所述栅极结构设置在所述第一源极/漏极部件与所述第二源极/漏极部件之间；接触塞，设置在所述第二源极/漏极部件上方并电连接至所述第二源极/漏极部件；以及电介质部件，设置在所述第二源极/漏极部件下方，并将所述第二源极/漏极部件与所述电源轨隔离。在一些实施例中，还包括：第二电介质帽，设置在所述接触塞上方；以及第二通孔，穿过所述第二电介质帽并且电连接至所述接触塞。在一些实施例中，第一电介质帽和所述第二电介质帽包括相同的材料。在一些实施例中，第一电介质帽和所述第二电介质帽包括不同的材料。在一些实施例中，第一电介质帽包括电介质常数比所述第二电介质帽中的材料的电介质常数低的材料。在一些实施例中，第一电介质帽比所述第二电介质帽厚。在一些实施例中，还包括位于所述第一电介质帽上方的第一互连结构，其中所述第一电介质帽将所述第一源极/漏极部件与所述第一互连结构隔离。
本申请的实施例提供一种方法，包括：提供一种结构，所述结构具有衬底、在所述衬底上方的源极部件和漏极部件、连接所述源极部件和所述漏极部件的一个或多个沟道层、在所述源极部件与所述漏极部件之间并接合所述一个或多个沟道层的栅极结构、以及设置在所述源极部件和所述漏极部件上方的一个或多个电介质层；形成穿透所述一个或多个电介质层并且分别暴露所述源极部件和所述漏极部件的源极接触孔和漏极接触孔；在所述源极接触孔和所述漏极接触孔中分别形成源极接触件和漏极接触件；形成覆盖所述漏极接触件并暴露所述源极接触件的蚀刻掩模；通过所述蚀刻掩模去除所述源极接触件，从而复原所述源极接触孔的至少部分；以及在所述源极接触孔的至少部分中沉积第一电介质帽。在一些实施例中，还包括：在所述源极部件与所述源极接触件之间形成源极硅化物部件，以及在所述漏极部件与所述漏极接触件之间形成漏极硅化物部件。在一些实施例中，源极接触件的所述去除也去除了所述源极硅化物部件的至少部分。在一些实施例中，还包括：在形成所述蚀刻掩模之前，使所述漏极接触件部分地凹进，从而复原所述漏极接触孔的部分；以及在所述漏极接触孔的所述部分中沉积第二电介质帽。在一些实施例中，还包括：在所述第一电介质帽的上方形成第一互连结构；以及形成位于所述源极部件的下方并电连接至所述源极部的件通孔。在一些实施例中，还包括:形成位于所述通孔下方并电连接至所述通孔的电源轨。
本申请的实施例还包括一种方法，包括：提供一种结构，所述结构具有衬底、在所述衬底上方的第一源极/漏极部件和第二源极/漏极部件、连接所述第一源极/漏极部件和所述第二源极/漏极部件的一个或多个沟道层、在所述第一源极/漏极部件与所述第二源极/漏极部件之间并接合所述一个或多个沟道层的高-k金属栅极、以及设置在所述第一源极/漏极部件和所述第二源极/漏极部件上方的一个或多个电介质层；形成穿过所述一个或多个电介质层并分别电连接至所述第一源极/漏极部件和所述第二源极/漏极部件的第一接触件和第二接触件；形成暴露所述第一接触件并覆盖所述第二接触件的蚀刻掩模；通过所述蚀刻掩模去除所述第一接触件，导致第一沟槽在所述第一源极/漏极部件上方；在所述第一沟槽中沉积第一电介质帽；形成在所述第二接触件上方并电连接至所述第二接触件的第一通孔；形成在所述第一通孔上方并电连接至所述第一通孔的第一互连结构，其中所述第一电介质帽将所述第一源极/漏极部件与所述第一互连结构隔离；形成在所述第一源极/漏极部件下方并电连接至所述第一源极/漏极部件的第二通孔；以及形成在所述第二通孔下方并电连接至所述第二通孔的第二互连结构。在一些实施例中，在所述第一接触件和所述第二接触件的所述形成之前，还包括：在所述第一接触件与所述第一源极/漏极部件之间形成第一硅化物部件，以及在所述第二接触件与所述第二源极/漏极部件之间形成第二硅化物部件。在一些实施例中，第一接触件的所述去除也去除了所述第一硅化物部件的至少部分。在一些实施例中，在所述蚀刻掩模的所述形成之前，还包括：使所述第二接触件部分地凹进，导致第二沟槽在所述第二接触件上方；以及在所述第二沟槽中形成第二电介质帽，其中所述第一通孔穿过所述第二电介质帽。在一些实施例中，第一电介质帽和所述第二电介质帽包括不同的材料。
前述概述了几个实施例的部件，使得本领域普通技术人员可以更好地理解本公开的各方面。本领域普通技术人员应该理解，他们可以容易地将本公开用作设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域普通技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以在本文中做各种改变、替换和变更。

Claims (10)

1.一种半导体结构，包括：
一个或多个沟道层；
栅极结构，接合所述一个或多个沟道层；
第一源极/漏极部件，连接到所述一个或多个沟道层的第一侧并且与所述栅极结构相邻；
第一电介质帽，设置在所述第一源极/漏极部件上方，其中所述第一电介质帽的底表面在所述栅极结构的顶表面下面；
通孔，设置在所述第一源极/漏极部件下方并电连接至所述第一源极/漏极部件；以及
电源轨，设置在所述通孔下方并电连接至所述通孔。
2.根据权利要求1所述的半导体结构，还包括：
硅化物部件，设置在所述第一电介质帽与所述第一源极/漏极部件之间。
3.根据权利要求1所述的半导体结构，还包括：
第二源极/漏极部件，连接到所述一个或多个沟道层的第二侧，所述第二侧与所述一个或多个沟道层的所述第一侧相对，其中，所述栅极结构设置在所述第一源极/漏极部件与所述第二源极/漏极部件之间；
接触塞，设置在所述第二源极/漏极部件上方并电连接至所述第二源极/漏极部件；以及
电介质部件，设置在所述第二源极/漏极部件下方，并将所述第二源极/漏极部件与所述电源轨隔离。
4.根据权利要求3所述的半导体结构，还包括：
第二电介质帽，设置在所述接触塞上方；以及
第二通孔，穿过所述第二电介质帽并且电连接至所述接触塞。
5.根据权利要求4所述的半导体结构，其中，所述第一电介质帽和所述第二电介质帽包括相同的材料。
6.根据权利要求4所述的半导体结构，其中，所述第一电介质帽和所述第二电介质帽包括不同的材料。
7.根据权利要求4所述的半导体结构，其中，所述第一电介质帽包括电介质常数比所述第二电介质帽中的材料的电介质常数低的材料。
8.根据权利要求4所述的半导体结构，其中，所述第一电介质帽比所述第二电介质帽厚。
9.一种形成半导体结构的方法，包括：
提供一种结构，所述结构具有衬底、在所述衬底上方的源极部件和漏极部件、连接所述源极部件和所述漏极部件的一个或多个沟道层、在所述源极部件与所述漏极部件之间并接合所述一个或多个沟道层的栅极结构、以及设置在所述源极部件和所述漏极部件上方的一个或多个电介质层；
形成穿透所述一个或多个电介质层并且分别暴露所述源极部件和所述漏极部件的源极接触孔和漏极接触孔；
在所述源极接触孔和所述漏极接触孔中分别形成源极接触件和漏极接触件；
形成覆盖所述漏极接触件并暴露所述源极接触件的蚀刻掩模；
通过所述蚀刻掩模去除所述源极接触件，从而复原所述源极接触孔的至少部分；以及
在所述源极接触孔的至少部分中沉积第一电介质帽。
10.一种形成半导体结构的方法，包括：
提供一种结构，所述结构具有衬底、在所述衬底上方的第一源极/漏极部件和第二源极/漏极部件、连接所述第一源极/漏极部件和所述第二源极/漏极部件的一个或多个沟道层、在所述第一源极/漏极部件与所述第二源极/漏极部件之间并接合所述一个或多个沟道层的高-k金属栅极、以及设置在所述第一源极/漏极部件和所述第二源极/漏极部件上方的一个或多个电介质层；
形成穿过所述一个或多个电介质层并分别电连接至所述第一源极/漏极部件和所述第二源极/漏极部件的第一接触件和第二接触件；
形成暴露所述第一接触件并覆盖所述第二接触件的蚀刻掩模；
通过所述蚀刻掩模去除所述第一接触件，导致第一沟槽在所述第一源极/漏极部件上方；
在所述第一沟槽中沉积第一电介质帽；
形成在所述第二接触件上方并电连接至所述第二接触件的第一通孔；
形成在所述第一通孔上方并电连接至所述第一通孔的第一互连结构，其中所述第一电介质帽将所述第一源极/漏极部件与所述第一互连结构隔离；
形成在所述第一源极/漏极部件下方并电连接至所述第一源极/漏极部件的第二通孔；以及
形成在所述第二通孔下方并电连接至所述第二通孔的第二互连结构。
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