TW202129972A - 半導體裝置的接觸物結構及其形成方法 - Google Patents

半導體裝置的接觸物結構及其形成方法 Download PDF

Info

Publication number
TW202129972A
TW202129972A TW109134359A TW109134359A TW202129972A TW 202129972 A TW202129972 A TW 202129972A TW 109134359 A TW109134359 A TW 109134359A TW 109134359 A TW109134359 A TW 109134359A TW 202129972 A TW202129972 A TW 202129972A
Authority
TW
Taiwan
Prior art keywords
contact
gate
source
drain
semiconductor device
Prior art date
Application number
TW109134359A
Other languages
English (en)
Other versions
TWI807222B (zh
Inventor
王朝勳
薛婉容
趙高毅
王美勻
劉如淦
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202129972A publication Critical patent/TW202129972A/zh
Application granted granted Critical
Publication of TWI807222B publication Critical patent/TWI807222B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

在此揭露互連結構及其形成方法。一例示的互連結構包括在第一介電層的第一接觸物部件、在第一介電層上方的第二介電層、在第一接觸物部件上方的第二接觸物部件、在第二介電層與第二接觸物部件之間的阻障層以及在阻障層與第二接觸物部件之間的襯墊。在第一接觸物部件與第二接觸物部件之間的界面包括襯墊但不含阻障層。

Description

半導體裝置的接觸物結構及其形成方法
本發明實施例是關於積體電路(integrated circuit；IC)裝置，更具體而言，是關於積體電路裝置的接觸物結構。
半導體積體電路(integrated circuit；IC)產業已歷經了指數式的成長。在積體電路的材料與設計的技術發展下，已產出數個世代的積體電路，每個世代均比其前一個世代具有較小且更複雜的電路。在積體電路革命的過程中，通常是隨著功能密度(例如：每單位晶片面積的互連的裝置數量)的增加而縮減幾何尺寸(例如：使用一製程所能形成的最小構件(或是線))。這樣的尺寸縮減的過程通常會藉由增加製造效率與降低關連的成本而獲得效益。
這樣的尺寸縮減亦會增加所加工及製造的積體電路的複雜度，並為了實現上述發展，在積體電路的加工與製造方面也需要類似的發展。例如，接觸導孔可用來將一些閘極接觸物與源極/汲極接觸物電性接地於互連結構的第一金屬層，這樣的接觸導孔可稱為電力軌(power rail)。使用閘極接觸導孔或源極/汲極接觸導孔來將這些閘極接觸物及源極/汲極接觸物電性耦接於上述第一金屬層，可能由於電流擁擠效應(current crowding effect)而增加電阻。此外，當將閘極接觸導孔或源極/汲極接觸導孔增大以具有橢圓形狀或跑道(racetrack)形狀時，可能會降低臨界尺寸均勻度(critical dimension uniformity；CDU)及良率。因此，儘管現有的互連結構一般已足以達成其設定的目的，但未曾在所有方面都可以完全令人滿意。
一實施例是關於一種半導體裝置的接觸物結構。上述接觸物結構包括：一閘極接觸物，與一閘極結構接觸，並延伸穿過一第一介電層；一源極/汲極接觸物，與一源極/汲極部件接觸，並延伸穿過上述第一介電層；一共通軌線，接觸上述閘極接觸物與上述源極/汲極接觸物；以及一電力軌線，接觸上述共通軌線，並電性耦接於上述半導體裝置的接地。
另一實施例是關於一種半導體裝置的接觸物結構。上述接觸物結構包括：一第一介電層，在一閘極結構的上方與一源極/汲極部件的上方；一接觸蝕刻停止層，在上述第一介電層的上方；一源極/汲極接觸物，與上述源極/汲極部件接觸，上述源極/汲極接觸物延伸穿過上述第一介電層且具有低於上述接觸蝕刻停止層的頂表面；一閘極接觸物，與上述閘極結構接觸；一共通軌線，接觸上述閘極接觸物與上述源極/汲極接觸物，上述共通軌線延伸穿過上述接觸蝕刻停止層且具有高於上述接觸蝕刻停止層的頂表面；以及一電力軌線，置於上述共通軌線的正上方並接觸上述共通軌線，其中上述上述電力軌線為接地狀態。
又另一實施例是關於一種半導體裝置的接觸物結構的形成方法。上述方法包括：在一工件的一閘極結構與一源極/汲極部件的上方沉積一第一層間介電層；形成穿過上述第一層間介電層的一源極/汲極接觸物開口，以暴露上述源極/汲極部件的一部分；在上述源極/汲極接觸物開口形成一源極/汲極接觸物；在上述工件的頂表面的上方及上述源極/汲極接觸物的頂表面的上方，沉積一接觸蝕刻停止層；在上述接觸蝕刻停止層的上方沉積一第二層間介電層；形成一閘極接觸物開口，其穿過上述第一層間介電層、上述接觸蝕刻停止層及上述第二層間介電層，以暴露上述閘極結構；形成一共通軌開口，其與上述閘極接觸物開口流體連通並暴露上述源極/汲極接觸物的頂表面；在上述閘極接觸物開口形成一閘極接觸物；在上述共通軌開口形成一共通軌線；以及形成一電力軌線，上述電力軌線在上述共通軌線的上方並接觸上述共通軌線。
本發明實施例是關於積體電路(integrated circuit；IC)裝置，更具體而言，是關於積體電路裝置的接觸物結構。
要瞭解的是，以下的揭露內容提供許多不同的實施例或範例以實現本發明實施例的不同部件。以下的揭露內容敘述各個部件及其排列方式的特定實施例或範例，以簡化本發明實施例的說明。當然，這些特定的範例並非用以限定。例如，元件的尺寸並非受限於所揭露的範圍或值，但可能依存於製程條件及/或裝置所需求的性質。此外，若是本發明實施例敘述了一第一部件形成於一第二部件之上或上方，即表示其可能包括上述第一部件與上述第二部件是直接接觸的實施例，亦可能包括了有附加部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與第二部件可能未直接接觸的實施例。
此外，本發明實施例可能會在各種實施例重複使用相同的元件符號(數值及/或字母)。這樣的重複是為了敘述上的簡化與明確，而非意指所討論的不同實施例及/或結構之間的關係。還有，在後續的本發明實施例將一部件形成在另一部件上、將一部件形成為連接於另一部件及/或將一部件形成為耦接於另一部件，可能包括的實施例是將上述部件形成為直接接觸，亦可能包括的實施例是可能形成介於上述部件之間的額外部件，而使上述部件可能未直接接觸。此外，例如「下 (lower)(或『下部』)」、「上 (upper) (或『上部』)」、「水平(horizontal)」、「垂直(vertical)」、「上方(above) (或『高於』)」、「在……的上方(over)」、「下方(below) (或『低於』)」、「在……的下方(beneath)」、「上(up)」、「下(down)」、「頂部(top) (或『頂』)」、「底部(bottom) (或『底』)」其類似用語及其衍生用語(例如：「水平地(horizontally)」、「向下地(downwardly)」、「向上地(upwardly)」、及其類似用語)的空間相關用詞的使用，是為了便於描述本發明實施例的一個部件與另一個部件的關係。這些空間相關用詞意欲涵蓋包括上述部件的裝置的不同方位。
積體電路製造製程的流程通常分為三類：前段front-end-of-line；FEOL)、中段(middle-end-of-line；MEOL)及後段(back-end-of-line；BEOL)。前段通常涵蓋與製造例如電晶體等的積體電路裝置有關的製程。例如，前段製程可包含形成隔離部件、閘極結構、以及源極與汲極部件(通常稱為源極/汲極部件)。中段通常涵蓋與製造和積體電路裝置的導體部件(或導體區域)的接觸物(contact)有關的製程，例如與閘極結構及/或源極/汲極部件的接觸物。後段通常涵蓋與製造一多層互連部件(multilayer interconnect；MLI)有關的製程，上述多層互連部件將藉由前段製程製造的IC部件(在此稱為前段部件或結構)與藉由中段製程製造的IC部件(在此稱為中段部件或結構)互連，從而能夠操作積體電路裝置。
隨著積體電路技術進展至較小的技術節點，中段與後段製程正歷經重大的挑戰。例如，由於設計上的需求，一些中段部件——包括一些閘極接觸物與源極/汲極接觸物，是經由一第一金屬層(M0)而被電性接地，可將上述第一金屬層(M0)稱為一電力軌(power rail)或一電力軌線(power rail line)。傳統上，在閘極接觸物與源極/汲極接觸物的形成都完成之後，形成穿過一介電層的複數個接觸導孔，以將這些用來接地的閘極接觸物與源極/汲極接觸物耦接於上述第一金屬層。由於上述第一金屬層與上述接觸導孔的不同材料、界面電阻與上述接觸導孔的較小尺寸，使用上述接觸導孔來將這些用來接地的閘極接觸物與源極/汲極接觸物耦接於上述第一金屬層，會導致電流擁擠效應與電阻的增加。隨著中段部件的逐漸縮小，在這些傳統技術的接觸導孔亦逐漸縮小，而使電流擁擠效應加重。
本發明實施例揭露一種接觸物結構及其形成方法，其使用一共通軌線(common rail line)，此共通軌線電性耦合於可合併的用來接地的中段部件。上述共通軌線可以與上述第一金屬層平行延伸並大幅增加與上述第一金屬層的接觸面積。上述共通軌線的使用有助於均勻分布電流並減輕電流擁擠效應，結果使中段接觸物與上述第一金屬層之間的電阻減少。不同的實施例可能具有不同的優點，且任何實施例均可提供優點。
第1圖為一流程圖，其是根據本發明實施例的各種態樣之製造一半導體裝置的一接觸物結構的方法100的流程圖。第2~10A圖為沿著第一方向的工件的局部剖面圖，其是根據第1圖的本發明實施例的方法100的各種實施例之製造半導體裝置的接觸物結構的方法100的各個階段。在方法之前、過程中或之後，可提供附加的步驟，而可以移動、取代或刪減所敘述的步驟中的一些，作為方法100的額外的實施例。在第2~10A圖所示的接觸物結構可加入額外的部件，且在第2~10A圖所示的互連結構的其他實施例中，後文敘述的部件中的一些可被取代、修飾或刪減。
請參考第1與2圖，方法100包括區塊102，其中在包括一閘極結構206與一源極/汲極部件205的一工件200的上方沉積一第一層間介電(interlayer dielectric；ILD)層216。在方法100的結尾，可將工件200置造成一半導體裝置200。在那個意義上，可以以適當的脈絡將工件200稱為半導體裝置200。可將半導體裝置200包含於一微處理器、一記憶體及/或其他積體電路裝置。在一些實施情況中，半導體裝置200是一積體電路晶片的一部分、一系統整合晶片(system on chip；SoC)或系統整合晶片的一部分，半導體裝置200包括各種被動微電子裝置或主動微電子裝置，例如電阻器、電容器、電感器、二極體、p型場效電晶體(p-type field effect transistors；pFETs)、n型場效電晶體(n-type field effect transistors；nFETs)、金屬─氧化物─半導體場效電晶體(metal-oxide-semiconductor field effect transistors；MOSFETs)、互補式金屬─氧化物─半導體 (complementary metal-oxide-semiconductor；CMOS)電晶體、雙極性電晶體(bipolar transistors)、橫向擴散金屬-氧化物-半導體(laterally diffused metal-oxide-semiconductor；LDMOS)電晶體、高壓電晶體(high voltage transistor)、高頻電晶體、其他適當的構件或上述之組合。上述電晶體可以是平面電晶體或是例如鰭式場效電晶體(fin-like field effect transistor；FinFET)或全繞式閘極(gate-all-around；GAA)電晶體等的多閘極電晶體(multi-gate transistor)。為了明確而更佳地瞭解本發明實施例的發明概念，已將第2圖簡化。可在半導體裝置200加入附加的部件，且在半導體裝置200的其他實施例中，後文敘述的部件中的一些可被取代、修飾或刪減。
半導體裝置200包括一基底(晶圓)202。在所敘述的實施例中，基底202包括矽。基底202可替代性或附加性地包括：例如鍺等的其他的元素半導體材料；例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦等的一化合物半導體；例如矽鍺 (SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP等的一合金半導體；或是上述之組合。在一些實施情況中，包括一或多種III-V族材料、一或多種II-VI族材料或上述之組合。在一些實施情況中，基底202是一絕緣體上覆半導體(semiconductor-on-insulator)基底，例如一絕緣體上覆矽(Si-on-insulator；SOI)基底、一絕緣體上覆矽鍺(SiGe-on-insulator；SGOI)基底或一絕緣體上覆鍺(Ge-on-insulator；GOI)基底。可使用氧離子佈植隔離(separation by implantation of oxygen；SIMOX)、晶圓接合及/或其他適當的方法來製造絕緣體上覆半導體。基底202可包括根據半導體裝置200的設計需求而配置的各種摻雜區(未繪示)，例如p型摻雜區、n型摻雜區或上述之組合。p型摻雜區(例如為p型井)包括p型摻雜物，例如硼、銦、其他的p型摻雜物或上述之組合等。n型摻雜區(例如為n型井)包括n型摻雜物，例如磷、砷、其他的n型摻雜物或上述之組合等。在一些實施情況中，基底202包括使用p型摻雜物與n型摻雜物的組合形成的複數個摻雜區。各種摻雜區可形成在例如基底202的正上方及/或基底202中，而提供一p型井結構、一n型井結構、一雙重井結構(dual-well structure)、一凸起結構(raised structure)或上述之組合。可施行一離子佈植製程、一擴散製程及/或其他適當的摻雜製程來形成各種摻雜區。為了簡化，未將基底202繪示於第3-9、10A、10B圖。
在基底202的上方及/或在基底202中形成一或多個隔離部件(未繪示)，以將半導體裝置200的例如各種裝置區等的各種區域隔離。例如，以複數個隔離部件定義複數個主動元件區及/或複數個被動元件區並將複數個主動元件區及/或複數個被動元件區彼此隔離。隔離部件包括氧化矽、氮化矽、氮氧化矽、其他適當的隔離材料或上述之組合。隔離部件可包括不同結構，例如淺溝槽隔離(shallow trench isolation；STI)結構、深溝槽隔離結構(deep trench isolation；DTI)及/或矽的局部氧化(local oxidation of silicon；LOCOS)結構。在一些實施情況中，隔離部件包括淺溝槽隔離結構。例如，隔離部件的形成，可藉由在基底202蝕刻出一溝槽(例如，藉由使用一乾蝕刻製程及/或溼蝕刻製程)，並以絕緣材料填充上述溝槽(例如，藉由使用一化學氣相沉積(chemical vapor deposition；CVD)製程或一旋塗玻璃(spin-on glass process)製程)。可施行一化學機械研磨(chemical mechanical polishing；CMP)製程以移除多餘的絕緣材料及/或將隔離部件的頂表面平坦化。在一些實施例中，隔離部件包括填充上述溝槽的一多層結構，例如一氮化矽層置於一氧化物襯墊層的上方的多層結構。
將複數個閘極結構206置於基底202的上方，且閘極結構206的一或多個是介於作為一源極區的源極/汲極區20與作為一汲極區的源極/汲極區20之間，其中在作為上述源極區的源極/汲極區20與作為上述汲極區的源極/汲極區20之間定義出一通道區10。源極/汲極區20接合通道區10，而使得在操作的過程中，電流在源極/汲極區20之間流動。在一些實施情況中，閘極結構206是形成在一鰭狀物結構204的上方，而使複數個閘極結構206各自圍繞鰭狀物結構204的一部分。例如，閘極結構206圍繞鰭狀物結構204的通道區10，藉此介於鰭狀物結構204的作為源極區的源極/汲極區20與作為汲極區的源極/汲極區20之間。在一些實施例中，閘極結構206包括複數個金屬閘極(metal gate；MG)堆疊物，其是根據半導體裝置200的設計需求而被配置來達成所需的功能性。在一些實施情況中，金屬閘極堆疊物包括一閘極介電質與在此閘極介電質上方的一閘極電極。上述閘極介電質包括一介電材料，例如氧化矽、高介電常數介電材料、其他適當的介電材料或上述之組合。通常將具有高介電常數例如大於氧化矽的介電常數(k ≈ 3.9)的介電材料稱為高介電常數介電材料。例示的高介電常數介電材料中的元素包括鉿、鋁、鋯、鑭、鉭、鈦、釔、氧、氮、其他適當的組分(constituent)或上述之組合。在一些實施情況中，上述閘極介電質包括一多層結構，例如一界面層與一高介電常數介電層，上述界面層包括例如氧化矽，上述高介電常數介電層包括例如HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2 、Al2 O3 、HfO2 -Al2 O3 、TiO2 、Ta2 O5 、La2 O3 、Y2 O3 、其他適當的高介電常數介電材料或上述之組合。上述閘極電極包括一導電材料。在一些實施情況中，上述閘極電極包括多層結構，例如一或多個頂蓋層、功函數層、黏著/阻障層及/或金屬填充(或是，塊體)層。一頂蓋層可包括防止或排除上述閘極介電質與上述閘極電極的其他層之間的組分的擴散及/或反應的材料。在一些實施情況中，上述頂蓋層包括金屬元素與氮，例如氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(W2 N)、氮化矽鈦(TiSiN)、氮化鉭矽(TaSiN)或上述之組合。一功函數層包括被調整至具有所需的功函數(例如，一n型功函數或一p型功函數)的一導體材料，例如n型功函數材料及/或p型功函數材料。p型功函數材料包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、WN、其他適當的p型功函數材料或上述之組合。n型功函數材料包括Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TaC、TaCN、TaSiN、TaAl、TaAlC、TiAlN其他適當的n型功函數材料或上述之組合。一黏著/阻障層可包括：提升例如上述功函數層與上述金屬填充層等的相鄰層之間的黏著力的材料；及/或阻擋及/或減少例如上述功函數層與上述金屬填充層等的閘極層之間的擴散的材料。例如，上述黏著/阻障層包括金屬(例如，W、Al、Ta、Ti、Ni、Cu、Co、其他適當的金屬或上述之組合)、金屬氧化物、金屬氮化物(例如，TiN)或上述之組合。一金屬填充層可包括一適當的導體材料，例如Al、W、及/或Cu。
可將磊晶源極部件與磊晶汲極部件(簡稱為源極/汲極部件205)沉積在基底202的源極/汲極區20。閘極結構206與源極/汲極部件205各自形成半導體裝置200的一電晶體的一部分。閘極結構206及/或源極/汲極部件205因此改稱為裝置部件。在一些實施情況中，源極/汲極部件205圍繞鰭狀物結構204的源極/汲極區20。一磊晶製程可實行化學氣相沉積的沉積技術(例如，氣相磊晶(vapor-phase epitaxy；VPE)、超高真空化學氣相沉積(ultra-high vacuum chemical vapor deposition；UHV-CVD)、低壓化學氣相沉積(low pressure chemical vapor deposition；LPCVD)及/或電漿輔助化學氣相沉積(plasma-enhanced chemical vapor deposition；PECVD))、分子束磊晶、其他適當的選擇式磊晶成長(SEG)製程或上述之組合。源極/汲極部件205可被摻雜有n型摻雜物及/或p型摻雜物。在將上述電晶體配置為一n型裝置(例如，具有一n通道)的一些實施情況中，源極/汲極部件205可以是被摻雜有磷、其他的n型摻雜物或上述之組合的含矽磊晶層或含矽與碳的磊晶層(例如，形成Si:P磊晶層或Si:C:P磊晶層)。在將上述電晶體配置為一p型裝置(例如，具有一p通道)的一些實施情況中，源極/汲極部件205可以是被摻雜有硼、其他的p型摻雜物或上述之組合的含矽與鍺的磊晶層(例如，形成Si:Ge:B磊晶層)。在一些實施情況中，施行退火製程，以將半導體裝置200的源極/汲極部件205中的摻雜物活化。
如第2圖所示，工件200可亦包括一第一閘極間隔物208與一第二閘極間隔物210，第一閘極間隔物208沿著閘極結構206的側壁設置，第二閘極間隔物210沿著第一閘極間隔物208的側壁設置。在一些實施例中，第一閘極間隔物208與第二閘極間隔物210可包括氧化矽、氮化矽、氮氧化矽、氮碳氧化矽、一低介電常數(介電常數小於約3.9)介電材料或一適當的介電材料。工件200亦包括一層間介電層212以及一閘極頂部蝕刻停止層214，層間介電層212置於複數個閘極結構206之間並置於源極/汲極部件205的上方。在一些實施例中，層間介電層212與第一層間介電層216可具有相同的成分。在那樣的實施例中，層間介電層212與第一層間介電層216所可以包括的介電材料包括例如氧化矽、氮化矽、氮氧化矽、以四乙氧基矽烷(tetraethoxysilane；TEOS)形成的氧化物、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、摻硼的磷矽酸鹽玻璃(boron-doped phosphosilicate glass；BPSG)、低介電常數介電材料、其他適當的介電材料或上述之組合。例示的低介電常數介電材料包括摻氟的矽玻璃(fluorinated silicate glass；FSG)、摻碳的氧化矽、Black Diamond® (美國加州的聖克拉拉的應用材料；Applied Materials of Santa Clara, California)、乾凝膠(Xerogel)、氣凝膠(Aerogel)、氟化非晶碳(amorphous fluorinated carbon)、聚對二甲苯(Parylene)、苯環丁烯(BCB)、SiLK (美國密西根州的密德蘭的Dow Chemical；Dow Chemical, Midland, Michigan)、聚醯亞胺、其他的低介電常數介電材料或上述之組合。閘極頂部蝕刻停止層214包括不同於層間介電層212與第一層間介電層216的材料。在一些實施例中，閘極頂部蝕刻停止層214可包括矽元素與氮元素，例如氮化矽或氮氧化矽。層間介電層212、閘極頂部蝕刻停止層214與第一層間介電層216可藉由例如一沉積製程(例如化學氣相沉積(chemical vapor deposition； CVD)、物理氣相沉積(physical vapor deposition；PVD)、原子層沉積(atomic layer deposition；ALD)、高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition；HDPCVD)、有機金屬化學氣相沉積(metal organic chemical vapor deposition；MOCVD)、遠距離電漿化學氣相沉積(remote plasma chemical vapor deposition； RPCVD)、電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)、低壓化學氣相沉積(low pressure chemical vapor deposition；LPCVD)、常壓化學氣相沉積(atmospheric pressure chemical vapor deposition；APCVD)、鍍膜法(plating)、其他適當的方法或上述之組合)，而形成在工件200的上方。在一些實施情況中，層間介電層212、第一層間介電層216與閘極頂部蝕刻停止層214是藉由流動式化學氣相沉積(flowable chemical vapor deposition；FCVD)製程而形成，流動式化學氣相沉積製程包括例如在工件200的上方沉積一可流動的材料(例如一液態化合物)，並藉由例如加熱退火及/或紫外線照射處理(ultraviolet radiation treating)等的一適當的技術，將上述可流動的材料轉變成一固態材料。在沉積用於層間介電層212、第一層間介電層216與閘極頂部蝕刻停止層214的材料之後，進行一化學機械研磨(CMP)製程及/或其他平坦化製程，而使層間介電層212、第一層間介電層216與閘極頂部蝕刻停止層214具有實質上平坦的表面，其有助於其上各層的形成。
現在請參考第1與3圖，方法100包括一區塊104，其中形成一源極/汲極接觸物開口218，以暴露源極/汲極部件205的一部分。形成源極/汲極接觸物開口218而穿過第一層間介電層216、閘極頂部蝕刻停止層214與層間介電層212，可包括使用微影製程及/或蝕刻製程。在一些實施情況中，上述微影製程包括在第一層間介電層216的上方形成一阻劑層，將上述阻劑層曝光於圖形化的輻射，以及將已曝光的阻劑層顯影，藉此形成一圖形化的阻劑層，上述圖形化的阻劑層可用來作為用於蝕刻出源極/汲極接觸物開口218的一遮罩元件，以暴露出源極/汲極部件205的至少一部分。上述蝕刻製程包括乾蝕刻製程、溼蝕刻製程、其他蝕刻製程或上述之組合。
現在請參考第1與4圖，方法100包括一區塊106，其中在源極/汲極接觸物開口218形成一源極/汲極接觸物219。源極/汲極接觸物219可包括矽化物層222、一第一阻障層220與一金屬填充層224。在一些實施情況中，矽化物層222是形成在源極/汲極部件205之暴露於源極/汲極接觸物開口218的部分。在一些實施情況中，可藉由在源極/汲極部件205的暴露的部分的上方沉積一金屬層來形成矽化物層222。上述金屬層包括適用於促進矽化物的形成的任何材料，例如鎳、鉑、鈀、釩、鈦、鈷、鉭、鐿、鋯、其他適當的金屬或上述之組合。在上述金屬層的沉積之後，對工件200進行退火以使源極/汲極部件205中的組分(例如，矽及/或鍺)與上述金屬反應。矽化物層222因此包括上述金屬層中的金屬與源極/汲極部件205的一組分(例如，矽及/或鍺)。在一些實施情況中，矽化物層222可包括矽化鎳、矽化鈦或矽化鈷。任何未反應的金屬例如上述金屬層的剩餘部分，是藉由例如一蝕刻製程等的任何適當的製程而選擇性地移除。在一些實施例中，第一阻障層220可由鉭、氮化鉭、碳化鉭、鈦、氮化鈦、碳化鈦或可阻擋氧或金屬擴散進入相鄰介電層的其他適當的材料所形成。第一阻障層220可使用原子層沉積(Atomic Layer Deposition；ALD)、化學氣相沉積(chemical vapor deposition；CVD)或無電沉積(electroless deposition；ELD)而沉積，並可形成至約0.5nm與約5nm之間的厚度。金屬填充層224可以由任何適當的導體材料形成，例如鎢、鎳、鉭、鈦、鋁、銅、鈷、氮化鉭、氮化鈦、釕、及/或任何適當的導體材料。在一例子中，是以鎢來形成金屬填充層224。可使用物理氣相沉積(physical vapor deposition；PVD)、化學氣相沉積、原子層沉積、電鍍、無電沉積、或其他適當的沉積製程或是上述之組合來沉積金屬填充層224。雖然未繪示，可在第一阻障層220與金屬填充層224之間形成一襯墊，以促進將金屬填充層224黏著於第一阻障層220。在一些實例中，上述襯墊可包括鈷、氮化鈷、碳化鈷或是其他適當的金屬、金屬氮化物或金屬碳化物。上述襯墊可使用原子層沉積、化學氣相沉積、無電沉積或物理氣相沉積而沉積，並可形成至約0.5nm與約3nm之間的厚度。其後，可藉由例如一化學機械研磨等的一平坦化製程來移除任何多餘的材料，藉此將第一層間介電層216的頂表面、第一阻障層220的頂表面、上述襯墊(如果存在的話)的頂表面及金屬填充層224的頂表面平坦化。
現在請參考第1與5圖，方法100包括一區塊108，其中在工件200的上方沉積一接觸蝕刻停止層(contact etch stop layer；CESL)226。在一些實施例中，接觸蝕刻停止層226可包括與第一層間介電層216不同的材料。在一些實施例中，接觸蝕刻停止層226可包括矽元素與氮元素，例如氮化矽或氮氧化矽。在一些實施情況中，接觸蝕刻停止層226可藉由例如一沉積製程(例如化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、有機金屬化學氣相沉積、遠距離電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、常壓化學氣相沉積、鍍膜法、其他適當的方法或上述之組合)，而形成在工件200的上方。在一些其他的實施情況中，接觸蝕刻停止層226是藉由流動式化學氣相沉積製程而形成，流動式化學氣相沉積製程包括例如在工件200的上方沉積一可流動的材料(例如一液態化合物)，並藉由例如加熱退火及/或紫外線照射處理等的一適當的技術，將上述可流動的材料轉變成一固態材料。
仍請參考第1與5圖，方法100包括一區塊110，其中在接觸蝕刻停止層226的上方沉積一第二層間介電層228。第二層間介電層228所可以包括的介電材料包括例如氧化矽、氮化矽、氮氧化矽、以四乙氧基矽烷形成的氧化物、磷矽酸鹽玻璃、摻硼的磷矽酸鹽玻璃、低介電常數介電材料、其他適當的介電材料或上述之組合。例示的低介電常數介電材料包括摻氟的矽玻璃、摻碳的氧化矽、Black Diamond® (美國加州的聖克拉拉的應用材料)、乾凝膠、氣凝膠、氟化非晶碳、聚對二甲苯、苯環丁烯、SiLK (美國密西根州的密德蘭的Dow Chemical)、聚醯亞胺、其他的低介電常數介電材料或上述之組合。在一些實施情況中，第二層間介電層228可藉由例如一沉積製程(例如化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、有機金屬化學氣相沉積、遠距離電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、常壓化學氣相沉積、鍍膜法、其他適當的方法或上述之組合)，而形成在工件200的上方。在一些其他的實施情況中，第二層間介電層228是藉由流動式化學氣相沉積製程而形成，流動式化學氣相沉積製程包括例如在工件200的上方沉積一可流動的材料(例如一液態化合物)，並藉由例如加熱退火及/或紫外線照射處理等的一適當的技術，將上述可流動的材料轉變成一固態材料。
現在請參考第1與6圖，方法100包括一區塊112，其中形成一閘極接觸物開口230，其穿過第二層間介電層228、接觸蝕刻停止層226、第一層間介電層216及閘極頂部蝕刻停止層214。形成閘極接觸物開口230而穿過第二層間介電層228、接觸蝕刻停止層226、第一層間介電層216及閘極頂部蝕刻停止層214可包括使用微影製程及/或蝕刻製程。在一些實施情況中，上述微影製程包括在第二層間介電層228的上方形成一阻劑層，將上述阻劑層曝光於圖形化的輻射，以及將已曝光的阻劑層顯影，藉此形成一圖形化的阻劑層，上述圖形化的阻劑層可用來作為用於蝕刻出閘極接觸物開口230的一遮罩元件，以暴露出閘極結構206的至少一部分。上述蝕刻製程包括乾蝕刻製程、溼蝕刻製程、其他蝕刻製程或上述之組合。
現在請參考第1與7圖，方法100包括一區塊114，其中形成一共通軌開口232，其與閘極接觸物開口230流體連通(fluid communication)並暴露源極/汲極接觸物219。將共通軌開口232形成為穿透接觸蝕刻停止層226與第二層間介電層228，且一旦形成，接觸蝕刻停止層226與第二層間介電層228便圍繞並襯墊著共通軌開口232的側壁。要注意的是，當移除接觸蝕刻停止層226與第二層間介電層228之在第7圖的部分以形成共通軌開口232時，接觸蝕刻停止層226與第二層間介電層228之圍繞共通軌開口232的部分依然存在。如在第7圖所示，共通軌開口232與閘極接觸物開口230流體連通，且暴露出源極/汲極接觸物219。在一些實施情況中，形成共通軌開口232而穿過第二層間介電層228與接觸蝕刻停止層226可包括使用微影製程及/或蝕刻製程。在一些實施情況中，上述微影製程包括在第二層間介電層228的上方形成一阻劑層，將上述阻劑層曝光於圖形化的輻射，以及將已曝光的阻劑層顯影，藉此形成一圖形化的阻劑層，上述圖形化的阻劑層可用來作為用於蝕刻出共通軌開口232的一遮罩元件。上述蝕刻製程包括乾蝕刻製程、溼蝕刻製程、其他蝕刻製程或上述之組合。對共通軌開口232的蝕刻定時，使其停止於接觸蝕刻停止層226的一底表面周圍之處。
請參考第1與8圖，方法100包括一區塊116，其中在閘極接觸物開口230形成一閘極接觸物235，且在共通軌開口232形成一共通軌線236。在一些實施例中，在區塊116，在閘極接觸物開口230與共通軌開口232內共形地(conformally)沉積一阻障層234，以覆蓋閘極接觸物開口230與共通軌開口232的側壁。阻障層234可由鉭、氮化鉭、碳化鉭、鈦、氮化鈦、碳化鈦或可阻擋氧或金屬擴散進入相鄰介電層的其他適當的材料所形成。阻障層234可使用原子層沉積、化學氣相沉積或無電沉積而沉積。在第8圖所示的實施例中，施行一非等向性的回蝕製程，以移除阻障層234之在閘極結構206上的部分，以減低接觸電阻。在形成阻障層234之後，可將例如鎢、鎳、鉭、鈦、鋁、銅、鈷、氮化鉭、氮化鈦、釕及/或其他適當的導體材料等的一金屬填充材料沉積至閘極接觸物開口230與共通軌開口232中，以形成閘極接觸物235與共通軌線236。也就是，閘極接觸物235與共通軌線236可以是一體的傳導件且其整體可具有均勻的組成。在一例子中，是以鎢來形成閘極接觸物235與共通軌線236。
在一些實施例中，為了避免閘極接觸物235中的缺陷或空孔，可以以二階段製程來實行閘極接觸物235與共通軌線236的形成。在上述二階段製程的第一階段，可以使用化學氣相沉積或原子層沉積而以一由下而上的形式(bottom-up fashion)形成閘極接觸物235。例如，可使用對閘極結構206具有強親和力但是對阻障層234具有弱親和力的一前驅物。這樣的前驅物可選擇性地附著於暴露在閘極接觸物開口230的閘極結構206，而接觸蝕刻停止層226與第二層間介電層228的暴露表面卻實質上沒有上述前驅物。然後，可以使附著於閘極結構206的上述暴露表面的上述前驅物與一反應物氣體反應，以形成閘極接觸物235的一導體金屬層。在實質上沉積閘極接觸物235而使其具有的頂表面齊平於在共通軌開口232的底表面上的阻障層234之後，接著進行上述二階段製程的第二階段，以形成共通軌線236。在一些實施情況中，上述二階段製程的第二階段可包括化學氣相沉積、原子層沉積或一適當的沉積方法。與上述二階段製程的第一階段不同的是，上述第二階段並未以一由下而上的形式沉積上述金屬填充材料。
在一些實施例中，可以使用種晶層的輔助來施行閘極接觸物235與共通軌線236的形成。在一些實施情況中，上述種晶層可以是一薄層金屬層或一薄層合金層。例如，上述種晶層可包括鈀(Pd)、金(Au)、銀(Ag)、鋁(Al)、鈮(Nb)、鉻(Cr)、硼(B)、鈦(Ti)、銦(In)、錳(Mn)或上述之組合。可使用物理氣相沉積(physical vapor deposition；PVD)、化學氣相沉積、原子層沉積或無電沉積，在閘極接觸物開口230與共通軌開口232的上方沉積上述種晶層。在將上述種晶層沉積在閘極接觸物開口230與共通軌開口232之後，可藉由電鍍或化學鍍(electroless plating)，將例如鎢、鎳、鉭、鈦、鋁、銅、鈷、氮化鉭、氮化鈦、釕及/或其他適當的導體材料等的一金屬填充材料沉積至閘極接觸物開口230與共通軌開口232中，以形成閘極接觸物235與共通軌線236。
現在請參考第1與9圖，方法100包括一區塊118，其中在工件200的上方沉積一第三層間介電層238。在一些實施例中，第三層間介電層238所可以包括的介電材料包括例如氧化矽、氮化矽、氮氧化矽、以四乙氧基矽烷形成的氧化物、磷矽酸鹽玻璃、摻硼的磷矽酸鹽玻璃、低介電常數介電材料、其他適當的介電材料或上述之組合。例示的低介電常數介電材料包括摻氟的矽玻璃、摻碳的氧化矽、Black Diamond® (美國加州的聖克拉拉的應用材料)、乾凝膠、氣凝膠、氟化非晶碳、聚對二甲苯、苯環丁烯、SiLK (美國密西根州的密德蘭的Dow Chemical)、聚醯亞胺、其他的低介電常數介電材料或上述之組合。第三層間介電層238可藉由例如一沉積製程(例如化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、有機金屬化學氣相沉積、遠距離電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、常壓化學氣相沉積、鍍膜法、其他適當的方法或上述之組合)，而形成在工件200的上方。在一些實施情況中，第三層間介電層238可藉由流動式化學氣相沉積製程而形成，流動式化學氣相沉積製程包括例如在工件200的上方，包括在共通軌線236的上方以及阻障層234的上方沉積一可流動的材料(例如一液態化合物)，並藉由例如加熱退火及/或紫外線照射處理等的一適當的技術，將上述可流動的材料轉變成一固態材料。在沉積用於第三層間介電層238的材料之後，進行一化學機械研磨(CMP)製程及/或其他平坦化製程，而使第三層間介電層238具有實質上平坦的表面，有助於其上各層的形成。
現在請參考第1與10A圖，方法100包括一區塊120，其中在第三層間介電層238且在共通軌線236的上方形成一金屬線240。在一些實施例中，可以銅來形成金屬線240，並可使用化學氣相沉積、物理氣相沉積、無電沉積、電鍍或一適當的方法來形成金屬線240。在第10A圖中未分開顯示的一些實施例中，可以在金屬線240與第三層間介電層238之間形成一阻障層，此阻障層圍繞金屬線240。金屬線240是上述第一金屬層的一部分，且可將其稱為第一金屬層240。
現在請參考第1圖，方法100包括一區塊122，其中執行另外的製程。這樣的另外的製程可包括在金屬線240的上方形成另外的互連結構。上述另外的互連結構可包括複數個介電層、複數個金屬層與延伸穿過每個上述複數個介電層的複數個接觸導孔。上述接觸導孔電性連接相鄰的金屬層。這些互連結構與第一金屬層240可合稱為多層互連部件或互連結構。上述多層互連部件功能性地連接在前段階層的各種主動裝置以及可嵌入上述多層互連部件的被動裝置。
第2-9及10A圖繪示一例示的工件200，其中閘極接觸物235與源極/汲極接觸物219耦接於一閘極結構與一源極/汲極部件，而閘極接觸物235與源極/汲極接觸物219所耦接的上述閘極結構與上述源極/汲極部件是根據即將從工件200製造出的半導體裝置200的設計需求而用來經由金屬線240而被接地。在第2-9及10A圖所顯示的例示的工件200並未以任何方式建議所有的閘極結構或是所有的源極/汲極部件都要被接地。就那一點而言，可將電性耦接於金屬線240的閘極結構206與源極/汲極部件205稱為被用來接地的中段接觸物。為了實現本揭露的實施例，用於半導體裝置200的產生布局的製程可包括決定如何將可合併的相鄰的複數個被用來接地的中段接觸物分類以一起耦接於一共通軌線然後耦接於上述第一金屬層的作業。在一些實施例中，所有的可合併的被用來接地的中段接觸物均沿著一直線分布，而使上述共通軌線具有筆直延長的形狀來耦接於所有的可合併的被用來接地的中段接觸物。只要多於一個的被用來接地的中段接觸物可一起被耦接於一共通軌線(例如，共通軌線236)，上述共通軌線可發揮功能來分配電流並藉由減輕電流的擁擠來減少電阻。也就是，根據本發明實施例的一共通軌線的長度的下限是二個被用來接地的中段接觸物之間的距離。由於一共通軌線(例如，共通軌線236)的目的是電性耦接於金屬線240，上述共通軌線的長度就受到金屬線240的長度的牽制。在一些實施例中，金屬線240是一直線且具有一伸長的形狀。在至少一些實施例中，金屬線240可擴張而跨越半導體裝置200，且可實質上與上述半導體裝置的基底202相鄰。在一些實施例中，共通軌線236的寬度小於金屬線240的寬度。共通軌線236與金屬線240之間的尺寸、尺寸比例及重疊的關係將會在後文進一步討論。
現在請參考第10B圖。在工件200包括一虛置(dummy)或非作業的電晶體的一些實施例中，是在相鄰於閘極接觸物235所耦接的閘極結構206的一源極/汲極區205的上方形成源極/汲極接觸物219，此源極/汲極接觸物219並電性耦接於此源極/汲極區205。在那些實施例中，源極/汲極區205與閘極結構206是屬於相同的電晶體且分別經由源極/汲極接觸物219與閘極接觸物235而都電性耦接於共通軌線236。虛置電晶體可發揮作為標準記憶體/邏輯單元之間的隔離結構的功能。虛置電晶體亦可形成在低密度的區域，以減少負載效應。
第11圖是第10A圖中的工件200的示意性的俯視圖。如第11圖所示，在右手側的閘極結構206是經由閘極接觸物235而電性連接於共通軌線236，而源極/汲極區205(示於第10A與10B圖)是經由源極/汲極接觸物219而電性連接於共通軌線236。共通軌線236是為了接地而電性耦接於金屬線240。在中間的閘極結構206則未電性耦接於共通軌線236，故無閘極接觸物來電性連接中間的閘極結構206與共通軌線236。在金屬線240之外，還有另一個金屬線240’，另一個金屬線240’並未耦接於閘極結構206與源極/汲極接觸物219。在第11圖所代表的實施例中，共通軌線236具有沿著X方向的一長度L0以及沿著Y方向的一寬度W0；金屬線240具有沿著X方向的一長度L1以及沿著Y方向的一寬度W1；以及另一個金屬線240’具有沿著Y方向的一寬度W2。在一些實施情況中，將金屬線240製造得較長且較寬，而使L1大於L0且W1大於W0。L0可以在10nm與90nm之間。在一些實例中，由於另一個金屬線240’並未被設計為電性耦接於任何共通軌線，另一個金屬線240’並未如同金屬線240一樣寬。也就是，在這些實例中，W2小於W1。在一些實施例中，W1可至少為W2的二倍寬度。在那些實施例中，W1可以在約20nm與約120nm之間，而W2可以在約10nm與約30nm之間。在一些替代性的實施例中，金屬線240與另一個金屬線240’具有相同的寬度，也就是W2等於W1。
如果管理金屬線240的放置的一設計規則未避免將金屬線240形成在共通軌線236的正上方，則金屬線240可以完全覆蓋共通軌線236。在其他實施例中，設計規則可能令金屬線240的放置而使金屬線240覆蓋共通軌線236的約百分之五十至約百分之一百的面積。已觀察到，當金屬線240垂直地重疊於少於金屬線240的面積的百分之五十時，在電流擁擠效應上的改善可能不足以與形成共通軌線236相關的額外成本相對等。在此，上述額外成本包括額外遮罩的成本與關於增加製程時間(舉例來說，生產節拍時間(takt time))的成本。在一些實例中，沿著X方向，金屬線240懸於共通軌線236，在左手邊的量為量XS1，在右手邊的量為量XS2。類似地，沿著Y方向，金屬線240懸於共通軌線236，在上方的量為量YS1，在下方的量為量YS2。如第11圖所示，若金屬線240比共通軌線236還突出，則每個量XS1、XS2、YS1與YS2可以為正；若共通軌線236比金屬線240還突出，則每個量XS1、XS2、YS1與YS2可以為負。在一些實例中，每個XS1與XS2的絕對值可以在約0nm與約30nm之間。在一些實例中，YS1是在約-10nm與約20nm之間，YS2是在約-10nm與約15nm之間。在一些實施例中，XS1/L0或XS2/L0可為約1/3，YS1/W0或YS2/W0可為約1/2。在一些實施例中，YS1/W1可為1/8，YS2/W1可為1/16。
第12與13A圖為第11圖中的接觸物結構之沿著I-I’部分與II-II’部分的局部剖面圖。從第12與13A圖觀之，當一閘極接觸物(閘極接觸物235)仍存在，其將會與共通軌線236合併。當為了接地而將源極/汲極接觸物219電性耦合於共通軌線236時，不需要任何的源極/汲極接觸導孔。傳統上，源極/汲極接觸導孔可用來將用來接地的源極/汲極接觸物耦合於第一金屬層。在那些傳統的技術中，可將上述源極/汲極接觸導孔形成為具有橢圓形狀或跑道(racetrack)形狀，以加大接觸面積。已觀察到橢圓形狀或跑道形狀的源極/汲極接觸導孔的形成會隨著橢圓形狀或跑道形狀的源極/汲極接觸導孔伸得太長而誘發缺陷並導致短路。與圓形的接觸導孔得形成比較，橢圓形狀或跑道形狀的接觸導孔的臨界尺寸均勻度(critical dimension uniformity；CDU)減少。在一些實例中，臨界尺寸均勻度的減少的幅度會多達百分之三十。藉由廢除橢圓形狀或跑道形狀的接觸導孔，本揭露的實施例亦可改善效能、製程寬裕度(process window)與良率。
請注意II-II’部分通過共通軌線236與源極/汲極接觸物219的一終端之間的一接面，而使共通軌線236沿著Y方向僅部分地延伸到源極/汲極接觸物219的上方，如第13A圖所示。在第13B圖所示的一些其他的實例中，共通軌線236可沿著X方向橫跨源極/汲極接觸物219，而使共通軌線236沿著Y方向完全在源極/汲極接觸物219的上方延伸。
現在請參考第14圖，示意性地顯示一半導體裝置300。在一些實施例中，半導體裝置300包括具有不同的特徵尺寸的複數個裝置區。如第14圖所示，半導體裝置300包括至少一第一裝置區310與一第二裝置區320，第二裝置區320不同且有別於第一裝置區310。在一些實施例中，在第10A、10B、11、12、13A與13B圖所示的接觸物結構會在第一裝置區310實現而不會在第二裝置區320實現，而在第15圖所示的接觸物結構則會在第二裝置區320實現而不會在第一裝置區310實現。在一些實施例中，在第一裝置區310中的一源極/汲極接觸物的臨界尺寸小於在第二裝置區320中的一源極/汲極接觸物的臨界尺寸。上述臨界尺寸的一例可以是上述源極/汲極接觸導物的一頂表面的寬度或直徑。
在一些實例中，第一裝置區310與第二裝置區320提供不同的功能。例如，第一裝置區310可以是一記憶體裝置區，而第二裝置區320可以是一邏輯裝置區。在另一個例子中，第一裝置區310可以是一邏輯裝置區，而第二裝置區320可以是一輸入/輸出裝置區。一記憶體裝置區可包括複數個記憶體單元(memory cells)，例如靜態隨機存取記憶體(static random access memory；SRAM)單元、動態隨機存取記憶體(dynamic random access memory；DRAM)單元、電阻式隨機存取記憶體(resistive random access memory；RRAM)單元、磁阻式隨機存取記憶體(magnetoresistive random access memory；MRAM)單元、唯讀式記憶體(read only memory；ROM)單元或類似者。一邏輯裝置區可包括複數個邏輯閘單元(logic gate cells)，例如及(AND)、或(OR)、反及(NAND)、反或(NOR)、互斥或(XOR)、反相器(INV)、及-或-反向器(AND-OR-Invert；AOI)、或-及-反向器(OR-AND-Invert；OAI)、多工器(MUX)、正反器(Flip-flop)、緩衝器(BUFF)、鎖存器(latch)、延遲(delay)、時脈單元(clock cells) 或類似者。
如後文所述，在第10A、10B、11、12、13A與13B圖的接觸物結構的選擇式的實現提供了多項優點。已觀察到，電流擁擠效應對源極/汲極接觸物的衝擊大於其對閘極接觸物的衝擊，因為僅有少量的閘極漏電流通過閘極接觸物而傳輸。由於電壓降是由電流與電阻的乘積所計算，少量的閘極漏電流可能造成少量的電壓降。與此對比，通過源極/汲極區的電流遠大於閘極漏電流，而可能造成更重大的電壓降。亦已觀察到，當一源極/汲極接觸物(例如，源極/汲極接觸物219)的一頂表面的尺寸或直徑小於約27~33nm(包括30nm)，與在第10A、10B、11、12、13A與13B圖的接觸物結構的實現相關的效益，例如電流擁擠效應的降低等，可能會比上述接觸物結構相關的額外成本來得重要。這樣的額外成本包括在製造過程的任何額外遮罩的成本以及由於延長的生產節拍時間(舉例來說，製程時間)造成的成本。相反地，當一源極/汲極接觸物(例如，源極/汲極接觸物219)的一頂表面的尺寸或直徑大於約27~33nm(包括30nm)，電流擁擠效應就變得較不明顯，上述接觸物結構相關的額外成本可能會比其帶來的效益來得重要。藉由選擇在效益比成本還要重要的裝置區實現在第10A、10B、11、12、13A與13B圖的接觸物結構，不會有不適當的成本投入於帶來低效益或無效益的結構。
現在請參考第15圖。在未實現在第10A、10B、11、12、13A與13B圖的接觸物結構的第二裝置區320，實現在第15圖的接觸物結構。在第15圖的接觸物結構，經由一閘極接觸導孔437而將閘極接觸物235電性耦接於金屬線240，且經由一源極/汲極接觸導孔439而將源極/汲極接觸物219電性耦接於金屬線240。在示於第15圖的一些實施例中，閘極接觸導孔437與源極/汲極接觸導孔439是穿過接觸蝕刻停止層226與第二層間介電層228而形成。閘極接觸導孔437可包括一第二阻障層444，而源極/汲極接觸導孔439可包括一第三阻障層446。在一些實施例中，第二阻障層444與第三阻障層446都可由鉭、氮化鉭、碳化鉭、鈦、氮化鈦、碳化鈦或可阻擋氧或金屬擴散進入相鄰介電層的其他適當的材料所形成。第二阻障層444與第三阻障層446可使用原子層沉積(Atomic Layer Deposition；ALD)、化學氣相沉積(chemical vapor deposition；CVD)或無電沉積(electroless deposition；ELD)而沉積，並可形成至約0.5nm與約5nm之間的厚度。用於閘極接觸導孔437與源極/汲極接觸導孔439的金屬填充層可以由任何適當的導體材料形成，例如鎢、鎳、鉭、鈦、鋁、銅、鈷、氮化鉭、氮化鈦、釕、及/或任何適當的導體材料。與在第10A、10B、11、12、13A與13B圖所示的接觸物結構比較，在第15圖的接觸物結構不包括任何電性耦合於複數個可合併的用來被接地的中段接觸物的共通軌線236所對應的結構。
此處揭露的接觸物結構及方法提供了數種效益。在一些實施例中，本發明實施例的接觸物結構包括一共通軌線，此共通軌線電性耦合於複數個可合併的用來被接地的中段接觸物。上述共通軌線可以與第一金屬層平行延伸，且大幅增加與上述第一金屬層的接觸面積。上述共通軌線可以有助於均勻地分配電流且使電流擁擠效應減輕，其結果為減少了上述中段接觸物與上述第一金屬層之間的電阻。
在此，提供許多不同的實施例。在一實施例中，是提供一種半導體裝置的接觸物結構。上述接觸物結構包括：一閘極接觸物，與一閘極結構接觸，並延伸穿過一第一介電層；一源極/汲極接觸物，與一源極/汲極部件接觸，並延伸穿過上述第一介電層；一共通軌線，接觸上述閘極接觸物與上述源極/汲極接觸物；以及一電力軌線，接觸上述共通軌線，並電性耦接於上述半導體裝置的接地。
在一些實施例中，上述閘極接觸物、上述源極/汲極接觸物及上述共通軌線包括鎢、釕、鎳或鈷。在一些實施例中，上述電力軌線包括銅。在一些實施情況中，上述電力軌線包括沿著一縱長方向的一第一長度(L1)；上述共通軌線沿著上述縱長方向延伸於上述閘極接觸物與上述源極/汲極接觸物之間，並包括沿著上述縱長方向的一第二長度(L2)；以及上述第二長度(L2)小於上述第一長度(L2)。在一些實例中，上述共通軌線包括沿著垂直於上述縱長方向的一寬度方向的一第一寬度(W1)；上述共通軌線包括沿著上述寬度方向的一第二寬度(W2)；以及上述第一寬度(W1)大於或等於上述第二寬度(W2)。在一些實施情況中，上述電力軌線是置於上述共通軌線的正上方並重疊上述共通軌線。在一些實例中，上述共通軌線包括一伸長的矩形。在一些實施例中，上述接觸物結構在上述閘極接觸物與上述源極/汲極接觸物之間不含接觸孔，但是上述電力軌線卻在上述閘極接觸物與上述源極/汲極接觸物之間。
在另一實施例中，是提供一種半導體裝置的接觸物結構。上述接觸物結構包括：一第一介電層，在一閘極結構的上方與一源極/汲極部件的上方；一接觸蝕刻停止層，在上述第一介電層的上方；一源極/汲極接觸物，與上述源極/汲極部件接觸，上述源極/汲極接觸物延伸穿過上述第一介電層且具有低於上述接觸蝕刻停止層的頂表面；一閘極接觸物，與上述閘極結構接觸；一共通軌線，接觸上述閘極接觸物與上述源極/汲極接觸物，上述共通軌線延伸穿過上述接觸蝕刻停止層且具有高於上述接觸蝕刻停止層的頂表面；以及一電力軌線，置於上述共通軌線的正上方並接觸上述共通軌線，其中上述上述電力軌線為接地狀態。
在一些實施例中，上述電力軌線的一第一長度(L1)沿著一第一方向延伸；上述共通軌線的一第二長度(L2)沿著上述第一方向延伸；上述半導體裝置更包括用以接地的複數個閘極結構及複數個源極/汲極部件；複數個閘極接觸物分別與上述複數個閘極結構接觸，並沿著上述第一方向對準；複數個源極/汲極接觸物與上述複數個源極/汲極部件接觸，並沿著上述第一方向對準；以及上述複數個閘極接觸物與上述複數個源極/汲極接觸物接觸上述上述共通軌線。在一些實施例中，上述第一長度(L1)大於上述第二長度(L2)。在一些實施例中，上述共通軌線的一第一寬度(W1)沿著垂直於上述第一方向的一第二方向延伸；上述共通軌線的一第二寬度(W2)沿著上述第二方向延伸；以及上述第一寬度(W1)大於或等於上述第二寬度(W2)。在一些實例中，上述閘極接觸物、上述源極/汲極接觸物及上述共通軌線包括鎢、釕、鎳或鈷；上述電力軌線包括銅。
在又另一實施例中，是提供一種半導體裝置的接觸物結構的形成方法。上述方法包括：在一工件的一閘極結構與一源極/汲極部件的上方沉積一第一層間介電層；形成穿過上述第一層間介電層的一源極/汲極接觸物開口，以暴露上述源極/汲極部件的一部分；在上述源極/汲極接觸物開口形成一源極/汲極接觸物；在上述工件的頂表面的上方及上述源極/汲極接觸物的頂表面的上方，沉積一接觸蝕刻停止層；在上述接觸蝕刻停止層的上方沉積一第二層間介電層；形成一閘極接觸物開口，其穿過上述第一層間介電層、上述接觸蝕刻停止層及上述第二層間介電層，以暴露上述閘極結構；形成一共通軌開口，其與上述閘極接觸物開口流體連通並暴露上述源極/汲極接觸物的頂表面；在上述閘極接觸物開口形成一閘極接觸物；在上述共通軌開口形成一共通軌線；以及形成一電力軌線，上述電力軌線在上述共通軌線的上方並接觸上述共通軌線。
在一些實施例中，在上述共通軌開口形成上述共通軌線，包括電性耦合上述閘極接觸物與上述源極/汲極接觸物。在一些實施例中，半導體裝置的接觸物結構的形成方法更包括：在上述閘極接觸物開口的表面的上方及上述共通軌開口的表面的上方，沉積一阻障層；以及非等向性地將所沉積的上述阻障層凹蝕，以暴露上述閘極結構的頂表面。在一些實施例中，將一第一沉積製程用來在上述閘極接觸物開口形成上述閘極接觸物，將一第二沉積製程用來在上述共通軌開口形成上述共通軌線；以及上述第一沉積製程不同於上述第二沉積製程。在一些實施情況中，將一單一製程用來在上述閘極接觸物開口形成上述閘極接觸物且在上述共通軌開口形成上述共通軌線。在一些實例中，在上述閘極接觸物開口形成上述閘極接觸物，包括使用對上述閘極結構具有親和力的一前驅物，以一由下而上的形式形成上述閘極接觸物。在一些實施例中，形成上述閘極接觸物，包括在上述閘極接觸物開口沉積鎢、釕、鎳或鈷；形成上述共通軌線，包括在上述共通軌開口沉積鎢、釕、鎳或鈷；以及形成上述電力軌線，包括使用銅來形成上述電力軌線。
前述內文概述了許多實施例的特徵，使所屬技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。所屬技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。所屬技術領域中具有通常知識者也應了解這些均等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
10:通道區 20:源極/汲極區 100:方法 102,104,106,108,110,112,114,116,118,120,122:區塊 200:半導體裝置(工件) 202:基底 204:鰭狀物結構 205:源極/汲極部件 206:閘極結構 208:第一閘極間隔物 210:第二閘極間隔物 212:層間介電層 214:閘極頂部蝕刻停止層 216:第一層間介電層 218:源極/汲極接觸物開口 219:源極/汲極接觸物 220:第一阻障層 222:矽化物層 224:金屬填充層 226:接觸蝕刻停止層 228:第二層間介電層 230:閘極接觸物開口 232:共通軌開口 234:阻障層 235:閘極接觸物 236:共通軌線 238:第三層間介電層 240:金屬線(第一金屬層) 300:半導體裝置 310:第一裝置區 320:第二裝置區 437:閘極接觸導孔 439:源極/汲極接觸導孔 444:第二阻障層 446:第三阻障層
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。 第1圖為一流程圖，其是根據本發明實施例的各種態樣之半導體裝置的接觸物結構的製造方法的流程圖。 第2圖為沿著第一方向的工件的一局部剖面圖，其是根據第1圖的本發明實施例的各種態樣之半導體裝置的接觸物結構的製造方法的各個階段。 第3圖為沿著第一方向的工件的一局部剖面圖，其是根據第1圖的本發明實施例的各種態樣之半導體裝置的接觸物結構的製造方法的各個階段。 第4圖為沿著第一方向的工件的一局部剖面圖，其是根據第1圖的本發明實施例的各種態樣之半導體裝置的接觸物結構的製造方法的各個階段。 第5圖為沿著第一方向的工件的一局部剖面圖，其是根據第1圖的本發明實施例的各種態樣之半導體裝置的接觸物結構的製造方法的各個階段。 第6圖為沿著第一方向的工件的一局部剖面圖，其是根據第1圖的本發明實施例的各種態樣之半導體裝置的接觸物結構的製造方法的各個階段。 第7圖為沿著第一方向的工件的一局部剖面圖，其是根據第1圖的本發明實施例的各種態樣之半導體裝置的接觸物結構的製造方法的各個階段。 第8圖為沿著第一方向的工件的一局部剖面圖，其是根據第1圖的本發明實施例的各種態樣之半導體裝置的接觸物結構的製造方法的各個階段。 第9圖為沿著第一方向的工件的一局部剖面圖，其是根據第1圖的本發明實施例的各種態樣之半導體裝置的接觸物結構的製造方法的各個階段。 第10A圖為沿著第一方向的工件的一局部剖面圖，其是根據第1圖的本發明實施例的各種態樣之半導體裝置的接觸物結構的製造方法的各個階段。 第10B圖為不同於第10A圖中的局部剖面圖的一局部剖面圖，其是根據本發明實施例的複數種態樣。 第11圖為第10A圖中的工件200的一示意性的俯視圖，其是根據本發明實施例的各種態樣。 第12圖為第11圖中的接觸物結構之沿著第二方向的一局部剖面圖，其是根據本發明實施例的各種態樣。 第13A圖為第11圖中的接觸物結構之沿著第二方向的一局部剖面圖，其是根據本發明實施例的各種態樣。 第13B圖為不同於第13A圖中的局部剖面圖的一局部剖面圖，其是根據本發明實施例的複數種態樣。 第14圖為包括超過一個裝置區的半導體裝置的一示意性的俯視圖，其是根據本發明實施例的各種態樣。 第15圖是施行於第14圖中的半導體裝置的複數個裝置區之一的替代性的接觸物結構，其是根據本發明實施例的各種態樣。
200:半導體裝置(工件)
204:鰭狀物結構
205:源極/汲極部件
206:閘極結構
208:第一閘極間隔物
210:第二閘極間隔物
212:層間介電層
214:閘極頂部蝕刻停止層
216:第一層間介電層
219:源極/汲極接觸物
222:矽化物層
224:金屬填充層
234:阻障層
235:閘極接觸物
236:共通軌線
240:金屬線(第一金屬層)

Claims (20)

  1. 一種半導體裝置的接觸物結構，包括： 一閘極接觸物，與一閘極結構接觸，並延伸穿過一第一介電層； 一源極/汲極接觸物，與一源極/汲極部件接觸，並延伸穿過該第一介電層； 一共通軌線，接觸該閘極接觸物與該源極/汲極接觸物；以及 一電力軌線，接觸該共通軌線，並電性耦接於該半導體裝置的接地。
  2. 如請求項1之半導體裝置的接觸物結構，其中該閘極接觸物、該源極/汲極接觸物及該共通軌線包括鎢、釕、鎳或鈷。
  3. 如請求項1之半導體裝置的接觸物結構，其中該電力軌線包括銅。
  4. 如請求項1之半導體裝置的接觸物結構， 其中，該電力軌線包括沿著一縱長方向的一第一長度(L1)； 其中，該共通軌線沿著該縱長方向延伸於該閘極接觸物與該源極/汲極接觸物之間，並包括沿著該縱長方向的一第二長度(L2)； 其中，該第二長度(L2)小於該第一長度(L2)。
  5. 如請求項4之半導體裝置的接觸物結構， 其中，該共通軌線包括沿著垂直於該縱長方向的一寬度方向的一第一寬度(W1)； 其中，該共通軌線包括沿著該寬度方向的一第二寬度(W2)； 其中，該第一寬度(W1)大於或等於該第二寬度(W2)。
  6. 如請求項1之半導體裝置的接觸物結構，其中該電力軌線是置於該共通軌線的正上方並重疊該共通軌線。
  7. 如請求項1之半導體裝置的接觸物結構，其中該共通軌線包括一伸長的矩形。
  8. 如請求項1之半導體裝置的接觸物結構，其中該接觸物結構在該閘極接觸物與該源極/汲極接觸物之間不含接觸孔，但是該電力軌線卻在該閘極接觸物與該源極/汲極接觸物之間。
  9. 一種半導體裝置的接觸物結構，包括： 一第一介電層，在一閘極結構的上方與一源極/汲極部件的上方； 一接觸蝕刻停止層，在該第一介電層的上方； 一源極/汲極接觸物，與該源極/汲極部件接觸，該源極/汲極接觸物延伸穿過該第一介電層且具有低於該接觸蝕刻停止層的頂表面； 一閘極接觸物，與該閘極結構接觸； 一共通軌線，接觸該閘極接觸物與該源極/汲極接觸物，該共通軌線延伸穿過該接觸蝕刻停止層且具有高於該接觸蝕刻停止層的頂表面；以及 一電力軌線，置於該共通軌線的正上方並接觸該共通軌線，其中該該電力軌線為接地狀態。
  10. 如請求項9之半導體裝置的接觸物結構， 其中，該電力軌線的一第一長度(L1)沿著一第一方向延伸； 其中，該共通軌線的一第二長度(L2)沿著該第一方向延伸； 其中，該半導體裝置更包括用以接地的複數個閘極結構及複數個源極/汲極部件； 其中，複數個閘極接觸物分別與上述複數個閘極結構接觸，並沿著該第一方向對準； 其中，複數個源極/汲極接觸物與上述複數個源極/汲極部件接觸，並沿著該第一方向對準； 其中，上述複數個閘極接觸物與上述複數個源極/汲極接觸物接觸該該共通軌線。
  11. 如請求項10之半導體裝置的接觸物結構，其中該第一長度(L1)大於該第二長度(L2)。
  12. 如請求項10之半導體裝置的接觸物結構， 其中，該共通軌線的一第一寬度(W1)沿著垂直於該第一方向的一第二方向延伸； 其中，該共通軌線的一第二寬度(W2)沿著該第二方向延伸； 其中，該第一寬度(W1)大於或等於該第二寬度(W2)。
  13. 如請求項9之半導體裝置的接觸物結構， 其中，該閘極接觸物、該源極/汲極接觸物及該共通軌線包括鎢、釕、鎳或鈷； 其中，該電力軌線包括銅。
  14. 一種半導體裝置的接觸物結構的形成方法，包括： 在一工件的一閘極結構與一源極/汲極部件的上方沉積一第一層間介電層； 形成穿過該第一層間介電層的一源極/汲極接觸物開口，以暴露該源極/汲極部件的一部分； 在該源極/汲極接觸物開口形成一源極/汲極接觸物； 在該工件的頂表面的上方及該源極/汲極接觸物的頂表面的上方，沉積一接觸蝕刻停止層； 在該接觸蝕刻停止層的上方沉積一第二層間介電層； 形成一閘極接觸物開口，其穿過該第一層間介電層、該接觸蝕刻停止層及該第二層間介電層，以暴露該閘極結構； 形成一共通軌開口，其與該閘極接觸物開口流體連通並暴露該源極/汲極接觸物的頂表面； 在該閘極接觸物開口形成一閘極接觸物； 在該共通軌開口形成一共通軌線；以及 形成一電力軌線，該電力軌線在該共通軌線的上方並接觸該共通軌線。
  15. 如請求項14之半導體裝置的接觸物結構的形成方法，其中在該共通軌開口形成該共通軌線，包括電性耦合該閘極接觸物與該源極/汲極接觸物。
  16. 如請求項14之半導體裝置的接觸物結構的形成方法，更包括： 在該閘極接觸物開口的表面的上方及該共通軌開口的表面的上方，沉積一阻障層； 非等向性地將所沉積的該阻障層凹蝕，以暴露該閘極結構的頂表面。
  17. 如請求項14之半導體裝置的接觸物結構的形成方法， 其中，將一第一沉積製程用來在該閘極接觸物開口形成該閘極接觸物，將一第二沉積製程用來在該共通軌開口形成該共通軌線； 其中，該第一沉積製程不同於該第二沉積製程。
  18. 如請求項14之半導體裝置的接觸物結構的形成方法，其中將一單一製程用來在該閘極接觸物開口形成該閘極接觸物且在該共通軌開口形成該共通軌線。
  19. 如請求項14之半導體裝置的接觸物結構的形成方法，其中在該閘極接觸物開口形成該閘極接觸物，包括使用對該閘極結構具有親和力的一前驅物，以一由下而上的形式形成該閘極接觸物。
  20. 如請求項14之半導體裝置的接觸物結構的形成方法， 其中，形成該閘極接觸物，包括在該閘極接觸物開口沉積鎢、釕、鎳或鈷； 其中，形成該共通軌線，包括在該共通軌開口沉積鎢、釕、鎳或鈷； 其中，形成該電力軌線，包括使用銅來形成該電力軌線。
TW109134359A 2019-10-18 2020-10-05 半導體裝置的接觸物結構及其形成方法 TWI807222B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/656,614 2019-10-18
US16/656,614 US11127684B2 (en) 2019-10-18 2019-10-18 Low-resistance interconnect structures

Publications (2)

Publication Number Publication Date
TW202129972A true TW202129972A (zh) 2021-08-01
TWI807222B TWI807222B (zh) 2023-07-01

Family

ID=75268608

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109134359A TWI807222B (zh) 2019-10-18 2020-10-05 半導體裝置的接觸物結構及其形成方法

Country Status (5)

Country Link
US (1) US11127684B2 (zh)
KR (1) KR102376237B1 (zh)
CN (1) CN112687642A (zh)
DE (1) DE102019129121B4 (zh)
TW (1) TWI807222B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11581259B2 (en) * 2020-06-25 2023-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid conductive structures

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196372A (ja) * 2000-01-13 2001-07-19 Mitsubishi Electric Corp 半導体装置
US7365432B2 (en) * 2004-08-23 2008-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell structure
US7642653B2 (en) * 2006-10-24 2010-01-05 Denso Corporation Semiconductor device, wiring of semiconductor device, and method of forming wiring
US11121021B2 (en) * 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US8975670B2 (en) * 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US9029260B2 (en) 2011-06-16 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gap filling method for dual damascene process
US8987831B2 (en) * 2012-01-12 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells and arrays
US8779592B2 (en) 2012-05-01 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Via-free interconnect structure with self-aligned metal line interconnections
US9035389B2 (en) 2012-10-22 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout schemes for cascade MOS transistors
US11018116B2 (en) * 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
JP5688189B1 (ja) 2013-10-23 2015-03-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
KR20160136715A (ko) 2015-05-20 2016-11-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102432280B1 (ko) * 2015-07-31 2022-08-12 삼성전자주식회사 반도체 소자
US9613856B1 (en) 2015-09-18 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming metal interconnection
US9972529B2 (en) 2015-09-28 2018-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming metal interconnection
US9935100B2 (en) 2015-11-09 2018-04-03 Qualcomm Incorporated Power rail inbound middle of line (MOL) routing
US9768061B1 (en) 2016-05-31 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k dielectric interconnect systems
US10522642B2 (en) * 2016-12-14 2019-12-31 Taiwan Semiconductor Manufacturing Co. Ltd. Semiconductor device with air-spacer
US10121675B2 (en) * 2016-12-29 2018-11-06 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device and a method for fabricating the same
US10950605B2 (en) * 2017-03-24 2021-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
KR102285271B1 (ko) 2017-04-03 2021-08-03 삼성전자주식회사 반도체 장치
KR102321807B1 (ko) * 2017-08-22 2021-11-08 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10522423B2 (en) * 2017-08-30 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for fin-like field effect transistor
US10170322B1 (en) 2017-11-16 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Atomic layer deposition based process for contact barrier layer
US10861745B2 (en) * 2017-11-30 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
DE102018102685A1 (de) * 2017-11-30 2019-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Kontaktbildungsverfahren und zugehörige Struktur
US10622306B2 (en) * 2018-03-26 2020-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure in semiconductor devices
US10607938B1 (en) * 2018-10-26 2020-03-31 International Business Machines Corporation Power distribution networks for monolithic three-dimensional semiconductor integrated circuit devices

Also Published As

Publication number Publication date
KR102376237B1 (ko) 2022-03-21
KR20210047221A (ko) 2021-04-29
TWI807222B (zh) 2023-07-01
US20210118801A1 (en) 2021-04-22
US11127684B2 (en) 2021-09-21
DE102019129121B4 (de) 2022-02-03
DE102019129121A1 (de) 2021-04-22
CN112687642A (zh) 2021-04-20

Similar Documents

Publication Publication Date Title
US11410877B2 (en) Source/drain contact spacers and methods of forming same
US11367663B2 (en) Interconnect structure for fin-like field effect transistor
TWI725459B (zh) 內連線結構及其形成方法
US11728216B2 (en) Semiconductor device with reduced contact resistance and methods of forming the same
TW202147615A (zh) 半導體裝置
US11942530B2 (en) Semiconductor devices with backside power rail and methods of fabrication thereof
US20230268337A1 (en) Forming esd devices using multi-gate compatible processes
US20220199523A1 (en) Barrier-free interconnect structure and manufacturing method thereof
US20240014125A1 (en) Interconnect structures of semiconductor device and methods of forming the same
TWI807222B (zh) 半導體裝置的接觸物結構及其形成方法
US20220359388A1 (en) Semiconductor Device Structure Having a Multi-Layer Conductive Feature and Method Making the Same
US20220367663A1 (en) Interconnect structure having a multi-deck conductive feature and method of forming the same
US11664278B2 (en) Semiconductor device with L-shape conductive feature and methods of forming the same
US20230411291A1 (en) Integrated circuit device and method for fabricating the same
US20220352162A1 (en) Semiconductor device structure and methods of forming the same
TW202220168A (zh) 半導體元件及其形成方法
CN117096099A (zh) 半导体结构及其形成方法