CN112687642A - 半导体器件的接触结构及其形成方法 - Google Patents

半导体器件的接触结构及其形成方法 Download PDF

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赵高毅
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Abstract

本文公开了互连结构及其形成方法。示例性互连结构包括位于第一介电层中的第一接触部件、位于第一介电层上方的第二介电层、位于第一接触部件上方的第二接触部件、位于第二介电层和第二接触部件之间的阻挡层以及位于阻挡层和第二接触部件之间的衬垫。第一接触部件和第二接触部件之间的界面包括衬垫，但是没有阻挡层。本发明的实施例还涉及半导体器件的接触结构及其形成方法。

Description

半导体器件的接触结构及其形成方法
技术领域
本发明的实施例涉及半导体器件的接触结构及其形成方法。
背景技术
集成电路(IC)工业已经经历了指数型增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都比上一代具有更小、更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)通常增加，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供收益。
这种按比例缩小还增加了IC工艺和制造的复杂性，并且为了实现这些进步，需要IC工艺和制造中的类似发展。例如，接触通孔可用于将一些栅极接触件和源极/漏极接触件电接地至互连结构的第一金属层，该第一金属层可称为电源轨。由于电流拥挤效应，使用栅极接触通孔或源极/漏极接触通孔将这些栅极接触件和源极/漏极接触件电耦接至第一金属层可能会增加电阻。另外，当将栅极接触通孔或源极/漏极接触通孔扩大为椭圆形或跑道形时，可能会降低临界尺寸均匀性(CUD)和良率。因此，尽管现有的互连结构对于它们预期的目的通常已经足够，但是它们不是在所有方面都已经完全令人满意。
发明内容
本发明的一些实施例提供了一种半导体器件的接触结构，包括：栅极接触件、与栅极结构接触并且延伸穿过第一介电层；源极/漏极接触件，与源极/漏极部件接触并且延伸穿过所述第一介电层；共轨线，与所述栅极接触件和所述源极/漏极接触件接触；以及电源轨线，与所述共轨线接触并且电耦接至所述半导体器件的接地端。
本发明的另一些实施例提供了一种半导体器件的接触结构，包括：第一介电层，在栅极结构和源极/漏极部件上方；接触蚀刻停止层，在所述第一介电层上方；源极/漏极接触件，与所述源极/漏极部件接触，所述源极/漏极接触件延伸穿过所述第一介电层并且具有位于所述接触蚀刻停止层之下的顶面；栅极接触件，与所述栅极结构接触；共轨线，与所述栅极接触件和所述源极/漏极接触件接触，所述共轨线延伸穿过所述接触蚀刻停止层并且具有上升至所述接触蚀刻停止层之上的顶面；以及电源轨线，设置在所述共轨线正上方并且与所述共轨线接触，其中，所述电源轨线接地。
本发明的又一些实施例提供了一种形成半导体器件的接触结构的方法，包括：在工件中的栅极结构和源极/漏极部件上方沉积第一介电层；形成穿过所述第一介电层的源极/漏极接触开口以暴露所述源极/漏极部件的部分；在所述源极/漏极接触开口中形成源极/漏极接触件；在所述工件的顶面和所述源极/漏极接触件的顶面上方沉积接触蚀刻停止层；在所述接触蚀刻停止层上方沉积第二介电层；形成穿过所述第一介电层、所述接触蚀刻停止层和所述第二介电层的栅极接触开口，以暴露所述栅极结构；形成与所述栅极接触开口流体连通并且暴露所述源极/漏极接触件的所述顶面的共轨开口；在所述栅极接触开口中形成栅极接触件；在所述共轨开口中形成共轨线；以及在所述共轨线上方形成与所述共轨线接触的电源轨线。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明的目的。实际上，为了清楚起见，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的各个方面的用于制造半导体器件的接触结构的方法的流程图。
图2至图9和图10A是根据本发明的各个方面的在图1中的方法的各个制造阶段中工件沿第一方向的局部截面图。
图10B是根据本发明的各个方面的与图10A不同的局部截面图。
图11是根据本发明的各个方面的图10A中的工件200的示意性顶视图。
图12和图13A是根据本发明的各个方面的图11中的接触结构沿第二方向的局部截面图。
图13B是根据本发明的各个方面的与图13A不同的局部截面图。
图14是根据本发明的各个方面的包括多于一个器件区域的半导体器件的示意性顶视图。
图15是根据本发明的各个方面的图14中的半导体器件的器件区域的一个中实现的可选接触结构。
具体实施方式
本发明总体上涉及集成电路(IC)器件，并且更具体地涉及IC器件的接触结构。
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在进行限制。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，在以下的本发明中，在另一个部件上、连接至和/或耦接至另一部件的部件的形成可以包括该部件以直接接触的方式形成的实施例，并且也可以包括在部件之间插入额外的部件，从而使得该部件可以不直接接触的实施例。此外，为了便于理解本发明的一个部件与另一部件的关系，使用例如“下部”、“上部”、“水平”、“垂直”、“在…之上”、“在…上方”、“在…之下”、“在…下方”、“上”、“下”、“顶部”、“底部”等的空间相对术语，及其衍生词(例如，“水平地”、“向下”、“向上”等)。空间相对术语旨在覆盖包括部件的器件的不同取向。
IC制造工艺流程通常分为三类：前段制程(FEOL)、中段制程(MEOL)和后段制程(BEOL)。FEOL通常包括与制造IC器件(诸如晶体管)有关的工艺。例如，FEOL工艺可以包括形成隔离部件、栅极结构以及源极和漏极部件(通常称为源极/漏极部件)。MEOL通常包括与制造至IC器件的导电部件(或导电区域)的接触件有关的工艺，诸如至栅极结构和/或源极/漏极部件的接触件。BEOL通常包括与制造多层互连(MLI)部件有关的工艺，该多层互连(MLI)部件互连由FEOL和MEOL制造的IC部件(在本文中分别称为FEOL和MEOL部件或结构)，从而实现IC器件的操作。
随着IC技术朝着更小的技术节点发展，MEOL和BEOL工艺正面临着巨大的挑战。例如，由于设计要求，一些MEOL部件，包括一些栅极接触件和源极/漏极接触件，通过第一金属层(M0)电接地，该第一金属层可称为电源轨或电源轨线。传统地，在形成栅极接触件和源极/漏极接触件之后，形成穿过介电层的接触通孔，以将这些待接地的栅极接触件和源极/漏极接触件耦接至第一金属层。由于第一金属层和接触通孔的材料、界面电阻不同以及较小的接触通孔尺寸，使用接触通孔将待接地的接触件耦接至第一金属层可能导致电流拥挤效应和减小的电阻。随着MEOL部件越来越小，这些传统技术中的接触通孔也越来越小，从而加剧了当前的拥挤效应。
本发明公开了实现共轨线的接触结构和方法，该共轨线电耦接至可合并的待接地MEOL部件。共轨可平行于第一金属层延伸，并且大大增加了与第一金属层的接触面积。共轨线的实施可以帮助均匀地分布电流并且减轻电流拥挤效应，从而使得MEOL接触件和第一金属层之间的电阻减小。不同的实施例可以具有不同的优势，并且没有特定的优势对于任何实施例都是需要的。
图1示出了根据本发明各个方面的用于制造半导体器件的接触结构的方法100的流程图。图2至图10A是根据本发明的方法100的各个实施例的处于图1中的方法100的各个制造阶段的工件的局部截面图。可以在方法100之前、期间和之后提供其它步骤，并且对于方法100的其它实施例，可以移动、替换或消除所描述的一些步骤。可以在图2至图10A所示的接触结构中添加其它部件，并且在图2至图10A所示的互连结构的其它实施例中，可以替换、修改或消除以下描述的一些部件。
参考图1和图2，方法100包括框102，其中在包括栅极结构206和源极/漏极部件205的工件200上方沉积第一层间介电(ILD)层216。在方法100结束时，可以将工件200制造成半导体器件200。从这个意义上讲，在适当的上下文中，工件200也可以称为半导体器件200。半导体器件200可以包括在微处理器、存储器和/或其它IC器件中。在一些实施方式中，半导体器件200是IC芯片的部分、片上系统(SoC)或它们的部分，其包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其它合适的组件或它们的组合。晶体管可以是平面晶体管或多栅极晶体管，诸如鳍式FET(FinFET)或全环栅(GAA)晶体管。为了清楚起见，已经简化了图2以更好地理解本发明的发明构思。可以在半导体器件200中添加其它部件，并且在半导体器件200的其它实施例中可以替换、修改或消除以下描述的一些部件。
半导体器件200包括衬底(晶圆)202。在所描绘的实施例中，衬底202包括硅。替代地或另外地，衬底202包括另一元素半导体，诸如锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如硅锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。在一些实施方式中，衬底22包括一种或多种III-V族材料、一种或多种II-IV族材料或它们的组合。在一些实施方式中，衬底202是绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。绝缘体上半导体衬底可以使用注氧隔离(SIMOX)、晶圆接合和/或其它合适的方法来制造。衬底202可以包括根据半导体器件200的设计要求配置的各个掺杂区域(未示出)，诸如p型掺杂区域、n型掺杂区域或它们的组合。P型掺杂区域(例如，p型阱)包括p型掺杂剂，诸如硼、铟、其它p型掺杂剂或它们的组合。N型掺杂区域(例如，n型阱)包括n型掺杂剂，诸如磷、砷、其它n型掺杂剂或它们的组合。在一些实施方式中，衬底202包括由p型掺杂剂和n型掺杂剂的组合形成的掺杂区域。各个掺杂区域可以直接形成在衬底202上和/或中，例如，提供p阱结构、n阱结构、双阱结构、凸起结构或它们的组合。可以实施离子注入工艺、扩散工艺和/或其它合适的掺杂工艺以形成各个掺杂区域。为了简单起见，在图3至图10B中未示出衬底202。
隔离部件(未示出)形成在衬底202上方和/或衬底202中，以隔离半导体器件200的各个区域，诸如各个器件区域。例如，隔离部件限定有源器件区域和/或无源器件区域并且使它们彼此电隔离。隔离部件包括氧化硅、氮化硅、氮氧化硅、其它合适的隔离材料或它们的组合。隔离部件可以包括不同的结构，诸如浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构和/或硅的局部氧化(LOCOS)结构。在一些实施方式中，隔离部件包括STI部件。例如，可以通过在衬底202中蚀刻沟槽(例如，通过使用干蚀刻工艺和/或湿蚀刻工艺)并且用绝缘材料填充沟槽(例如，通过使用化学汽相沉积(CVD)工艺或旋涂玻璃工艺)来形成STI部件。可以实施化学机械抛光(CMP)工艺以去除过量的绝缘材料和/或平坦化隔离部件的顶面。在一些实施例中，STI部件包括填充沟槽的多层结构，诸如设置在氧化物衬垫层上方的氮化硅层。
栅极结构206设置在衬底202上方，并且它们中的一个或多个介于源极区域20和漏极区域20之间，其中，沟道区域10限定在源极区域20和漏极区域20之间。栅极结构206接合沟道区域10，从而使得电流可以在操作期间在源极/漏极区域20之间流动。在一些实施方式中，栅极结构206形成在鳍结构204上方，从而使得栅极结构206的每个均包裹一部分鳍结构204。例如，栅极结构206包裹鳍结构204的沟道区域10，从而介于鳍结构204的源极区域20和漏极区域20之间。在一些实施例中，栅极结构206包括金属栅极(MG)堆叠件，其被配置为根据半导体器件200的设计要求来实现期望的功能。在一些实施方式中，金属栅极堆叠件包括栅极电介质和位于栅极电介质上方的栅电极。栅极电介质包括介电材料，诸如氧化硅、高k介电材料、其它合适的介电材料或它们的组合。高k介电材料通常是指介电材料具有高介电常数，例如大于氧化硅的介电常数(k≈3.9)。示例性高k介电材料包括铪、铝、锆、镧、钽、钛、钇、氧、氮、其它合适的成分或它们的组合。在一些实施方式中，栅极电介质包括多层结构，诸如界面层包括，例如，氧化硅；以及高k介电层包括，例如，HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3、HfO2-Al2O3、TiO2、Ta2O5、La2O3、Y2O3、其它合适的高k介电材料或它们的组合。栅电极包括导电材料。在一些实施方式中，栅电极包括多层，诸如一个或多个覆盖层、功函层、胶/阻挡层和/或金属填充(或体)层。覆盖层可以包括防止或消除栅极电介质和栅电极的其它层之间的成分的扩散和/或反应的材料。在一些实施方式中，覆盖层包括金属和氮，诸如氮化钛(TiN)、氮化钽(TaN)、氮化钨(W2N)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)或它们的组合。功函层包括调节为具有期望的功函(诸如n型功函或p型功函)的导电材料，诸如n型功函材料和/或p型功函材料。P型功函材料包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其它p型功函材料或它们的组合。N型功函材料包括Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TaC、TaCN、TaSiN、TaAl、TaAlC、TiAlN、其它n型功函材料或它们的组合。胶/阻挡层可以包含促进相邻层(诸如功函层和金属填充层)之间粘合的材料，和/或阻挡和/或减少栅极层(诸如功函层和金属填充层)之间扩散的材料。例如，胶/阻挡层包括金属(例如，W、Al、Ta、Ti、Ni、Cu、Co、其它合适的金属或它们的组合)、金属氧化物、金属氮化物(例如，TiN)或它们的组合。金属填充层可以包括合适的导电材料，诸如Al、W和/或Cu。
外延源极部件205和外延漏极部件205(简称为源极/漏极部件205)可以设置在衬底202的源极/漏极区域20中。栅极结构206和源极/漏极部件205的每个均形成半导体器件200的一部分晶体管。栅极结构206和/或源极/漏极部件205因此可选地称为器件部件。在一些实施方式中，源极/漏极部件205包裹鳍结构204的源极/漏极区域20。外延工艺可以实施CVD沉积技术(例如，汽相外延(VPE)、超高真空CVD(UHV-CVD)、LPCVD和/或PECVD)、分子束外延、其它合适的SEG工艺或它们的组合。源极/漏极部件205可以掺杂有n型掺杂剂和/或p型掺杂剂。在一些实施方式中，在晶体管被配置为n型器件(例如，具有n沟道)的情况下，源极/漏极部件205可以是掺杂有磷、其它n型掺杂剂或它们的组合的含硅外延层或含硅碳外延层(例如，形成Si:P外延层或Si:C:P外延层)。在一些实施方式中，在晶体管被配置为p型器件(例如，具有p沟道)的情况下，源极/漏极部件205可以是掺杂有硼、其它p型掺杂剂或它们的组合的含硅和锗的外延层(例如，形成Si:Ge:B外延层)。在一些实施方式中，实施退火工艺以激活半导体器件200的源极/漏极部件205中的掺杂剂。
如图2所示，工件200还可包括沿栅极结构206的侧壁设置的第一栅极间隔件208和沿第一栅极间隔件208的侧壁设置的第二栅极间隔件210。在一些实施例中，第一栅极间隔件208和第二栅极间隔件210可以包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮氧化硅、低k(介电常数小于3.9)介电材料或合适的介电材料。工件200还包括设置在栅极结构206之间并且位于源极/漏极部件205上方的ILD层212，以及栅极顶部蚀刻停止层214。在一些实施例中，ILD层212和第一ILD层216可以具有相同的成分。在那些实施例中，ILD层212和第一ILD层216可以包括介电材料，该介电材料包括，例如，氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其它合适的介电材料或它们的组合。示例性低k介电材料包括FSG、碳掺杂的氧化硅、Black
Figure BDA0002475726210000081
(加利福尼亚州圣克拉拉的应用材料)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、BCB、SiLK(陶氏化学、米兰德、密歇根)、聚酰亚胺、其它低k介电材料或它们的组合。栅极顶部蚀刻停止层214包括与ILD层212和第一ILD层216不同的材料。在一些实施例中，栅极顶部蚀刻停止层214可以包括硅和氮，诸如氮化硅或氮氧化硅。ILD层212、栅极顶部蚀刻停止层214和第一ILD层216可以形成在工件200上方，例如，通过沉积工艺(诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、大气压CVD(APCVD)、镀、其它合适的方法或它们的组合)。在一些实施方式中，ILD层212、第一ILD层216和栅极顶部蚀刻停止层214通过可流动CVD(FCVD)工艺形成，该工艺包括，例如，在工件200上方沉积可流动材料(诸如液体化合物)，并且通过适当的技术将可流动材料转换为固体材料，诸如热退火和/或紫外线辐射处理。在沉积用于ILD层212、第一ILD层216和栅极顶部蚀刻停止层214的材料之后，实施CMP工艺和/或其它平坦化工艺，从而使得ILD层212、第一ILD层216和栅极顶部蚀刻停止层214具有基本平坦的表面，以增强上面层的形成。
现在参考图1和图3，方法100包括框104，其中形成源极/漏极接触开口218以暴露一部分源极/漏极部件205。穿过第一ILD层216、栅极顶部蚀刻停止层214和ILD层212形成源极/漏极接触开口218可以包括使用光刻工艺和/或蚀刻工艺。在一些实施方式中，光刻工艺包括在第一ILD层216上方形成抗蚀剂层，使抗蚀剂层暴露于图案辐射，以及显影曝光的抗蚀剂层，从而形成图案化的抗蚀剂层，其可以用作用于蚀刻源极/漏极接触开口218以暴露出至少一部分源极/漏极部件205的掩模元件。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其它蚀刻工艺或它们的组合。
现在参考图1和图4，方法100包括框106，其中在源极/漏极接触开口218中形成源极/漏极接触件219。源极/漏极接触件219可以包括硅化物层222、第一阻挡层220和金属填充层224。在一些实施方式中，硅化物层222形成在暴露在源极/漏极接触开口218中的部分源极/漏极部件205上。在一些实施方式中，可以通过在源极/漏极部件205的暴露部分上方沉积金属层来形成硅化物层222。金属层包括适合于促进硅化物形成的任何材料，诸如镍、铂、钯、钒、钛、钴、钽、镱、锆、其它合适的金属或它们的组合。在沉积金属层之后，然后对工件200进行退火，以使源极/漏极部件205的成分(例如，硅和/或锗)与金属反应。因此，硅化物层222包括金属层中的金属和源极/漏极部件205的成分(例如，硅和/或锗)。在一些实施方式中，硅化物层222可以包括硅化镍、硅化钛或硅化钴。任何未反应的金属，诸如剩余的部分金属层，都可以通过诸如蚀刻工艺的任何合适的工艺选择性地去除。在一些实施例中，第一阻挡层220可以由钽、氮化钽、碳化钽、钛、氮化钛、碳化钛和其它合适的材料形成，这些材料可以阻止氧扩散或金属扩散至相邻的介电层中。第一阻挡层220可以使用原子层沉积(ALD)、化学汽相沉积(CVD)或化学沉积(ELD)来沉积，并且可以形成为在约0.5nm和约5nm之间的厚度。金属填充层224可以由任何合适的导电材料形成，诸如钨、镍、钽、钛、铝、铜、钴、氮化钽、氮化钛、钌和/或其它合适的导电材料。在一个实例中，金属填充层224由钨形成。可以使用物理汽相沉积(PVD)、CVD、ALD、镀、ELD或其它合适的沉积工艺或它们的组合来沉积金属填充层224。尽管未示出，但是可以在第一阻挡层220和金属填充层224之间形成衬垫，以促进金属填充层224与第一阻挡层220的粘合。在一些情况下，衬垫可包括钴、氮化钴、碳化钴或其它合适的金属、金属氮化物或金属碳化物。衬垫可以使用ALD、CVD、ELD或PVD沉积，并且可以形成为在约0.5nm和3nm之间的厚度。之后，可以通过诸如CMP工艺的平坦化工艺去除任何过量的材料，从而平坦化第一ILD层216、第一阻挡层220、衬垫(如果存在)和金属填充层224的顶面。
现在参考图1和图5，方法100包括框108，其中接触蚀刻停止层(CESL)226沉积在工件200上方。在一些实施例中，CESL 226可以包括与第一ILD层216不同的材料。在一些实施例中，CESL 226可以包括硅和氮，诸如氮化硅或氮氧化硅。在一些实施方式中，CESL 226可以形成在工件200上方，例如，通过沉积工艺(诸如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、APCVD、镀、其它合适的方法或它们的组合)。在一些其它实施方式中，CESL226可以通过FCVD工艺形成，该工艺包括，例如，在工件200上方沉积可流动材料(诸如液体化合物)，并且通过适当的技术将可流动材料转换为固体材料，适当的技术诸如热退火和/或紫外线辐射处理。
仍参考图1和图5，方法100包括框110，其中第二ILD层228沉积在CESL 226上方。第二ILD层228可以包括介电材料，该介电材料包括，例如，氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其它合适的介电材料或它们的组合。示例性低k介电材料包括FSG、碳掺杂的氧化硅、Black
Figure BDA0002475726210000101
(加利福尼亚州圣克拉拉的应用材料)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、BCB、SiLK(陶氏化学、米兰德、密歇根)、聚酰亚胺、其它低k介电材料或它们的组合。在一些实施方式中，第二ILD层228可以形成在工件200上方，例如，通过沉积工艺(诸如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、APCVD、镀、其它合适的方法或它们的组合)。在一些其它实施方式中，第二ILD层228可以通过FCVD工艺形成，该工艺包括，例如，在工件200上方沉积可流动材料(诸如液体化合物)，并且通过适当的技术将可流动材料转换为固体材料，适当的技术诸如热退火和/或紫外线辐射处理。
现在参考图1和图6，方法100包括框112，其中形成穿过第二ILD层228、CESL 226、第一ILD层216、栅极顶部蚀刻停止层214的栅极接触开口230。形成穿过第二ILD层228、CESL226、第一ILD层216、栅极顶部蚀刻停止层214的栅极接触开口230可以包括使用光刻工艺和/或蚀刻工艺。在一些实施方式中，光刻工艺包括在第二ILD层228上方形成抗蚀剂层，将抗蚀剂层暴露于图案辐射，以及显影曝光的抗蚀剂层，从而形成图案化的抗蚀剂层，其可以用作用于蚀刻栅极接触开口230以暴露出至少一部分栅极结构206的掩模元件。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其它蚀刻工艺或它们的组合。
现在参考图1和图7，方法100包括框114，其中形成与栅极接触开口230流体连通并且暴露源极/漏极接触件219的共轨开口232。共轨开口232穿过CESL 226和第二ILD层228形成，并且一旦形成，共轨开口232的侧壁由CESL 226和第二ILD层228围绕并且内衬。应该注意，尽管图7中的部分CESL 226和第二ILD层228被去除以形成共轨开口232，但是CESL 226和第二ILD层228的位于共轨开口232周围的部分仍然存在。如图7所示，共轨开口232与栅极接触开口230流体连通，并且暴露源极/漏极接触件219的顶面。在一些实施方式中，形成穿过第二ILD层228和CESL226的共轨开口232可以包括使用光刻工艺和/或蚀刻工艺。在一些实施方式中，光刻工艺包括在第二ILD层228上方形成抗蚀剂层，将抗蚀剂层暴露于图案辐射以及显影曝光的抗蚀剂层，从而形成图案化的抗蚀剂层，该图案化的抗蚀剂层可用作用于蚀刻共轨开口232的掩模元件。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其它蚀刻工艺或它们的组合。定时蚀刻共轨开口232以在CESL 226的底面附近停止。
参考图1和图8，方法100包括框116，其中在栅极接触开口230和共轨开口232中形成有栅极接触件235和共轨线236。在一些实施例中，在框116中，阻挡层234共形地沉积在栅极接触开口230和共轨开口232内，以覆盖栅极接触开口230和共轨开口232的侧壁。阻挡层234可以由钽、氮化钽、碳化钽、钛、氮化钛、碳化钛和其它合适的材料形成，这些材料会阻止氧扩散或金属扩散至相邻的介电层中。可以使用ALD、CVD或ELD来沉积阻挡层234。在图8所示的实施例中，实施各向异性回蚀工艺以去除阻挡层234的位于栅极结构206上的部分以减小接触电阻。在形成阻挡层234之后，金属填充材料(诸如钨、镍、钽、钛、铝、铜、钴、氮化钽、氮化钛、钌和/或其它合适的导电材料)可以沉积至栅极接触开口230和共轨开口232中以形成栅极接触件235和共轨线236。即，栅极接触件235和共轨线236可以是一件式的导电体，并且可以在整体上具有均匀的成分。在一个实例中，栅极接触件235和共轨线236由钨形成。
在一些实施例中，为了防止栅极接触件235中的缺陷或空隙，可以在两阶段工艺中执行栅极接触件235和共轨线236的形成。在两阶段工艺的第一阶段中，可以使用CVD或ALD以自下而上的方式形成栅极接触件235。例如，可以使用对栅极结构206具有强亲和力但对阻挡层234具有弱亲和力的前体。这样的前体可以选择性地附接至暴露在栅极接触开口230中的栅极结构206，而CESL 226和第二ILD层228的暴露表面基本上没有前体。然后可以使附接在栅极结构206的暴露表面上的前体与反应气体反应，以形成栅极接触件235的导电金属层。在栅极接触件235基本沉积为具有与共轨开口232的底面上的阻挡层234齐平的顶面之后，两阶段工艺的第二阶段可接着形成共轨线236。在一些实施方式中，两阶段工艺的第二阶段可以包括CVD、ALD或合适的沉积方法。与两阶段工艺的第一阶段不同，第二阶段不会以自下而上的方式沉积金属填充材料。
在一些实施例中，可以在晶种层的帮助下实施栅极接触件235和共轨线236的形成。在一些实施方式中，晶种层可以是薄金属或金属合金层。例如，晶种层可以包括钯(Pd)、金(Au)、银(Ag)、铝(Al)、铌(Nb)、铬(Cr)、硼(B)、钛(Ti)、铟(In)、锰(Mn)及它们的组合。可以使用物理汽相沉积(PVD)、CVD、ALD或化学镀将晶种层沉积在共轨开口230和栅极接触开口232上方。在将晶种层沉积在共轨开口230和栅极接触开口232中之后，可以通过电镀或化学镀将金属填充材料(诸如钨、镍、钽、钛、铝、铜、钴、氮化钽、氮化钛、钌和/或其它合适的导电材料)沉积至栅极接触开口230和共轨开口232中以形成栅极接触件235和共轨线236。
参考图1和图9，方法100包括框118，其中第三ILD层238沉积在工件200上方。在一些实施例中，第三ILD层238可以包括介电材料，该介电材料包括，例如，氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其它合适的介电材料或它们的组合。示例性的低k介电材料包括FSG、碳掺杂的氧化硅、Black
Figure BDA0002475726210000131
(加利福尼亚州圣克拉拉的应用材料)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、BCB、SiLK(陶氏化学、米兰德、密歇根)、聚酰亚胺、其它低k介电材料或它们的组合。第三ILD层238可以形成在工件200上方，例如，通过沉积工艺(诸如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、APCVD、镀、其它合适的方法或它们的组合)。在一些实施方式中，第三ILD层238可以通过FCVD工艺形成，该工艺包括，例如，在工件200上方(包括在共轨线236和阻挡层234上方)沉积可流动的材料(诸如液体化合物)，并且通过适当的技术将可流动材料转换为固体材料，适当的技术诸如热退火和/或紫外线辐射处理。在沉积用于第三ILD层238的材料之后，实施CMP工艺和/或其它平坦化工艺，从而使得第三ILD层238具有基本平坦的表面，用于增强上面层的形成。
参考图1和图10A，方法100包括框120，其中在共轨线236上方的第三ILD层238中形成金属线240。在一些实施例中，金属线240可以由铜形成并且可以使用CVD、PVD、ELD、电镀或适当的方法形成。在图10A中未单独示出的一些实施例中，可以在金属线240和围绕金属线240的第三ILD层238之间形成阻挡层。金属线240是第一金属层的一部分，并且可以称为第一金属层240。
参考图1，方法100包括框122，其中实施进一步工艺。这样的进一步的工艺可以包括在金属线240上方形成进一步的互连结构。进一步的互连结构可以包括多个介电层、多个金属层以及延伸穿过所述多个介电层中的每一个的多个接触通孔。接触通孔电连接相邻的金属层。这些互连结构和第一金属层240可以统称为MLI或互连结构。MLI在功能上互连处于FEOL级的各个有源器件和可嵌入在MLI内的无源器件。
图2至图10B示出了示例性工件200，其中根据要由工件200制造的半导体器件200的设计，栅极接触件235和源极/漏极接触件219耦接至将经由金属线240接地的栅极结构和源极/漏极部件。图2至图10B中的示例性工件200的图示不以任何方式暗示所有栅极结构或所有源极/漏极部件都将接地。在这一方面，可以将电耦接至金属线240的栅极结构206和源极/漏极部件205称为待接地MEOL接触件。为了实现本发明的实施例，半导体器件200的布局生成工艺可以包括以下操作：确定如何对可合并的相邻待接地MEOL接触件进行分组以共同耦接至共轨线，然后耦接至第一金属层。在一些实施例中，所有可合并的待接地MEOL接触件均沿直线分布，从而使得共轨具有笔直的细长形状，以耦接至所有可合并的待接地MEOL接触件。只要多于一个的MEOL接触件可以共同耦接至共轨线(诸如共轨线236)，则共轨线可以用于分布电流并且通过减轻电流拥挤来减小电阻。即，根据本发明的共轨线的长度的下限是两个待接地MEOL接触件之间的距离。由于共轨线(诸如共轨线236)的目的是电耦接至金属线240，因此共轨线的长度由金属线240的长度界定。在一些实施例中，金属线240是直线并且具有细长的形状。在至少一些实施例中，金属线240可以在半导体器件200上扩展，并且可以与半导体器件的衬底202基本共末端。在一些实施例中，共轨线236的宽度小于金属线240的宽度。尺寸、尺寸比例以及共轨线236和金属线240之间的重叠将在下面进一步讨论。
现在参考图10B。在工件200包括伪晶体管或非操作晶体管的一些实施例中，源极/漏极接触件219形成在源极/漏极区域205上方并且电耦接至该源极/漏极区域205，该源极/漏极区域205与栅极接触件235耦接至的栅极结构206相邻。在那些实施例中，相同晶体管的源极/漏极区域205和栅极结构206都分别经由源极/漏极接触件219和栅极接触件235电耦接至共轨线236。伪晶体管可以用作标准存储器/逻辑单元之间的隔离结构。伪晶体管也可以形成在密度较小的区域中，以减小负载效应。
图11是图10A中的工件200的示意性顶视图。如图11所示，右侧的栅极结构206通过栅极接触件235电耦接至共轨线236，而源极/漏极部件205(图10A所示)经由源极/漏极接触件219电耦接至共轨线236。共轨线236电耦接至金属线240以用于接地。中间的栅极结构206没有电耦接至共轨线236，因为没有栅极接触件连接它们。除了金属线240之外，还有另一条金属线240’，它不耦接至栅极结构206和源极/漏极接触件219。在图11所示的实施例中，共轨线236沿X方向具有长度L0，沿Y方向具有宽度W0；金属线240沿X方向具有长度L1，沿Y方向具有宽度W1；并且另一金属线240’沿Y方向具有宽度W2。在一些实施方式中，金属线240被制成更长和更宽，从而使得L1大于L0并且W1大于W0。L0可以在10nm至90nm之间。在一些情况下，由于另一金属线240’不被设计为电耦接至任何共轨线，因此另一金属线240’不如金属线240宽。即，在这些情况下，W2小于W1。在一些实施例中，W1的宽度至少可以是W2的两倍。在那些实施例中，W1可以在20nm和约120nm之间，而W2可以在约10nm和约30nm之间。在一些可选实施例中，金属线240和240’具有相同的宽度。即，W2等于W1。
如果控制金属线240的放置的设计规则不阻止金属线240形成在共轨线236正上方，则金属线240可以与共轨线236完全重叠。在其它实施例中，设计规则可以规定金属线240的放置，从而使得它可以覆盖共轨线236的面积的约50％和约100％。已经观察到，当金属线240与共轨线236垂直重叠小于共轨线236的面积的50％时，电流拥挤效应的改善可能不足以证明与形成共轨线236相关的额外成本是合理的。在此，额外的成本可以包括额外的掩模的成本以及与增加工艺时间(即，产距时间)相关的成本。在一些情况下，沿X方向，金属线240在左侧悬垂在共轨线236上的量为XS1并且在右侧悬垂的量为XS2。类似地，沿Y方向，金属线240在共轨线236之上悬垂在共轨线236的量为YS1，并且在共轨线236之下悬垂的量为YS2。如图11所示，如果金属线240悬于共轨线236之上，则量XS1、XS2、YS1和YS2中的每一个可以为正，或者如果共轨线236悬于金属线240之上则为负。在一些情况下，XS1和XS2中的每一个的绝对值可以在约0nm和约30nm之间。在一些实施方式中，YS1在约-10nm和约20nm之间，并且YS2在约-10nm和约15nm之间。在一些实施例中，XS1/L0或XS2/L0可以为约1/3，而YS1/W0或YS2/W0可以为约1/2。在一些实施例中，YS1/W1可以为1/8，而YS2/W1可以为1/16。
图12和图13A是图11中的接触结构沿截面I-I’和截面II-II’的局部截面图。从图12和图13A可以看出，尽管仍然存在栅极接触件(栅极接触件235)，但它与共轨线236合并。当源极/漏极接触件219电耦接至共轨线236以用于接地时，不需要源极/漏极接触通孔。通常，源极/漏极接触通孔可以用于将待接地源极/漏极接触件耦接至第一金属层。在那些常规技术中，源极/漏极接触通孔可以形成为具有椭圆形或跑道形，以扩大接触面积。已经观察到，椭圆形和跑道形的接触通孔的形成可以引入缺陷，因为椭圆形或跑道形的接触通孔可能变得太长并且导致短路。例如，与圆形接触通孔的形成相比，椭圆形和跑道形接触通孔的形成具有减小的临界尺寸均匀性(CDU)。在一些情况下，CDU可减少多达约30％。通过消除椭圆形或跑道形接触通孔，本发明的实施例还可改善性能、工艺窗口和良率。
应该注意，截面II-II’穿过在共轨线236和源极/漏极接触件219的终端之间的连接点，从而使得共轨线236只能沿Y方向在源极/漏极接触件219上方部分延伸，如图13A所示。在图13B所示的一些其它实例中，共轨线236可沿X方向跨越源极/漏极接触件219，从而使得共轨线236沿Y方向完全在源极/漏极接触件219上方延伸。
现在参考图14，其中示意性地示出了半导体器件300。在一些实施例中，半导体器件300包括具有不同部件尺寸的多个器件区域。如图14所示，半导体器件400至少包括第一器件区域310和与第一器件区域310不同的第二器件区域320。在一些实施例中，图10A、图10B、图11、图12、图13A和图13B所示的接触结构在第一器件区域310中实现而不是在第二器件区域320中实现，而图15所示的接触结构在第二器件区域320中实现而不是在第一器件区域310中实现。在一些实施例中，第一器件区域中的源极/漏极接触件的临界尺寸小于第二器件区域320中的源极/漏极接触件的临界尺寸。临界尺寸的实例可以是源极/漏极接触件的顶面的宽度或直径。
在一些情况下，第一器件区域310和第二器件区域320具有不同的功能。例如，第一器件区域310可以是存储器件区域，而第二器件区域320可以是逻辑器件区域。对于另一实例，第一器件区域310可以是逻辑器件区域，而第二器件区域320可以是输入/输出器件区域。存储器件区域可以包括存储单元，诸如静态随机存取存储器(SRAM)单元、动态RAM(DRAM)单元、电阻式RAM(RRAM)单元、磁阻式RAM(MRAM)单元、只读存储器(ROM)单元等。逻辑器件区域可以包括逻辑栅极单元，诸如AND、OR、NAND、NOR、XOR、INV和AND-OR-Invert(AOI)、OR-AND-Invert(OAI)、MUX、触发器、BUFF、锁存器、延迟、时钟单元等。
如下所述，图10A、图10B、图11、图12、图13A和图13B中的接触结构的这种选择性实现提供了优势。已经观察到，电流拥挤效应对源极/漏极接触件的影响比对栅极接触件的影响更大，这是因为只有很小的栅极泄漏电流要通过栅极接触件传导。由于计算出的电压降是电流和电阻的乘积，因此较小的栅极泄漏电流可能会产生较小的电压降。相反地，流过源极/漏极区域的电流要大得多，并且可能产生更大的电压降。还已经观察到，当源极/漏极接触件(诸如源极/漏极接触件219)的顶面的尺寸或直径小于约27～33nm(包括30nm)时，与实施图10A、图10B、图11、图12、图13A和图13B中的接触结构相关的益处(诸如电流拥挤效应的减小)胜过与该接触结构相关的额外成本。这样的额外成本包括制造工艺中任何额外的掩模的成本以及由于产距时间(即，工艺时间)延长而导致的成本。相反地，当源极/漏极接触件(诸如源极/漏极接触件219)的顶面的尺寸大于约27～33nm(包括30nm)时，电流拥挤效应不太明显，与该接触结构相关的额外成本可能超过其益处。通过在益处胜过成本的器件区域中选择性地实现图10A、图10B、图11、图12、图13A和图13B中的接触结构，不会给几乎没有收益或没有收益的结构投入过多的成本。
现在参考图15。在未实现图10A、图10B、图11、图12、图13A和图13B中的接触结构的第二器件区域320中，实现图15中的接触结构。在图15的接触结构中，栅极接触件235经由栅极接触通孔437电耦接至金属线240，并且源极/漏极接触件219经由源极/漏极接触通孔439电耦接至金属线240。在图15所示的一些实施例中，栅极接触通孔437和源极/漏极接触通孔439通过CESL 226和第二ILD层228形成。栅极接触通孔437可以包括第二阻挡层444，并且源极/漏极接触通孔439可以包括第三阻挡层446。在一些实施例中，第二阻挡层444和第三阻挡层446都可以由钽、氮化钽、碳化钽、钛、氮化钛、碳化钛和其它合适的材料形成，这些材料可以阻止氧扩散或金属扩散至相邻的介电层中。第二阻挡层444和第三阻挡层446可以使用原子层沉积(ALD)、化学汽相沉积(CVD)或化学沉积(ELD)来沉积，并且可以形成为在约0.5nm和约5nm之间的厚度。用于栅极接触通孔437和源极/漏极接触通孔439的金属填充层可以由任何合适的导电材料形成，诸如钨、镍、钽、钛、铝、铜、钴、氮化钽、氮化钛、钌和/或其它合适的导电材料。与图10A、图10B、图11、图12、图13A和图13B所示的接触结构相比，图15中的接触结构不包括与共轨线236相对应的任何结构，该共轨线236电耦接至多个可合并的待接地MEOL接触件。
本文公开的接触结构和方法提供了若干益处。在一些实施例中，本发明的接触结构包括电耦接至可合并的待接地MEOL部件的共轨线。共轨可平行于第一金属层延伸，并且大大增加与第一金属层的接触面积。共轨线可帮助均匀地分布电流并且减轻电流拥挤效应，从而使得MEOL接触件和第一金属层之间的电阻减小。
本发明提供了许多不同的实施例。在一个实施例中，提供了半导体器件的接触结构。接触结构包括与栅极结构接触并且延伸穿过第一介电层的栅极接触件、与源极/漏极部件接触并且延伸通过第一介电层的源极/漏极接触件、与栅极接触件和源极/漏极接触件接触的共轨线以及与共轨线接触并且电耦接至半导体器件的接地端的电源轨线。
在一些实施例中，栅极接触件、源极/漏极接触件和共轨线包括钨、钌、镍或钴。在一些实施例中，电源轨线包括铜。在一些实施方式中，电源轨线包括沿长度方向的第一长度(L1)，共轨线沿长度方向在栅极接触件和源极/漏极接触件之间延伸，并且包括沿长度方向的第二长度(L2)，并且第二长度(L2)小于第一长度(L1)。在一些情况下，共轨线包括沿垂直于长度方向的宽度方向的第一宽度(W1)，共轨线包括沿宽度方向的第二宽度(W2)，并且第一宽度(W1)等于或大于第二宽度(W2)。在一些实施方式中，电源轨线设置在共轨线正上方并且与共轨线重叠。在一些情况下，共轨线包括细长的矩形形状。在一些实施例中，接触结构一方面在栅极接触件和源极/漏极接触件之间、另一方面在栅极接触件和电源轨线之间没有接触通孔。
在另一实施例中，提供了半导体器件的接触结构。接触结构包括位于栅极结构和源极/漏极部件上方的第一介电层、位于第一介电层上方的接触蚀刻停止层、与源极/漏极部件接触的源极/漏极接触件、延伸穿过第一介电层并且具有位于接触蚀刻停止层之下的顶面的源极/漏极接触件、与栅极结构接触的栅极接触件、与栅极接触件和源极/漏极接触件接触的共轨线、延伸穿过接触蚀刻停止层并且具有上升至接触蚀刻停止层之上的顶面的共轨线，以及设置在共轨线正上方并且与共轨线接触的电源轨线，其中电源轨线接地。
在一些实施例中，电源轨线的第一长度(L1)沿第一方向延伸，共轨线的第二长度(L2)沿第一方向延伸，半导体器件还包括待接地的多个栅极结构和多个源极/漏极部件，多个栅极接触件分别与多个栅极结构接触，并且沿第一方向对准，多个源极/漏极接触件与多个源极/漏极部件接触并且沿第一方向对准，并且多个栅极接触件和多个源极/漏极接触件与共轨线接触。在一些实施例中，第一长度(L1)大于第二长度(L2)。在一些实施例中，电源轨线的第一宽度(W1)沿垂直于第一方向的第二方向延伸，共轨线的第二宽度(W2)沿第二方向延伸，并且第一宽度(W1)大于第二宽度(W2)。在一些情况下，栅极接触件、源极/漏极接触件和共轨线包括钨、钌、镍或钴，并且电源轨线包括铜。
在又一实施例中，提供了方法。该方法包括在工件中的栅极结构和源极/漏极部件上方沉积第一介电层，形成穿过第一介电层的源极/漏极接触开口，以暴露一部分源极/漏极部件，在源极/漏极接触开口中形成源极/漏极接触件，在工件的顶面和源极/漏极接触件的顶面上方沉积接触蚀刻停止层，在接触蚀刻停止层上方沉积第二介电层，形成穿过第一介电层、接触蚀刻停止层和第二介电层的栅极接触开口以暴露栅极结构，形成与栅极接触开口流体连通并且暴露源极/漏极接触件的顶面的共轨开口，在栅极接触开口中形成栅极接触件，在共轨开口中形成共轨线，并且在共轨线上方形成与共轨线接触的电源轨线。
在一些实施例中，在共轨开口中形成共轨线包括将栅极接触件和源极/漏极接触件电耦接。在一些实施例中，该方法还包括在栅极接触开口和共轨开口的表面上方沉积阻挡层，以及各向异性地使所沉积的阻挡层凹进以暴露栅极结构的顶面。在一些实施例中，第一沉积工艺用于在栅极接触开口中形成栅极接触件，第二沉积工艺用于在共轨开口中形成共轨线，并且第一沉积工艺与第二沉积工艺不同。在一些实施方式中，使用单个工艺来在栅极接触开口中形成栅极接触件并且在共轨开口中形成共轨线。在一些情况下，在栅极接触开口中形成栅极接触件包括使用对栅极结构具有亲和力的前体以自下而上的方式形成栅极接触件。在一些实施例中，形成栅极接触件包括在栅极接触开口中沉积钨、钌、镍或钴，共轨线的形成包括在共轨开口中沉积钨、钌、镍或钴，而电源轨线的形成包括使用铜形成电源轨线。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件的接触结构，包括：
栅极接触件，与栅极结构接触并且延伸穿过第一介电层；
源极/漏极接触件，与源极/漏极部件接触并且延伸穿过所述第一介电层；
共轨线，与所述栅极接触件和所述源极/漏极接触件接触；以及
电源轨线，与所述共轨线接触并且电耦接至所述半导体器件的接地端。
2.根据权利要求1所述的接触结构，其中，所述栅极接触件、所述源极/漏极接触件以及所述共轨线包括钨、钌、镍或钴。
3.根据权利要求1所述的接触结构，其中，所述电源轨线包括铜。
4.根据权利要求1所述的接触结构，
其中，所述电源轨线包括沿长度方向的第一长度(L1)，
其中，所述共轨线沿所述长度方向在所述栅极接触件和所述源极/漏极接触件之间延伸，并且包括沿所述长度方向的第二长度(L2)，
其中，所述第二长度(L2)小于所述第一长度(L1)。
5.根据权利要求4所述的接触结构，
其中，所述共轨线包括沿垂直于所述长度方向的宽度方向的第一宽度(W1)，
其中，所述共轨线包括沿所述宽度方向的第二宽度(W2)，
其中，所述第一宽度(W1)等于或大于所述第二宽度(W2)。
6.根据权利要求1所述的接触结构，其中，所述电源轨线设置在所述共轨线正上方并且与所述共轨线重叠。
7.根据权利要求1所述的接触结构，其中，所述共轨线包括细长的矩形形状。
8.根据权利要求1所述的接触结构，其中，所述接触结构一方面在栅极接触件和源极/漏极接触件之间、另一方面在栅极接触件和电源轨线之间没有接触通孔。
9.一种半导体器件的接触结构，包括：
第一介电层，位于栅极结构和源极/漏极部件上方；
接触蚀刻停止层，位于所述第一介电层上方；
源极/漏极接触件，与所述源极/漏极部件接触，所述源极/漏极接触件延伸穿过所述第一介电层并且具有位于所述接触蚀刻停止层之下的顶面；
栅极接触件，与所述栅极结构接触；
共轨线，与所述栅极接触件和所述源极/漏极接触件接触，所述共轨线延伸穿过所述接触蚀刻停止层并且具有上升至所述接触蚀刻停止层之上的顶面；以及
电源轨线，设置在所述共轨线正上方并且与所述共轨线接触，其中，所述电源轨线接地。
10.一种形成半导体器件的接触结构的方法，包括：
在工件中的栅极结构和源极/漏极部件上方沉积第一介电层；
形成穿过所述第一介电层的源极/漏极接触开口以暴露所述源极/漏极部件的部分；
在所述源极/漏极接触开口中形成源极/漏极接触件；
在所述工件的顶面和所述源极/漏极接触件的顶面上方沉积接触蚀刻停止层；
在所述接触蚀刻停止层上方沉积第二介电层；
形成穿过所述第一介电层、所述接触蚀刻停止层和所述第二介电层的栅极接触开口，以暴露所述栅极结构；
形成与所述栅极接触开口流体连通并且暴露所述源极/漏极接触件的所述顶面的共轨开口；
在所述栅极接触开口中形成栅极接触件；
在所述共轨开口中形成共轨线；以及
在所述共轨线上方形成与所述共轨线接触的电源轨线。
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