WO2015059789A1 - 半導体装置 - Google Patents

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WO2015059789A1
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舛岡　富士雄
正通 浅野
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
舛岡　富士雄
正通 浅野
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Definitions

  • the present invention relates to a semiconductor device.
  • Non-Patent Document 1 it is necessary to completely separate the N-well region for forming the PMOS and the P-type silicon substrate (or P-well region) for forming the NMOS, In addition, the N-well region and the P-type silicon substrate each need a body terminal for applying a potential, which is a factor of increasing the area.
  • SGT Surrounding Gate Transistor
  • FIG. 20a, FIG. 20b, FIG. 20c, FIG. 20d, and FIG. 21 show circuit diagrams and layout diagrams of static memory cells (hereinafter referred to as SRAM cells) using SGTs. Details are described in Patent Document 4 and International Publication No. WO2009 / 096465, which will be briefly described below.
  • FIG. 19 is a circuit diagram of an SRAM cell.
  • Qp1 and Qp2 are P-channel MOS transistors (hereinafter referred to as PMOS transistors), Qn1, Qn2, Qn3 and Qn4 are N-channel MOS transistors (hereinafter referred to as NMOS transistors), and BL is Bit lines, BLB are inverted bit lines, WL is a word line (row line), Vcc is a power source, and Vss is a reference power source.
  • FIG. 20a shows a plan view of a layout in which the SRAM cell of FIG. 20b is a cross-sectional view in the direction of cut line AA ′ in FIG. 20a, FIG.
  • FIG. 20c is a cross-sectional view in the direction of cut line BB ′ in FIG. 20a
  • FIG. 20d is a cut line in FIG. A cross-sectional view in the direction CC ′ is shown.
  • the NMOS transistor Qn2, PMOS transistor Qp2 and NMOS transistor Qn4 of the SRAM cell of FIG. are arranged in order from the left side of the figure.
  • Planar silicon layers 2pa, 2pb, 2na, 2nb, 2nc, and 2nd are formed on an insulating film such as a buried oxide film layer (BOX) 1 formed on the substrate, and 2pa and 2pb are p + by impurity implantation or the like, respectively.
  • the diffusion layers, 2na, 2nb, 2nc, and 2nd are each composed of an n + diffusion layer.
  • 3 is a silicide layer formed on the surface of the planar silicon layer (2pa, 2pb, 2na, 2nb, 2nc, 2nd), which connects the planar silicon layers 2nc, 2pb, 2nd, and 2nb, 2pa, 2na is connected.
  • 4n1, 4n2 are n-type silicon pillars
  • 4p1, 4p2, 4p3, 4p4 are p-type silicon pillars
  • 5 is a gate insulating film surrounding the silicon pillars
  • 4n1, 4n2, 4p1, 4p2, 4p3, 4p4 6 is a gate electrode
  • 6a Reference numerals 6b, 6c, and 6d denote gate wirings.
  • P + diffusion layers 7p1, 7p2 are formed on the uppermost portions of the silicon pillars 4n1, 4n2, respectively by impurity implantation
  • n + diffusion layers 7n1, 7n2, 7n3 are formed on the uppermost portions of the silicon pillars 4p1, 4p2, 4p3, 4p4, respectively.
  • 7n4 are formed by impurity implantation or the like.
  • 8 is a silicon nitride film for protecting the gate insulating film 5
  • 9p1, 9p2, 9n1, 9n2, 9n3, and 9n4 are silicides connected to p + diffusion layers 7p1, 7p2, n + diffusion layers 7n1, 7n2, 7n3, and 7n4, respectively.
  • the layers 10p1, 10p2, 10n1, 10n2, 10n3, and 10n4 are contacts that connect the silicide layers 9p1, 9p2, 9n1, 9n2, 9n3, and 9n4 and the first metal wirings 13c, 13g, 13a, 13f, 13e, and 13h, respectively.
  • 11a is a contact connecting the gate wiring 6a and the first metal wiring 13b
  • 11b is a contact connecting the gate wiring 6b and the first metal wiring 13d
  • 11c is a contact connecting the gate wiring 6c and the first metal wiring 13i
  • 11d Is a gate connecting the gate wiring 6d and the first metal wiring 13j. It is tact.
  • 12a is a contact connecting the silicide 3 connecting the lower diffusion layers 2nb, 2pa and 2na and the first metal wiring 13d
  • 12b is a contact connecting the silicide 3 and the first metal wiring connecting the lower diffusion layers 2nd, 2pb and 2nc.
  • 13b is a contact for connecting 13b.
  • the silicon pillar 4n1, the lower diffusion layer 2pa, the upper diffusion layer 7p1, the gate insulating film 5, and the gate electrode 6 constitute the PMOS transistor Qp1, and the silicon pillar 4n2, the lower diffusion layer 2pb, the upper diffusion layer 7p2, the gate insulating film 5,
  • the gate electrode 6 constitutes the PMOS transistor Qp2, and the silicon pillar 4p1, the lower diffusion layer 2na, the upper diffusion layer 7n1, the gate insulating film 5, and the gate electrode 6 constitute the NMOS transistor Qn1, and the silicon pillar 4p2 and the lower diffusion layer 2nc, the upper diffusion layer 7n2, the gate insulating film 5 and the gate electrode 6 constitute an NMOS transistor Qn2, and the silicon pillar 4p3, the lower diffusion layer 2nb, the upper diffusion layer 7n3, the gate insulating film 5 and the gate electrode 6 constitute an NMOS transistor.
  • Qn3, silicon pillar 4p4, lower diffusion layer 2nd, Part diffusion layer 7N4, the gate insulating film 5, the gate electrode 6 constitute
  • the gate wiring 6a is connected to the gate electrode 6 of the PMOS transistor Qp1 and the NMOS transistor Qn1
  • the gate wiring 6b is connected to the gate electrode 6 of the PMOS transistor Qp2 and the gate electrode 6 of the NMOS transistor Qn2
  • the NMOS transistor Qnn3 A gate line 6c is connected to the gate electrode 6, and a gate line 6d is connected to the gate electrode 6 of the NMOS transistor Qn4.
  • the lower diffusion layers 2pa, 2na, and 2nb serve as a common drain of the PMOS transistors Qp1, Qn1, and Qn3 through the silicide 3, are connected to the first metal wiring 13d through the contact 12a, and are further connected to the gate electrode 6b through the contact 11b. Connected to. Similarly, the lower diffusion layers 2pb, 2nc, and 2nd become common drains of the PMOS transistors Qp2, Qn2, and Qn4 through the silicide 3, are connected to the first metal wiring 13b through the contact 12b, and are further connected through the contact 11a. Connected to the gate electrode 6a.
  • the upper diffusion layers 7p1 and 7p2 that are the sources of the PMOS transistors Qp1 and Qp2 are connected to the first metal wirings 13c and 13g, respectively, via the silicide layers 9p1 and 9p2 and the contacts 10p1 and 10p2, respectively. Further, the contacts 14p1 and 14p2
  • the second metal wiring 15a is connected to the second metal wiring 15a, and the power supply Vcc is supplied to the second metal wiring 15a.
  • Upper diffusion layers 7n1 and 7n2 which are sources of NMOS transistors Qn1 and Qn2 are connected to first metal wirings 13a and 13f via silicide layers 9n1 and 9n2 and contacts 10n1 and 10n2, respectively. Is supplied with a reference power supply Vss.
  • the upper diffusion layer 7n3 which is the source of the NMOS transistor Qn3 is connected to the first metal wiring 13e via the silicide layer 9n3 and the contact 10n3, and further connected to the second metal wiring 15b via the contact 14n3. 15b becomes the bit line BL.
  • the upper diffusion layer 7n4 that is the source of the NMOS transistor Qn4 is connected to the first metal wiring 13h through the silicide layer 9n4 and the contact 10n4, and further connected to the second metal wiring 15c through the contact 14n4.
  • the metal wiring 15c becomes the inverted bit line BLB.
  • the gate electrodes 6 of the NMOS transistors Qn3 and Qn4 are connected to gate wirings 6c and 6d, respectively. As shown in FIG.
  • the gate wiring 6d is connected to the third metal wiring 17 via the contact 11d, the first metal wiring 13j, the contact 14b, the second metal wiring 15e, and the contact 16b.
  • the word line (row selection signal) WL is connected to the third metal wiring 17 through the contact 11c, the first metal wiring 13i, the contact 14a, the second metal wiring 15d, and the contact 16a.
  • the SRAM transistor of FIG. The block SRAM surrounded by the thin line frame is a unit cell unit, and the height direction is the dimension Ly1.
  • FIG. 21 shows an SRAM cell array in which SRAM cells are arranged in a matrix.
  • SRAM cells For convenience, four SRAM cells of M (0,0) M (1,0), M (0,1), and M (1,1) are arranged.
  • this SRAM cell can be arranged without gaps with 2 rows and 3 columns as a minimum unit, and an SRAM cell array can be provided with a minimum area.
  • a PMOS transistor and an NMOS transistor are completely separated from each other in structure.
  • Well isolation is not necessary unlike a planar transistor, and a silicon pillar is a floating body.
  • the body terminal for supplying the potential to the well is not necessary, and the layout (arrangement) can be very compact.
  • the greatest feature of the SGT is that, in terms of structural principle, the lower layer wiring by the silicide layer existing on the substrate side under the silicon pillar and the upper wiring by contact connection at the upper part of the silicon pillar can be used.
  • the present invention makes use of the characteristics of the SGT to arrange a row selection decoder in accordance with SRAM cells arranged in two rows in m rows and n columns in a compact arrangement, minimizing the area and low cost.
  • An object is to provide a semiconductor device.
  • a semiconductor device that achieves the above object has a plurality of transistors in which sources, drains, and gates are arranged hierarchically in a direction perpendicular to the substrate, arranged in m rows and n columns on the substrate.
  • each transistor includes a silicon pillar, an insulator surrounding a side surface of the silicon pillar, a gate surrounding the insulator, and an upper part or a lower part of the silicon pillar.
  • the source of each of the n P-channel MOS transistors is a power line.
  • the n-th N-channel MOS transistor is connected at its source to a reference power supply line, and the gates of the n transistor pairs whose gates are connected to each other are connected to the input signal line, respectively.
  • the reference power supply line and the input signal line extend in the same direction.
  • the n P-channel transistors are arranged in one row and n columns, the n N-channel transistors are arranged in one row and n columns, the power line, the reference The power supply line and the input signal line extend in a direction perpendicular to the row direction.
  • the source of the n P-channel MOS transistors is connected to a first metal wiring
  • the source of the n-channel N-channel MOS transistor is connected to the first metal wiring.
  • a power supply line and a reference power supply line that are connected and extend perpendicular to the row are supplied by a second metal wiring
  • the source of the n P-channel MOS transistors and the source of the n-th column N-channel MOS transistor are: Each is connected to the second metal wiring via the first metal wiring.
  • the input signal extending perpendicularly to the row is constituted by the second metal wiring, and the gates of the n pairs of transistors whose gates are connected to each other extend in the row direction. It is connected to the second metal wiring via the existing first metal wiring.
  • the decoder circuit further includes a first inverter arranged along 2 rows and n columns, and the n P-channel MOS transistors connected in common to each other;
  • the drain region of the N-channel MOS transistor in the first column is connected to the input of the first inverter, and the output of the first inverter is the output of the decoder circuit.
  • the n P-channel transistors are arranged in n rows and 1 column, and the n N channel transistors are arranged in n rows and 1 column, and the power line, the reference The power supply line and the input signal line extend in a direction perpendicular to the row direction.
  • the source of the n P-channel MOS transistors is connected to the first metal wiring, and the source of the N-channel N-channel MOS transistor is connected to the first metal wiring.
  • the power supply line and the reference power supply line that are connected and extend perpendicular to the row are supplied by a second metal wiring, and the source of the n P-channel MOS transistors and the source of the N-channel N-channel MOS transistor are , Each connected to the second metal wiring via the first metal wiring.
  • the input signal line extending perpendicularly to the row is configured by a second metal wiring, and the gates of the n transistor pairs to which the respective gates are connected to each other are arranged in the row.
  • the first metal wiring extending in the parallel direction is connected to the second metal wiring.
  • the decoder circuit further includes a first inverter disposed along one row and n columns, and the n P-channel MOS transistors connected in common to each other;
  • the drain region of the N-channel MOS transistor in the first column is connected to the input of the first inverter, and the output of the first inverter is the output of the decoder circuit.
  • a plurality of transistors whose sources, drains, and gates are arranged hierarchically in a direction perpendicular to the substrate are arranged in m rows and n columns on the substrate.
  • Each of the transistors includes a silicon pillar, an insulator that surrounds a side surface of the silicon pillar, a gate that surrounds the insulator, and a source region that is disposed above or below the silicon pillar.
  • the gates of the n transistor pairs whose gates are connected to each other are each connected to an input signal line, and the power supply line, the reference power supply line, and the input signal line extend in the same direction.
  • the n P-channel transistors are arranged in one row and n columns, the n N-channel transistors are arranged in one row and n columns, the power line, the reference The power supply line and the input signal line extend in a direction perpendicular to the row direction.
  • the source of the n P-channel MOS transistors is connected to a first metal wiring extending in a direction parallel to the row, and the n-channel N-channel MOS transistor of the n-th column The source is connected to the first metal wiring, the power supply line and the reference power supply line extending perpendicular to the row are supplied by the second metal wiring, the source of the n P-channel MOS transistors and the nth column The sources of the N-channel MOS transistors are each connected to the second metal wiring via the first metal wiring.
  • the input signal line extending perpendicular to the row is configured by a second metal wiring, and the gates of the n transistor pairs to which the respective gates are connected to each other are arranged in the row direction.
  • the second metal wiring is connected to the second metal wiring through a first metal wiring extending to the first metal wiring.
  • a plurality of the decoder circuits are arranged in the column direction, and the sources of the P-channel MOS transistors adjacent to the decoder circuit are commonly connected via a silicide region, and adjacent to the decoder circuit.
  • the sources of the N channel MOS transistors to be connected are commonly connected via a silicide region.
  • the decoder circuit further includes a first inverter arranged along 2 rows and n columns, and the n Ps commonly connected to each other through a contact.
  • the drain regions of the channel MOS transistor and the N-channel MOS transistor in the first column are connected to the input of the first inverter, and the output of the first inverter is the output of the decoder circuit.
  • the first inverter includes at least an (n + 1) th P-channel MOS transistor and an (n + 1) th N-channel MOS transistor, and the n P-channel MOS transistors and the (n + 1) th
  • the sources of the n th P-channel MOS transistors are connected in common through the silicide region and connected to the first metal wiring, and the sources of the n-th column N-channel MOS transistor and the n + 1-th N-channel MOS transistor are silicided.
  • a power supply line and a reference power supply line that are connected in common through the region and connected to the first metal wiring and extend perpendicularly to the row are supplied by the second metal wiring, and the n P-channel MOS transistors
  • the source and the source of the n-channel N-channel MOS transistor are respectively Via the serial first metal wiring is connected to the second metal interconnection.
  • the n P-channel transistors are arranged in n rows and 1 column, and the n N channel transistors are arranged in n rows and 1 column, the power supply line, the reference The power supply line and the input signal line extend in a direction perpendicular to the row direction.
  • the source of the n P-channel MOS transistors is connected to a first metal wiring, and the source of the n-channel N-channel MOS transistor is connected to the first metal wiring.
  • the power supply line and the reference power supply line that are connected and extend perpendicular to the row are supplied by a second metal wiring, and the source of the n P-channel MOS transistors and the source of the N-channel N-channel MOS transistor are , Each connected to the second metal wiring via the first metal wiring.
  • the input signal extending perpendicularly to the row direction is constituted by a second metal wiring, and the gates of the n transistor pairs to which the gates are connected to each other Is connected to the second metal wiring via a first metal wiring extending in a direction along the line.
  • the decoder circuit further includes a first inverter arranged along one row and two columns, and the n Ps connected in common to each other through a contact.
  • the drain regions of the channel MOS transistor and the N-channel MOS transistor in the first column are connected to the input of the first inverter, and the output of the first inverter is the output of the decoder circuit.
  • the first inverter includes at least an n + 1th P-channel MOS transistor and an n + 1th N-channel MOS transistor, and the n number of P-channel MOS transistors and the n + 1th-th MOS transistor.
  • the sources of the P channel MOS transistors are commonly connected via the silicide region and connected to the first metal wiring, and the sources of the n-th column N channel MOS transistor and the n + 1 th N channel MOS transistor are connected to the silicide region.
  • the power supply line and the reference power supply line that are connected in common and connected to the first metal wiring and extend perpendicularly to the row are supplied by the second metal wiring, and the source of the n P-channel MOS transistors And the source of the n-th channel N-channel MOS transistor is It is connected to the second metal wiring through the first metal wire.
  • a semiconductor device that constitutes a static memory by arranging, on a substrate, a plurality of transistors whose sources, drains, and gates are arranged hierarchically in a direction perpendicular to the substrate.
  • a plurality of static memory cells in which at least six MOS transistors are arranged on an insulating film formed on a substrate and arranged in a matrix, and a plurality of row address circuits for designating one row line of the memory cells And a plurality of row decoders for selecting one row of the static memory cell by a signal from the row address circuit, and six MOS transistors constituting the static memory cell, and the row decoder
  • Each of the plurality of MOS transistors constituting the silicon pillar includes a silicon pillar, an insulator surrounding a side surface of the silicon pillar, A gate surrounding the insulator; a source region disposed above or below the silicon pillar; and a drain region disposed above or below the silicon pillar, opposite to the source region with respect to the silicon pillar.
  • the static memory cell including the six transistors is arranged in 2 rows and 3 columns, and the row decoder circuit includes at least n rows arranged in 1 row and n columns.
  • the source of the N-channel MOS transistor is connected to a reference power supply line extending in a direction perpendicular to the row, and each gate is connected to the reference power supply line.
  • Input signals connected to the gates of n transistor pairs connected to each other are respectively supplied by wirings extending in a direction perpendicular to the rows, and the n P-channel MOS transistors and the first column are supplied.
  • the drain of the N-channel MOS transistor is connected to the input gate of the inverter, and the output of the inverter is connected to the row selection line of the static memory cell.
  • the source of the n P-channel MOS transistors is connected to a first metal wiring
  • the source of the n-channel N-channel MOS transistor is connected to the first metal wiring.
  • the power supply line and the reference power supply line that are connected and extend perpendicular to the row are supplied by a second metal wiring
  • the source of the n P-channel MOS transistors and the source of the n-th column N-channel MOS transistor Are connected to the second metal wiring via the first metal wiring
  • the input signal extending perpendicular to the row is constituted by the second metal wiring
  • the gates are connected to each other.
  • the gates of the n pairs of transistors are connected to the second metal wiring via a first metal wiring extending in the row direction.
  • a semiconductor device that constitutes a static memory by arranging, on a substrate, a plurality of transistors whose sources, drains, and gates are arranged hierarchically in a direction perpendicular to the substrate.
  • a plurality of static memory cells in which at least six MOS transistors are arranged on an insulating film formed on a substrate are arranged in a matrix, and a plurality of rows designating one row line of the memory cells.
  • Each of the plurality of MOS transistors constituting the row decoder includes a silicon pillar and an insulator surrounding a side surface of the silicon pillar.
  • a static memory cell composed of the six transistors is arranged in two rows and three columns, and the row decoder circuit is arranged in at least one row and n columns.
  • n P-channel MOS transistors n N-channel MOS transistors arranged in one row and n column, and an inverter.
  • Each of the n P-channel MOS transistors and the n N-channel MOS transistors is ,
  • the k-th column (k 1 to n) P-channel MOS transistor and the k-th column N-channel MOS transistor arranged in the two rows
  • Each of the gates is connected to each other, and the source regions of the n P-channel MOS transistors and the first column N-channel MOS transistor are disposed on the substrate side from the silicon pillar,
  • the source and the drain of the N-channel MOS transistor in the s + 1th column are connected to each other, and the sources of the n P-channel MOS transistors are
  • the sources of the n P-channel MOS transistors are connected to a first metal wiring extending in a direction parallel to the row, and the n-channel N-channel MOS transistors of the n-th column The source is connected to the first metal wiring, the power line extending perpendicular to the row and the reference power line are supplied by the second metal wiring, the source of the n P-channel MOS transistors and the n The sources of the N-channel MOS transistors in the columns are each connected to the second metal wiring via the first metal wiring, and the input signal extending perpendicularly to the row is connected to the second metal wiring.
  • the gates of the n transistor pairs configured and connected to each other are connected to the second metal wiring through a first metal wiring extending in the row direction.
  • 1 is a circuit diagram of a semiconductor memory device according to an embodiment of the present invention. It is a selection operation
  • 1 is a plan view of a NAND decoder according to a first embodiment of the present invention. It is sectional drawing of the NAND decoder of Example 1 of this invention. It is sectional drawing of the NAND decoder of Example 1 of this invention. It is sectional drawing of the NAND decoder of Example 1 of this invention. It is sectional drawing of the NAND decoder of Example 1 of this invention. It is sectional drawing of the NAND decoder of Example 1 of this invention. It is sectional drawing of the NAND decoder of Example 1 of this invention. It is sectional drawing of the NAND decoder of Example 1 of this invention. It is sectional drawing of the NAND decoder of Example 1 of this invention.
  • FIG. 1 shows a semiconductor memory device including a decoder circuit for a memory applied to the present invention.
  • An SRAM cell is adopted as an example of the memory cell.
  • Reference numeral 200 denotes a row selection decoder.
  • a predecoder 300 receives address signals and outputs address selection signals XA0 to XA0, XB0 to 3, and XC0 to 7 for selecting a row selection decoder.
  • 300A which receives addresses A0 to A2 and outputs address selection signals XA0 to X7
  • 300B which receives addresses A3 to A4 and outputs address selection signals XB0 to 3
  • 300A which receives addresses A5 to A7 and address selection signal XC0 It is composed of 300C that outputs .about.7.
  • the NAND circuit 201 receives the address selection signals XA0, XB0, and XC0, selects WL0, receives the address selection signals XA1, XB0, and XC0, selects WL1, and similarly, selects the address selection signals XA7, In response to XB3 and XC7, WL255 is selected.
  • Reference numeral 400 denotes a column selection gate
  • reference numeral 500 denotes a column selection decoder that selects the column selection gate 400.
  • Column select gate transistors CGn and CGnB have sources connected to bit line BLn and inverted bit line BLnB of the SRAM cell, respectively, and drains commonly connected to data line DL and inverted data line DLB.
  • Reference numeral 600 is a sense amplifier that receives and amplifies and outputs a minute read signal read from the memory cell to the data line via the bit line and the inverted bit line. This is an output circuit that creates a read signal DOUT to be read.
  • FIG. 2 shows a selection operation table of the row selection decoder.
  • the output DECOUT of the corresponding NAND circuit 201 is selected.
  • the NAND circuit 201 selects DECOUT10. That is, the address selection signals for selecting this row selection decoder are 8 for XA, 4 for XB, It is necessary to supply a total of 20 address selection signals to the row selection decoder 200 with 8 XCs.
  • FIG. 3 shows a NAND decoder 201 of the present invention.
  • Tp1, Tp2, and Tp3 are PMOS transistors composed of SGT
  • Tn1, Tn2, and Tn3 are NMOS transistors that are also composed of SGT.
  • the sources of the PMOS transistors Tp1, Tp2, and Tp3 are connected to the power supply Vcc, and the drains are commonly connected to the node N1.
  • the node N1 becomes the output DECOUTk.
  • the drain of the NMOS transistor Tn1 is connected to the node N1, the source is connected to the drain of the NMOS transistor Tn2 through the node N2, and the source of the NMOS transistor Tn2 is connected to the drain of the NMOS transistor Tn3 through the node N3.
  • the source of Tn3 is connected to the reference power supply Vss.
  • Example 1 is shown in FIGS. 4a, 4b, 4c, 4d, 4e, 4f, 4g, 4h and 4i.
  • 4a is a plan view of the layout (arrangement) of the 3-input NAND decoder of the present invention
  • FIG. 4b is a cross-sectional view taken along the cut line AA ′ in FIG. 4a
  • FIG. 4e is a cross-sectional view along the cut line DD ′ in FIG. 4a
  • FIG. 4a is a cross-sectional view along the cut line EE ′ in FIG. 4a
  • FIG. 4g is a cross-sectional view along the cut line FF ′ in FIG. 4a
  • FIG. 4h is a cross-sectional view along the cut line GG ′ in FIG.
  • FIGS. 4i show cross-sectional views along the cut line HH ′ in FIG. 4a.
  • the PMOS transistors Tp1, Tp2 and Tp3 of the NAND decoder of FIG. 3 are in the first row (upper row in the figure)
  • the NMOS transistors Tn1, Tn2 and Tn3 are in the second row (lower row in the figure), respectively. They are arranged in order from the right side of the figure. 4a, FIG. 4b, FIG. 4c, FIG. 4d, FIG. 4e, FIG. 4f, FIG. 4g, FIG. 4h and FIG. It is indicated by the corresponding symbol on the turntable.
  • Planar silicon layers 102p, 102na, and 102nb are formed on an insulating film such as a buried oxide film layer (BOX) 101 formed on the substrate.
  • the planar silicon layers 102p, 102na, and 102nb are formed by impurity implantation or the like, respectively. It comprises a p + diffusion layer, an n + diffusion layer, and an n + diffusion layer.
  • 103 is a silicide layer formed on the surface of the planar silicon layers (102p, 102na, 102nb), and connects the planar silicon layers 102p, 102na.
  • 104n1, 104n2, 104n3 are n-type silicon pillars, 104p1, 104p2, 104p3 are p-type silicon pillars, 105 are silicon pillars 104n1, 104n2, 104n3, 104p1, 104p2, 104p3, 106 is a gate electrode, 106a, Reference numerals 106b, 106c, and 106d denote gate wirings.
  • P + diffusion layers 107p1, 107p2, and 107p3 are formed on the uppermost portions of the silicon pillars 104n1, 104n2, and 104n3 by impurity implantation, respectively.
  • the uppermost portions of the silicon pillars 104p1, 104p2, and 104p3 are n + diffusion layers 107n1 and 107n2, respectively. 107n3 are formed by impurity implantation or the like.
  • 108 is a silicon nitride film for protecting the gate insulating film 105, 109p1, 109p2, 109p3, 109n1, 109n2, 109n3 are silicides connected to the p + diffusion layers 107p1, 107p2, 107p3, n + diffusion layers 107n1, 107n2, 107n3, respectively.
  • the layers 110p1, 110p2, 110p3, 110n1, 110n2, and 110n3 are contacts that connect the silicide layers 109p1, 109p2, 109p3, 109n1, 109n2, and 109n3 and the first metal wirings 113a, 113a, 113a, 113d, 113d, and 113c, respectively.
  • 111a are contacts for connecting the gate wiring 106a and the first metal wiring 113e
  • 111b is a contact for connecting the gate wiring 106c and the first metal wiring 113f
  • 1c is a contact for connecting the gate line 106d and the first metal interconnection 113 g.
  • Reference numeral 112a denotes a contact for connecting the silicide 103 and the first metal wiring 113b for connecting the lower diffusion layer 102p and the lower diffusion layer 102na.
  • the silicon pillar 104n1, the lower diffusion layer 102p, the upper diffusion layer 107p1, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Tp1, and the silicon pillar 104n2, the lower diffusion layer 102p, the upper diffusion layer 107p2, the gate insulating film 105,
  • the gate electrode 106 constitutes the PMOS transistor Tp2, and the silicon pillar 104n3, the lower diffusion layer 102p, the upper diffusion layer 107p3, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Tp3, and the silicon pillar 104p1 and the lower diffusion layer 102na, the upper diffusion layer 107n1, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Tn1, and the silicon pillar 104p2, the lower diffusion layer 102nb, the upper diffusion layer 107n2, the gate insulating film 105, the gate electrode
  • the electrode 106 constitute an NMOS transistor Tn2, silicon pillar 104
  • a gate wiring 106a is connected to the gate electrodes 106 of the PMOS transistor Tp1 and the NMOS transistor Tn1.
  • a gate wiring 106b is connected to the gate electrodes 106 of the PMOS transistor Tp2 and the NMOS transistor Tn2, and a gate wiring 106c is connected to the gate electrode 106 of the NMOS transistor Tn2.
  • a gate wiring 106d is connected to the gate electrodes 106 of the PMOS transistor Tp3 and the NMOS transistor Tn3.
  • the lower diffusion layers 102p and 102na serve as a common drain of the PMOS transistors Tp1, Tp2, Tp3 and the NMOS transistor Tn1 through the silicide 103, and are connected to the first metal wiring 113b through the contact 112a to serve as an output DECOUT1.
  • the upper diffusion layer 107p1 which is the source of the PMOS transistor Tp1 is connected to the first metal wiring 113a via the silicide 109p1 and the contact 110p1, and the first metal wiring 113a is further connected to the second metal wiring 115c via the contact 114p1.
  • 115c is supplied with power Vcc.
  • the second metal wiring extends in a direction perpendicular to the row direction.
  • the upper diffusion layer 107p2 which is the source of the PMOS transistor Tp2 is connected to the first metal wiring 113a extending in the row direction via the silicide 109p2 and the contact 110p2.
  • the upper diffusion layer 107p3, which is the source of the PMOS transistor Tp3, is connected to the first metal wiring 113a via the silicide 109p3 and the contact 110p3.
  • the upper diffusion layer 107n1 that is the source of the NMOS transistor Tn1 is connected to the first metal wiring 113d through the silicide 109n1 and the contact 110n1.
  • the upper diffusion layer 107n2 which is the drain of the NMOS transistor Tn2 is connected to the first metal wiring 113d through the silicide 109n2 and the contact 110n2.
  • the source of the NMOS transistor Tn1 and the drain of the NMOS transistor Tn2 are connected via the first metal wiring 113d.
  • the source of the NMOS transistor Tn2 is connected to the drain of the NMOS transistor Tn3 through the lower diffusion layer 102nb and the silicide region 103, and the source of the NMOS transistor Tn3 is connected to the first metal wiring 113c through the contact 110n3.
  • the first metal wiring 113c is further connected to the second metal wiring 115g via the contact 114n3, and the reference power source Vss is supplied to 115g.
  • the second metal wiring 115g extends in a direction perpendicular to the row direction.
  • the gate wiring 106a to which any of the selection address signals XA0 to XA7 supplied by the second metal wiring is input is connected to the first metal wiring 113e through the contact 111a.
  • the first metal wiring 113e extends in a parallel direction (right side of the drawing) along the row.
  • the selection address signals XA0 to XA7 extend in the direction perpendicular to the row direction, and the selection extends in the direction perpendicular to the first metal wiring 113e extending in parallel to the row direction.
  • a contact 114a is provided at the intersection of the second metal wiring 115a of the selection address signal XA1 and the first metal wiring 113e. That is, the selection address signal XA1 is input to the gates of the PMOS transistor Tp1 and the NMOS transistor Tn1 of the NAND decoder.
  • the selection address signal lines XA2 to XA7 are omitted, but are arranged in the same manner as XA0 and XA1, and further on the right side in a form perpendicular to the row direction.
  • a contact 114z is drawn by a broken line at the intersection of the selection address signal XA0 (second metal wiring 115b) and the first metal wiring 113e, but in this figure, there is no contact here. If it is desired to input the selection address signal XA0 (second metal wiring 115b), a fictitious contact location where a contact is provided here is shown. Hereinafter, the same is true for the other portions.
  • the gate wiring 106c to which any of the selection address signals XB0 to XB3 supplied by the second metal wiring is input is connected to the first metal wiring 113f through the contact 111b.
  • the first metal wiring 113f extends in a parallel direction (left side in the drawing) along the row.
  • a contact 114b is provided at the intersection of the second metal wiring 115d of the selection address signal XB0 and the first metal wiring 113f. That is, the selection address signal XB0 is input to the gates of the PMOS transistor Tp2 and the NMOS transistor Tn2 of the NAND decoder.
  • the selection address signal XB1 (second metal wiring 115e), the selection address signal XB2 (second metal wiring 115f), and the intersection of the selection address signal XB3 (second metal wiring 115h) and the first metal wiring 113f are broken lines.
  • the contact 114z is drawn in FIG. 1, but as described above, there is no contact here, and the location of the fictitious contact is shown.
  • the gate wiring 106d to which any one of the selection address signals XC0 to XC7 supplied by the second metal wiring is input is connected to the first metal wiring 113g through the contact 111c.
  • the first metal wiring 113g extends in a parallel direction (left side in the drawing) along the row.
  • a contact 114c is provided at the intersection of the second metal wiring 115i of the selection address signal XC0 and the first metal wiring 113g. That is, the selection address signal XC0 is input to the gates of the PMOS transistor Tp3 and the NMOS transistor Tn3 of the NAND decoder. Note that a contact 114z is drawn by a broken line at the intersection of the selection address signal XC1 (second metal wiring 115j) and the first metal wiring 113g. However, as described above, there is no contact here. , Shows the location of a fictitious contact.
  • selection address signals XC2 to XC7 are omitted for the convenience of the drawing, they are arranged on the left side in the direction perpendicular to the row direction, similarly to XC0 and XC1. According to this figure, selection addresses XA1, XB0, and XC0 are input to this NAND decoder, and the output is DECOUT1 according to FIG.
  • the NAND decoder BL201A is a region surrounded by a frame in the figure, and the vertical dimension is Ly1 which is the same as the SRAM cell of FIG. 20a.
  • the power supply wiring, the reference power supply wiring, and the selection address signal line are arranged in the second metal so as to extend in the direction perpendicular to the row direction in which the NAND decoder is arranged in 2 rows and 3 columns.
  • an arbitrary selected address can be supplied to the input of the NAND decoder.
  • a NAND decoder can be realized with the same pitch as a small SRAM that can be arranged with a minimum pitch of two metals.
  • the NAND decoder 201k is the same as that in FIG. 3, and the inverter 202k includes a PMOS transistor Tp11 and an NMOS transistor Tn11.
  • the drains of the PMOS transistor Tp11 and the NMOS transistor Tn11 are connected in common by the node N11 and become the output WLk.
  • the source of the PMOS transistor Tp11 is connected to the power supply Vcc, and the source of the NMOS transistor Tn11 is connected to the reference power supply Vss.
  • the gates of the PMOS transistor Tp11 and the NMOS transistor Tn11 are connected in common, and the NAND decoder output DECOUTk is input.
  • Example 2 is shown in FIGS. 6a, 6b, 6c, 6d and 6e.
  • 6a is a plan view of the layout (arrangement) of the row selection decoder 200-k in FIG. 5
  • FIG. 6b is a cross-sectional view along the cut line AA ′ in FIG. 6a
  • FIG. 6c is a cut line in FIG.
  • FIG. 6d is a cross-sectional view along the cut line CC ′ in FIG. 6a
  • FIG. 6e is a cross-sectional view along the cut line DD ′ in FIG. 6a.
  • An inverter 202 is arranged on the right side of the NAND decoder of FIG.
  • the drains of the PMOS transistor Tp11 and the NMOS transistor Tn11 constituting the inverter are connected to the lower diffusion layers 102pb and 102nc, connected in common by the silicide layer 103, and connected to the first metal 113j via the contact 112b.
  • the upper diffusion layer 107p11 serving as the source of the PMOS transistor Tp11 is connected to the first metal 113h via the silicide layer 109p11 and the contact 110p11, and further 113h extends laterally and extends to the second metal wiring 115n via the contact 114h.
  • the power supply Vcc is supplied to 115n.
  • the second metal wiring 115n to which power is supplied extends in the direction perpendicular to the row direction.
  • the upper diffusion layer 107n11 serving as the source of the NMOS transistor Tn11 is connected to the first metal 113i via the silicide layer 109n11 and the contact 110n11, and 113i is further connected to the second metal wiring 115m via the contact 114n11. Is supplied with a reference power supply Vss.
  • the second metal wiring 115m to which the reference power is supplied extends in the direction perpendicular to the row direction.
  • the gate electrodes of the PMOS transistor Tp11 and the NMOS transistor Tn11 are commonly connected to the gate wiring 106f, and the gate wiring 106e is connected to the gate electrode of the PMOS transistor Tp11.
  • the gate wiring 106e is connected to the first metal wiring 113b, the contact 111e, That is, it is connected to the output of the NAND decoder 201.
  • a row decoder BL200A-7 to which row selection addresses XA7, XB0, and XC0 are input
  • a row decoder BL200A-8 to which row selection addresses XA0, XB1, and XC0 are input
  • row selection addresses XA1, XB1, and XC0 are input.
  • Row decoders BL200A-9 are arranged adjacent to each other at a pitch (interval) Ly1, and the second metal wiring 115c for supplying the power source Vcc is commonly used for BL200A-7, BL200A-8, and BL200A-9.
  • a row selection decoder in which a row selection decoder including a NAND decoder and an inverter is wired with the same pitch as that of the SAM and with the minimum pitch of the second metal, thereby minimizing the area.
  • FIG. 7 shows an embodiment in which a row selection decoder of the present invention is connected to an SRAM arranged in 2 rows and 3 columns.
  • a row selection decoder BL200, a region BLC (Block Connection) for connecting the row selection decoder and the SRAM cell, and an SRAM cell array are arranged.
  • the first metal wiring 113j that is the output of the row selection decoder is connected to the second metal wiring 115w through the contact 114i, and further connected to the third metal wiring 117 through the contact 116a.
  • the third metal wiring 117 serves as a word line of the SRAM cell, and an arbitrary SRAM cell designated by the address signal can be selected by the row selection decoder.
  • Example 4 is shown in FIGS. 8a, 8b, 8c, 8d, 8e, 8f, 8g, 8h, 8i and 8j.
  • 8a is a plan view of the layout (arrangement) of the 3-input NAND decoder of the present invention
  • FIG. 8b is a cross-sectional view along the cut line AA ′ in FIG. 8a
  • FIG. 8c is a cut line BB in FIG. 8d
  • FIG. 8d is a cross-sectional view along the cut line CC ′ in FIG. 8a
  • FIG. 8e is a cross-sectional view along the cut line DD ′ in FIG. 8a
  • FIG. 8a is a cross-sectional view taken along the cut line EE ′, FIG.
  • FIG. 8g is a cross-sectional view taken along the cut line FF ′ in FIG. 8a
  • FIG. 8h is a cross-sectional view taken along the cut line GG ′ in FIG.
  • FIG. 8i is a cross-sectional view taken along the cut line HH ′ in FIG. 8a
  • FIG. 8j is a cross-sectional view taken along the cut line II ′ in FIG. 8a.
  • PMOS transistors Tp1, Tp2, Tp3, NMOS transistors Tn1, Tn2, and Tn3 are arranged with their sources and drains turned upside down, and PMOS transistors Tp1, Tp2 , Tp3, and the drains of the NMOS transistor Tn1 are commonly connected through contacts.
  • the PMOS transistors Tp1, Tp2 and Tp3 of the NAND decoder of FIG. 3 are in the first row (upper row in the figure), and the NMOS transistors Tn1, Tn2 and Tn3 are in the second row (lower row in the figure), respectively. Arranged in order from the left side of the figure.
  • FIGS. 4a, 4b, 4c, 4d, 4e, and 4f. 4G, FIG. 4H, and FIG. 4I are indicated by corresponding symbols in the 100s.
  • Planar silicon layers 102p, 102na, and 102nb are formed on an insulating film such as a buried oxide film layer (BOX) 101 formed on the substrate.
  • the planar silicon layers 102p, 102na, and 102nb are formed by impurity implantation or the like, respectively. It comprises a p + diffusion layer, an n + diffusion layer, and an n + diffusion layer.
  • Reference numeral 103 denotes a silicide layer formed on the surface of the planar silicon layer (102p, 102na, 102nb).
  • 104n1, 104n2, 104n3 are n-type silicon pillars, 104p1, 104p2, 104p3 are p-type silicon pillars, 105 are silicon pillars 104n1, 104n2, 104n3, 104p1, 104p2, 104p3, 106 is a gate electrode, 106a, Reference numerals 106b, 106c, and 106d denote gate wirings.
  • P + diffusion layers 107p1, 107p2, and 107p3 are formed on the uppermost portions of the silicon pillars 104n1, 104n2, and 104n3 by impurity implantation, respectively.
  • the uppermost portions of the silicon pillars 104p1, 104p2, and 104p3 are n + diffusion layers 107n1 and 107n2, respectively. 107n3 are formed by impurity implantation or the like.
  • 108 is a silicon nitride film for protecting the gate insulating film 105, 109p1, 109p2, 109p3, 109n1, 109n2, 109n3 are silicides connected to the p + diffusion layers 107p1, 107p2, 107p3, n + diffusion layers 107n1, 107n2, 107n3, respectively.
  • 110p1, 110p2, 110p3, 110n1, 110n2, and 110n3 are contacts that connect the silicide layers 109p1, 109p2, 109p3, 109n1, 109n2, and 109n3 to the first metal wirings 113b, 113b, 113b, 113d, and 113d, respectively.
  • 111a are contacts for connecting the gate wiring 106a and the first metal wiring 113g
  • 111b is a contact for connecting the gate wiring 106c and the first metal wiring 113f
  • 1c is a contact for connecting the gate line 106d and the first metal wiring 113e.
  • 112a (five in the figure) is a contact connecting the silicide layer 103 and the first metal wiring 113a connected to cover the lower diffusion layer 102p
  • 112b is a silicide layer 103 connected and covering the lower diffusion layer 102nb.
  • a contact for connecting the first metal wiring 113c is
  • the silicon pillar 104n1, the lower diffusion layer 102p, the upper diffusion layer 107p1, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Tp1, and the silicon pillar 104n2, the lower diffusion layer 102p, the upper diffusion layer 107p2, the gate insulating film 105,
  • the gate electrode 106 constitutes the PMOS transistor Tp2, and the silicon pillar 104n3, the lower diffusion layer 102p, the upper diffusion layer 107p3, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Tp3, and the silicon pillar 104p1 and the lower diffusion layer 102na, the upper diffusion layer 107n1, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Tn1, and the silicon pillar 104p2, the lower diffusion layer 102na, the upper diffusion layer 107n2, the gate insulating film 105, the gate electrode 106,
  • the gate electrode 106 constitute an NMOS transistor Tn2, silicon
  • the gate wiring 106d is connected to the gate electrodes 106 of the PMOS transistor Tp1 and NMOS transistor Tn1
  • the gate wiring 106b is connected to the gate electrodes 106 of the PMOS transistor Tp2 and NMOS transistor Tn2
  • the gate electrode of the NMOS transistor Tn2 is connected to the gate electrode of the NMOS transistor Tn2.
  • a gate line 106c is connected to 106
  • a gate line 106a is connected to the gate electrodes 106 of the PMOS transistor Tp3 and the NMOS transistor Tn3.
  • the sources of the PMOS transistors Tp1, Tp2, and Tp3 are the lower diffusion layer 102p, which is connected to the first metal wiring 113a through the silicide 103 and the contacts 112a (five in the figure), and the first metal wiring 113a has the contact 114d.
  • the second metal wiring 115d extends in a direction perpendicular to the row direction.
  • the first metal wiring 113a extends in the row direction and supplies the power source Vcc to the lower diffusion layer and the silicide 103, and the resistance of the silicide layer is almost negligible.
  • the upper diffusion layer 107p1 which is the drain of the PMOS transistor Tp1 is connected to the first metal wiring 113b via the silicide 109p1 and the contact 110p1, and the first metal wiring 113b becomes the output DECOUT1.
  • the upper diffusion layer 107p2 which is the drain of the PMOS transistor Tp2 is connected to the first metal wiring 113b via the silicide 109p2 and the contact 110p2.
  • the upper diffusion layer 107p3, which is the drain of the PMOS transistor Tp3, is connected to the first metal wiring 113b through the silicide 109p3 and the contact 110p3.
  • the upper diffusion layer 107n1 which is the drain of the NMOS transistor Tn1 is connected to the first metal wiring 113b via the silicide 109n1 and the contact 110n1.
  • the drains of the PMOS transistors Tp1, Tp2, Tp3 and the NMOS transistor Tn1 are commonly connected to the first metal wiring 113b through the contacts.
  • the lower diffusion layer 102na serving as the source of the NMOS transistor Tn1 is connected to the drain of the NMOS transistor Tn2 through the silicide layer 103.
  • the upper diffusion layer 107n2 that is the source of the NMOS transistor Tn2 is connected to the first metal wiring 113d through the silicide 109n2 and the contact 110n2.
  • the upper diffusion layer 107n3, which is the drain of the NMOS transistor Tn3, is connected to the first metal wiring 113d via the silicide 109n3 and the contact 110n3.
  • the source of the NMOS transistor Tn2 and the drain of the NMOS transistor Tn3 are connected via the first metal wiring 113d.
  • the source of the NMOS transistor Tn3 is connected to the first metal wiring 113c through the lower diffusion layer 102nb, the silicide region 103, and the contact 112b, and the first metal wiring 113c is further connected to the second metal wiring 115c through the contact 114e.
  • the reference power source Vss is supplied to 115c.
  • the second metal wiring 115c extends in a direction perpendicular to the row direction.
  • the gate wiring 106d to which any one of the selection address signals XA0 to XA7 supplied by the second metal wiring is input is connected to the first metal wiring 113e through the contact 111c.
  • the first metal wiring 113e extends in a parallel direction (left side in the drawing) along the row.
  • the selection address signals XA0 to XA7 extend in the direction perpendicular to the row direction, and the selection extends in the direction perpendicular to the first metal wiring 113e extending in parallel to the row direction.
  • a contact 114c is provided at the intersection of the second metal wiring 115j of the selection address signal XA1 and the first metal wiring 113e. That is, the selection address signal XA1 is input to the gates of the PMOS transistor Tp1 and the NMOS transistor Tn1 of the NAND decoder.
  • the selection address signal lines XA2 to XA7 are omitted, but are arranged in the same manner as XA0 and XA1, and further on the left side in a form perpendicular to the row direction.
  • a contact 114z is drawn by a broken line at the intersection of the selection address signal XA0 (second metal wiring 115i) and the first metal wiring 113e, but in this figure, there is no contact here. If it is desired to input the selection address signal XA0 (second metal wiring 115i), a fictitious contact location where a contact is provided at this location is shown. Hereinafter, the same is true for the other portions.
  • the gate wiring 106c to which any of the selection address signals XB0 to XB3 supplied by the second metal wiring is input is connected to the first metal wiring 113f through the contact 111b.
  • the first metal wiring 113f extends in a parallel direction (left side in the drawing) along the row.
  • a contact 114b is provided at the intersection of the second metal wiring 115e of the selection address signal XB0 and the first metal wiring 113f. That is, the selection address signal XB0 is input to the gates of the PMOS transistor Tp2 and the NMOS transistor Tn2 of the NAND decoder.
  • the selection address signal XB1 (second metal wiring 115f), the selection address signal XB2 (second metal wiring 115g), and the intersection of the selection address signal XB3 (second metal wiring 115h) and the first metal wiring 113f are broken lines.
  • the contact 114z is drawn in FIG. 1, but as described above, there is no contact here, and the location of the fictitious contact is shown.
  • the gate wiring 106a to which any of the selection address signals XC0 to XC7 supplied by the second metal wiring is input is connected to the first metal wiring 113g through the contact 111a.
  • the first metal wiring 113g extends in a parallel direction (right side in the drawing) along the row.
  • a contact 114a is provided at the intersection of the second metal wiring 115b of the selection address signal XC0 and the first metal wiring 113g. That is, the selection address signal XC0 is input to the gates of the PMOS transistor Tp3 and the NMOS transistor Tn3 of the NAND decoder. Note that a contact 114z is drawn by a broken line at the intersection of the selection address signal XC1 (second metal wiring 115a) and the first metal wiring 113g. However, as described above, there is no contact here. , Shows the location of a fictitious contact.
  • selection address signals XC2 to XC7 are omitted for the sake of illustration, they are arranged on the right side in the direction perpendicular to the row direction, similarly to XC0 and XC1. According to this figure, selection addresses XA1, XB0, and XC0 are input to this NAND decoder, and the output is DECOUT1 according to FIG.
  • the NAND decoder BL201-B is an area surrounded by a frame in the figure, and the vertical dimension is Ly2 smaller than the SRAM cell dimension Ly1 in FIG.
  • the reason why Example 4 (FIG. 8) is smaller than the pitch (dimension) of Example 1 (FIG. 4) is that Example 1 is a dead space (area is taken) of the p + diffusion layer and the n + diffusion layer. Whereas there are two gaps in the pitch, there are only 1.5 places in the fourth embodiment, which can be reduced accordingly.
  • the power supply wiring, the reference power supply wiring, and the selection address signal line are arranged in the second metal so as to extend in the direction perpendicular to the row direction in which the NAND decoder is arranged in 2 rows and 3 columns.
  • Example 5 is shown in FIGS. 9a, 9b, 9c, 9d and 9e.
  • This embodiment is realized by using the NAND decoder of the embodiment of FIG. 8 according to the equivalent circuit of the row selection decoder 200-k of FIG. 9a is a plan view of the layout (arrangement) of the present embodiment
  • FIG. 9b is a cross-sectional view along the cut line AA ′ in FIG. 9a
  • FIG. 9c is along the cut line BB ′ in FIG. 9a
  • 9d is a cross-sectional view taken along the cut line CC ′ in FIG. 9a
  • FIG. 9e is a cross-sectional view taken along the cut line DD ′ in FIG. 9a.
  • Inverters 202 are arranged on the right side of the NAND decoder in FIG. 8, and three sets are arranged at a pitch Ly2 on the top and bottom.
  • the drains of the PMOS transistor Tp11 and the NMOS transistor Tn11 constituting the inverter are connected in common with the first metal wiring 113i through the upper diffusion layers 107p11 and 107n11, the silicide layers 109p11 and 109n11, and the contacts 110p11 and 110n11, respectively.
  • the lower diffusion layer 102pb serving as the source of the PMOS transistor Tp11 is connected to the first metal wiring 113j through the silicide layer 103 through the contact 112b, and 113j is further connected to the second metal wiring 115m through the contact 114h to 115m. Is supplied with power Vcc.
  • the second metal wiring 115m to which the power is supplied extends in a direction perpendicular to the row direction.
  • the lower diffusion layer 102nc serving as the source of the NMOS transistor Tn11 is connected to the first metal wiring 113h through the silicide layer 103 through the contact 112c, and 113h is further connected to the second metal wiring 115n through the contact 114i to 115n. Is supplied with a reference power supply Vss.
  • the second metal wiring 115n to which the reference power is supplied extends in a direction perpendicular to the row direction.
  • the gate electrodes of the PMOS transistor Tp11 and the NMOS transistor Tn11 are commonly connected to the gate wiring 106f, and the gate wiring 106e is connected to the gate electrode of the PMOS transistor Tp11.
  • the gate wiring 106e is connected to the first metal wiring 113b, the contact 111e, That is, it is connected to the output DECOUTk of the NAND decoder 201.
  • a row decoder BL200B-7 to which row selection addresses XA7, XB0, and XC0 are input
  • a row decoder BL200B-8 to which row selection addresses XA0, XB1, and XC0 are input
  • row selection addresses XA1, XB1, and XC0 are input.
  • Row decoders BL200B-9 are arranged adjacent to each other at a pitch (interval) Ly2, and the second metal wiring 115d for supplying the power supply Vcc is commonly used for BL200-7, BL200-8, and BL200-9.
  • a row selection decoder composed of a NAND decoder and an inverter can be realized with a pitch (dimension) smaller than that of an SRAM, and further, there is no dead space (gap) due to the minimum pitch of the second metal wiring.
  • a row selection decoder having a minimum area can be provided.
  • Example 6 is shown in FIGS. 10a, 10b, 10c, and 10d.
  • the equivalent circuit diagram of this embodiment is obtained by integrating the NAND decoder 201 and the inverter 202 in accordance with FIG. 5 to realize a smaller area.
  • 10a is a plan view of the layout (arrangement) of the row selection decoder of the present invention
  • FIG. 10b is a sectional view taken along the cut line AA ′ in FIG. 10a
  • FIG. 10c is a cut line BB in FIG.
  • FIG. 10d shows a cross-sectional view along the cut line CC ′ in FIG. 10a.
  • This embodiment differs from FIG.
  • FIG. 8a the configuration on the left side of the second metal wiring 115d configuring the NAND decoder is the same as that in FIG.
  • the arrangement and connection on the right side from the second metal wiring 115c are different from those in FIG.
  • FIGS. 10a, 10b, 10c, and 10d portions having the same structure as in FIGS. 8a, 8b, 8c, and 8d are indicated by corresponding symbols in the 100s.
  • Planar silicon layers 102p, 102na, and 102nb are formed on an insulating film such as a buried oxide film layer (BOX) 101 formed on the substrate.
  • the planar silicon layers 102p, 102na, and 102nb are formed by impurity implantation or the like, respectively. It comprises a p + diffusion layer, an n + diffusion layer, and an n + diffusion layer.
  • Reference numeral 103 denotes a silicide layer formed on the surface of the planar silicon layer (102p, 102na, 102nb).
  • 104n1, 104n2, 104n3, 104n11 are n-type silicon pillars
  • 104p1, 104p2, 104p3, 104p11 are p-type silicon pillars
  • 105 is a silicon pillar 104n1, 104n2, 104n3, 104n11, 104p1, 104p2, 104p3, 104p11.
  • 106 are gate electrodes
  • 106a, 106b, 106c, 106d, 106e, and 106f are gate wirings, respectively.
  • P + diffusion layers 107p1, 107p2, 107p3, and 107p11 are formed on the uppermost portions of the silicon pillars 104n1, 104n2, 104n3, and 104n11 by impurity implantation, respectively, and the uppermost portions of the silicon pillars 104p1, 104p2, 104p3, and 104p11 are respectively formed on the uppermost portions.
  • N + diffusion layers 107n1, 107n2, 107n3, and 107n11 are formed by impurity implantation or the like.
  • 108 is a silicon nitride film for protecting the gate insulating film 105, 109p1, 109p2, 109p3, 109p11, 109n1, 109n2, 109n3, 109n11 are p + diffusion layers 107p1, 107p2, 107p3, 107p11, n + diffusion layers 107n1, 107n2,
  • the silicide layers 110p1, 110p2, 110p3, 110p11, 110n1, 110n2, 110n3, and 110n11 connected to 107n3 and 107n11 are formed of the silicide layers 109p1, 109p2, 109p3, 109p11, 109n1, 109n2, 109n3, and 109n11 and the first metal wiring 113b.
  • 111a is a gate wiring.
  • 106a and the first metal wiring 113g are connected, 111b is a contact connecting the gate wiring 106c and the first metal wiring 113f, 111c is a contact connecting the gate wiring 106d and the first metal wiring 113e, and 111d is a gate wiring 106f. This is a contact for connecting the first metal wiring 113b.
  • 112a (seven in the figure) is a contact that connects the first metal wiring 113a and the silicide layer 103 that covers and connects the lower diffusion layer 102p, and 112b (two is shown in the figure) connects the lower diffusion layer 102nb. This is a contact for connecting the silicide layer 103 to be connected and the first metal wiring 113c (two places).
  • the silicon pillar 104n1, the lower diffusion layer 102p, the upper diffusion layer 107p1, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Tp1, and the silicon pillar 104n2, the lower diffusion layer 102p, the upper diffusion layer 107p2, the gate insulating film 105, The gate electrode 106 constitutes the PMOS transistor Tp2, and the silicon pillar 104n3, the lower diffusion layer 102p, the upper diffusion layer 107p3, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Tp3, and the silicon pillar 104n11, the lower diffusion layer.
  • the p-type transistor 102p, the upper diffusion layer 107p11, the gate insulating film 105, and the gate electrode 106 constitute a PMOS transistor Tp11.
  • the gate electrode 106 constitutes the NMOS transistor Tn1, and the silicon pillar 104p2, the lower diffusion layer 102na, the upper diffusion layer 107n2, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Tn2, and the silicon pillar 104p3, the lower diffusion layer.
  • 102nb, upper diffusion layer 107n3, gate insulating film 105, and gate electrode 106 constitute an NMOS transistor Tn3.
  • the silicon pillar 104p11, lower diffusion layer 102nb, upper diffusion layer 107n11, gate insulating film 105, and gate electrode 106 constitute an NMOS transistor. Configure Tn11.
  • the gate wiring 106d is connected to the gate electrodes 106 of the PMOS transistor Tp1 and the NMOS transistor Tn1
  • the gate wiring 106b is connected to the gate electrodes 106 of the PMOS transistor Tp2 and the NMOS transistor Tn2
  • the gate electrode 106 of the NMOS transistor Tn2 Is connected to a gate wiring 106c
  • a gate wiring 106a is connected to the gate electrodes 106 of the PMOS transistor Tp3 and NMOS transistor Tn3
  • a gate wiring 106e is connected to the gate electrodes 106 of the PMOS transistor Tp11 and NMOS transistor Tn11
  • a gate wiring 106f is connected to the gate electrode 106 of the PMOS transistor Tp11.
  • the sources of the PMOS transistors Tp1, Tp2, Tp3, and Tp11 are the lower diffusion layer 102p, and are connected to the first metal wiring 113a via the silicide 103 and the contacts 112a (seven in the figure), and the first metal wiring 113a is a contact.
  • 114d is connected to the second metal wiring 115d, and the power supply Vcc is supplied to 115d.
  • the second metal wiring 115d extends in a direction perpendicular to the row direction.
  • the first metal wiring 113a extends in the row direction and supplies the power source Vcc to the lower diffusion layer and the silicide 103, and the resistance of the silicide layer is almost negligible.
  • the upper diffusion layer 107p1 which is the drain of the PMOS transistor Tp1 is connected to the first metal wiring 113b via the silicide 109p1 and the contact 110p1, and the first metal wiring 113b becomes the output DECOUT1.
  • the upper diffusion layer 107p2 which is the drain of the PMOS transistor Tp2 is connected to the first metal wiring 113b via the silicide 109p2 and the contact 110p2.
  • the upper diffusion layer 107p3, which is the drain of the PMOS transistor Tp3, is connected to the first metal wiring 113b through the silicide 109p3 and the contact 110p3.
  • the upper diffusion layer 107n1 which is the drain of the NMOS transistor Tn1 is connected to the first metal wiring 113b via the silicide 109n1 and the contact 110n1.
  • the drains of the PMOS transistors Tp1, Tp2, Tp3 and the NMOS transistor Tn1 are commonly connected to the first metal wiring 113b through the contacts.
  • the lower diffusion layer 102na serving as the source of the NMOS transistor Tn1 is connected to the drain of the NMOS transistor Tn2 through the silicide layer 103.
  • the upper diffusion layer 107n2 that is the source of the NMOS transistor Tn2 is connected to the first metal wiring 113d through the silicide 109n2 and the contact 110n2.
  • the upper diffusion layer 107n3, which is the drain of the NMOS transistor Tn3, is connected to the first metal wiring 113d via the silicide 109n3 and the contact 110n3.
  • the source of the NMOS transistor Tn2 and the drain of the NMOS transistor Tn3 are connected via the first metal wiring 113d.
  • the source of the NMOS transistor Tn3 is connected to the first metal wiring 113c through the lower diffusion layer 102nb, the silicide region 103, and the contact 112b, and the first metal wiring 113c is further connected to the second metal wiring 115b through the contact 114e.
  • 115b is supplied with the reference power source Vss.
  • the second metal wiring 115b extends in a direction perpendicular to the row direction.
  • the source of the PMOS transistor Tp11 is the lower diffusion layer 102p, which is shared with the PMOS transistors Tp1, Tp2, and Tp3 through the silicide 103, and is connected to the second metal wiring 115d through the contact 112a and the first metal wiring 113a.
  • Power supply Vcc is supplied.
  • the upper diffusion layer 107p11 serving as the drain of the PMOS transistor Tp11 is connected to the first metal wiring 113k through the silicide layer 109p11 and the contact 110p11, and is connected to the first metal wiring 113k through the contact 114f, the second metal wiring 115r, and the contact 116b in FIG.
  • To the third metal wiring 117 which is the word line of the SRAM cell shown.
  • the source of the NMOS transistor Tn11 is the lower diffusion layer 102nb, which is shared with the NMOS transistor Tn3 through the silicide 103 and connected to the second metal wiring 115b through the contact 112b and the first metal wiring 113c. Supplied.
  • the upper diffusion layer 107n11 serving as the drain of the NMOS transistor Tn11 is connected to the first metal wiring 113k through the silicide layer 109n11 and the contact 110n11.
  • the gate wiring 106d to which any one of the selection address signals XA0 to XA7 supplied by the second metal wiring is input is connected to the first metal wiring 113e through the contact 111c.
  • the first metal wiring 113e extends in a parallel direction (left side in the drawing) along the row.
  • the selection address signals XA0 to XA7 extend in the direction perpendicular to the row direction, and the selection extends in the direction perpendicular to the first metal wiring 113e extending in parallel to the row direction.
  • a contact 114c is provided at the intersection of the second metal wiring 115j of the selection address signal XA1 and the first metal wiring 113e. That is, the selection address signal XA1 is input to the gates of the PMOS transistor Tp1 and the NMOS transistor Tn1 of the NAND decoder.
  • the selection address signal lines XA2 to XA7 are omitted, but are arranged in the same manner as XA0 and XA1, and further on the left side in a form perpendicular to the row direction.
  • a contact 114z is drawn by a broken line at the intersection of the selection address signal XA0 (second metal wiring 115i) and the first metal wiring 113e, but in this figure, there is no contact here. If it is desired to input the selection address signal XA0 (second metal wiring 115i), a fictitious contact location where a contact is provided at this location is shown. Hereinafter, the same is true for the other portions.
  • the gate wiring 106c to which any of the selection address signals XB0 to XB3 supplied by the second metal wiring is input is connected to the first metal wiring 113f through the contact 111b.
  • the first metal wiring 113f extends in a parallel direction (left side in the drawing) along the row.
  • a contact 114b is provided at the intersection of the second metal wiring 115e of the selection address signal XB0 and the first metal wiring 113f. That is, the selection address signal XB0 is input to the gates of the PMOS transistor Tp2 and the NMOS transistor Tn2 of the NAND decoder.
  • the selection address signal XB1 (second metal wiring 115f), the selection address signal XB2 (second metal wiring 115g), and the intersection of the selection address signal XB3 (second metal wiring 115h) and the first metal wiring 113f are broken lines.
  • the contact 114z is drawn in FIG. 1, but as described above, there is no contact here, and the location of the fictitious contact is shown.
  • the gate wiring 106a to which any of the selection address signals XC0 to XC7 supplied by the second metal wiring is input is connected to the first metal wiring 113g through the contact 111a.
  • the first metal wiring 113g extends in a parallel direction (right side in the drawing) along the row.
  • a contact 114a is provided at the intersection of the second metal wiring 115c of the selection address signal XC0 and the first metal wiring 113g. That is, the selection address signal XC0 is input to the gates of the PMOS transistor Tp3 and the NMOS transistor Tn3 of the NAND decoder.
  • a contact 114z is shown by a broken line at the intersection of the selection address signal XC1 (second metal wiring 115a), XC2 (second metal wiring 115p), XC3 (second metal wiring 115q) and the first metal wiring 113g.
  • selection address signals XC4 to XC7 are omitted for convenience of drawing, they are arranged further to the right of XC3 in a direction perpendicular to the row direction.
  • address selection signals XA1, XB0, and XC0 are input, and WL1 is selected as the word line.
  • the row selection decoder BL200C is an area surrounded by a frame in the figure, and the vertical dimension is Ly2 which is the same as that in FIG.
  • the power supply wiring, the reference power supply wiring, and the selection address signal line are extended by the second metal in a direction perpendicular to the row direction in which the NAND decoder and the inverter are integrated and arranged in 2 rows and 4 columns. Then, an arbitrary selected address is supplied to the input of the NAND decoder by connecting the input gate of the NAND decoder and the second metal via the first metal wiring arranged in parallel along the row direction. Therefore, a selection decoder that can be arranged with the minimum pitch of the second metal and has a reduced area is provided.
  • Example 7 is shown in FIGS. 11a, 11b, 11c, 11d, 11e, 11f, 11g, and 11h.
  • This embodiment is a row selection decoder realizing the equivalent circuit shown in FIG. 5.
  • FIG. 11a is a plan view of the row selection decoder layout (arrangement) of the present invention
  • FIG. 11b is a cut line AA ′ in FIG. 11a
  • 11c is a cross-sectional view taken along the cut line BB ′ in FIG. 11a
  • FIG. 11d is a cross-sectional view taken along the cut line CC ′ in FIG. 11a
  • FIG. 11e is a cross-sectional view taken along the cut line BB ′ in FIG.
  • FIG. 11f is a cross-sectional view along the cut line EE ′ in FIG. 11a
  • FIG. 11g is a cross-sectional view along the cut line FF ′ in FIG. 11a
  • FIG. 11h shows a cross-sectional view along the cut line GG ′ in FIG. 11a.
  • This embodiment differs greatly from the other embodiments in this embodiment in that the PMOS transistors Tp1, Tp2, Tp3 constituting the NAND decoder 201k and the PMOS transistor Tp11 constituting the inverter 202 are arranged in one column (shown in the figure). Similarly, NMOS transistors Tn1, Tn2, Tn3, and Tn11 are arranged in one row (left side in the vertical direction in the figure).
  • the definition of the row and the column is the same when rotated by 90 degrees, but here is an embodiment that constitutes a row selection decoder according to the memory cells arranged in a matrix, where the horizontal direction is the row, the vertical direction Is defined as a column.
  • the PMOS transistor Tp3 and the NMOS transistor Tn3 are arranged from the right side in the first row, the PMOS transistor Tp2 and the NMOS transistor Tn2 are arranged in the second row, and the PMOS transistor Tp1 and the NMOS transistor Tn1 are arranged in the third row.
  • the PMOS transistor Tp11 and the NMOS transistor Tn11 are arranged in the fourth row. 11a, 11b, 11c, 11d, 11e, 11f, 11g, and 11h, portions having the same structure as in FIG. 4 or 6 are indicated by corresponding symbols in the 200s. .
  • Planar silicon layers 202pa, 202pb, 202na, 202nb, 202nc are formed on an insulating film such as a buried oxide film layer (BOX) 201 formed on the substrate, and the planar silicon layers 202pa, 202pb, 202na, 202nb, 202nc is constituted by a p + diffusion layer, a p + diffusion layer, an n + diffusion layer, an n + diffusion layer, and an n + diffusion layer, respectively, by impurity implantation or the like.
  • BOX buried oxide film layer
  • 203 is a silicide layer formed on the surface of the planar silicon layer (202pa, 202pb, 202na, 202nb, 202nc), and connects the planar silicon layers 202pa and 202na, and 202pb and 202nc, respectively.
  • 204n1, 204n2, 204n3, 204n11 are n-type silicon pillars
  • 204p1, 204p2, 204p3, 204p11 are p-type silicon pillars
  • 205 is a silicon pillar 204n1, 204n2, 204n3, 204n11, 204p1, 204p2, 204p3, 204p11.
  • 206 are gate electrodes
  • 206a, 206b, 206c, 206d, 206e, 206f and 206g are gate wirings, respectively.
  • P + diffusion layers 207p1, 207p2, 207p3, and 207p11 are formed on the uppermost portions of the silicon pillars 204n1, 204n2, 204n3, and 204n11 by impurity implantation, respectively, and the uppermost portions of the silicon pillars 204p1, 204p2, 204p3, and 204p11 are respectively formed on the uppermost portions.
  • N + diffusion layers 207n1, 207n2, 207n3, and 207n11 are formed by impurity implantation or the like.
  • 208 is a silicon nitride film for protecting the gate insulating film 205
  • 209p1, 209p2, 209p3, 209p11, 209n1, 209n2, 209n3, 209n11 are p + diffusion layers 207p1, 207p2, 207p3, 207p11, n + diffusion layers 207n1, 207n2, respectively.
  • the silicide layers 210p1, 210p2, 210p3, 210p11, 210n1, 210n2, 210n3, and 210n11 connected to 207n3 and 207n11 are silicide layers 209p1, 209p2, 209p3, 209p11, 209n1, 209n2, 209n3, and 209n11 and the first metal wiring 213a.
  • 211a is a gate wiring.
  • 06a is a contact connecting the first metal wiring 213e
  • 211b is a contact connecting the gate wiring 206d and the first metal wiring 213f
  • 211c is a contact connecting the gate wiring 206c and the first metal wiring 213g
  • 211d is a gate wiring 206e.
  • a contact 211e for connecting the first metal wiring 213h is a contact for connecting the gate wiring 206g and the first metal wiring 213b.
  • Reference numeral 212a denotes a contact connecting the silicide 203 and the first metal wiring 213b that connect the lower diffusion layer 202pa and the lower diffusion layer 202na.
  • the silicon pillar 204n1, the lower diffusion layer 202pa, the upper diffusion layer 207p1, the gate insulating film 205, and the gate electrode 206 constitute the PMOS transistor Tp1, and the silicon pillar 204n2, the lower diffusion layer 202pa, the upper diffusion layer 207p2, the gate insulating film 205,
  • the gate electrode 206 constitutes the PMOS transistor Tp2, and the silicon pillar 204n3, the lower diffusion layer 202pa, the upper diffusion layer 207p3, the gate insulating film 205, and the gate electrode 206 constitute the PMOS transistor Tp3, and the silicon pillar 204n11, the lower diffusion layer.
  • the diffusion layer 202nb, the upper diffusion layer 207n3, the gate insulating film 205, and the gate electrode 206 constitute the NMOS transistor Tn3.
  • the silicon pillar 204p11, the lower diffusion layer 202nc, the upper diffusion layer 207n11, the gate insulating film 205, and the gate electrode 206 An NMOS transistor Tn11 is configured.
  • a gate wiring 206b is connected to the gate electrode 206 of the PMOS transistor Tp1 and the NMOS transistor Tn1, and a gate wiring 206a is connected to the gate electrode of the NMOS transistor Tn1.
  • a gate wiring 206d is connected to the gate electrodes 206 of the PMOS transistor Tp2 and the NMOS transistor Tn2, and a gate wiring 206c is connected to the gate electrode 206 of the NMOS transistor Tn2.
  • a gate wiring 206f is connected to the gate electrodes 206 of the PMOS transistor Tp3 and NMOS transistor Tn3, and a gate wiring 206e is connected to the gate electrode 206 of the NMOS transistor Tn3.
  • a gate wiring 206g is connected to the gate electrodes 206 of the PMOS transistor Tp11 and the NMOS transistor Tn11.
  • the lower diffusion layers 202pa and 202na serve as a common drain of the PMOS transistors Tp1, Tp2, Tp3 and the NMOS transistor Tn1 through the silicide layer 203, and are connected to the first metal wiring 213b through the contact 212a to be an output DECOUT0.
  • the upper diffusion layer 207p1 which is the source of the PMOS transistor Tp1 is connected to the first metal wiring 213a via the silicide 209p1 and the contact 210p1, and the first metal wiring 213a is further connected to the second metal wiring 215a via the contact 214p1.
  • the power source Vcc is supplied to 215a.
  • the second metal wiring extends in a direction perpendicular to the row direction (lateral direction in the figure).
  • the upper diffusion layer 207p2 which is the source of the PMOS transistor Tp2 is connected to the first metal wiring 213a extending in the column direction (vertical direction) via the silicide 209p2 and the contact 210p2, and the first metal wiring 213a is Further, it is connected to the second metal wiring 215a through the contact 214p2.
  • the upper diffusion layer 207p3 which is the source of the PMOS transistor Tp3 is connected to the first metal wiring 213a via the silicide 209p3 and the contact 210p3, and the first metal wiring 213a is further connected to the second metal wiring 215a via the contact 214p3.
  • the upper diffusion layer 207n1 that is the source of the NMOS transistor Tn1 is connected to the first metal wiring 213d through the silicide 209n1 and the contact 210n1.
  • the upper diffusion layer 207n2 which is the drain of the NMOS transistor Tn2 is connected to the first metal wiring 213d via the silicide 209n2 and the contact 210n2.
  • the source of the NMOS transistor Tn1 and the drain of the NMOS transistor Tn2 are connected via the first metal wiring 213d.
  • the source of the NMOS transistor Tn2 is connected to the drain of the NMOS transistor Tn3 through the lower diffusion layer 202nb and the silicide region 203, and the source of the NMOS transistor Tn3 is connected to the first metal wiring 213c through the contact 210n3.
  • the first metal wiring 213c is further connected to the second metal wiring 215c through the contact 214n3, and the reference power source Vss is supplied to 215c.
  • the second metal wiring 215c extends in a direction perpendicular to the row direction.
  • the upper diffusion layer 207p11 which is the source of the PMOS transistor Tp11 is connected to the first metal wiring 213i via the silicide 209p11 and the contact 210p11, and further connected to the second metal wiring 215a via the contact 214p11, and the power supply Vcc is supplied. Is done.
  • the upper diffusion layer 207n11 which is the source of the NMOS transistor Tn11 is connected to the first metal wiring 213j through the silicide 209n11 and the contact 210n11, and further connected to the second metal 215c through the contact 214n11, and the reference power supply Vss. Is supplied.
  • the lower diffusion layer 202pb which is the drain of the PMOS transistor Tp11
  • the lower diffusion layer 202nc which is the drain of the NMOS transistor Tn11
  • the silicide layer 203 serves as the output WL0 of this row selection decoder.
  • the gate wiring 206a to which any of the selection address signals XA0 to XA7 supplied by the second metal wiring is input is connected to the first metal wiring 213e through the contact 211a.
  • the first metal wiring 213e extends in a parallel direction (left side in the drawing) along the row.
  • the selection address signals XA0 to XA7 extend in a direction perpendicular to the row direction, and are selected in the direction perpendicular to the first metal wiring 213e extending in parallel to the row direction.
  • a contact 214a is provided at the intersection of the second metal wiring 215d and the first metal wiring 213e of the selection address signal XA0. That is, the selection address signal XA0 is input to the gates of the PMOS transistor Tp1 and the NMOS transistor Tn1 of the NAND decoder.
  • the selection address signal lines XA2 to XA7 are omitted, but are arranged in the same manner as XA0 and XA1, and further on the left side in a form perpendicular to the row direction.
  • a contact 214z is drawn by a broken line at the intersection of the selection address signal XA1 (second metal wiring 215e) and the first metal wiring 213e, but in this figure, there is no contact here. If it is desired to input the selection address signal XA1 (second metal wiring 115e), a fictitious contact location where a contact is provided at this location is shown. Hereinafter, the same is true for the other portions.
  • the gate line 206d to which the selection address signal XB0 supplied by the second metal wiring is selectively input (input only to the selected decoder) is connected to the first metal wiring 213f via the contact 211b, and the selection address
  • the gate wiring 206c to which any of the signals XB1 to XB3 is input is connected to the first metal wiring 213g through the contact 211c.
  • the first metal wiring 213g extends in a parallel direction (left side in the drawing) along the row.
  • a contact 214b is provided at the intersection of the second metal wiring 215b and the first metal wiring 213f of the selection address signal XB0. That is, the selection address signal XB0 is input to the gates of the PMOS transistor Tp2 and the NMOS transistor Tn2 of the NAND decoder.
  • a contact 214z is drawn with a broken line at the intersection of the selection address signal XB1 (second metal wiring 215f) and the first metal wiring 213g. However, as described above, there is no contact here. , Shows the location of a fictitious contact.
  • the gate wiring 206e to which any of the selection address signals XC0 to XC7 supplied by the second metal wiring is input is connected to the first metal wiring 213h via the contact 211d.
  • the first metal wiring 213h extends in a parallel direction (left side in the drawing) along the row.
  • a contact 214c is provided at the intersection of the second metal wiring 215g and the first metal wiring 213h of the selection address signal XC0. That is, the selection address signal XC0 is input to the gates of the PMOS transistor Tp3 and the NMOS transistor Tn3 of the NAND decoder. Note that, at the intersection of the selection address signal XC1 (second metal wiring 215h) and the first metal wiring 213h, a contact 214z is drawn with a broken line, but as described above, there is no contact here, The location of a fictitious contact is shown.
  • selection address signals XC2 to XC7 are omitted for the convenience of the drawing, they are arranged on the left side in the direction perpendicular to the row direction, similarly to XC0 and XC1.
  • selection addresses XA0, XB0, and XC0 are input to the main row selection decoder, and the output is WL0 according to FIG.
  • the row selection decoder BL200D is a region surrounded by a frame in the figure, and the vertical dimension Ly3 is 2Ly1, which is twice that of the SRAM cell of FIG.
  • the power supply wiring, the reference power supply wiring, and the selection address signal line are arranged in the second metal so as to extend in the direction perpendicular to the row direction in which the number selection decoder is arranged in 4 rows and 2 columns.
  • the row selection decoder is configured by the NAND decoder and the inverter. However, only the NAND inverter, that is, the arrangement of 3 rows and 2 columns is included in the gist of the present invention.
  • Example 8 is shown in FIGS. 12a, 12b, 12c, 12d and 12e.
  • This embodiment is a row selection decoder that realizes the equivalent circuit shown in FIG. 5.
  • FIG. 12a is a plan view of the row selection decoder layout (arrangement) of the present invention
  • FIG. 12b is a cut line AA ′ in FIG. 12c is a cross-sectional view along the cut line BB ′ in FIG. 12a
  • FIG. 12d is a cross-sectional view along the cut line CC ′ in FIG. 12a
  • FIG. 12e is a cross-sectional view along the cut line BB ′ in FIG. Sectional drawing along the cut line DD 'in FIG.
  • the PMOS transistors Tp1, Tp2, and Tp3 that constitute the NAND decoder 201k and the PMOS transistor Tp11 that constitutes the inverter 202 are arranged in one column (right side in the vertical direction in the figure).
  • NMOS transistors Tn1, Tn2, Tn3, and Tn11 are arranged in one row (left side in the vertical direction in the figure).
  • the PMOS transistor Tp1 and the NMOS transistor Tn1 are arranged from the right side in the first row, the PMOS transistor Tp2 and the NMOS transistor Tn2 are arranged in the second row, and the PMOS transistor Tp3 and the NMOS transistor Tn3 are arranged in the third row.
  • the PMOS transistor Tp11 and the NMOS transistor Tn11 are arranged in the fourth row.
  • the PMOS transistors Tp1, Tp2, Tp3, the NMOS transistors Tn1, Tn2, and Tn3 are arranged so that the directions of the sources and drains are upside down.
  • Each drain of Tp2, Tp3 and NMOS transistor Tn1 is connected in common through a contact.
  • FIGS. 12a, 12b, 12c, 12d and 12e portions having the same structure as in FIG. 11 are indicated by corresponding symbols in the 200s.
  • Planar silicon layers 202p, 202na, 202nb are formed on an insulating film such as a buried oxide film layer (BOX) 201 formed on the substrate. These planar silicon layers 202p, 202na, 202nb are formed by impurity implantation or the like, respectively. It comprises a p + diffusion layer, an n + diffusion layer, and an n + diffusion layer. 203 is a silicide layer formed on the surface of the planar silicon layer (202p, 202na, 202nb).
  • 204n1, 204n2, 204n3, 204n11 are n-type silicon pillars
  • 204p1, 204p2, 204p3, 204p11 are p-type silicon pillars
  • 205 is a silicon pillar 204n1, 204n2, 204n3, 204n11, 204p1, 204p2, 204p3, 204p11.
  • 206 are gate electrodes
  • 206a, 206b, 206c, 206d, 206e, 206f and 206g are gate wirings, respectively.
  • P + diffusion layers 207p1, 207p2, 207p3, and 207p11 are formed on the uppermost portions of the silicon pillars 204n1, 204n2, 204n3, and 204n11 by impurity implantation, respectively, and the uppermost portions of the silicon pillars 204p1, 204p2, 204p3, and 204p11 are respectively formed on the uppermost portions.
  • N + diffusion layers 207n1, 207n2, 207n3, and 207n11 are formed by impurity implantation or the like.
  • 208 is a silicon nitride film for protecting the gate insulating film 205
  • 209p1, 209p2, 209p3, 209p11, 209n1, 209n2, 209n3, 209n11 are p + diffusion layers 207p1, 207p2, 207p3, 207p11, n + diffusion layers 207n1, 207n2, respectively.
  • the silicide layers 210p1, 210p2, 210p3, 210p11, 210n1, 210n2, 210n3, and 210n11 connected to 207n3 and 207n11 are silicide layers 209p1, 209p2, 209p3, 209p11, 209n1, 209n2, 209n3, and 209n11 and the first metal wiring 213b.
  • 211a is a gate wiring 06a is connected to the first metal wiring 213e
  • 211b is a contact connecting the gate wiring 206d and the first metal wiring 213h
  • 211c is a contact connecting the gate wiring 206c and the first metal wiring 213f
  • 211d is the gate wiring 206e. It is a contact for connecting the first metal wiring 213g.
  • 212a (two arranged in the upper and lower sides in the figure) is a contact connecting the silicide layer 203 and the first metal wiring 213a that covers and connects the lower diffusion layer 202p
  • 212b (two arranged in the figure) is the lower diffusion layer. This is a contact that connects the silicide layer 203 and the first metal wiring 213c (two places) that are connected to cover 202nb.
  • the silicon pillar 204n1, the lower diffusion layer 202p, the upper diffusion layer 207p1, the gate insulating film 205, and the gate electrode 206 constitute a PMOS transistor Tp1, and the silicon pillar 204n2, the lower diffusion layer 202p, the upper diffusion layer 207p2, the gate insulating film 205,
  • the gate electrode 206 constitutes the PMOS transistor Tp2, and the silicon pillar 204n3, the lower diffusion layer 202p, the upper diffusion layer 207p3, the gate insulating film 205, and the gate electrode 206 constitute the PMOS transistor Tp3, and the silicon pillar 204n11, the lower diffusion layer.
  • the gate electrode 206 constitutes the NMOS transistor Tn1, and the silicon pillar 204p2, the lower diffusion layer 202na, the upper diffusion layer 207n2, the gate insulating film 205, and the gate electrode 206 constitute the NMOS transistor Tn2, and the silicon pillar 204p3, the lower diffusion layer.
  • 202nb, the upper diffusion layer 207n3, the gate insulating film 205, and the gate electrode 206 constitute an NMOS transistor Tn3.
  • the silicon pillar 204p11, the lower diffusion layer 202nb, the upper diffusion layer 207n11, the gate insulating film 205, and the gate electrode 206 constitute an NMOS transistor. Configure Tn11.
  • the gate wiring 206b is connected to the gate electrode 206 of the PMOS transistor Tp1 and the NMOS transistor Tn1, and the gate wiring 206a is connected to the gate electrode 206 of the NMOS transistor Tn1.
  • a gate wiring 206d is connected to the gate electrodes 206 of the PMOS transistor Tp2 and the NMOS transistor Tn2, and a gate wiring 206c is connected to the gate electrode 206 of the NMOS transistor Tn2.
  • a gate wiring 206f is connected to the gate electrodes 206 of the PMOS transistor Tp3 and NMOS transistor Tn3, and a gate wiring 206e is connected to the gate electrode 206 of the NMOS transistor Tn3.
  • a gate wiring 206g is connected to the gate electrodes 206 of the PMOS transistor Tp11 and the NMOS transistor Tn11.
  • the sources of the PMOS transistors Tp1, Tp2, Tp3, and Tp11 are the lower diffusion layer 202p, which is connected to the first metal wiring 213a via the silicide 203 and the contacts 212a (upper and lower two arrangements in the figure), and further, the first metal wiring 213a is connected to the second metal wiring 215a via a contact 214d, and the power source Vcc is supplied to 215a.
  • the second metal wiring 215a extends in a direction perpendicular to the row direction.
  • the upper diffusion layer 207p1 which is the drain of the PMOS transistor Tp1 is connected to the first metal wiring 213b via the silicide 209p1 and the contact 210p1, and the first metal wiring 213b becomes the output DECOUT0.
  • the upper diffusion layer 207p2 which is the drain of the PMOS transistor Tp2 is connected to the first metal wiring 213b via the silicide 209p2 and the contact 210p2.
  • the upper diffusion layer 207p3, which is the drain of the PMOS transistor Tp3, is connected to the first metal wiring 213b via the silicide 209p3 and the contact 210p3.
  • the upper diffusion layer 207n1 which is the drain of the NMOS transistor Tn1 is connected to the first metal wiring 213b via the silicide 209n1 and the contact 210n1.
  • the drains of the PMOS transistors Tp1, Tp2, Tp3 and the NMOS transistor Tn1 are commonly connected to the first metal wiring 213b through the contacts.
  • the lower diffusion layer 202na serving as the source of the NMOS transistor Tn1 is connected to the drain of the NMOS transistor Tn2 through the silicide layer 203.
  • the upper diffusion layer 207n2 that is the source of the NMOS transistor Tn2 is connected to the first metal wiring 213d through the silicide 209n2 and the contact 210n2.
  • the upper diffusion layer 207n3, which is the drain of the NMOS transistor Tn3, is connected to the first metal wiring 213d via the silicide 209n3 and the contact 210n3.
  • the source of the NMOS transistor Tn2 and the drain of the NMOS transistor Tn3 are connected via the first metal wiring 213d.
  • the source of the NMOS transistor Tn3 is connected to the first metal wiring 213c via the lower diffusion layer 202nb, the silicide region 203, and the contact 212b (two places in the figure), and the first metal wiring 213c is further connected to the first metal via the contact 214e.
  • the reference power supply Vss is supplied to the two metal wirings 215c.
  • the second metal wiring 215c extends in a direction perpendicular to the row direction.
  • the source of the PMOS transistor Tp11 is the lower diffusion layer 202p, which is shared with the PMOS transistors Tp1, Tp2, and Tp3 through the silicide 203, and is connected to the second metal wiring 215a through the contact 212a and the first metal wiring 213a.
  • the upper diffusion layer 207p11 serving as the drain of the PMOS transistor Tp11 is connected to the first metal wiring 213k via the silicide layer 209p11 and the contact 210p11, and becomes the output WL0.
  • the upper diffusion layer 207n11 serving as the drain of the NMOS transistor Tn11 is connected to the first metal wiring 213k via the silicide layer 209n11 and the contact 210n11.
  • the gate wiring 206a to which any of the selection address signals XA0 to XA7 supplied by the second metal wiring is input is connected to the first metal wiring 213e through the contact 211a.
  • the first metal wiring 213e extends in a parallel direction (left side in the drawing) along the row.
  • the selection address signals XA0 to XA7 extend in a direction perpendicular to the row direction, and are selected in the direction perpendicular to the first metal wiring 213e extending in parallel to the row direction.
  • a contact 214a is provided at the intersection of the second metal wiring 215d and the first metal wiring 213e of the selection address signal XA0. That is, the selection address signal XA0 is input to the gates of the PMOS transistor Tp1 and the NMOS transistor Tn1 of the NAND decoder.
  • the selection address signal lines XA2 to XA7 are omitted, but are arranged in the same manner as XA0 and XA1, and further on the left side in a form perpendicular to the row direction.
  • a contact 214z is drawn by a broken line at the intersection of the selection address signal XA1 (second metal wiring 215e) and the first metal wiring 213e, but in this figure, there is no contact here. If it is desired to input the selection address signal XA1 (second metal wiring 115e), a fictitious contact location where a contact is provided at this location is shown.
  • the gate wiring 206d to which the selection address signal XB0 supplied by the second metal wiring is selectively inputted is connected to the first metal wiring 213h through the contact 211b, and any of the selection address signals XB1 to XB3 is inputted.
  • the gate wiring 206c is connected to the first metal wiring 213f through the contact 211c.
  • the first metal wiring 213f extends in a parallel direction (left side in the drawing) along the row.
  • the selection address signals XB0 to XB3 extend in a direction perpendicular to the row direction, and a contact 214b is arranged at one of the intersections of the first metal wiring 213f or the first metal wiring 213h to select the selection address signal XBi.
  • a contact 214b is provided at the intersection of the second metal wiring 215b and the first metal wiring 213h of the selection address signal XB0. That is, the selection address signal XB0 is input to the gates of the PMOS transistor Tp2 and the NMOS transistor Tn2 of the NAND decoder.
  • a contact 214z is drawn by a broken line at the intersection of the selection address signal XB1 (second metal wiring 215f) and the first metal wiring 213f. However, as described above, there is no contact here. , Shows the location of a fictitious contact.
  • the gate wiring 206e to which any of the selection address signals XC0 to XC7 supplied by the second metal wiring is input is connected to the first metal wiring 213g through the contact 211d.
  • the first metal wiring 213g extends in a parallel direction (left side in the drawing) along the row.
  • a contact 214c is provided at the intersection of the second metal wiring 215g and the first metal wiring 213g of the selection address signal XC0. That is, the selection address signal XC0 is input to the gates of the PMOS transistor Tp3 and the NMOS transistor Tn3 of the NAND decoder.
  • a contact 214z is drawn by a broken line at the intersection of the selection address signal XC1 (second metal wiring 215h) and the first metal wiring 213g. However, as described above, there is no contact here. The location of a fictitious contact is shown.
  • selection address signals XC2 to XC7 are omitted for the convenience of the drawing, they are arranged on the left side in the direction perpendicular to the row direction, similarly to XC0 and XC1.
  • selection addresses XA0, XB0, and XC0 are input to the main row selection decoder, and the output is WL0 according to FIG.
  • the row selection decoder BL200E is an area surrounded by a frame in the figure, and the vertical dimension Ly4 has a diffusion space which is a dead space with respect to four vertical rows, and therefore, from Ly3 in FIG. Can be small.
  • the power supply wiring, the reference power supply wiring, and the selection address signal line are arranged in the second metal so as to extend in the direction perpendicular to the row direction in which the number selection decoder is arranged in 4 rows and 2 columns.
  • FIG. 13 shows still another semiconductor memory device including SRAM cells.
  • the row selection decoder is configured by 4-input NAND.
  • the difference from FIG. 1 is a row selection decoder 210 and a predecoder 310 that generates an address selection signal.
  • the row address signal assignment is the same as A0 to A7, and the number of word lines is 256. Therefore, four types of predecoders 310A, 310B, 310C, and 310D are provided corresponding to the 4-input NAND.
  • 310A receives address signals A0 to A1 and outputs address selection signals XA0 to XA3.
  • 310B receives address signals A2 to A3 and outputs address selection signals XB0 to XB3.
  • 310C receives address signals A4 to A5 and outputs address selection signals XC0 to XC3.
  • 310D receives address signals A6 to A7 and outputs address selection signals XD0 to XD3.
  • the 4-input NAND decoder 211 is supplied with any one of the sets of address selection signals A0 to XA3, XB0 to XB3, XC0 to XC3, and XD0 to XD3.
  • XA1, XB0, XC0, and XD0 are connected to the NAND decoder 211 that outputs DECOUT1.
  • the number of address selection signals in FIG. 1 is 8 for XA, 4 for XB, and 8 for XC, which requires a total of 20 wires.
  • the address selection signals of the XA group are 4, the XB group is 4, the XC group is 4, and the XD group is 4, which can be realized with a total of 16 wires.
  • FIG. 14 shows a selection operation table of the row selection decoder similar to FIG.
  • a circled address selection signal is input to the NAND circuit 211, the output DECOUT of the corresponding NAND circuit 211 is selected.
  • FIG. 15 shows a NAND decoder 211-k of the present invention.
  • Tp1, Tp2, Tp3, and Tp4 are PMOS transistors configured by SGT
  • Tn1, Tn2, Tn3, and Tn4 are NMOS transistors that are also configured by SGT.
  • the sources of the PMOS transistors Tp1, Tp2, Tp3, and Tp4 are connected to the power supply Vcc, and the drains are commonly connected to the node N1.
  • the node N1 becomes the output DECOUTk.
  • the drain of the NMOS transistor Tn1 is connected to the node N1, the source is connected to the drain of the NMOS transistor Tn2 through the node N2, and the source of the NMOS transistor Tn2 is connected to the drain of the NMOS transistor Tn3 through the node N3.
  • the source of Tn3 is connected to the drain of the NMOS transistor Tn4 via the node N4, and the source of the NMOS transistor Tn4 is connected to the reference power supply Vss.
  • Example 9 is shown in FIGS. 16a, 16b, 16c, 16d and 16e.
  • 16a is a plan view of the row selection decoder layout (arrangement) of the present invention
  • FIG. 16b is a cross-sectional view along the cut line AA ′ in FIG. 16a
  • FIG. 16c is a cut line BB ′ in FIG. 16d
  • FIG. 16e is a cross-sectional view taken along the cut line DD ′ in FIG. 16a.
  • a PMOS transistor Tp4 and an NMOS transistor Tn4 are additionally arranged on the right side of the plan view of the layout (arrangement) of the 3-input NAND decoder in FIG. 8a.
  • the structures and arrangement of the PMOS transistors Tp1, Tp2, Tp3 and the NMOS transistors Tn1, Tn2, Tn3 are the same as those in FIG. In FIG. 16, the location of the address selection signal by the second metal and the connection method are partially different because the PMOS transistor Tp4 and the NMOS transistor Tn4 are arranged on the right side. 16a, FIG. 16b, FIG. 16c, FIG. 16d, and FIG. 16e, the same structure as that of FIG. 8a, FIG. 8b, FIG. 8c, FIG. 8d, FIG. Are indicated by corresponding symbols in the 100s.
  • Planar silicon layers 102p, 102na, and 102nb are formed on an insulating film such as a buried oxide film layer (BOX) 101 formed on the substrate.
  • the planar silicon layers 102p, 102na, and 102nb are formed by impurity implantation or the like, respectively. It comprises a p + diffusion layer, an n + diffusion layer, and an n + diffusion layer.
  • Reference numeral 103 denotes a silicide layer formed on the surface of the planar silicon layer (102p, 102na, 102nb).
  • 104n1, 104n2, 104n3, 104n4 are n-type silicon pillars
  • 104p1, 104p2, 104p3, 104p4 are p-type silicon pillars
  • 105 is a silicon pillar 104n1, 104n2, 104n3, 104n4, 104p1, 104p2, 104p3, 104p4.
  • 106 are gate electrodes
  • 106a, 106b, 106c, 106d, 106e, and 106f are gate wirings, respectively.
  • P + diffusion layers 107p1, 107p2, 107p3, and 107p4 are formed on the uppermost portions of the silicon pillars 104n1, 104n2, 104n3, and 104n4 by impurity implantation, respectively, and the uppermost portions of the silicon pillars 104p1, 104p2, 104p3, and 104p4 are respectively formed N + diffusion layers 107n1, 107n2, 107n3, and 107n4 are formed by impurity implantation or the like.
  • 108 is a silicon nitride film for protecting the gate insulating film 105, 109p1, 109p2, 109p3, 109p4, 109n1, 109n2, 109n3, 109n4 are p + diffusion layers 107p1, 107p2, 107p3, 107p4, n + diffusion layers 107n1, 107n2,
  • the silicide layers 110p1, 110p2, 110p3, 110p4, 110n1, 110n2, 110n3, and 110n4 connected to the 107n3 and 107n4 include the silicide layers 109p1, 109p2, 109p3, 109p4, 109n1, 109n2, 109n3, and 109n4 and the first metal wiring 113b.
  • 111c is the gate wiring 106d and the first member.
  • 111b is a contact connecting the gate wiring 106c and the first metal wiring 113f
  • 111a is a contact connecting the gate wiring 106e and the first metal wiring 113g
  • 111d is a gate wiring 106f and the first metal wiring.
  • the contact 113h is connected.
  • Reference numeral 112a (seven in the figure) is a contact for connecting the silicide layer 103 connected to cover the lower diffusion layer 102p and the first metal wiring 113a.
  • the silicon pillar 104n1, the lower diffusion layer 102p, the upper diffusion layer 107p1, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Tp1, and the silicon pillar 104n2, the lower diffusion layer 102p, the upper diffusion layer 107p2, the gate insulating film 105,
  • the gate electrode 106 constitutes the PMOS transistor Tp2, and the silicon pillar 104n3, the lower diffusion layer 102p, the upper diffusion layer 107p3, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Tp3, and the silicon pillar 104n4, the lower diffusion layer.
  • 102p, the upper diffusion layer 107p4, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Tp4.
  • the electrode 106 constitutes the NMOS transistor Tn1, and the silicon pillar 104p2, the lower diffusion layer 102na, the upper diffusion layer 107n2, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Tn2, and the silicon pillar 104p3 and the lower diffusion layer 102nb.
  • the upper diffusion layer 107n3, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Tn3.
  • the silicon pillar 104p4, the lower diffusion layer 102nb, the upper diffusion layer 107n4, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Tn4. Configure.
  • a gate wiring 106d is connected to the gate electrodes 106 of the PMOS transistor Tp1 and the NMOS transistor Tn1.
  • a gate wiring 106b is connected to the gate electrodes 106 of the PMOS transistor Tp2 and the NMOS transistor Tn2, and a gate wiring 106c is connected to the gate electrode 106 of the NMOS transistor Tn2.
  • a gate wiring 106a is connected to the gate electrodes 106 of the PMOS transistor Tp3 and NMOS transistor Tn3, and a gate wiring 106e is connected to the gate electrode 106 of the NMOS transistor Tn3.
  • a gate wiring 106f is connected to the gate electrodes 106 of the PMOS transistor Tp4 and the NMOS transistor Tn4.
  • the sources of the PMOS transistors Tp1, Tp2, Tp3, and Tp4 are the lower diffusion layer 102p, which is connected to the first metal wiring 113a via the silicide 103 and the contacts 112a (seven in the figure), and the first metal wiring 113a is a contact.
  • 114d is connected to the second metal wiring 115d, and the power supply Vcc is supplied to 115d.
  • the second metal wiring 115d extends in a direction perpendicular to the row direction.
  • the first metal wiring 113a extends in the row direction and supplies the power source Vcc to the lower diffusion layer and the silicide 103, and the resistance of the silicide layer is almost negligible.
  • the upper diffusion layer 107p1 which is the drain of the PMOS transistor Tp1 is connected to the first metal wiring 113b via the silicide 109p1 and the contact 110p1, and the first metal wiring 113b becomes the output DECOUT4.
  • the upper diffusion layer 107p2 which is the drain of the PMOS transistor Tp2 is connected to the first metal wiring 113b via the silicide 109p2 and the contact 110p2.
  • the upper diffusion layer 107p3 which is the drain of the PMOS transistor Tp3 is connected to the first metal wiring 113b via the silicide 109p3 and the contact 110p3.
  • the upper diffusion layer 107p4, which is the drain of the PMOS transistor Tp4, is connected to the first metal wiring 113b via the silicide 109p4 and the contact 110p4.
  • the upper diffusion layer 107n1 which is the drain of the NMOS transistor Tn1 is connected to the first metal wiring 113b via the silicide 109n1 and the contact 110n1.
  • the drains of the PMOS transistors Tp1, Tp2, Tp3, Tp4 and the NMOS transistor Tn1 are commonly connected to the first metal wiring 113b through the contacts.
  • the lower diffusion layer 102na serving as the source of the NMOS transistor Tn1 is connected to the drain of the NMOS transistor Tn2 through the silicide layer 103.
  • the upper diffusion layer 107n2 that is the source of the NMOS transistor Tn2 is connected to the first metal wiring 113d through the silicide 109n2 and the contact 110n2.
  • the upper diffusion layer 107n3, which is the drain of the NMOS transistor Tn3, is connected to the first metal wiring 113d via the silicide 109n3 and the contact 110n3.
  • the source of the NMOS transistor Tn2 and the drain of the NMOS transistor Tn3 are connected via the first metal wiring 113d.
  • the source of the NMOS transistor Tn3 is connected to the drain of the NMOS transistor Tn4 via the lower diffusion layer 102nb and the silicide region 103.
  • the source of the NMOS transistor Tn4 is the first metal wiring via the upper diffusion layer 107n4, the silicide 109n4 and the contact 110n4.
  • the first metal wiring 113c is further connected to the second metal wiring 115a via the contact 114n4, and the reference power source Vss is supplied to 115a.
  • the second metal wiring 115a extends in a direction perpendicular to the row direction.
  • the gate wiring 106d to which any one of the selection address signals XA0 to XA3 supplied by the second metal wiring is input is connected to the first metal wiring 113e through the contact 111c.
  • the first metal wiring 113e extends in a parallel direction (left side in the drawing) along the row.
  • the selection address signals XA0 to XA3 extend in the direction perpendicular to the row direction, and the selection extends in the direction perpendicular to the first metal wiring 113e extending in parallel to the row direction.
  • a contact 114c is provided at the intersection of the second metal wiring 115i of the selection address signal XA0 and the first metal wiring 113e. That is, the selection address signal XA0 is input to the gates of the PMOS transistor Tp1 and the NMOS transistor Tn1 of the NAND decoder.
  • the selection address signal lines XA2 to XA3 are omitted in this figure, they are arranged in the same manner as XA0 and XA1 and further on the left side in a form perpendicular to the row direction.
  • a contact 114z is drawn by a broken line at the intersection of the selection address signal XA1 (second metal wiring 115j) and the first metal wiring 113e, but in this figure, there is no contact here. If it is desired to input the selection address signal XA1 (second metal wiring 115j), a fictitious contact location where a contact is provided here is shown.
  • the gate wiring 106c to which any of the selection address signals XB0 to XB3 supplied by the second metal wiring is input is connected to the first metal wiring 113f through the contact 111b.
  • the first metal wiring 113f extends in a parallel direction (left side in the drawing) along the row.
  • a contact 114b is provided at the intersection of the second metal wiring 115f of the selection address signal XB1 and the first metal wiring 113f. That is, the selection address signal XB1 is input to the gates of the PMOS transistor Tp2 and the NMOS transistor Tn2 of the NAND decoder.
  • a contact 114z is drawn by a broken line at the intersection of the selection address signal XB2 (second metal wiring 115g) and the selection address signal XB3 (second metal wiring 115h) and the first metal wiring 113f. As described above, there is no contact here, and an imaginary contact location is shown.
  • the gate wiring 106e to which any of the selection address signals XC0 to XC3 supplied by the second metal wiring is input is connected to the first metal wiring 113g through the contact 111a.
  • the first metal wiring 113g extends in a parallel direction (right side in the drawing) along the row.
  • a contact 114a is provided at the intersection of the second metal wiring 115c of the selection address signal XC0 and the first metal wiring 113g. That is, the selection address signal XC0 is input to the gates of the PMOS transistor Tp3 and the NMOS transistor Tn3 of the NAND decoder.
  • the intersection of the selection address signal XC1 (second metal wiring 115b), the selection address signal XC2 (second metal wiring 115p), the selection address signal XC3 (second metal wiring 115q) and the first metal wiring 113g is indicated by a broken line.
  • the gate wiring 106f to which any of the selection address signals XD0 to XD3 supplied by the second metal wiring is input is connected to the first metal wiring 113h via the contact 111d.
  • the first metal wiring 113h extends in a parallel direction (right side in the drawing) along the row.
  • the selection address signals XD0 to XD3 extend in the direction perpendicular to the row direction, and the selection extends in the direction perpendicular to the first metal wiring 113h extending in parallel to the row direction.
  • a contact 114d is provided at the intersection of the second metal wiring 115r of the selection address signal XD0 and the first metal wiring 113h. That is, the selection address signal XD0 is input to the gates of the PMOS transistor Tp4 and the NMOS transistor Tn4 of the NAND decoder.
  • the selection address signal lines XD2 to XD3 are omitted, but are arranged in the same manner as XD0 and XD1, and further on the right side in a form perpendicular to the row direction.
  • a contact 114z is drawn by a broken line at the intersection of the selection address signal XD1 (second metal wiring 115s) and the first metal wiring 113h, but in this figure, there is no contact here. If it is desired to input the selection address signal XD1 (second metal wiring 115s), a fictitious contact location where a contact is provided here is shown. According to this figure, selection addresses XA0, XB1, XC0, and XD0 are input to this NAND decoder, and the output is DECOUT4 according to FIG.
  • the NAND decoder BL211A is an area surrounded by a frame in the figure, and the vertical dimension is Ly2.
  • the power supply wiring, the reference power supply wiring, and the selection address signal line are arranged in the second metal so as to extend in the direction perpendicular to the row direction in which the NAND decoder is arranged in 2 rows and 4 columns.
  • Example 10 is shown in FIGS. 17a, 17b and 17c.
  • This embodiment is a NAND decoder that realizes the equivalent circuit shown in FIG. 15.
  • FIG. 17a is a plan view of the layout (arrangement) of the 4-input NAND decoder of the present invention
  • FIG. 17c shows a cross-sectional view along the cut line BB ′ in FIG. 17a.
  • the PMOS transistors Tp1, Tp2, Tp3, Tp4 constituting the NAND decoder 211k are arranged in one column in the vertical direction, and the NMOS transistors Tn1, Tn2, Tn3, Tn4. Are arranged in a row in the vertical direction. That is, in this embodiment, the PMOS transistor Tp1 and the NMOS transistor Tn1 are arranged from the right side in the first row, the PMOS transistor Tp2 and the NMOS transistor Tn2 are arranged in the second row, and the PMOS transistor Tp3 and the NMOS transistor Tn3 are arranged in the third row.
  • Planar silicon layers 202p, 202na, 202nb are formed on an insulating film such as a buried oxide film layer (BOX) 201 formed on the substrate. These planar silicon layers 202p, 202na, 202nb are formed by impurity implantation or the like, respectively. It comprises a p + diffusion layer, an n + diffusion layer, and an n + diffusion layer. 203 is a silicide layer formed on the surface of the planar silicon layer (202p, 202na, 202nb).
  • 204n1, 204n2, 204n3 and 204n4 are n-type silicon pillars
  • 204p1, 204p2, 204p3 and 204p4 are p-type silicon pillars
  • 205 is a silicon pillar 204n1, 204n2, 204n3, 204n4, 204p1, 204p2, 204p3 and 204p4.
  • 206 are gate electrodes
  • 206a, 206b, 206c, 206d, 206e, 206f, 206g and 206h are gate wirings, respectively.
  • P + diffusion layers 207p1, 207p2, 207p3, and 207p4 are formed by impurity implantation or the like on the uppermost portions of the silicon pillars 204n1, 204n2, 204n3, and 204n4, respectively.
  • N + diffusion layers 207n1, 207n2, 207n3, and 207n4 are formed by impurity implantation or the like.
  • 208 is a silicon nitride film for protecting the gate insulating film 205.
  • the silicide layers 210p1, 210p2, 210p3, 210p4, 210n1, 210n2, 210n3, and 210n4 connected to 207n3 and 207n4 are silicide layers 209p1, 209p2, 209p3, 209p4, 209n1, 209n2, 209n3, and 209n4 and the first metal wiring 213b. 213b, 213b, 213b, 213d, 213d, and 213c, respectively.
  • 211b is a contact connecting the gate wiring 206d and the first metal wiring 213h
  • 211c is a contact connecting the gate wiring 206c and the first metal wiring 213f
  • 211d is the gate wiring 206e and the first metal wiring.
  • Reference numeral 211e denotes a contact for connecting the gate wiring 206h and the first metal wiring 213i.
  • Reference numeral 212a (two in the figure) is a contact for connecting the first metal wiring 213a and the silicide layer 203 connected to cover the lower diffusion layer 202p.
  • the silicon pillar 204n1, the lower diffusion layer 202p, the upper diffusion layer 207p1, the gate insulating film 205, and the gate electrode 206 constitute a PMOS transistor Tp1, and the silicon pillar 204n2, the lower diffusion layer 202p, the upper diffusion layer 207p2, the gate insulating film 205, The gate electrode 206 constitutes the PMOS transistor Tp2, and the silicon pillar 204n3, the lower diffusion layer 202p, the upper diffusion layer 207p3, the gate insulating film 205, and the gate electrode 206 constitute the PMOS transistor Tp3, and the silicon pillar 204n4, the lower diffusion layer.
  • the upper diffusion layer 207n3, the gate insulating film 205, and the gate electrode 206 constitute the NMOS transistor Tn3.
  • the silicon pillar 204p4, the lower diffusion layer 202nb, the upper diffusion layer 207n4, the gate insulating film 205, and the gate electrode 206 constitute the NMOS transistor Tn4. Configure.
  • the gate wiring 206b is connected to the gate electrode 206 of the PMOS transistor Tp1 and the NMOS transistor Tn1, and the gate wiring 206a is connected to the gate electrode 206 of the NMOS transistor Tn1.
  • a gate wiring 206d is connected to the gate electrodes 206 of the PMOS transistor Tp2 and the NMOS transistor Tn2, and a gate wiring 206c is connected to the gate electrode 206 of the NMOS transistor Tn2.
  • a gate wiring 206f is connected to the gate electrodes 206 of the PMOS transistor Tp3 and NMOS transistor Tn3, and a gate wiring 206e is connected to the gate electrode 206 of the NMOS transistor Tn3.
  • a gate wiring 206g is connected to the gate electrode 206 of the PMOS transistor Tp4 and the NMOS transistor Tn4, and a gate wiring 206h is connected to the gate electrode 206 of the NMOS transistor Tn4.
  • the sources of the PMOS transistors Tp1, Tp2, Tp3, and Tp4 are the lower diffusion layer 202p, which is connected to the first metal wiring 213a via the silicide 203 and the contacts 212a (upper and lower two arrangements in the figure), and further, the first metal wiring 213a is connected to the second metal wiring 215a via a contact 214d, and the power source Vcc is supplied to 215a.
  • the second metal wiring 215a extends in a direction perpendicular to the row direction.
  • the upper diffusion layer 207p1 which is the drain of the PMOS transistor Tp1 is connected to the first metal wiring 213b via the silicide 209p1 and the contact 210p1, and the first metal wiring 213b becomes the output DECOUT0.
  • the upper diffusion layer 207p2 which is the drain of the PMOS transistor Tp2 is connected to the first metal wiring 213b via the silicide 209p2 and the contact 210p2.
  • the upper diffusion layer 207p3, which is the drain of the PMOS transistor Tp3, is connected to the first metal wiring 213b via the silicide 209p3 and the contact 210p3.
  • the upper diffusion layer 207p4 which is the drain of the PMOS transistor Tp4 is connected to the first metal wiring 213b through the silicide 209p4 and the contact 210p4.
  • the upper diffusion layer 207n1 which is the drain of the NMOS transistor Tn1 is connected to the first metal wiring 213b via the silicide 209n1 and the contact 210n1.
  • the drains of the PMOS transistors Tp1, Tp2, Tp3, Tp4 and the NMOS transistor Tn1 are commonly connected to the first metal wiring 213b through the contacts.
  • the lower diffusion layer 202na serving as the source of the NMOS transistor Tn1 is connected to the drain of the NMOS transistor Tn2 through the silicide layer 203.
  • the upper diffusion layer 207n2 that is the source of the NMOS transistor Tn2 is connected to the first metal wiring 213d through the silicide 209n2 and the contact 210n2.
  • the upper diffusion layer 207n3, which is the drain of the NMOS transistor Tn3, is connected to the first metal wiring 213d via the silicide 209n3 and the contact 210n3.
  • the source of the NMOS transistor Tn2 and the drain of the NMOS transistor Tn3 are connected via the first metal wiring 213d.
  • the source of the NMOS transistor Tn3 is connected to the drain of the NMOS transistor Tn4 through the lower diffusion layer 202nb and the silicide region 203.
  • the upper diffusion layer 207n4 serving as the source of the NMOS transistor Tn4 is connected to the first metal wiring 213c via the silicide 209n4 and the contact 210n4, and 213c is further connected to the second metal wiring 215c via the contact 214n4. Is supplied with a reference power supply Vss.
  • the second metal wiring 215c extends in a direction perpendicular to the row direction.
  • the gate wiring 206a to which any of the selection address signals XA0 to XA3 supplied by the second metal wiring is input is connected to the first metal wiring 213e through the contact 211a.
  • the first metal wiring 213e extends in a parallel direction (left side in the drawing) along the row.
  • the selection address signals XA0 to XA3 extend in a direction perpendicular to the row direction, and are selected in the direction perpendicular to the first metal wiring 213e extending in parallel to the row direction.
  • a contact 214a is provided at the intersection of the second metal wiring 215d and the first metal wiring 213e of the selection address signal XA0. That is, the selection address signal XA0 is input to the gates of the PMOS transistor Tp1 and the NMOS transistor Tn1 of the NAND decoder.
  • the selection address signal lines XA2 to XA3 are omitted in this figure, they are arranged in the same manner as XA0 and XA1 and further on the left side in a form perpendicular to the row direction.
  • a contact 214z is drawn by a broken line at the intersection of the selection address signal XA1 (second metal wiring 215e) and the first metal wiring 213e, but in this figure, there is no contact here. If it is desired to input the selection address signal XA1 (second metal wiring 115e), a fictitious contact location where a contact is provided at this location is shown.
  • the gate wiring 206d to which the selection address signal XB0 supplied by the second metal wiring is selectively inputted is connected to the first metal wiring 213h through the contact 211b, and any of the selection address signals XB1 to XB3 is inputted.
  • the gate wiring 206c is connected to the first metal wiring 213f through the contact 211c.
  • the first metal wiring 213f extends in a parallel direction (left side in the drawing) along the row.
  • the selection address signals XB0 to XB3 extend in a direction perpendicular to the row direction, and a contact 214b is arranged at one of the intersections of the first metal wiring 213f or the first metal wiring 213h to select the selection address signal XBi.
  • a contact 214b is provided at the intersection of the second metal wiring 215b and the first metal wiring 213h of the selection address signal XB0. That is, the selection address signal XB0 is input to the gates of the PMOS transistor Tp2 and the NMOS transistor Tn2 of the NAND decoder.
  • a contact 214z is drawn by a broken line at the intersection of the selection address signal XB1 (second metal wiring 215f) and the first metal wiring 213f. The location of the contact is shown.
  • the selection address signals XB2 to XB3 are omitted for the convenience of the drawing, they are arranged on the left side in the direction perpendicular to the row direction, like XB0 and XB1.
  • the gate wiring 206e to which any of the selection address signals XC0 to XC3 supplied by the second metal wiring is input is connected to the first metal wiring 213g through the contact 211d.
  • the first metal wiring 213g extends in a parallel direction (left side in the drawing) along the row.
  • a contact 214c is provided at the intersection of the second metal wiring 215g and the first metal wiring 213g of the selection address signal XC0. That is, the selection address signal XC0 is input to the gates of the PMOS transistor Tp3 and the NMOS transistor Tn3 of the NAND decoder.
  • a contact 214z is drawn by a broken line at the intersection of the selection address signal XC1 (second metal wiring 215h) and the first metal wiring 213g. However, as described above, there is no contact here. The location of a fictitious contact is shown.
  • the selection address signals XC2 to XC3 are omitted for the sake of illustration, they are arranged further on the left side in the direction perpendicular to the row direction, like XC0 and XC1.
  • the gate wiring 206h to which any of the selection address signals XD0 to XD3 supplied by the second metal wiring is input is connected to the first metal wiring 213i through the contact 211e.
  • the first metal wiring 213i extends in a parallel direction along the row (left side in the figure).
  • a contact 214d is provided at the intersection of the second metal wiring 215i and the first metal wiring 213i of the selection address signal XD0.
  • the selection address signal XD0 is input to the gates of the PMOS transistor Tp4 and the NMOS transistor Tn4 of the NAND decoder.
  • a contact 214z is drawn by a broken line at the intersection of the selection address signal XD1 (second metal wiring 215j) and the first metal wiring 213i. However, as described above, there is no contact here. The location of a fictitious contact is shown.
  • the selection address signals XD2 to XD3 are omitted for the sake of illustration, they are further arranged on the left side in the direction perpendicular to the row direction, like XD0 and XD1.
  • selection addresses XA0, XB0, XC0, and XD0 are input to the main row selection decoder, and the output is DECOUT0 according to FIG.
  • the row selection decoder BL211B is an area surrounded by a frame in the figure, and the vertical dimension Ly5 has 2.0 diffusion intervals as a dead space with respect to 4 vertical rows.
  • the power supply wiring, the reference power supply wiring, and the selection address signal line are arranged in the second metal so as to extend in the direction perpendicular to the row direction in which the number selection decoder is arranged in 4 rows and 2 columns.
  • FIG. 18 shows an embodiment 11 in which the embodiment of FIG. 4 is arranged by a bulk CMOS process.
  • 18a is a plan view of the layout (arrangement) of the 3-input NAND decoder of the present invention
  • FIG. 18b is a cross-sectional view along the cut line AA ′ in FIG. 18a
  • FIG. 18c is a cut line B-- in FIG. FIG.
  • FIG. 18d shows a cross-sectional view along the cut line CC ′ in FIG. 18a.
  • FIGS. 18a, 18b, 18c, and 18d portions having the same structure as in FIGS. 4a, 4b, 4d, 4f, and 4i are indicated by corresponding symbols in the same 100s.
  • FIGS. 18b, 18c, and 18d there is no difference between the BOX process of FIG. 4 and the bulk CMOS process of FIG. 18 in the plan view of FIG.
  • FIGS. 18b, 18c, and 18d there is no difference between the BOX process of FIG. 4 and the bulk CMOS process of FIG. 18 in the plan view of FIG.
  • FIGS. 18b, 18c, and 18d there are differences in the cross-sectional views of FIGS. 18b, 18c, and 18d.
  • reference numeral 150 denotes a p-type silicon substrate.
  • Reference numeral 160 denotes an insulator for element isolation (isolation).
  • Reference numeral 170 denotes an n ⁇ region which serves as a leakage preventing separation layer. Except for the p-type silicon substrate 150, the element isolation insulator 160, and the leak prevention isolation layer 170, the process and structure above the lower diffusion layer are exactly the same. Can be realized by a process.
  • the number of transistors constituting the decoder is minimized. Modifications such as arranging a plurality of transistors in parallel for the purpose of increasing the operation speed of the NAND decoder or increasing the drive capability (current amount) of the inverter are included as design matters in the present invention. In addition, providing a reset transistor for resetting the decoder and adding a standby (current cut) function are also included in the design matters.
  • the silicon column of the PMOS transistor is defined as n-type silicon and the NMOS silicon column is defined as a p-type silicon layer.
  • both the PMOS transistor and the NMOS transistor use a so-called neutral semiconductor that does not inject impurities into the silicon pillar, and the channel control, that is, the threshold values of the PMOS and NMOS are specific to the metal gate material.
  • the difference in work function (Work Function) is used.
  • the lower diffusion layer or the upper diffusion layer is covered with the silicide layer.
  • silicide is used to reduce the resistance, and other low-resistance materials may be used.
  • a generic term for metal compounds is defined as silicide.
  • the essence of the present invention is to reduce the area by commonly connecting the drains of the transistors connected to the output terminal via the lower diffusion layer, which is a feature of the SGT, in accordance with the pitch of the memory cells, or
  • the area of the transistor connected to the output terminal is reduced by commonly connecting the drains of the transistors via the upper diffusion layer and the contact, and the power supply line, the reference power supply line, and the plurality of address selection lines input to the decoder are further reduced.
  • a decoder having a reduced area including the wiring region is provided.
  • Tp1, Tp2, Tp3, Tp4, Tp11 P channel MOS transistors Qn1, Qn2, Qn3, Qn4, Qn11: N channel MOS transistors 101, 201: buried oxide film layers 102p, 102pa, 102pb, 102na, 102nb, 102nc, 202p, 202pa, 202pb, 202na, 202nb, 202nc: planar silicon layer 103, 203: silicide layer 104p1, 104p2, 104p3, 104p4, 104p11, 204p1, 204p2, 204p3, 204p4, 204p11: p-type silicon pillars 104n1, 104n2, 104n3, 104n4, 104n11, 204n1, 204n2, 204n3, 204n4, 204n11: n-type silicon pillars 105, 205: gate insulating film 106 206: Gate electrodes 106a, 106b, 106

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Abstract

　縦型トランジスタであるSurrounding Gate Transistor（ＳＧＴ）を用いて、メモリ選択用のデコーダ回路を構成する半導体装置を小さい面積で提供する。　ｍ行ｎ列に配置された複数のＭＯＳトランジスタを用いて構成されたデコーダ回路において、前記デコーダ回路を構成するＭＯＳトランジスタは、基板上に形成された平面状シリコン層上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造を有し、前記平面状シリコン層は第１の導電型を持つ第１の活性化領域と第２の導電型を持つ第２の活性化領域からなり、それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積のデコーダ回路を構成する半導体装置を提供する。

Description

半導体装置
　本発明は、半導体装置に関する。
昨今、半導体集積回路は大規模化されており、最先端のＭＰＵ（Ｍｉｃｒｏ－ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）では、トランジスタの数が１Ｇ（ギガ）個にも達する半導体チップが開発されており、従来の平面形成トランジスタ、いわゆるプレーナー型トランジスタは、非特許文献１に示されるように、ＰＭＯＳを形成するＮ－ｗｅｌｌ領域とＮＭＯＳを形成するＰ型シリコン基板（あるいはＰ－ｗｅｌｌ領域）を完全に分離する必要があり、また、Ｎ－ｗｅｌｌ領域およびＰ型シリコン基板には、それぞれ電位を与えるボディ端子が必要であり、さらに面積が大きくなる要因となっている。
この課題を解決する手段として、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ＳＧＴの製造方法、ＳＧＴを用いたＣＭＯＳインバータ、ＮＡＮＤ回路あるいはＳＲＡＭセルが開示されている。例えば、特許文献１、特許文献２、特許文献３、特許文献４を参照。
特許第５１３０５９６号公報 特許第５０３１８０９号公報 特許第４７５６２２１号公報 国際公開ＷＯ２００９／０９６４６５号公報
ＣＭＯＳ　ＯＰアンプ回路実務設計の基礎（吉澤浩和　著）ＣＱ出版社　ｐａｇｅ２３
図１９、図２０ａ、図２０ｂ、図２０ｃ、図２０ｄ、図２１に、ＳＧＴを用いたスタティック型メモリセル（以下ＳＲＡＭセルと称す）の回路図とレイアウト図を示す。
詳細は特許文献４、国際公開ＷＯ２００９／０９６４６５号公報に記載されているが、以下に簡単に説明する。
図１９は、ＳＲＡＭセルの回路図であり、Ｑｐ１、Ｑｐ２はＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと称す）、Ｑｎ１，Ｑｎ２、Ｑｎ３、Ｑｎ４はＮチャネルＭＯＳトランジスタ（以下ＮＭＯＳトランジスタと称す）、ＢＬはビット線、ＢＬＢは反転ビット線、ＷＬはワード線（行線）、Ｖｃｃは電源、Ｖｓｓは基準電源である。
図２０ａには、一例として、図１９のＳＲＡＭセルをＳＧＴで構成したレイアウトの平面図を示す。また、図２０ｂには、図２０ａにおけるカットラインＡ－Ａ’方向の断面図、図２０ｃには、図２０ａにおけるカットラインＢ－Ｂ’方向の断面図、図２０ｄには、図２０ａにおけるカットラインＣ－Ｃ’方向の断面図を示す。
図２０ａにおいて、図１９のＳＲＡＭセルのＮＭＯＳトランジスタＱｎ２、ＰＭＯＳトランジスタＱｐ２及びＮＭＯＳトランジスタＱｎ４が１行目（図の上の行）、ＮＭＯＳトランジスタＱｎ３、ＰＭＯＳトランジスタＱｐ１及びＮＭＯＳトランジスタＱｎ１が２行目（図の下の行）に、それぞれ図の左側より順番に配置されている。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１などの絶縁膜上に平面状シリコン層２ｐａ、２ｐｂ、２ｎａ、２ｎｂ、2ｎｃ、２ｎｄが形成され、不純物注入等により、２ｐａ、２ｐｂはそれぞれｐ＋拡散層、２ｎａ、２ｎｂ、2ｎｃ、２ｎｄはそれぞれｎ＋拡散層から構成される。３は、平面状シリコン層（２ｐａ、２ｐｂ、２ｎａ、２ｎｂ、2ｎｃ、２ｎｄ）の表面に形成されるシリサイド層であり、平面状シリコン層２ｎｃ、２ｐｂ、２ｎｄを接続し、また、２ｎｂ、２ｐａ、２ｎａを接続する。
４ｎ１、４ｎ２はｎ型シリコン柱、４ｐ１、４ｐ２、４ｐ３、４ｐ４はｐ型シリコン柱、５はシリコン柱４ｎ１、４ｎ２、４ｐ１、４ｐ２、４ｐ３、４ｐ４を取り巻くゲート絶縁膜、６はゲート電極、６ａ、６ｂ、６ｃ、６ｄは、それぞれゲート配線である。シリコン柱４ｎ１、４ｎ２の最上部には、それぞれｐ＋拡散層７ｐ１、７ｐ２が不純物注入等により形成され、シリコン柱４ｐ１、４ｐ２、４ｐ３、４ｐ４の最上部には、それぞれｎ＋拡散層７ｎ１、７ｎ２、７ｎ３、７ｎ４が不純物注入等により形成される。８はゲート絶縁膜５を保護するためのシリコン窒化膜、９ｐ１、９ｐ２、９ｎ１、９ｎ２、９ｎ３、９ｎ４はそれぞれｐ＋拡散層７ｐ１、７ｐ２、ｎ＋拡散層７ｎ１、７ｎ２、７ｎ３、７ｎ４に接続されるシリサイド層、１０ｐ１、１０ｐ２、１０ｎ１、１０ｎ２、１０ｎ３、１０ｎ４は、シリサイド層９ｐ１、９ｐ２、９ｎ１、９ｎ２、９ｎ３、９ｎ４と第１メタル配線１３ｃ、１３ｇ、１３ａ、１３ｆ、１３ｅ、１３ｈとをそれぞれ接続するコンタクト、１１ａはゲート配線６ａと第１メタル配線１３ｂを接続するコンタクト、１１ｂはゲート配線６ｂと第１メタル配線１３ｄを接続するコンタクト、１１ｃはゲート配線６ｃと第１メタル配線１３ｉを接続するコンタクト、１１ｄはゲート配線６ｄと第１メタル配線１３ｊを接続するコンタクトである。
また、１２ａは、下部拡散層２ｎｂ、２ｐａおよび２ｎａを接続するシリサイド３と第１メタル配線１３ｄを接続するコンタクト、１２ｂは、下部拡散層２ｎｄ、２ｐｂおよび２ｎｃを接続するシリサイド３と第１メタル配線１３ｂを接続するコンタクトである。
シリコン柱４ｎ１、下部拡散層２ｐａ、上部拡散層７ｐ１、ゲート絶縁膜５、ゲート電極６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱４ｎ２、下部拡散層２ｐｂ、上部拡散層７ｐ２、ゲート絶縁膜５、ゲート電極６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱４ｐ１、下部拡散層２ｎａ、上部拡散層７ｎ１、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱４ｐ２、下部拡散層２ｎｃ、上部拡散層７ｎ２、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱４ｐ３、下部拡散層２ｎｂ、上部拡散層７ｎ３、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎ３を構成し、シリコン柱４ｐ４、下部拡散層２ｎｄ、上部拡散層７ｎ４、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎ４を構成する。
また、ＰＭＯＳトランジスタＱｐ１とＮＭＯＳトランジスタＱｎ１のゲート電極６にはゲート配線６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極６とＮＭＯＳトランジスタＱｎ２のゲート電極６にはゲート配線６ｂが接続され、ＮＭＯＳトランジスタＱｎｎ３のゲート電極６にはゲート配線６ｃが接続され、ＮＭＯＳトランジスタＱｎ４のゲート電極６にはゲート配線６ｄが接続される。
下部拡散層２ｐａ、２ｎａ、２ｎｂはシリサイド３を介してＰＭＯＳトランジスタＱｐ１、Ｑｎ１、Ｑｎ３の共通ドレインとなり、コンタクト１２ａを介して第１メタル配線１３ｄに接続され、さらに、コンタクト１１ｂを介してゲート電極６ｂに接続される。同様に、下部拡散層２ｐｂ、２ｎｃ、２ｎｄはシリサイド３を介してＰＭＯＳトランジスタＱｐ２、Ｑｎ２、Ｑｎ４の共通ドレインとなり、コンタクト１２ｂを介して第１メタル配線１３ｂに接続され、さらに、コンタクト１１ａを介してゲート電極６ａに接続される。
ＰＭＯＳトランジスタＱｐ１、Ｑｐ２のソースである上部拡散層７ｐ１、７ｐ２は、それぞれシリサイド層９ｐ１、９ｐ２およびコンタクト１０ｐ１、１０ｐ２を介して、それぞれ第１メタル配線１３ｃ、１３ｇに接続され、さらに、コンタクト１４ｐ１、１４ｐ２を介して第２メタル配線１５ａに接続され、第２メタル配線１５ａには電源Ｖｃｃが供給される。
ＮＭＯＳトランジスタＱｎ１およびＱｎ２のソースである上部拡散層７ｎ１および７ｎ２は、それぞれシリサイド層９ｎ１、９ｎ２、コンタクト１０ｎ１、１０ｎ２を介して第１メタル配線１３ａ、１３ｆに接続され、第１メタル配線１３ａ、１３ｆには基準電源Ｖｓｓが供給される。
ＮＭＯＳトランジスタＱｎ３のソースである上部拡散層７ｎ３は、シリサイド層９ｎ３、コンタクト１０ｎ３を介して第１メタル配線１３ｅに接続され、さらにコンタクト１４ｎ３を介して第２メタル配線１５ｂに接続され、第２メタル配線１５ｂはビット線ＢＬとなる。また、ＮＭＯＳトランジスタＱｎ４のソースである上部拡散層７ｎ４は、シリサイド層９ｎ４、コンタクト１０ｎ４を介して第１メタル配線１３ｈに接続され、さらにコンタクト１４ｎ４を介して第２メタル配線１５ｃに接続され、第２メタル配線１５ｃは反転ビット線ＢＬＢとなる。また、ＮＭＯＳトランジスタＱｎ３、Ｑｎ４のゲート電極６は、それぞれゲート配線６ｃ、６ｄに接続される。ゲート配線６ｄは、図２０ｄに示すように、コンタク１１ｄ、第１メタル配線１３ｊ、コンタクト１４ｂ、第２メタル配線１５ｅ、コンタクト１６ｂを介して第３メタル配線１７に接続され、第３メタル配線１７は、ワード線（行選択信号）ＷＬとなる。同様に、ゲート配線６ｃは、コンタク１１ｃ、第１メタル配線１３ｉ、コンタクト１４ａ、第２メタル配線１５ｄ、コンタクト１６ａを介して第３メタル配線１７に接続される。
以上により、図２０ａに示すように、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、ＮＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４を２行３列の最小寸法で図１９のＳＲＡＭセルが提供できる。
なお、細線枠で囲まれたブロックＳＲＡＭがユニットセルの単位であり、高さ方向は寸法Ｌｙ１となる。
図２１には、ＳＲＡＭセルをマトリックス状に配置したＳＲＡＭセルアレイを示す。便宜上、Ｍ（０，０）Ｍ（１，０）、Ｍ（０，１）、Ｍ（１，１）の４つのＳＲＡＭセルを配置する。図２１から明らかなように、このＳＲＡＭセルは、２行３列を最小単位として、隙間なく配置ができ、最小面積でＳＲＡＭセルアレイが提供できる。
ＳＧＴを用いたＳＲＡＭは、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタが構造上完全に分離されており、プレーナトランジスタのように、ｗｅｌｌ分離が必要なく、さらに、シリコン柱はフローティングボディとなるため、プレーナトランジスタのように、ｗｅｌｌへ電位を供給するボディ端子も必要なく、非常にコンパクトにレイアウト（配置）ができることが特徴である。
上述したように、ＳＧＴの最大の特徴は、構造原理的に、シリコン柱下部の基板側に存在するシリサイド層による下層配線と、シリコン柱上部のコンタクト接続による上部配線が利用できる点にある。本発明は、このＳＧＴの特徴を利用して、２行に配置されたＳＲＡＭセルに合わせた行選択デコーダをｍ行ｎ列に並べることによりコンパクトに配置し、面積を最小にした、低価格な半導体装置を提供することが目的である。
　（１）上記の目的を達成する本発明に係る半導体装置は、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上にｍ行ｎ列に配列することによりデコーダ回路を構成する半導体装置であって、前記各トランジスタは、シリコン柱と、前記シリコン柱の側面を取り囲む絶縁体と、前記絶縁体を囲むゲートと、前記シリコン柱の上部又は下部に配置されるソース領域と、前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、前記デコーダ回路は、少なくとも、ｎ個のＰチャネルＭＯＳトランジスタとｎ個のＮチャネルＭＯＳトランジスタで構成され、前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、ｋ番目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタとｋ番目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、ｓ番目（ｓ＝１～ｎ－１）のＮチャネルＭＯＳトランジスタのソースとｓ＋１番目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、電源線に接続され、ｎ番目のＮチャネルＭＯＳトランジスタのソースは、基準電源線に接続され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、各々入力信号線に接続され、前記電源線、前記基準電源線および前記入力信号線は、同一方向に延在することを特徴とする。
（２）本発明の好ましい態様では、前記ｎ個のＰチャネルトランジスタは、１行ｎ列に配置され、前記ｎ個のＮチャネルトランジスタは、１行ｎ列に配置され、前記電源線、前記基準電源線および前記入力信号線は、前記行方向と垂直方向に延在する。
（３）また、別の態様では、前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続される。
（４）さらに別の態様では、行に垂直に延在する入力信号は第２のメタル配線により構成され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続される。
（５）また、別の態様では、前記デコーダ回路は、さらに、２行ｎ列に沿って配置された第１のインバータを具備し、前記互いに共通に接続されたｎ個のＰチャネルＭＯＳトランジスタと前記１列目のＮチャネルＭＯＳトランジスタのドレイン領域が、前記第１のインバータの入力に接続され、前記第１のインバータの出力が、前記デコーダ回路の出力となる。
（６）また、別の態様では、前記ｎ個のＰチャネルトランジスタは、ｎ行１列に配置され、前記ｎ個のＮチャネルトランジスタは、ｎ行１列に配置され、前記電源線、前記基準電源線および前記入力信号線は、前記行方向と垂直な方向に延在する。
（７）また、別の態様では、前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、前記行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続される。
（８）さらに、別の態様では、行に垂直に延在する入力信号線は第２のメタル配線により構成され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、行に並行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続される。
（９）また、別の態様では、前記デコーダ回路は、さらに、１行ｎ列に沿って配置された第１のインバータを具備し、前記互いに共通に接続されたｎ個のＰチャネルＭＯＳトランジスタと前記１列目のＮチャネルＭＯＳトランジスタのドレイン領域が、前記第１のインバータの入力に接続され、前記第１のインバータの出力が、前記デコーダ回路の出力となる。
（１０）また、本発明によれば、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上にｍ行ｎ列に配列することによりデコーダ回路を構成する半導体装置であって、前記各トランジスタは、シリコン柱と、前記シリコン柱の側面を取り囲む絶縁体と、前記絶縁体を囲むゲートと、前記シリコン柱の上部又は下部に配置されるソース領域と、前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、前記デコーダ回路は、少なくとも、ｎ個のＰチャネルＭＯＳトランジスタとｎ個のＮチャネルＭＯＳトランジスタとで構成され、前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、ｋ番目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタとｋ番目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域が、コンタクトを介して互いに接続されており、
ｓ番目（ｓ＝１～ｎ－１）のＮチャネルＭＯＳトランジスタのソースとｓ＋１番目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、電源線に接続され、ｎ番目のＮチャネルＭＯＳトランジスタのソースは、基準電源線に接続され、
前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、各々入力信号線に接続され、前記電源線、前記基準電源線および前記入力信号線は、同一方向に延在する。
（１１）本発明の好ましい態様では、前記ｎ個のＰチャネルトランジスタは、１行ｎ列に配置され、前記ｎ個のＮチャネルトランジスタは、１行ｎ列に配置され、前記電源線、前記基準電源線および前記入力信号線は、前記行方向と垂直方向に延在する。
（１２）また、別の態様では、前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、行に平行な方向に延在する第１のメタル配線に接続され、前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続される。
（１３）また、別の態様では、行に垂直に延在する入力信号線は第２のメタル配線により構成され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続される。
（１４）また、別の態様では、前記デコーダ回路を列方向に複数個配置し、前記デコーダ回路の隣接するＰチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して共通接続され、前記デコーダ回路の隣接するＮチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して共通接続される。
（１５）また、別の態様では、前記デコーダ回路は、さらに、２行ｎ列に沿って配置された第１のインバータを具備し、前記互いにコンタクトを介して共通に接続されたｎ個のＰチャネルＭＯＳトランジスタと前記第１列目のＮチャネルＭＯＳトランジスタのドレイン領域が、前記第１のインバータの入力に接続され、前記第１のインバータの出力が、前記デコーダ回路の出力となる。
（１６）また、別の態様では、前記第１のインバータは、少なくとも、ｎ＋１番目のＰチャネルＭＯＳトランジスタと、ｎ＋１番目のＮチャネルＭＯＳトランジスタで構成され、前記ｎ個のＰチャネルＭＯＳトランジスタと前記ｎ＋１番目のＰチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して共通接続されて第１メタル配線に接続され、前記ｎ列目のＮチャネルＭＯＳトランジスタと前記ｎ＋１番目のＮチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して共通接続されて第１のメタル配線に接続され、前記行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続される。
（１７）また、別の態様では、前記ｎ個のＰチャネルトランジスタは、ｎ行１列に配置され、前記ｎ個のＮチャネルトランジスタは、ｎ行１列に配置され、前記電源線、前記基準電源線および前記入力信号線は、前記行方向と垂直な方向に延在する。
（１８）また、別の態様では、前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、前記行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続される。
（１９）また、別の態様では、前記行方向に垂直に延在する入力信号は第２のメタル配線により構成され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、行に沿った方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続される。
（２０）また、別の態様では、前記デコーダ回路は、さらに、１行２列に沿って配置された第１のインバータを具備し、前記互いにコンタクトを介して共通に接続されたｎ個のＰチャネルＭＯＳトランジスタと前記１列目のＮチャネルＭＯＳトランジスタのドレイン領域が、前記第１のインバータの入力に接続され、前記第１のインバータの出力が、前記デコーダ回路の出力となる。
（２１）また、別の態様では、前記第１のインバータは、少なくとも、ｎ＋１番目のＰチャネルＭＯＳトランジスタとｎ＋１番目のＮチャネルＭＯＳトランジスタで構成され、前記ｎ個のＰチャネルＭＯＳトランジスタと前記ｎ＋１番目のＰチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して共通接続されて第１メタル配線に接続され、前記ｎ列目のＮチャネルＭＯＳトランジスタと前記ｎ＋１番目のＮチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して共通接続されて第１のメタル配線に接続され、前記行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続される。
（２２）本発明によれば、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりスタティック型メモリを構成する半導体装置であって、少なくとも６個のＭＯＳトランジスタが基板上に形成された絶縁膜上に配列されたスタティック型メモリセルが行列状に複数配置され、前記メモリセルのひとつの行線を指定する複数の行アドレス回路と、前記行アドレス回路からの信号により、前記スタティック型メモリセルのひとつの行を選択する複数の行デコーダとを具備し、前記スタティック型メモリセルを構成する６個のＭＯＳトランジスタと、前記行デコーダを構成する複数のＭＯＳトランジスタの各々は、シリコン柱と、前記シリコン柱の側面を取り囲む絶縁体と、前記絶縁体を囲むゲートと、前記シリコン柱の上部又は下部に配置されるソース領域と、前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、前記６個のトランジスタにより構成されるスタティック型メモリセルは、２行３列に配置され、前記行デコーダ回路は、少なくとも、１行ｎ列に並んだｎ個のＰチャネルＭＯＳトランジスタと１行ｎ列に並んだｎ個のＮチャネルＭＯＳトランジスタとインバータにより構成され、前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、前記２行に配置されたｋ列目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタとｋ列目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、前記ｎ個のＰチャネルＭＯＳトランジスタと１列目のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１列目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、ｓ列目（ｓ＝１～ｎ－１）のＮチャネルＭＯＳトランジスタのソースとｓ＋１列目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、行に垂直方向に延在した電源線に接続され、前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、行に垂直方向に延在した基準電源線に接続され、前記各々のゲートが互いに接続されるｎ個のトランジスタ対のゲートに接続される入力信号は、各々、行に垂直方向に延在した配線により供給されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１列目のＮチャネルＭＯＳトランジスタのドレインが前記インバータの入力ゲートに接続され、前記インバータの出力が、前記スタティック型メモリセルの行選択線に接続される。
（２３）また、別の態様では、前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、前記、行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続され、前記行に垂直に延在する入力信号は第２のメタル配線により構成され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続される。
（２４）また、本発明によれば、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりスタティック型メモリを構成する半導体装置であって、少なくとも６個のＭＯＳトランジスタが基板上に形成された絶縁膜上に配列されたスタティック型メモリセルが行列状に複数配置され、前記メモリセルのひとつの行線を指定する複数の行アドレス回路と、前記行アドレス回路からの信号により、前記スタティック型メモリセルのひとつの行を選択する複数の行デコーダとを具備し、前記スタティック型メモリセルを構成する６個のＭＯＳトランジスタと、前記行デコーダを構成する複数のＭＯＳトランジスタの各々は、シリコン柱と、前記シリコン柱の側面を取り囲む絶縁体と、前記絶縁体を囲むゲートと、前記シリコン柱の上部又は下部に配置されるソース領域と、前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、前記６個のトランジスタにより構成されるスタティック型メモリセルは、２行３列に配置され、前記行デコーダ回路は、少なくとも、１行ｎ列に並んだｎ個のＰチャネルＭＯＳトランジスタと、１行ｎ列に並んだｎ個のＮチャネルＭＯＳトランジスタとインバータにより構成され、前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、前記２行に配置されたｋ列目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタとｋ列目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、前記ｎ個のＰチャネルＭＯＳトランジスタと１列目のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１列目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにコンタクトを介して接続されており、ｓ列目（ｓ＝１～ｎ－１）のＮチャネルＭＯＳトランジスタのソースとｓ＋１列目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、行に垂直方向に延在した電源線に接続され、前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、行に垂直方向に延在した基準電源線に接続され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートに接続される入力信号は、各々、行に垂直方向に延在した配線により供給されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記第１列目のＮチャネルＭＯＳトランジスタのドレインが前記インバータの入力ゲートに接続され、前記インバータの出力が、前記スタティック型メモリセルの行選択線に接続される。
（２５）また、別の態様では、前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、行に平行な方向に延在する第１のメタル配線に接続され、前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、前記、行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続され、前記、行に垂直に延在する入力信号は第２のメタル配線により構成され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続される。
本発明の実施例の半導体記憶装置の回路図である。 本発明のデコーダ回路の選択動作図である。 本発明のＮＡＮＤデコーダ等価回路図である。 本発明の実施例１のＮＡＮＤデコーダの平面図である。 本発明の実施例１のＮＡＮＤデコーダの断面図である。 本発明の実施例１のＮＡＮＤデコーダの断面図である。 本発明の実施例１のＮＡＮＤデコーダの断面図である。 本発明の実施例１のＮＡＮＤデコーダの断面図である。 本発明の実施例１のＮＡＮＤデコーダの断面図である。 本発明の実施例１のＮＡＮＤデコーダの断面図である。 本発明の実施例１のＮＡＮＤデコーダの断面図である。 本発明の実施例１のＮＡＮＤデコーダの断面図である。 本発明の実施例２の行選択デコーダを示す等価回路図である。 本発明の実施例２の行選択デコーダの平面図である。 本発明の実施例２の行選択デコーダの断面図である。 本発明の実施例２の行選択デコーダの断面図である。 本発明の実施例２の行選択デコーダの断面図である。 本発明の実施例２の行選択デコーダの断面図である。 本発明の実施例３のメモリセルを含む行選択デコーダの平面図である。 本発明の実施例４のＮＡＮＤデコーダの平面図である。 本発明の実施例４のＮＡＮＤデコーダの断面図である。 本発明の実施例４のＮＡＮＤデコーダの断面図である。 本発明の実施例４のＮＡＮＤデコーダの断面図である。 本発明の実施例４のＮＡＮＤデコーダの断面図である。 本発明の実施例４のＮＡＮＤデコーダの断面図である。 本発明の実施例４のＮＡＮＤデコーダの断面図である。 本発明の実施例４のＮＡＮＤデコーダの断面図である。 本発明の実施例４のＮＡＮＤデコーダの断面図である。 本発明の実施例４のＮＡＮＤデコーダの断面図である。 本発明の実施例５の行選択デコーダの平面図である。 本発明の実施例５の行選択デコーダの断面図である。 本発明の実施例５の行選択デコーダの断面図である。 本発明の実施例５の行選択デコーダの断面図である。 本発明の実施例５の行選択デコーダの断面図である。 本発明の実施例６の行選択デコーダの平面図である。 本発明の実施例６の行選択デコーダの断面図である。 本発明の実施例６の行選択デコーダの断面図である。 本発明の実施例６の行選択デコーダの断面図である。 本発明の実施例７の行選択デコーダの平面図である。 本発明の実施例７の行選択デコーダの断面図である。 本発明の実施例７の行選択デコーダの断面図である。 本発明の実施例７の行選択デコーダの断面図である。 本発明の実施例７の行選択デコーダの断面図である。 本発明の実施例７の行選択デコーダの断面図である。 本発明の実施例７の行選択デコーダの断面図である。 本発明の実施例７の行選択デコーダの断面図である。 本発明の実施例８の行選択デコーダの平面図である。 本発明の実施例８の行選択デコーダの断面図である。 本発明の実施例８の行選択デコーダの断面図である。 本発明の実施例８の行選択デコーダの断面図である。 本発明の実施例８の行選択デコーダの断面図である。 本発明の別の実施例の半導体記憶装置の回路図である。 本発明のデコーダ回路の選択動作図である。 本発明のＮＡＮＤデコーダの等価回路図である。 本発明の実施例９のＮＡＮＤデコーダの平面図である。 本発明の実施例９のＮＡＮＤデコーダの断面図である。 本発明の実施例９のＮＡＮＤデコーダの断面図である。 本発明の実施例９のＮＡＮＤデコーダの断面図である。 本発明の実施例９のＮＡＮＤデコーダの断面図である。 本発明の実施例１０のＮＡＮＤデコーダの平面図である。 本発明の実施例１０のＮＡＮＤデコーダの断面図である。 本発明の実施例１０のＮＡＮＤデコーダの断面図である。 本発明の実施例１１のＮＡＮＤデコーダの平面図である。 本発明の実施例１１のＮＡＮＤデコーダの断面図である。 本発明の実施例１１のＮＡＮＤデコーダの断面図である。 本発明の実施例１１のＮＡＮＤデコーダの断面図である。 ＳＲＡＭセルの従来例を示す等価回路である。 ＳＲＡＭの従来例を示す平面図である。 ＳＲＡＭの従来例を示す断面図である。 ＳＲＡＭの従来例を示す断面図である。 ＳＲＡＭの従来例を示す断面図である。 従来のＳＲＡＭセルのマトリックスアレイである。
（実施例１）
図１に本発明に適用するメモリ用のデコーダ回路を含む、半導体記憶装置を示す。メモリセルの一例として、ＳＲＡＭセルを採用している。
１００は、図１９に示すＳＲＡＭセルをマトリックス状に配置したメモリアレイである。図では、２５６行、１６列、すなわち４０９６ビットのメモリアレイを構成する。
これらのＳＲＡＭセルは、行方向に、ワード線ＷＬｍ（ｍ＝０～２５５）、を共通接続して横方向に配置され、列方向に、ビット線ＢＬｎ(ｎ＝０～１５)、反転ビット線ＢＬｎＢを共通接続して縦方向に配置される。
２００は、行選択デコーダを示す。行選択デコーダ２００は、ＮＡＮＤデコーダ回路２０１と、その出力ＤＥＣＯＵＴｍ（ｍ＝０～２５５）を入力として行選択信号ＷＬｍを出力するインバータ２０２により構成される。
ＮＡＮＤ回路２０１には、後述するアドレス選択信号ＸＡ０～７、ＸＢ０～３、ＸＣ０～７が入力され、入力されたアドレス信号により選択的に行選択信号ＷＬｍ（＝０～２５５）のいずれかひとつを選択する。
３００は、アドレス信号を受けて、行選択デコーダを選択するアドレス選択信号ＸＡ０～７、ＸＢ０～３、ＸＣ０～７を出力するプリデコーダである。ここでは、アドレスＡ０～Ａ２を受けてアドレス選択信号ＸＡ０～７を出力する３００Ａ、アドレスＡ３～Ａ４を受けてアドレス選択信号ＸＢ０～３を出力する３００Ｂ、アドレスＡ５～Ａ７を受けてアドレス選択信号ＸＣ０～７を出力する３００Ｃにより構成される。
例えば、ＮＡＮＤ回路２０１は、アドレス選択信号ＸＡ０、ＸＢ０、ＸＣ０を受けて、ＷＬ０を選択し、アドレス選択信号ＸＡ１、ＸＢ０、ＸＣ０を受けて、ＷＬ１を選択し、同様にして、アドレス選択信号ＸＡ７、ＸＢ３、ＸＣ７を受けて、ＷＬ２５５を選択する。
４００は列選択ゲート、５００は列選択ゲート４００を選択する列選択デコーダである。列選択デコーダ５００は、列アドレスＡ８～Ａ１１を受けて、列選択信号ＣＬｎ（ｎ＝０～１５）を出力し、列選択信号ＣＬｎは、列選択ゲートに入力され、列選択ゲートトランジスタＣＧｎ（ｎ＝０～１５）およびＣＧｎＢのゲートに接続される。列選択ゲートトランジスタＣＧｎ、ＣＧｎＢのソースは、それぞれＳＲＡＭセルのビット線ＢＬｎおよび反転ビット線ＢＬｎＢに接続され、ドレインは共通にデータ線ＤＬおよび反転データ線ＤＬＢに接続される。
６００は、メモリセルからビット線および反転ビット線を介してデータ線に読み出される微小な読み出し信号を受けて、増幅して出力するセンスアンプ、７００はセンスアンプ６００の信号を受けて、外部に出力する読み出し信号ＤＯＵＴを作成する出力回路である。
また、８００は、入力データＤＩＮを受けて、ＳＲＡＭセルにデータを書き込む信号を作成する書き込み回路である。
図１に示すように、２行ピッチの最小単位で配置されるＳＲＡＭセルは、アドレス信号を受けて、行選択デコーダを介して行選択線ＷＬｍ（ｍ＝０～２５５）のいずれかひとつにより選択されるため、行選択デコーダも、２行配置の最小単位で配置を行う必要がある。
図２には、行選択デコーダの選択動作表を示す。丸印のアドレス選択信号がＮＡＮＤ回路２０１に入力されると、対応したＮＡＮＤ回路２０１の出力ＤＥＣＯＵＴが選択される。例えば、アドレス選択信号ＸＡ２、ＸＢ１、ＸＣ０が入力されると、ＮＡＮＤ回路２０１はＤＥＣＯＵＴ１０が選択される、すなわち、この行選択デコーダを選択するアドレス選択信号は、ＸＡが８本、ＸＢが４本、ＸＣが８本、合計２０本のアドレス選択信号を行選択デコーダ２００に供給する必要がある。
図３に本発明のＮＡＮＤデコーダ２０１を示す。
Ｔｐ１、Ｔｐ２、Ｔｐ３は、ＳＧＴで構成されたＰＭＯＳトランジスタ、Ｔｎ１、Ｔｎ２、Ｔｎ３は、同じくＳＧＴで構成されたＮＭＯＳトランジスタである。前記ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３のソースは電源Ｖｃｃに接続され、ドレインは共通にノードＮ１に接続される。ノードＮ１は出力ＤＥＣＯＵＴｋとなる。ＮＭＯＳトランジスタＴｎ１のドレインはノードＮ１に接続され、ソースはノードＮ２を介してＮＭＯＳトランジスタＴｎ２のドレインに接続され、ＮＭＯＳトランジスタＴｎ２のソースはノードＮ３を介してＮＭＯＳトランジスタＴｎ３のドレインに接続され、ＮＭＯＳトランジスタＴｎ３のソースは基準電源Ｖｓｓに接続される。また、ＰＭＯＳトランジスタＴｐ１、ＮＭＯＳトランジスタＴｎ１のゲートには入力信号ＸＡｈ（ｈ＝０～７）が接続され、ＰＭＯＳトランジスタＴｐ２、ＮＭＯＳトランジスタＴｎ２のゲートには入力信号ＸＢｉ（ｉ＝０～３）が接続され、ＰＭＯＳトランジスタＴｐ３、ＮＭＯＳトランジスタＴｎ３のゲートには入力信号ＸＣｊ（ｊ＝０～７）が接続される。
図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅ、図４ｆ、図４ｇ、図４ｈおよび図４ｉに、実施例１を示す。図４ａは、本発明の３入力ＮＡＮＤデコーダレイアウト（配置）の平面図、図４ｂは、図４ａにおけるカットラインＡ－Ａ’に沿った断面図、図４ｃは、図４ａにおけるカットラインＢ－Ｂ’に沿った断面図、図４ｄは、図４ａにおけるカットラインＣ－Ｃ’に沿った断面図、図４ｅは、図４ａにおけるカットラインＤ－Ｄ’に沿った断面図、図４ｆは、図４ａにおけるカットラインＥ－Ｅ’に沿った断面図、図４ｇは、図４ａにおけるカットラインＦ－Ｆ’に沿った断面図、図４ｈは、図４ａにおけるカットラインＧ－Ｇ’に沿った断面図、図４ｉは、図４ａにおけるカットラインＨ－Ｈ’に沿った断面図を示す。
図４ａにおいて、図３のＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ１、Ｔｐ２及びＴｐ３が１行目（図の上の行）、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２及びＴｎ３が２行目（図の下の行）に、それぞれ図の右側より順番に配置されている。
なお、図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅ、図４ｆ、図４ｇ、図４ｈおよび図４ｉにおいて、図２０ａ、図２０ｂ、図２０ｃ、図２０ｄと同じ構造の箇所については、１００番台の対応する記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂが形成され、この平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐ、１０２ｎａ、１０２ｎｂ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｐ、１０２ｎａを接続する。１０４ｎ１、１０４ｎ２、１０４ｎ３はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｐ１、１０４ｐ２、１０４ｐ３を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、及び１０６ｄは、それぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｎ１、１１０ｎ２、１１０ｎ３は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３と第１メタル配線１１３ａ、１１３ａ、１１３ａ、１１３ｄ、１１３ｄ、１１３ｃとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ａと第１メタル配線１１３ｅを接続するコンタクト、１１１ｂはゲート配線１０６ｃと第１メタル配線１１３ｆを接続するコンタクト、１１１ｃはゲート配線１０６ｄと第１メタル配線１１３ｇを接続するコンタクトである。
また、１１２ａは、下部拡散層１０２ｐと下部拡散層１０２ｎａとを接続するシリサイド１０３と第１メタル配線１１３ｂを接続するコンタクトである。
シリコン柱１０４ｎ１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスＴｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ３を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ３を構成する。
また、ＰＭＯＳトランジスタＴｐ１およびＮＭＯＳトランジスタＴｎ１のゲート電極１０６にはゲート配線１０６ａが接続される。ＰＭＯＳトランジスタＴｐ２およびＮＭＯＳトランジスタＴｎ２のゲート電極１０６にはゲート配線１０６ｂが接続され、さらに、ＮＭＯＳトランジスタＴｎ２のゲート電極１０６にはゲート配線１０６ｃが接続される。ＰＭＯＳトランジスタＴｐ３およびＮＭＯＳトランジスタＴｎ３のゲート電極１０６にはゲート配線１０６ｄが接続される。
下部拡散層１０２ｐ及び１０２ｎａはシリサイド１０３を介してＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３及びＮＭＯＳトランジスタＴｎ１の共通ドレインとなり、コンタクト１１２ａを介して第１メタル配線１１３ｂに接続され、出力ＤＥＣＯＵＴ１となる。ＰＭＯＳトランジスタＴｐ１のソースである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａはさらに、コンタクト１１４ｐ１を介して第２メタル配線１１５ｃに接続され、１１５ｃには電源Ｖｃｃが供給される。ここで、第２メタル配線は、行方向と垂直な方向へ延在する。ＰＭＯＳトランジスタＴｐ２のソースである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して、行方向に沿って延在している第１メタル配線１１３ａに接続される。また、ＰＭＯＳトランジスタＴｐ３のソースである上部拡散層１０７ｐ３はシリサイド１０９ｐ３、コンタクト１１０ｐ３を介して第１メタル配線１１３ａに接続される。ＮＭＯＳトランジスタＴｎ１のソースである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ｄに接続される。ＮＭＯＳトランジスタＴｎ２のドレインである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｄに接続される。ここで、ＮＭＯＳトランジスタＴｎ１のソースとＮＭＯＳトランジスタＴｎ２のドレインは、第１メタル配線１１３ｄを介して接続される。また、ＮＭＯＳトランジスタＴｎ２のソースは下部拡散層１０２ｎｂとシリサイド領域１０３を介してＮＭＯＳトランジスタＴｎ３のドレインと接続され、ＮＭＯＳトランジスタＴｎ３のソースは、コンタクト１１０ｎ３を介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃは、さらにコンタクト１１４ｎ３を介して第２メタル配線１１５ｇに接続され、１１５ｇには基準電源Ｖｓｓが供給される。ここで、第２メタル配線１１５ｇは、行方向と垂直な方向に延在する。
第２メタル配線により供給される選択アドレス信号ＸＡ０～ＸＡ７のいずれかが入力されるゲート配線１０６ａは、コンタクト１１１ａを介して第１メタル配線１１３ｅに接続される。第１メタル配線１１３ｅは、行に沿って平行な方向（図の右側）へ延在する。選択アドレス信号ＸＡ０～ＸＡ７は、行方向と垂直な方向へ延在しており、行方向と平行に延在している第１メタル配線１１３ｅと行方向と垂直な方向に延在している選択アドレス信号ＸＡ０～ＸＡ７のいずれかひとつの交点に、コンタクト１１４ａを配置して、選択アドレス信号ＸＡｈ（ｈ＝０～７）をゲート配線１０６ａに接続する。図では、選択アドレス信号ＸＡ１の第２メタル配線１１５ａと第１メタル配線１１３ｅの交点にコンタクト１１４ａを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１のゲートには、選択アドレス信号ＸＡ１が入力される。
本図では、選択アドレス信号線ＸＡ２～ＸＡ７は省略してあるが、ＸＡ０、ＸＡ１と同様な配置で、さらに右側に、行方向に対して垂直な形で配置される。
なお、選択アドレス信号ＸＡ０（第２メタル配線１１５ｂ）と第１メタル配線１１３ｅとの交点には、破線にてコンタクト１１４ｚが描かれているが、本図では、ここにはコンタクトは存在せず、もし、選択アドレス信号ＸＡ０（第２メタル配線１１５ｂ）を入力させたい場合には、ここの箇所にコンタクトを設けるという、架空のコンタクトの箇所を示している。以下、他の箇所についても同様な意味である。
第２メタル配線により供給される選択アドレス信号ＸＢ０～ＸＢ３のいずれかが入力されるゲート配線１０６ｃは、コンタクト１１１ｂを介して第１メタル配線１１３ｆに接続される。第１メタル配線１１３ｆは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＢ０～ＸＢ３は、行方向と垂直な方向へ延在しており、第１メタル配線１１３ｆとの交点のいずれかひとつにコンタクト１１４ｂを配置して、選択アドレス信号ＸＢｉ（ｉ＝０～３）をゲート配線１０６ｃに接続する。図では、選択アドレス信号ＸＢ０の第２メタル配線１１５ｄと第１メタル配線１１３ｆの交点にコンタクト１１４ｂを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２のゲートには、選択アドレス信号ＸＢ０が入力される。
なお、選択アドレス信号ＸＢ１（第２メタル配線１１５ｅ）、選択アドレス信号ＸＢ２（第２メタル配線１１５ｆ）および選択アドレス信号ＸＢ３（第２メタル配線１１５ｈ）と第１メタル配線１１３ｆとの交点には、破線にてコンタクト１１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
第２メタル配線により供給される選択アドレス信号ＸＣ０～ＸＣ７のいずれかが入力されるゲート配線１０６ｄは、コンタクト１１１ｃを介して第１メタル配線１１３ｇに接続される。第１メタル配線１１３ｇは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＣ０～ＸＣ７は、行方向と垂直な方向へ延在しており、第１メタル配線１１３ｇとの交点のいずれかひとつにコンタクト１１４ｃを配置して、選択アドレス信号ＸＣｊ（ｉ＝０～７）をゲート配線１０６ｄに接続する。図では、選択アドレス信号ＸＣ０の第２メタル配線１１５ｉと第１メタル配線１１３ｇの交点にコンタクト１１４ｃを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３のゲートには、選択アドレス信号ＸＣ０が入力される。
なお、選択アドレス信号ＸＣ１（第２メタル配線１１５ｊ）と第１メタル配線１１３ｇとの交点には、破線にてコンタクト１１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
なお、選択アドレス信号ＸＣ２～ＸＣ７は図面の都合上、省略してあるが、ＸＣ０、ＸＣ１と同様に、さらに左側に、行方向と垂直な方向に配置される。
本図に従えば、本ＮＡＮＤデコーダには選択アドレスＸＡ１、ＸＢ０、ＸＣ０が入力されており、図２により、出力はＤＥＣＯＵＴ１となる。
また、ＮＡＮＤデコーダＢＬ２０１Ａは図の枠で囲った領域となり、縦方向の寸法は図２０ａのＳＲＡＭセルと同一のＬｙ１となる。
本発明によれば、電源配線、基準電源配線、および選択アドレス信号線を第２メタルでＮＡＮＤデコーダが２行３列に配置される行方向と垂直な方向に延在配置し、行方向に沿って平行に配置される第１メタル配線を介して、ＮＡＮＤデコーダの入力ゲートと前記第２メタルとの接続を行うことで、任意の選択アドレスをＮＡＮＤデコーダの入力に供給することが可能となり、第２メタルの最小ピッチで配置が可能な、面積が小さく、微小なＳＲＡＭと同一のピッチでＮＡＮＤデコーダが実現できる。
（実施例２）
図５に、行選択デコーダ２００－ｋ（ｋ＝０～２５５）の等価回路を示す。ＮＡＮＤデコーダ２０１ｋとインバータ２０２ｋにより構成される。ＮＡＮＤデコーダ２０１ｋは図３と同一であり、インバータ２０２ｋは、ＰＭＯＳトランジスタＴｐ１１とＮＭＯＳトランジスタＴｎ１１で構成される。ＰＭＯＳトランジスタＴｐ１１とＮＭＯＳトランジスタＴｎ１１のドレインはノードＮ１１により共通接続されて、出力ＷＬｋとなる。ＰＭＯＳトランジスタＴｐ１１のソースは電源Ｖｃｃに接続され、ＮＭＯＳトランジスタＴｎ１１のソースは基準電源Ｖｓｓに接続される。また、ＰＭＯＳトランイスタＴｐ１１とＮＭＯＳトランジスタＴｎ１１のゲートは共通接続されて、ＮＡＮＤデコーダの出力ＤＥＣＯＵＴｋが入力される。
図６ａ、図６ｂ、図６ｃ、図６ｄ及び図６ｅに、実施例２を示す。図６ａは、図５の行選択デコーダ２００－ｋのレイアウト（配置）の平面図、図６ｂは、図６ａにおけるカットラインＡ－Ａ’に沿った断面図、図６ｃは、図６ａにおけるカットラインＢ－Ｂ’に沿った断面図、図６ｄは、図６ａにおけるカットラインＣ－Ｃ’に沿った断面図、図６ｅは、図６ａにおけるカットラインＤ－Ｄ’に沿った断面図を示す。
図４のＮＡＮＤデコーダの右側にインバータ２０２が配置されており、さらに上下に３組がピッチＬｙ１にて配置されている。
インバータを構成するＰＭＯＳトランジスタＴｐ１１とＮＭＯＳトランジスタＴｎ１１のドレインはそれぞれ下部拡散層１０２ｐｂおよび１０２ｎｃに接続され、シリサイド層１０３により共通接続されて、コンタクト１１２ｂを介して第１メタル１１３ｊと接続され、第１メタル配線１１３ｊが本デコーダ出力ＷＬｋ（ｋ＝０～２５５）となる。
ＰＭＯＳトランジスタＴｐ１１のソースとなる上部拡散層１０７ｐ１１は、シリサイド層１０９ｐ１１、コンタクト１１０ｐ１１を介して第１メタル１１３ｈに接続され、さらに１１３ｈは、横に延在してコンタクト１１４ｈを介して第２メタル配線１１５ｎに接続され、１１５ｎには、電源Ｖｃｃが供給される。ここで、電源が供給される第２メタル配線１１５ｎは、行方向と垂直方向に延在配置される。
ＮＭＯＳトランジスタＴｎ１１のソースとなる上部拡散層１０７ｎ１１は、シリサイド層１０９ｎ１１、コンタクト１１０ｎ１１を介して第１メタル１１３ｉに接続され、さらに１１３ｉは、コンタクト１１４ｎ１１を介して第２メタル配線１１５ｍに接続され、１１５ｍには、基準電源Ｖｓｓが供給される。ここで、基準電源が供給される第２メタル配線１１５ｍは、行方向と垂直方向に延在配置される。
ＰＭＯＳトランジスタＴｐ１１とＮＭＯＳトランジスタＴｎ１１のゲート電極はゲート配線１０６ｆに共通接続され、さらにゲート配線１０６ｅがＰＭＯＳトランジスタＴｐ１１のゲート電極に接続され、ゲート配線１０６ｅは、コンタクト１１１ｅを介して第１メタル配線１１３ｂ、すなわちＮＡＮＤデコーダ２０１の出力と接続される。
図６ａにおいて、行選択アドレスＸＡ７、ＸＢ０、ＸＣ０が入力される行デコーダＢＬ２００Ａ－７、行選択アドレスＸＡ０、ＸＢ１、ＸＣ０が入力される行デコーダＢＬ２００Ａ－８、行選択アドレスＸＡ１、ＸＢ１、ＸＣ０が入力される行デコーダＢＬ２００Ａ－９が隣接してピッチ（間隔）Ｌｙ１にて配置されており、ＢＬ２００Ａ－７、ＢＬ２００Ａ－８、ＢＬ２００Ａ－９には、共通に、電源Ｖｃｃを供給する第２メタル配線１１５ｃ、１１５ｎ、基準電源Ｖｓｓを供給する第２メタル配線１１５ｇ、１１５ｍが配置され、アドレス選択信号ＸＡ０～７、ＸＢ０～３、ＸＣ０～７が全て第２メタル配線の最小ピッチにより配置され、第１メタル配線１１３ｅ、１１３ｆ、１１３ｇを介して、それぞれ任意のアドレス選択信号がＮＡＮＤデコーダの入力ゲートに接続される。
本発明によれば、ＮＡＮＤデコーダとインバータにより構成された行選択デコーダが、ＳＡＭと同一ピッチで且つ、第２メタルの最小ピッチにより配線され、面積が最小となる行選択デコーダが提供できる。
（実施例３）
図７には、本発明の行選択デコーダと、２行３列配置のＳＲＡＭを接続した実施例を示す。
行選択デコーダであるＢＬ２００、行選択デコーダとＳＲＡＭセルを接続する領域ＢＬＣ（Ｂｌｏｃｋ　Ｃｏｎｎｅｃｔｉｏｎ）およびＳＲＡＭセルアレイが配置される。
領域ＢＬＣでは、行選択デコーダの出力である第１メタル配線１１３ｊが、コンタクト１１４ｉを介して第２メタル配線１１５ｗと接続され、さらにコンタクト１１６ａを介して第３メタル配線１１７に接続される。第３メタル配線１１７は、ＳＲＡＭセルのワード線となり、本行選択デコーダにより、アドレス信号により指定された任意のＳＲＡＭセルが選択できる。
本発明によれば、２行３列配置のＳＲＡＭセルに最適な行選択デコーダが提供できる。
（実施例４）
図８ａ、図８ｂ、図８ｃ、図８ｄ、図８ｅ、図８ｆ、図８ｇ、図８ｈ、図８ｉおよび図８ｊに、実施例４を示す。図８ａは、本発明の３入力ＮＡＮＤデコーダレイアウト（配置）の平面図、図８ｂは、図８ａにおけるカットラインＡ－Ａ’に沿った断面図、図８ｃは、図８ａにおけるカットラインＢ－Ｂ’に沿った断面図、図８ｄは、図８ａにおけるカットラインＣ－Ｃ’に沿った断面図、図８ｅは、図８ａにおけるカットラインＤ－Ｄ’に沿った断面図、図８ｆは、図８ａにおけるカットラインＥ－Ｅ’に沿った断面図、図８ｇは、図８ａにおけるカットラインＦ－Ｆ’に沿った断面図、図８ｈは、図８ａにおけるカットラインＧ－Ｇ’に沿った断面図、図８ｉは、図８ａにおけるカットラインＨ－Ｈ’に沿った断面図、図８ｊは、図８ａにおけるカットラインＩ－Ｉ’に沿った断面図を示す。
本実施例において、図４ａ（実施例１）と異なるところはＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２及びＴｎ３のソースとドレインの向きを上下逆に配置して、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、ＮＭＯＳトランジスタＴｎ１の各ドレインが、コンタクトを介して共通に接続されていることである。
図８ａにおいて、図３のＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ１、Ｔｐ２及びＴｐ３が１行目（図の上の行）、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２及びＴｎ３が２行目（図の下の行）に、それぞれ図の左側より順番に配置されている。
なお、図８ａ、図８ｂ、図８ｃ、図８ｄ、図８ｅ、図８ｆ、図８ｇ、図８ｈ、図８ｉおよび図８ｊにおいて、図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅ、図４ｆ、図４ｇ、図４ｈおよび図４ｉと同じ構造の箇所については、１００番台の対応する記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂが形成され、この平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐ、１０２ｎａ、１０２ｎｂ）の表面に形成されるシリサイド層である。１０４ｎ１、１０４ｎ２、１０４ｎ３はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｐ１、１０４ｐ２、１０４ｐ３を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、及び１０６ｄは、それぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｎ１、１１０ｎ２、１１０ｎ３は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３と第１メタル配線１１３ｂ、１１３ｂ、１１３ｂ、１１３ｂ、１１３ｄ、１１３ｄとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ａと第１メタル配線１１３ｇを接続するコンタクト、１１１ｂはゲート配線１０６ｃと第１メタル配線１１３ｆを接続するコンタクト、１１１ｃはゲート配線１０６ｄと第１メタル配線１１３ｅを接続するコンタクトである。
また、１１２ａ（図では５個配置）は、下部拡散層１０２ｐを覆って接続するシリサイド層１０３と第１メタル配線１１３ａを接続するコンタクト、１１２ｂは、下部拡散層１０２ｎｂを覆って接続するシリサイド層１０３と第１メタル配線１１３ｃを接続するコンタクトである。
シリコン柱１０４ｎ１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ３を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎａ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ３を構成する。
また、ＰＭＯＳトランジスタＴｐ１およびＮＭＯＳトランジスタＴｎ１のゲート電極１０６にはゲート配線１０６ｄが接続され、ＰＭＯＳトランジスタＴｐ２およびＮＭＯＳトランジスタＴｎ２のゲート電極１０６にはゲート配線１０６ｂが接続され、さらに、ＮＭＯＳトランジスタＴｎ２のゲート電極１０６にはゲート配線１０６ｃが接続され、ＰＭＯＳトランジスタＴｐ３およびＮＭＯＳトランジスタＴｎ３のゲート電極１０６にはゲート配線１０６ａが接続される。
ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３のソースは、下部拡散層１０２ｐとなり、シリサイド１０３及びコンタクト１１２ａ（図では５個配置）を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａはコンタクト１１４ｄを介して第２メタル配線１１５ｄに接続され、１１５ｄには電源Ｖｃｃが供給される。ここで、第２メタル配線１１５ｄは、行方向と垂直な方向へ延在する。なお、第１メタル配線１１３ａは行方向に沿って延在して下部拡散層およびシリサイド１０３に電源Ｖｃｃを供給しており、シリサイド層の抵抗はほとんど無視できる。ＰＭＯＳトランジスタＴｐ１のドレインである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ｂに接続され、第１メタル配線１１３ｂは出力ＤＥＣＯＵＴ１となる。ＰＭＯＳトランジスタＴｐ２のドレインである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して第１メタル配線１１３ｂに接続される。また、ＰＭＯＳトランジスタＴｐ３のドレインである上部拡散層１０７ｐ３はシリサイド１０９ｐ３、コンタクト１１０ｐ３を介して第１メタル配線１１３ｂに接続される。ＮＭＯＳトランジスタＴｎ１のドレインである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ｂに接続される。ここで、上述したように、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３およびＮＭＯＳトランジスタＴｎ１のドレインがコンタクトを介して第１メタル配線１１３ｂに共通接続される。ＮＭＯＳトランジスタＴｎ１のソースとなる下部拡散層１０２ｎａはシリサイド層１０３を介してＮＭＯＳトランジスタＴｎ２のドレインと接続される。ＮＭＯＳトランジスタＴｎ２のソースである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｄに接続される。また、ＮＭＯＳトランジスタＴｎ３のドレインである上部拡散層１０７ｎ３はシリサイド１０９ｎ３、コンタクト１１０ｎ３を介して第１メタル配線１１３ｄに接続される。ここで、ＮＭＯＳトランジスタＴｎ２のソースとＮＭＯＳトランジスタＴｎ３のドレインは、第１メタル配線１１３ｄを介して接続される。また、ＮＭＯＳトランジスタＴｎ３のソースは下部拡散層１０２ｎｂとシリサイド領域１０３とコンタクト１１２ｂを介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃはさらにコンタクト１１４ｅを介して第２メタル配線１１５ｃに接続され、１１５ｃには基準電源Ｖｓｓが供給される。ここで、第２メタル配線１１５ｃは、行方向と垂直な方向に延在する。
第２メタル配線により供給される選択アドレス信号ＸＡ０～ＸＡ７のいずれかが入力されるゲート配線１０６ｄは、コンタクト１１１ｃを介して第１メタル配線１１３ｅに接続される。第１メタル配線１１３ｅは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＡ０～ＸＡ７は、行方向と垂直な方向へ延在しており、行方向と平行に延在している第１メタル配線１１３ｅと行方向と垂直な方向に延在している選択アドレス信号ＸＡ０～ＸＡ７のいずれかひとつの交点に、コンタクト１１４ｃを配置して、選択アドレス信号ＸＡｈ（ｈ＝０～７）をゲート配線１０６ｄに接続する。図では、選択アドレス信号ＸＡ１の第２メタル配線１１５ｊと第１メタル配線１１３ｅの交点にコンタクト１１４ｃを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１のゲートには、選択アドレス信号ＸＡ１が入力される。
本図では、選択アドレス信号線ＸＡ２～ＸＡ７は省略してあるが、ＸＡ０、ＸＡ１と同様な配置で、さらに左側に、行方向に対して垂直な形で配置される。
なお、選択アドレス信号ＸＡ０（第２メタル配線１１５ｉ）と第１メタル配線１１３ｅとの交点には、破線にてコンタクト１１４ｚが描かれているが、本図では、ここにはコンタクトは存在せず、もし、選択アドレス信号ＸＡ０（第２メタル配線１１５ｉ）を入力させたい場合には、ここの箇所にコンタクトを設けるという、架空のコンタクトの箇所を示している。以下、他の箇所についても同様な意味である。
第２メタル配線により供給される選択アドレス信号ＸＢ０～ＸＢ３のいずれかが入力されるゲート配線１０６ｃは、コンタクト１１１ｂを介して第１メタル配線１１３ｆに接続される。第１メタル配線１１３ｆは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＢ０～ＸＢ３は、行方向と垂直な方向へ延在しており、第１メタル配線１１３ｆとの交点のいずれかひとつにコンタクト１１４ｂを配置して、選択アドレス信号ＸＢｉ（ｉ＝０～３）をゲート配線１０６ｃに接続する。図では、選択アドレス信号ＸＢ０の第２メタル配線１１５ｅと第１メタル配線１１３ｆの交点にコンタクト１１４ｂを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２のゲートには、選択アドレス信号ＸＢ０が入力される。
なお、選択アドレス信号ＸＢ１（第２メタル配線１１５ｆ）、選択アドレス信号ＸＢ２（第２メタル配線１１５ｇ）および選択アドレス信号ＸＢ３（第２メタル配線１１５ｈ）と第１メタル配線１１３ｆとの交点には、破線にてコンタクト１１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
第２メタル配線により供給される選択アドレス信号ＸＣ０～ＸＣ７のいずれかが入力されるゲート配線１０６ａは、コンタクト１１１ａを介して第１メタル配線１１３ｇに接続される。第１メタル配線１１３ｇは、行に沿って平行な方向（図の右側）へ延在する。選択アドレス信号ＸＣ０～ＸＣ７は、行方向と垂直な方向へ延在しており、第１メタル配線１１３ｇとの交点のいずれかひとつにコンタクト１１４ａを配置して、選択アドレス信号ＸＣｊ（ｉ＝０～７）をゲート配線１０６ａに接続する。図では、選択アドレス信号ＸＣ０の第２メタル配線１１５ｂと第１メタル配線１１３ｇの交点にコンタクト１１４ａを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３のゲートには、選択アドレス信号ＸＣ０が入力される。
なお、選択アドレス信号ＸＣ１（第２メタル配線１１５ａ）と第１メタル配線１１３ｇとの交点には、破線にてコンタクト１１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
なお、選択アドレス信号ＸＣ２～ＸＣ７は図面の都合上、省略してあるが、ＸＣ０、ＸＣ１と同様に、さらに右側に、行方向に対して垂直な方向に配置される。
本図に従えば、本ＮＡＮＤデコーダには選択アドレスＸＡ１、ＸＢ０、ＸＣ０が入力されており、図２により、出力はＤＥＣＯＵＴ１となる。
ＮＡＮＤデコーダＢＬ２０１－Ｂは図の枠で囲った領域となり、縦方向の寸法は図２０のＳＲＡＭセルの寸法Ｌｙ１より小さいＬｙ２となる。実施例４（図８）のほうが実施例１（図４）のピッチ（寸法）より小さくなる理由は、実施例１は、デッドスペースとなる（領域を取られる）ｐ＋拡散層とｎ＋拡散層の間隙がピッチ内に２箇所あるのに対して、実施例４では１．５箇所しかなく、その分、小さくできる。
本発明によれば、電源配線、基準電源配線、および選択アドレス信号線を第２メタルでＮＡＮＤデコーダが２行３列に配置される行方向と垂直な方向に延在配置し、行方向に沿って平行に配置される第１メタル配線を介して、ＮＡＮＤデコーダの入力ゲートと前記第２メタルとの接続を行うことで、任意の選択アドレスをＮＡＮＤデコーダの入力に供給することが可能となり、第２メタルの最小ピッチで配置が可能な、面積が小さく、微小なＳＲＡＭよりさらに小さなピッチで行選択デコーダが実現できる。
（実施例５）
図９ａ、図９ｂ、図９ｃ、図９ｄ及び図９ｅに、実施例５を示す。本実施例は、図５の行選択デコーダ２００－ｋの等価回路に従い、図８の実施例のＮＡＮＤデコーダを用いて実現したものである。図９ａは、本実施例のレイアウト（配置）の平面図、図９ｂは、図９ａにおけるカットラインＡ－Ａ’に沿った断面図、図９ｃは、図９ａにおけるカットラインＢ－Ｂ’に沿った断面図、図９ｄは、図９ａにおけるカットラインＣ－Ｃ’に沿った断面図、図９ｅは、図９ａにおけるカットラインＤ－Ｄ’に沿った断面図を示す。
図８のＮＡＮＤデコーダの右側にインバータ２０２が配置されており、さらに上下に３組がピッチＬｙ２にて配置されている。
インバータを構成するＰＭＯＳトランジスタＴｐ１１とＮＭＯＳトランジスタＴｎ１１のドレインはそれぞれ上部拡散層１０７ｐ１１、１０７ｎ１１、シリサイド層１０９ｐ１１、１０９ｎ１１およびコンタクト１１０ｐ１１、１１０ｎ１１を介して第１メタル配線１１３ｉと共通接続されて、第１メタル配線１１３ｉが本デコーダ出力ＷＬｋ（ｋ＝０～２５５）となる。
ＰＭＯＳトランジスタＴｐ１１のソースとなる下部拡散層１０２ｐｂは、シリサイド層１０３を介してコンタクト１１２ｂにより第１メタル配線１１３ｊに接続され、１１３ｊはさらにコンアクト１１４ｈを介して第２メタル配線１１５ｍに接続され、１１５ｍには電源Ｖｃｃが供給される。ここで、電源が供給される第２メタル配線１１５ｍは、行方向に対して垂直方向に延在配置される。
ＮＭＯＳトランジスタＴｎ１１のソースとなる下部拡散層１０２ｎｃは、シリサイド層１０３を介してコンタクト１１２ｃにより第１メタル配線１１３ｈに接続され、１１３ｈはさらにコンタクト１１４ｉを介して第２メタル配線１１５ｎに接続され、１１５ｎには、基準電源Ｖｓｓが供給される。ここで、基準電源が供給される第２メタル配線１１５ｎは、行方向に対して垂直方向に延在配置される。
ＰＭＯＳトランジスタＴｐ１１とＮＭＯＳトランジスタＴｎ１１のゲート電極はゲート配線１０６ｆに共通接続され、さらにゲート配線１０６ｅがＰＭＯＳトランジスタＴｐ１１のゲート電極に接続され、ゲート配線１０６ｅは、コンタクト１１１ｅを介して第１メタル配線１１３ｂ、すなわちＮＡＮＤデコーダ２０１の出力ＤＥＣＯＵＴｋと接続される。
図９ａにおいて、行選択アドレスＸＡ７、ＸＢ０、ＸＣ０が入力される行デコーダＢＬ２００Ｂ－７、行選択アドレスＸＡ０、ＸＢ１、ＸＣ０が入力される行デコーダＢＬ２００Ｂ－８、行選択アドレスＸＡ１、ＸＢ１、ＸＣ０が入力される行デコーダＢＬ２００Ｂ－９が隣接してピッチ（間隔）Ｌｙ２にて配置されており、ＢＬ２００－７、ＢＬ２００－８、ＢＬ２００－９には、共通に、電源Ｖｃｃを供給する第２メタル配線１１５ｄ、１１５ｍ、基準電源Ｖｓｓを供給する第２メタル配線１１５ｃ、１１５ｎが配置され、アドレス選択信号ＸＡ０～７、ＸＢ０～３、ＸＣ０～７が全て第２メタル配線の最小ピッチにより配置され、第１メタル配線１１３ｅ、１１３ｆ、１１３ｇを介して、それぞれ任意のアドレス選択信号がＮＡＮＤデコーダの入力ゲートに接続される。
本発明によれば、ＮＡＮＤデコーダとインバータにより構成された行選択デコーダが、ＳＲＡＭよりさらに小さいピッチ（寸法）にて実現でき、さらに、第２メタル配線の最小ピッチによりデッドスペース（間隙）がなく配線され、面積が最小となる行選択デコーダが提供できる。
（実施例６）
図１０ａ、図１０ｂ、図１０ｃ、図１０ｄに、実施例６を示す。
本実施例の等価回路図は図５に従い、ＮＡＮＤデコーダ２０１とインバータ２０２を一体化して、さらに小さな面積を実現したものである。
図１０ａは、本発明の行選択デコーダのレイアウト（配置）の平面図、図１０ｂは、図１０ａにおけるカットラインＡ－Ａ’に沿った断面図、図１０ｃは、図１０ａにおけるカットラインＢ－Ｂ’に沿った断面図、図１０ｄは、図１０ａにおけるカットラインＣ－Ｃ’に沿った断面図を示す。
本実施例において、図８ａ（実施例４）と異なるところは、インバータを構成するＰＭＯＳトランジスタＴｐ１１とＮＭＯＳトランジスタＴｎ１１の電源供給用の下部拡散層、基準電源供給用の下部拡散層を、図８のＮＡＮＤデコーダと共有化することにより、無駄な領域を削減し、さらに面積を縮小したことにある。
図１０ａにおいて、ＮＡＮＤデコーダを構成する第２メタル配線１１５ｄより左側の構成は、図８と同一である。第２メタル配線１１５ｃから右側の配置および接続が図８と異なる。
なお、図１０ａ、図１０ｂ、図１０ｃおよび図１０ｄにおいて、図８ａ、図８ｂ、図８ｃ、図８ｄと同じ構造の箇所については、１００番台の対応する記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂが形成され、この平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐ、１０２ｎａ、１０２ｎｂ）の表面に形成されるシリサイド層である。１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ１１はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ１１はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ１１、１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ１１を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ及び１０６ｆは、それぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ１１の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ１１が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ１１の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ１１が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ１１、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ１１はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ１１、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ１１に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｐ１１、１１０ｎ１、１１０ｎ２、１１０ｎ３、１１０ｎ１１は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ１１、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ１１と第１メタル配線１１３ｂ、１１３ｂ、１１３ｂ、１１３ｋ、１１３ｂ、１１３ｄ、１１３ｄ、１１３ｋをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ａと第１メタル配線１１３ｇを接続するコンタクト、１１１ｂはゲート配線１０６ｃと第１メタル配線１１３ｆを接続するコンタクト、１１１ｃはゲート配線１０６ｄと第１メタル配線１１３ｅを接続するコンタクト、１１１ｄはゲート配線１０６ｆと第１メタル配線１１３ｂを接続するコンタクトである。
また、１１２ａ（図では７個配置）は、下部拡散層１０２ｐを覆って接続するシリサイド層１０３と第１メタル配線１１３ａを接続するコンタクト、１１２ｂ（図では２個配置）は、下部拡散層１０２ｎｂを覆って接続するシリサイド層１０３と第１メタル配線１１３ｃ（２箇所）を接続するコンタクトである。
シリコン柱１０４ｎ１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ３を構成し、シリコン柱１０４ｎ１１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ１１を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎａ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ３を構成し、シリコン柱１０４ｐ１１、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１１を構成する。
また、ＰＭＯＳトランジスタＴｐ１およびＮＭＯＳトランジスタＴｎ１のゲート電極１０６にはゲート配線１０６ｄが接続され、ＰＭＯＳトランジスタＴｐ２およびＮＭＯＳトランジスタＴｎ２のゲート電極１０６にはゲート配線１０６ｂが接続され、さらにＮＭＯＳトランジスタＴｎ２のゲート電極１０６にはゲート配線１０６ｃが接続され、ＰＭＯＳトランジスタＴｐ３およびＮＭＯＳトランジスタＴｎ３のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１１のゲート電極１０６にはゲート配線１０６ｅが接続され、さらにＰＭＯＳトランジスタＴｐ１１のゲート電極１０６にはゲート配線１０６ｆが接続される。
ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ１１のソースは、下部拡散層１０２ｐとなり、シリサイド１０３及びコンタクト１１２ａ（図では７個配置）を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａはコンタクト１１４ｄを介して第２メタル配線１１５ｄに接続され、１１５ｄには電源Ｖｃｃが供給される。ここで、第２メタル配線１１５ｄは、行方向と垂直な方向へ延在する。なお、第１メタル配線１１３ａは行方向に沿って延在して下部拡散層およびシリサイド１０３に電源Ｖｃｃを供給しており、シリサイド層の抵抗はほとんど無視できる。ＰＭＯＳトランジスタＴｐ１のドレインである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ｂに接続され、第１メタル配線１１３ｂは出力ＤＥＣＯＵＴ１となる。ＰＭＯＳトランジスタＴｐ２のドレインである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して第１メタル配線１１３ｂに接続される。また、ＰＭＯＳトランジスタＴｐ３のドレインである上部拡散層１０７ｐ３はシリサイド１０９ｐ３、コンタクト１１０ｐ３を介して第１メタル配線１１３ｂに接続される。ＮＭＯＳトランジスタＴｎ１のドレインである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ｂに接続される。ここで、上述したように、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３およびＮＭＯＳトランジスタＴｎ１のドレインがコンタクトを介して第１メタル配線１１３ｂに共通接続される。ＮＭＯＳトランジスタＴｎ１のソースとなる下部拡散層１０２ｎａはシリサイド層１０３を介してＮＭＯＳトランジスタＴｎ２のドレインと接続される。ＮＭＯＳトランジスタＴｎ２のソースである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｄに接続される。また、ＮＭＯＳトランジスタＴｎ３のドレインである上部拡散層１０７ｎ３はシリサイド１０９ｎ３、コンタクト１１０ｎ３を介して第１メタル配線１１３ｄに接続される。ここで、ＮＭＯＳトランジスタＴｎ２のソースとＮＭＯＳトランジスタＴｎ３のドレインは、第１メタル配線１１３ｄを介して接続される。また、ＮＭＯＳトランジスタＴｎ３のソースは下部拡散層１０２ｎｂとシリサイド領域１０３とコンタクト１１２ｂを介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃはさらにコンタクト１１４ｅを介して第２メタル配線１１５ｂに接続され、１１５ｂには基準電源Ｖｓｓが供給される。ここで、第２メタル配線１１５ｂは、行方向と垂直な方向に延在する。
ＰＭＯＳトランジスタＴｐ１１のソースは下部拡散層１０２ｐとなり、シリサイド１０３を介してＰＭＯＳトランジスタＴｐ１，Ｔｐ２、Ｔｐ３と共通化されて、コンタクト１１２ａ、第１メタル配線１１３ａを介して第２メタル配線１１５ｄに接続され、電源Ｖｃｃが供給される。また、ＰＭＯＳトランジスタＴｐ１１のドレインとなる上部拡散層１０７ｐ１１はシリサイド層１０９ｐ１１、コンタクト１１０ｐ１１を介して第１メタル配線１１３ｋに接続され、コンタクト１１４ｆ、第２メタル配線１１５ｒ、コンタクト１１６ｂを介して、図７に示すＳＲＡＭセルのワード線である第３メタル配線１１７に接続される。
ＮＭＯＳトランジスタＴｎ１１のソースは下部拡散層１０２ｎｂとなり、シリサイド１０３を介してＮＭＯＳトランジスタＴｎ３と共通化されて、コンタクト１１２ｂ、第１メタル配線１１３ｃを介して第２メタル配線１１５ｂに接続され、基準電源Ｖｓｓが供給される。また、ＮＭＯＳトランジスタＴｎ１１のドレインとなる上部拡散層１０７ｎ１１はシリサイド層１０９ｎ１１、コンタクト１１０ｎ１１を介して第１メタル配線１１３ｋに接続される。
第２メタル配線により供給される選択アドレス信号ＸＡ０～ＸＡ７のいずれかが入力されるゲート配線１０６ｄは、コンタクト１１１ｃを介して第１メタル配線１１３ｅに接続される。第１メタル配線１１３ｅは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＡ０～ＸＡ７は、行方向と垂直な方向へ延在しており、行方向と平行に延在している第１メタル配線１１３ｅと行方向と垂直な方向に延在している選択アドレス信号ＸＡ０～ＸＡ７のいずれかひとつの交点に、コンタクト１１４ｃを配置して、選択アドレス信号ＸＡｈ（ｈ＝０～７）をゲート配線１０６ｄに接続する。図では、選択アドレス信号ＸＡ１の第２メタル配線１１５ｊと第１メタル配線１１３ｅの交点にコンタクト１１４ｃを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１のゲートには、選択アドレス信号ＸＡ１が入力される。
本図では、選択アドレス信号線ＸＡ２～ＸＡ７は省略してあるが、ＸＡ０、ＸＡ１と同様な配置で、さらに左側に、行方向に対して垂直な形で配置される。
なお、選択アドレス信号ＸＡ０（第２メタル配線１１５ｉ）と第１メタル配線１１３ｅとの交点には、破線にてコンタクト１１４ｚが描かれているが、本図では、ここにはコンタクトは存在せず、もし、選択アドレス信号ＸＡ０（第２メタル配線１１５ｉ）を入力させたい場合には、ここの箇所にコンタクトを設けるという、架空のコンタクトの箇所を示している。以下、他の箇所についても同様な意味である。
第２メタル配線により供給される選択アドレス信号ＸＢ０～ＸＢ３のいずれかが入力されるゲート配線１０６ｃは、コンタクト１１１ｂを介して第１メタル配線１１３ｆに接続される。第１メタル配線１１３ｆは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＢ０～ＸＢ３は、行方向と垂直な方向へ延在しており、第１メタル配線１１３ｅとの交点のいずれかひとつにコンタクト１１４ｂを配置して、選択アドレス信号ＸＢｉ（ｉ＝０～３）をゲート配線１０６ｃに接続する。図では、選択アドレス信号ＸＢ０の第２メタル配線１１５ｅと第１メタル配線１１３ｆの交点にコンタクト１１４ｂを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２のゲートには、選択アドレス信号ＸＢ０が入力される。
なお、選択アドレス信号ＸＢ１（第２メタル配線１１５ｆ）、選択アドレス信号ＸＢ２（第２メタル配線１１５ｇ）および選択アドレス信号ＸＢ３（第２メタル配線１１５ｈ）と第１メタル配線１１３ｆとの交点には、破線にてコンタクト１１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
第２メタル配線により供給される選択アドレス信号ＸＣ０～ＸＣ７のいずれかが入力されるゲート配線１０６ａは、コンタクト１１１ａを介して第１メタル配線１１３ｇに接続される。第１メタル配線１１３ｇは、行に沿って平行な方向（図の右側）へ延在する。選択アドレス信号ＸＣ０～ＸＣ７は、行方向と垂直な方向へ延在しており、第１メタル配線１１３ｇとの交点のいずれかひとつにコンタクト１１４ａを配置して、選択アドレス信号ＸＣｊ（ｉ＝０～７）をゲート配線１０６ａに接続する。図では、選択アドレス信号ＸＣ０の第２メタル配線１１５ｃと第１メタル配線１１３ｇの交点にコンタクト１１４ａを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３のゲートには、選択アドレス信号ＸＣ０が入力される。
なお、選択アドレス信号ＸＣ１（第２メタル配線１１５ａ）、ＸＣ２（第２メタル配線１１５ｐ）、ＸＣ３（第２メタル配線１１５ｑ）と第１メタル配線１１３ｇとの交点には、それぞれ破線にてコンタクト１１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
選択アドレス信号ＸＣ４～ＸＣ７は図面の都合上、省略してあるが、ＸＣ３のさらに右側に、行方向に対して垂直な方向に配置される。
本実施例では、アドレス選択信号ＸＡ１、ＸＢ０、ＸＣ０が入力されており、ワード線はＷＬ１が選択される。
行選択デコーダＢＬ２００Ｃは図の枠で囲った領域となり、縦方向の寸法は図８と同一のＬｙ２となる。
本発明によれば、ＮＡＮＤデコーダとインバータが一体化して２行４列に配置される行方向と垂直な方向に、電源配線、基準電源配線、および選択アドレス信号線を第２メタルで延在配置し、行方向に沿って平行に配置される第１メタル配線を介して、ＮＡＮＤデコーダの入力ゲートと前記第２メタルとの接続を行うことで、任意の選択アドレスをＮＡＮＤデコーダの入力に供給することが可能となり、第２メタルの最小ピッチで配置が可能で、面積が縮小された選択デコーダが提供される。
（実施例７）
図１１ａ、図１１ｂ、図１１ｃ、図１１ｄ、図１１ｅ、図１１ｆ、図１１ｇおよび図１１ｈに、実施例７を示す。本実施例は図５に示す等価回路を実現した行選択デコーダであり、図１１ａは、本発明の行選択デコーダレイアウト（配置）の平面図、図１１ｂは、図１１ａにおけるカットラインＡ－Ａ’に沿った断面図、図１１ｃは、図１１ａにおけるカットラインＢ－Ｂ’に沿った断面図、図１１ｄは、図１１ａにおけるカットラインＣ－Ｃ’に沿った断面図、図１１ｅは、図１１ａにおけるカットラインＤ－Ｄ’に沿った断面図、図１１ｆは、図１１ａにおけるカットラインＥ－Ｅ’に沿った断面図、図１１ｇは、図１１ａにおけるカットラインＦ－Ｆ’に沿った断面図、図１１ｈは、図１１ａにおけるカットラインＧ－Ｇ’に沿った断面図を示す。
本実施例と他の実施例と大きく異なるところは、本実施例は、ＮＡＮＤデコーダ２０１ｋを構成するＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、およびインバータ２０２を構成するＰＭＯＳトランジスタＴｐ１１が１列に配置（図の縦方向右側）され、同じくＮＭＯＳトランジスタＴｎ１、Ｔｎ２、Ｔｎ３、Ｔｎ１１が１列に配置（図の縦方向左側）されていることである。
行と列の定義は、９０度回転させれば同一であるが、ここでは、マトリックス状に配置されたメモリセルに合わせた行選択デコーダを構成する実施例であり、横方向を行、縦方向を列と定義する。
すなわち、実施例において、ＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３が１行目に右側より配置され、２行目にＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２が配置され、３行目にＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１が配置され、４行目にＰＭＯＳトランジスタＴｐ１１とＮＭＯＳトランジスタＴｎ１１が配置される。
なお、図１１ａ、図１１ｂ、図１１ｃ、図１１ｄ、図１１ｅ、図１１ｆ、図１１ｇおよび図１１ｈにおいて、図４あるいは図６と同じ構造の箇所については、２００番台の対応する記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｐａ、２０２ｐｂ、２０２ｎａ、２０２ｎｂ、２０２ｎｃが形成され、この平面状シリコン層２０２ｐａ、２０２ｐｂ、２０２ｎａ、２０２ｎｂ、２０２ｎｃは不純物注入等により、それぞれｐ＋拡散層、ｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｐａ、２０２ｐｂ、２０２ｎａ、２０２ｎｂ、２０２ｎｃ）の表面に形成されるシリサイド層であり、平面状シリコン層２０２ｐａと２０２ｎａ、また、２０２ｐｂと２０２ｎｃをそれぞれ接続する。２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ１１はｎ型シリコン柱、２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ１１はｐ型シリコン柱、２０５はシリコン柱２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ１１、２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ１１を取り巻くゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ及び２０６ｇは、それぞれゲート配線である。シリコン柱２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ１１の最上部には、それぞれｐ＋拡散層２０７ｐ１、２０７ｐ２、２０７ｐ３、２０７ｐ１１が不純物注入等により形成され、シリコン柱２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ１１の最上部には、それぞれｎ＋拡散層２０７ｎ１、２０７ｎ２、２０７ｎ３、２０７ｎ１１が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｐ１、２０９ｐ２、２０９ｐ３、２０９ｐ１１、２０９ｎ１、２０９ｎ２、２０９ｎ３、２０９ｎ１１はそれぞれｐ＋拡散層２０７ｐ１、２０７ｐ２、２０７ｐ３、２０７ｐ１１、ｎ＋拡散層２０７ｎ１、２０７ｎ２、２０７ｎ３、２０７ｎ１１に接続されるシリサイド層、２１０ｐ１、２１０ｐ２、２１０ｐ３、２１０ｐ１１、２１０ｎ１、２１０ｎ２、２１０ｎ３、２１０ｎ１１は、シリサイド層２０９ｐ１、２０９ｐ２、２０９ｐ３、２０９ｐ１１、２０９ｎ１、２０９ｎ２、２０９ｎ３、２０９ｎ１１と第１メタル配線２１３ａ、２１３ａ、２１３ａ、２１３ｉ、２１３ｄ、２１３ｄ、２１３ｃ、２１３ｊをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１メタル配線２１３ｅを接続するコンタクト、２１１ｂはゲート配線２０６ｄと第１メタル配線２１３ｆを接続するコンタクト、２１１ｃはゲート配線２０６ｃと第１メタル配線２１３ｇを接続するコンタクト、２１１ｄはゲート配線２０６ｅと第１メタル配線２１３ｈを接続するコンアクト、２１１ｅはゲート配線２０６ｇと第１メタル配線２１３ｂを接続するコンタクトである。
また、２１２ａは、下部拡散層２０２ｐａと下部拡散層２０２ｎａとを接続するシリサイド２０３と第１メタル配線２１３ｂを接続するコンタクトである。
シリコン柱２０４ｎ１、下部拡散層２０２ｐａ、上部拡散層２０７ｐ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１を構成し、シリコン柱２０４ｎ２、下部拡散層２０２ｐａ、上部拡散層２０７ｐ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスＴｐ２を構成し、シリコン柱２０４ｎ３、下部拡散層２０２ｐａ、上部拡散層２０７ｐ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ３を構成し、シリコン柱２０４ｎ１１、下部拡散層２０２ｐｂ、上部拡散層２０７ｐ１１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１１を構成し、シリコン柱２０４ｐ１、下部拡散層２０２ｎａ、上部拡散層２０７ｎ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１を構成し、シリコン柱２０４ｐ２、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ２を構成し、シリコン柱２０４ｐ３、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ３を構成し、シリコン柱２０４ｐ１１、下部拡散層２０２ｎｃ、上部拡散層２０７ｎ１１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１１を構成する。
また、ＰＭＯＳトランジスタＴｐ１およびＮＭＯＳトランジスタＴｎ１のゲート電極２０６にはゲート配線２０６ｂが接続され、さらにＮＭＯＳトランジスタＴｎ１のゲート電極にはゲート配線２０６ａが接続される。ＰＭＯＳトランジスタＴｐ２およびＮＭＯＳトランジスタＴｎ２のゲート電極２０６にはゲート配線２０６ｄが接続され、さらに、ＮＭＯＳトランジスタＴｎ２のゲート電極２０６にはゲート配線２０６ｃが接続される。ＰＭＯＳトランジスタＴｐ３およびＮＭＯＳトランジスタＴｎ３のゲート電極２０６にはゲート配線２０６ｆが接続され、さらに、ＮＭＯＳトランジスタＴｎ３のゲート電極２０６にはゲート配線２０６ｅが接続される。また、ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１１のゲート電極２０６にはゲート配線２０６ｇが接続される。
下部拡散層２０２ｐａ及び２０２ｎａはシリサイド層２０３を介してＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３及びＮＭＯＳトランジスタＴｎ１の共通ドレインとなり、コンタクト２１２ａを介して第１メタル配線２１３ｂに接続され、出力ＤＥＣＯＵＴ０となる。ＰＭＯＳトランジスタＴｐ１のソースである上部拡散層２０７ｐ１はシリサイド２０９ｐ１、コンタクト２１０ｐ１を介して第１メタル配線２１３ａに接続され、第１メタル配線２１３ａはさらに、コンタクト２１４ｐ１を介して第２メタル配線２１５ａに接続され、２１５ａには電源Ｖｃｃが供給される。ここで、第２メタル配線は、行方向（図の横方向）と垂直な方向へ延在する。ＰＭＯＳトランジスタＴｐ２のソースである上部拡散層２０７ｐ２はシリサイド２０９ｐ２、コンタクト２１０ｐ２を介して、列方向（縦方向）に沿って延在している第１メタル配線２１３ａに接続され、第１メタル配線２１３ａはさらに、コンタクト２１４ｐ２を介して第２メタル配線２１５ａに接続される。ＰＭＯＳトランジスタＴｐ３のソースである上部拡散層２０７ｐ３はシリサイド２０９ｐ３、コンタクト２１０ｐ３を介して第１メタル配線２１３ａに接続され、第１メタル配線２１３ａはさらに、コンタクト２１４ｐ３を介して第２メタル配線２１５ａに接続される。ＮＭＯＳトランジスタＴｎ１のソースである上部拡散層２０７ｎ１はシリサイド２０９ｎ１、コンタクト２１０ｎ１を介して第１メタル配線２１３ｄに接続される。ＮＭＯＳトランジスタＴｎ２のドレインである上部拡散層２０７ｎ２はシリサイド２０９ｎ２、コンタクト２１０ｎ２を介して第１メタル配線２１３ｄに接続される。ここで、ＮＭＯＳトランジスタＴｎ１のソースとＮＭＯＳトランジスタＴｎ２のドレインは、第１メタル配線２１３ｄを介して接続される。また、ＮＭＯＳトランジスタＴｎ２のソースは下部拡散層２０２ｎｂとシリサイド領域２０３を介してＮＭＯＳトランジスタＴｎ３のドレインと接続され、ＮＭＯＳトランジスタＴｎ３のソースは、コンタクト２１０ｎ３を介して第１メタル配線２１３ｃに接続され、第１メタル配線２１３ｃは、さらにコンタクト２１４ｎ３を介して第２メタル配線２１５ｃに接続され、２１５ｃには基準電源Ｖｓｓが供給される。ここで、第２メタル配線２１５ｃは、行方向と垂直な方向に延在する。
ＰＭＯＳトランジスタＴｐ１１のソースである上部拡散層２０７ｐ１１はシリサイド２０９ｐ１１、コンタクト２１０ｐ１１を介して、第１メタル配線２１３ｉに接続され、さらに、コンタクト２１４ｐ１１を介して第２メタル配線２１５ａに接続され、電源Ｖｃｃが供給される。また、ＮＭＯＳトランジスタＴｎ１１のソースである上部拡散層２０７ｎ１１はシリサイド２０９ｎ１１、コンタクト２１０ｎ１１を介して、第１メタル配線２１３ｊに接続され、さらに、コンタクト２１４ｎ１１を介して第２メタル２１５ｃに接続され、基準電源Ｖｓｓが供給される。ＰＭＯＳトランジスタＴｐ１１のドレインである下部拡散層２０２ｐｂとＮＭＯＳトランジスタＴｎ１１のドレインである下部拡散層２０２ｎｃはシリサイド層２０３により共通に接続され、本行選択デコーダの出力ＷＬ０となる。
第２メタル配線により供給される選択アドレス信号ＸＡ０～ＸＡ７のいずれかが入力されるゲート配線２０６ａは、コンタクト２１１ａを介して第１メタル配線２１３ｅに接続される。第１メタル配線２１３ｅは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＡ０～ＸＡ７は、行方向と垂直な方向へ延在しており、行方向と平行に延在している第１メタル配線２１３ｅと行方向と垂直な方向に延在している選択アドレス信号ＸＡ０～ＸＡ７のいずれかひとつの交点に、コンタクト２１４ａを配置して、選択アドレス信号ＸＡｈ（ｈ＝０～７）をゲート配線２０６ａに接続する。図では、選択アドレス信号ＸＡ０の第２メタル配線２１５ｄと第１メタル配線２１３ｅの交点にコンタクト２１４ａを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１のゲートには、選択アドレス信号ＸＡ０が入力される。
本図では、選択アドレス信号線ＸＡ２～ＸＡ７は省略してあるが、ＸＡ０、ＸＡ１と同様な配置で、さらに左側に、行方向に対して垂直な形で配置される。
なお、選択アドレス信号ＸＡ１（第２メタル配線２１５ｅ）と第１メタル配線２１３ｅとの交点には、破線にてコンタクト２１４ｚが描かれているが、本図では、ここにはコンタクトは存在せず、もし、選択アドレス信号ＸＡ１（第２メタル配線１１５ｅ）を入力させたい場合には、ここの箇所にコンタクトを設けるという、架空のコンタクトの箇所を示している。以下、他の箇所についても同様な意味である。
第２メタル配線により供給される選択アドレス信号ＸＢ０が選択的に入力される（選択されるデコーダのみに入力される）ゲート配線２０６ｄはコンタクト２１１ｂを介して第１メタル配線２１３ｆに接続され、選択アドレス信号ＸＢ１～ＸＢ３のいずれかが入力されるゲート配線２０６ｃは、コンタクト２１１ｃを介して第１メタル配線２１３ｇに接続される。第１メタル配線２１３ｇは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＢ０～ＸＢ３は、行方向と垂直な方向へ延在しており、第１メタル配線２１３ｆあるいは第１メタル配線２１３ｇの交点のいずれかひとつにコンタクト２１４ｂを配置して、選択アドレス信号ＸＢｉ（ｉ＝０～３）をゲート配線２０６ｄあるいは２０６ｃに接続する。図では、選択アドレス信号ＸＢ０の第２メタル配線２１５ｂと第１メタル配線２１３ｆの交点にコンタクト２１４ｂを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２のゲートには、選択アドレス信号ＸＢ０が入力される。
なお、選択アドレス信号ＸＢ１（第２メタル配線２１５ｆ）と第１メタル配線２１３ｇとの交点には、破線にてコンタクト２１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
第２メタル配線により供給される選択アドレス信号ＸＣ０～ＸＣ７のいずれかが入力されるゲート配線２０６ｅは、コンタクト２１１ｄを介して第１メタル配線２１３ｈに接続される。第１メタル配線２１３ｈは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＣ０～ＸＣ７は、行方向と垂直な方向へ延在しており、第１メタル配線２１３ｈとの交点のいずれかひとつにコンタクト２１４ｃを配置して、選択アドレス信号ＸＣｊ（ｉ＝０～７）をゲート配線２０６ｅに接続する。図では、選択アドレス信号ＸＣ０の第２メタル配線２１５ｇと第１メタル配線２１３ｈの交点にコンタクト２１４ｃを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３のゲートには、選択アドレス信号ＸＣ０が入力される。
なお、選択アドレス信号ＸＣ１（第２メタル配線２１５ｈ）と第１メタル配線２１３ｈの交点には、破線にてコンタクト２１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
なお、選択アドレス信号ＸＣ２～ＸＣ７は図面の都合上、省略してあるが、ＸＣ０、ＸＣ１と同様に、さらに左側に、行方向と垂直な方向に配置される。
本実施例によれば、本行選択デコーダには選択アドレスＸＡ０、ＸＢ０、ＸＣ０が入力されており、図２により、出力はＷＬ０となる。
また、行選択デコーダＢＬ２００Ｄは図の枠で囲った領域となり、縦方向の寸法Ｌｙ３は、図２０のＳＲＡＭセルの２倍の２Ｌｙ１となる。
本発明によれば、電源配線、基準電源配線、および選択アドレス信号線を第２メタルで号選択デコーダが４行２列に配置される行方向と垂直な方向に延在配置し、行方向に沿って平行に配置される第１メタル配線を介して、ＮＡＮＤデコーダの入力ゲートと前記第２メタルとの接続を行うことで、任意の選択アドレスをＮＡＮＤデコーダの入力に供給することが可能となり、第２メタルの最小ピッチで配置が可能で、面積が縮小された行選択デコーダが実現できる。差兄、８個のＭＯＳトランジスタを４行２列に配置することにより、横方向を縮小することができ、さらに面積が削減される。
なお、本実施例では、ＮＡＮＤデコーダおよびインバータにより行選択デコーダを構成したが、ＮＡＮＤインバータのみ、すなわち３行２列の配置でも、本発明の主旨に含まれる。
（実施例８）
図１２ａ、図１２ｂ、図１２ｃ、図１２ｄおよび図１２ｅに、実施例８を示す。本実施例は図５に示す等価回路を実現した行選択デコーダであり、図１２ａは、本発明の行選択デコーダレイアウト（配置）の平面図、図１２ｂは、図１２ａにおけるカットラインＡ－Ａ’に沿った断面図、図１２ｃは、図１２ａにおけるカットラインＢ－Ｂ’に沿った断面図、図１２ｄは、図１２ａにおけるカットラインＣ－Ｃ’に沿った断面図、図１２ｅは、図１２ａにおけるカットラインＤ－Ｄ’に沿った断面図を示す。
本実施例も、実施例７（図１１）と同様に、ＮＡＮＤデコーダ２０１ｋを構成するＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、およびインバータ２０２を構成するＰＭＯＳトランジスタＴｐ１１が１列に配置（図の縦方向右側）され、同じくＮＭＯＳトランジスタＴｎ１、Ｔｎ２、Ｔｎ３、Ｔｎ１１が１列に配置（図の縦方向左側）されていることである。
すなわち、本実施例において、ＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１が１行目に右側より配置され、２行目にＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２が配置され、３行目にＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３が配置され、４行目にＰＭＯＳトランジスタＴｐ１１とＮＭＯＳトランジスタＴｎ１１が配置される。
さらに、本実施例では、実施例４（図８）と同じく、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２及びＴｎ３のソースとドレインの向きを上下逆に配置して、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、ＮＭＯＳトランジスタＴｎ１の各ドレインが、コンタクトを介して共通に接続されていることである。
なお、図１２ａ、図１２ｂ、図１２ｃ、図１２ｄおよび図１２ｅにおいて、図１１と同じ構造の箇所については、２００番台の対応する記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｐ、２０２ｎａ、２０２ｎｂが形成され、この平面状シリコン層２０２ｐ、２０２ｎａ、２０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｐ、２０２ｎａ、２０２ｎｂ）の表面に形成されるシリサイド層である。２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ１１はｎ型シリコン柱、２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ１１はｐ型シリコン柱、２０５はシリコン柱２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ１１、２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ１１を取り巻くゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ及び２０６ｇは、それぞれゲート配線である。シリコン柱２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ１１の最上部には、それぞれｐ＋拡散層２０７ｐ１、２０７ｐ２、２０７ｐ３、２０７ｐ１１が不純物注入等により形成され、シリコン柱２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ１１の最上部には、それぞれｎ＋拡散層２０７ｎ１、２０７ｎ２、２０７ｎ３、２０７ｎ１１が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｐ１、２０９ｐ２、２０９ｐ３、２０９ｐ１１、２０９ｎ１、２０９ｎ２、２０９ｎ３、２０９ｎ１１はそれぞれｐ＋拡散層２０７ｐ１、２０７ｐ２、２０７ｐ３、２０７ｐ１１、ｎ＋拡散層２０７ｎ１、２０７ｎ２、２０７ｎ３、２０７ｎ１１に接続されるシリサイド層、２１０ｐ１、２１０ｐ２、２１０ｐ３、２１０ｐ１１、２１０ｎ１、２１０ｎ２、２１０ｎ３、２１０ｎ１１は、シリサイド層２０９ｐ１、２０９ｐ２、２０９ｐ３、２０９ｐ１１、２０９ｎ１、２０９ｎ２、２０９ｎ３、２０９ｎ１１と第１メタル配線２１３ｂ、２１３ｂ、２１３ｂ、２１３ｋ、２１３ｂ、２１３ｄ、２１３ｄ、２１３ｋをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１メタル配線２１３ｅを接続するコンタクト、２１１ｂはゲート配線２０６ｄと第１メタル配線２１３ｈを接続するコンタクト、２１１ｃはゲート配線２０６ｃと第１メタル配線２１３ｆを接続するコンタクト、２１１ｄはゲート配線２０６ｅと第１メタル配線２１３ｇを接続するコンタクトである。
また、２１２ａ（図では上下に２個配置）は、下部拡散層２０２ｐを覆って接続するシリサイド層２０３と第１メタル配線２１３ａを接続するコンタクト、２１２ｂ（図では２個配置）は、下部拡散層２０２ｎｂを覆って接続するシリサイド層２０３と第１メタル配線２１３ｃ（２箇所）を接続するコンタクトである。
シリコン柱２０４ｎ１、下部拡散層２０２ｐ、上部拡散層２０７ｐ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１を構成し、シリコン柱２０４ｎ２、下部拡散層２０２ｐ、上部拡散層２０７ｐ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ２を構成し、シリコン柱２０４ｎ３、下部拡散層２０２ｐ、上部拡散層２０７ｐ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ３を構成し、シリコン柱２０４ｎ１１、下部拡散層２０２ｐ、上部拡散層２０７ｐ１１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１１を構成し、シリコン柱２０４ｐ１、下部拡散層２０２ｎａ、上部拡散層２０７ｎ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１を構成し、シリコン柱２０４ｐ２、下部拡散層２０２ｎａ、上部拡散層２０７ｎ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ２を構成し、シリコン柱２０４ｐ３、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ３を構成し、シリコン柱２０４ｐ１１、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ１１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１１を構成する。
また、ＰＭＯＳトランジスタＴｐ１およびＮＭＯＳトランジスタＴｎ１のゲート電極２０６にはゲート配線２０６ｂが接続され、さらに、ＮＭＯＳトランジスタＴｎ１のゲート電極２０６にはゲート配線２０６ａが接続される。ＰＭＯＳトランジスタＴｐ２およびＮＭＯＳトランジスタＴｎ２のゲート電極２０６にはゲート配線２０６ｄが接続され、さらに、ＮＭＯＳトランジスタＴｎ２のゲート電極２０６にはゲート配線２０６ｃが接続される。ＰＭＯＳトランジスタＴｐ３およびＮＭＯＳトランジスタＴｎ３のゲート電極２０６にはゲート配線２０６ｆが接続され、さらに、ＮＭＯＳトランジスタＴｎ３のゲート電極２０６にはゲート配線２０６ｅが接続される。ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１１のゲート電極２０６にはゲート配線２０６ｇが接続される。
ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ１１のソースは、下部拡散層２０２ｐとなり、シリサイド２０３及びコンタクト２１２ａ（図では上下２個配置）を介して第１メタル配線２１３ａに接続され、さらに、第１メタル配線２１３ａはコンタクト２１４ｄを介して第２メタル配線２１５ａに接続され、２１５ａには電源Ｖｃｃが供給される。ここで、第２メタル配線２１５ａは、行方向と垂直な方向へ延在する。ＰＭＯＳトランジスタＴｐ１のドレインである上部拡散層２０７ｐ１はシリサイド２０９ｐ１、コンタクト２１０ｐ１を介して第１メタル配線２１３ｂに接続され、第１メタル配線２１３ｂは出力ＤＥＣＯＵＴ０となる。ＰＭＯＳトランジスタＴｐ２のドレインである上部拡散層２０７ｐ２はシリサイド２０９ｐ２、コンタクト２１０ｐ２を介して第１メタル配線２１３ｂに接続される。また、ＰＭＯＳトランジスタＴｐ３のドレインである上部拡散層２０７ｐ３はシリサイド２０９ｐ３、コンタクト２１０ｐ３を介して第１メタル配線２１３ｂに接続される。ＮＭＯＳトランジスタＴｎ１のドレインである上部拡散層２０７ｎ１はシリサイド２０９ｎ１、コンタクト２１０ｎ１を介して第１メタル配線２１３ｂに接続される。ここで、上述したように、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３およびＮＭＯＳトランジスタＴｎ１のドレインがコンタクトを介して第１メタル配線２１３ｂに共通接続される。ＮＭＯＳトランジスタＴｎ１のソースとなる下部拡散層２０２ｎａはシリサイド層２０３を介してＮＭＯＳトランジスタＴｎ２のドレインと接続される。ＮＭＯＳトランジスタＴｎ２のソースである上部拡散層２０７ｎ２はシリサイド２０９ｎ２、コンタクト２１０ｎ２を介して第１メタル配線２１３ｄに接続される。また、ＮＭＯＳトランジスタＴｎ３のドレインである上部拡散層２０７ｎ３はシリサイド２０９ｎ３、コンタクト２１０ｎ３を介して第１メタル配線２１３ｄに接続される。ここで、ＮＭＯＳトランジスタＴｎ２のソースとＮＭＯＳトランジスタＴｎ３のドレインは、第１メタル配線２１３ｄを介して接続される。また、ＮＭＯＳトランジスタＴｎ３のソースは下部拡散層２０２ｎｂとシリサイド領域２０３とコンタクト２１２ｂ（図では２箇所）を介して第１メタル配線２１３ｃに接続され、第１メタル配線２１３ｃはさらにコンタクト２１４ｅを介して第２メタル配線２１５ｃに接続され、２１５ｃには基準電源Ｖｓｓが供給される。ここで、第２メタル配線２１５ｃは、行方向と垂直な方向に延在する。
ＰＭＯＳトランジスタＴｐ１１のソースは下部拡散層２０２ｐとなり、シリサイド２０３を介してＰＭＯＳトランジスタＴｐ１，Ｔｐ２、Ｔｐ３と共通化されて、コンタクト２１２ａ、第１メタル配線２１３ａを介して第２メタル配線２１５ａに接続され、電源Ｖｃｃが供給される。また、ＰＭＯＳトランジスタＴｐ１１のドレインとなる上部拡散層２０７ｐ１１はシリサイド層２０９ｐ１１、コンタクト２１０ｐ１１を介して第１メタル配線２１３ｋに接続され、出力ＷＬ０となる。また、ＮＭＯＳトランジスタＴｎ１１のドレインとなる上部拡散層２０７ｎ１１はシリサイド層２０９ｎ１１、コンタクト２１０ｎ１１を介して第１メタル配線２１３ｋに接続される。
第２メタル配線により供給される選択アドレス信号ＸＡ０～ＸＡ７のいずれかが入力されるゲート配線２０６ａは、コンタクト２１１ａを介して第１メタル配線２１３ｅに接続される。第１メタル配線２１３ｅは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＡ０～ＸＡ７は、行方向と垂直な方向へ延在しており、行方向と平行に延在している第１メタル配線２１３ｅと行方向と垂直な方向に延在している選択アドレス信号ＸＡ０～ＸＡ７のいずれかひとつの交点に、コンタクト２１４ａを配置して、選択アドレス信号ＸＡｈ（ｈ＝０～７）をゲート配線２０６ａに接続する。図では、選択アドレス信号ＸＡ０の第２メタル配線２１５ｄと第１メタル配線２１３ｅの交点にコンタクト２１４ａを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１のゲートには、選択アドレス信号ＸＡ０が入力される。
本図では、選択アドレス信号線ＸＡ２～ＸＡ７は省略してあるが、ＸＡ０、ＸＡ１と同様な配置で、さらに左側に、行方向に対して垂直な形で配置される。
なお、選択アドレス信号ＸＡ１（第２メタル配線２１５ｅ）と第１メタル配線２１３ｅとの交点には、破線にてコンタクト２１４ｚが描かれているが、本図では、ここにはコンタクトは存在せず、もし、選択アドレス信号ＸＡ１（第２メタル配線１１５ｅ）を入力させたい場合には、ここの箇所にコンタクトを設けるという、架空のコンタクトの箇所を示している。
第２メタル配線により供給される選択アドレス信号ＸＢ０が選択的に入力されるゲート配線２０６ｄはコンタクト２１１ｂを介して第１メタル配線２１３ｈに接続され、選択アドレス信号ＸＢ１～ＸＢ３のいずれかが入力されるゲート配線２０６ｃは、コンタクト２１１ｃを介して第１メタル配線２１３ｆに接続される。第１メタル配線２１３ｆは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＢ０～ＸＢ３は、行方向と垂直な方向へ延在しており、第１メタル配線２１３ｆあるいは第１メタル配線２１３ｈの交点のいずれかひとつにコンタクト２１４ｂを配置して、選択アドレス信号ＸＢｉ（ｉ＝０～３）をゲート配線２０６ｄあるいは２０６ｃに接続する。図では、選択アドレス信号ＸＢ０の第２メタル配線２１５ｂと第１メタル配線２１３ｈの交点にコンタクト２１４ｂを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２のゲートには、選択アドレス信号ＸＢ０が入力される。
なお、選択アドレス信号ＸＢ１（第２メタル配線２１５ｆ）と第１メタル配線２１３ｆとの交点には、破線にてコンタクト２１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
第２メタル配線により供給される選択アドレス信号ＸＣ０～ＸＣ７のいずれかが入力されるゲート配線２０６ｅは、コンタクト２１１ｄを介して第１メタル配線２１３ｇに接続される。第１メタル配線２１３ｇは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＣ０～ＸＣ７は、行方向と垂直な方向へ延在しており、第１メタル配線２１３ｇとの交点のいずれかひとつにコンタクト２１４ｃを配置して、選択アドレス信号ＸＣｊ（ｉ＝０～７）をゲート配線２０６ｅに接続する。図では、選択アドレス信号ＸＣ０の第２メタル配線２１５ｇと第１メタル配線２１３ｇの交点にコンタクト２１４ｃを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３のゲートには、選択アドレス信号ＸＣ０が入力される。
なお、選択アドレス信号ＸＣ１（第２メタル配線２１５ｈ）と第１メタル配線２１３ｇの交点には、破線にてコンタクト２１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
なお、選択アドレス信号ＸＣ２～ＸＣ７は図面の都合上、省略してあるが、ＸＣ０、ＸＣ１と同様に、さらに左側に、行方向と垂直な方向に配置される。
本実施例によれば、本行選択デコーダには選択アドレスＸＡ０、ＸＢ０、ＸＣ０が入力されており、図２により、出力はＷＬ０となる。
また、行選択デコーダＢＬ２００Ｅは図の枠で囲った領域となり、縦方向の寸法Ｌｙ４は、縦４行に対して、デッドスペースである拡散間隔が１．５個となるので、図１１のＬｙ３より小さくできる。
本発明によれば、電源配線、基準電源配線、および選択アドレス信号線を第２メタルで号選択デコーダが４行２列に配置される行方向と垂直な方向に延在配置し、行方向に沿って平行に配置される第１メタル配線を介して、ＮＡＮＤデコーダの入力ゲートと前記第２メタルとの接続を行うことで、任意の選択アドレスをＮＡＮＤデコーダの入力に供給することが可能となり、第２メタルの最小ピッチで配置が可能で、面積が縮小された行選択デコーダが実現できる。さらに、８個のＭＯＳトランジスタを４行２列に配置して、拡散間隔の箇所を削減することにより、横方向を縮小することができ、さらに面積が削減される。
（実施例９）
図１３には、ＳＲＡＭセルを含む、さらに別の半導体記憶装置を示す。図１と異なるところは、行選択デコーダを４入力ＮＡＮＤにより構成した点である。図１と異なる箇所は、行選択デコーダ２１０と、アドレス選択信号を生成するプリデコーダ３１０である。
行アドレス信号の割り当ては、Ａ０～Ａ７と変わらず、ワード線の本数は２５６本となるので、４入力ＮＡＮＤに対応させて、プリデコーダは、３１０Ａ、３１０Ｂ、３１０Ｃ、３１０Ｄの４種類を設ける。３１０Ａはアドレス信号Ａ０～Ａ１を受けてアドレス選択信号ＸＡ０～ＸＡ３を出力する。３１０Ｂはアドレス信号Ａ２～Ａ３を受けてアドレス選択信号ＸＢ０～ＸＢ３を出力する。３１０Ｃはアドレス信号Ａ４～Ａ５を受けてアドレス選択信号ＸＣ０～ＸＣ３を出力する。３１０Ｄはアドレス信号Ａ６～Ａ７を受けてアドレス選択信号ＸＤ０～ＸＤ３を出力する。４入力ＮＡＮＤデコーダ２１１には、アドレス選択信号Ａ０～ＸＡ３、ＸＢ０～ＸＢ３、ＸＣ０～ＸＣ３、ＸＤ０～ＸＤ３の組のうち、それぞれいずれかひとつの信号が入力される。例えば、ＤＥＣＯＵＴ１を出力するＮＡＮＤデコーダ２１１には、ＸＡ１，ＸＢ０、ＸＣ０、ＸＤ０が接続される。図１のアドレス選択信号の本数は、ＸＡの組が８本、ＸＢの組が４本、ＸＣの組が８本となり、合計２０本の配線が必要であったが、図１３の実施例では、ＸＡの組のアドレス選択信号は４本、ＸＢの組は４本、ＸＣの組は４本、ＸＤの組が４本となり、合計１６本の配線数で実現できる。
図１４には、図２と同様の、行選択デコーダの選択動作表を示す。丸印のアドレス選択信号がＮＡＮＤ回路２１１に入力されると、対応したＮＡＮＤ回路２１１の出力ＤＥＣＯＵＴが選択される。
図１５に本発明のＮＡＮＤデコーダ２１１－ｋを示す。
Ｔｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４は、ＳＧＴで構成されたＰＭＯＳトランジスタ、Ｔｎ１、Ｔｎ２、Ｔｎ３、Ｔｎ４は、同じくＳＧＴで構成されたＮＭＯＳトランジスタである。前記ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４のソースは電源Ｖｃｃに接続され、ドレインは共通にノードＮ１に接続される。ノードＮ１は出力ＤＥＣＯＵＴｋとなる。ＮＭＯＳトランジスタＴｎ１のドレインはノードＮ１に接続され、ソースはノードＮ２を介してＮＭＯＳトランジスタＴｎ２のドレインに接続され、ＮＭＯＳトランジスタＴｎ２のソースはノードＮ３を介してＮＭＯＳトランジスタＴｎ３のドレインに接続され、ＮＭＯＳトランジスタＴｎ３のソースはノードＮ４を介してＮＭＯＳトランジスタＴｎ４のドレインに接続され、ＮＭＯＳトランジスタＴｎ４のソースは基準電源Ｖｓｓに接続される。また、ＰＭＯＳトランジスタＴｐ１、ＮＭＯＳトランジスタＴｎ１のゲートには入力信号ＸＡｇ（ｇ＝０～３）が接続され、ＰＭＯＳトランジスタＴｐ２、ＮＭＯＳトランジスタＴｎ２のゲートには入力信号ＸＢｈ（ｈ＝０～３）が接続され、ＰＭＯＳトランジスタＴｐ３、ＮＭＯＳトランジスタＴｎ３のゲートには入力信号ＸＣｉ（ｉ＝０～３）が接続され、ＰＭＯＳトランジスタＴｐ４、ＮＭＯＳトランジスタＴｎ４のゲートには入力信号ＸＤｊ（ｊ＝０～３）が接続される。
図１６ａ、図１６ｂ、図１６ｃ、図１６ｄおよび図１６ｅに、実施例９を示す。図１６ａは、本発明の行選択デコーダレイアウト（配置）の平面図、図１６ｂは、図１６ａにおけるカットラインＡ－Ａ’に沿った断面図、図１６ｃは、図１６ａにおけるカットラインＢ－Ｂ’に沿った断面図、図１６ｄは、図１６ａにおけるカットラインＣ－Ｃ’に沿った断面図、図１６ｅは、図１６ａにおけるカットラインＤ－Ｄ’に沿った断面図を示す。
図８ａの３入力ＮＡＮＤデコーダレイアウト（配置）の平面図に対して、右側に、ＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ４を追加配置している。ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２、Ｔｎ３の構造と配置は図８と同一である。図１６は、ＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ４を右側に配置したことにより、第２メタルによるアドレス選択信号の配置場所および、接続方法が一部異なる。
なお、図１６ａ、図１６ｂ、図１６ｃ、図１６ｄ、図１６ｅにおいて、図８ａ、図８ｂ、図８ｃ、図８ｄ、図８ｅ、図８ｆ、図８ｇ、図８ｈおよび図８ｉと同じ構造の箇所については、１００番台の対応する記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂが形成され、この平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐ、１０２ｎａ、１０２ｎｂ）の表面に形成されるシリサイド層である。１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４、１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ及び１０６ｆは、それぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ４が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ４が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ４、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ４はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ４、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ４に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｐ４、１１０ｎ１、１１０ｎ２、１１０ｎ３、１１０ｎ４は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ４、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ４と第１メタル配線１１３ｂ、１１３ｂ、１１３ｂ、１１３ｂ、１１３ｂ、１１３ｄ、１１３ｄ、１１３ｃをそれぞれ接続するコンタクト、１１１ｃはゲート配線１０６ｄと第１メタル配線１１３ｅを接続するコンタクト、１１１ｂはゲート配線１０６ｃと第１メタル配線１１３ｆを接続するコンタクト、１１１ａはゲート配線１０６ｅと第１メタル配線１１３ｇを接続するコンタクト、１１１ｄはゲート配線１０６ｆと第１メタル配線１１３ｈを接続するコンタクトである。
また、１１２ａ（図では７個配置）は、下部拡散層１０２ｐを覆って接続するシリサイド層１０３と第１メタル配線１１３ａを接続するコンタクトである。
シリコン柱１０４ｎ１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ３を構成し、シリコン柱１０４ｎ４、下部拡散層１０２ｐ、上部拡散層１０７ｐ４、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ４を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎａ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ３を構成し、シリコン柱１０４ｐ４、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ４、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ４を構成する。
また、ＰＭＯＳトランジスタＴｐ１およびＮＭＯＳトランジスタＴｎ１のゲート電極１０６にはゲート配線１０６ｄが接続される。ＰＭＯＳトランジスタＴｐ２およびＮＭＯＳトランジスタＴｎ２のゲート電極１０６にはゲート配線１０６ｂが接続され、さらに、ＮＭＯＳトランジスタＴｎ２のゲート電極１０６にはゲート配線１０６ｃが接続される。ＰＭＯＳトランジスタＴｐ３およびＮＭＯＳトランジスタＴｎ３のゲート電極１０６にはゲート配線１０６ａが接続され、さらに、ＮＭＯＳトランジスタＴｎ３のゲート電極１０６にはゲート配線１０６ｅが接続される。ＰＭＯＳトランジスタＴｐ４およびＮＭＯＳトランジスタＴｎ４のゲート電極１０６にはゲート配線１０６ｆが接続される。
ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４のソースは、下部拡散層１０２ｐとなり、シリサイド１０３及びコンタクト１１２ａ（図では７個配置）を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａはコンタクト１１４ｄを介して第２メタル配線１１５ｄに接続され、１１５ｄには電源Ｖｃｃが供給される。ここで、第２メタル配線１１５ｄは、行方向と垂直な方向へ延在する。なお、第１メタル配線１１３ａは行方向に沿って延在して下部拡散層およびシリサイド１０３に電源Ｖｃｃを供給しており、シリサイド層の抵抗はほとんど無視できる。ＰＭＯＳトランジスタＴｐ１のドレインである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ｂに接続され、第１メタル配線１１３ｂは出力ＤＥＣＯＵＴ４となる。ＰＭＯＳトランジスタＴｐ２のドレインである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して第１メタル配線１１３ｂに接続される。ＰＭＯＳトランジスタＴｐ３のドレインである上部拡散層１０７ｐ３はシリサイド１０９ｐ３、コンタクト１１０ｐ３を介して第１メタル配線１１３ｂに接続される。また、ＰＭＯＳトランジスタＴｐ４のドレインである上部拡散層１０７ｐ４はシリサイド１０９ｐ４、コンタクト１１０ｐ４を介して第１メタル配線１１３ｂに接続される。ＮＭＯＳトランジスタＴｎ１のドレインである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ｂに接続される。ここで、上述したように、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４およびＮＭＯＳトランジスタＴｎ１のドレインがコンタクトを介して第１メタル配線１１３ｂに共通接続される。ＮＭＯＳトランジスタＴｎ１のソースとなる下部拡散層１０２ｎａはシリサイド層１０３を介してＮＭＯＳトランジスタＴｎ２のドレインと接続される。ＮＭＯＳトランジスタＴｎ２のソースである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｄに接続される。また、ＮＭＯＳトランジスタＴｎ３のドレインである上部拡散層１０７ｎ３はシリサイド１０９ｎ３、コンタクト１１０ｎ３を介して第１メタル配線１１３ｄに接続される。ここで、ＮＭＯＳトランジスタＴｎ２のソースとＮＭＯＳトランジスタＴｎ３のドレインは、第１メタル配線１１３ｄを介して接続される。ＮＭＯＳトランジスタＴｎ３のソースは下部拡散層１０２ｎｂとシリサイド領域１０３を介してＮＭＯＳトランジスタＴｎ４のドレインと接続され、ＮＭＯＳトランジスタＴｎ４のソースは、上部拡散層１０７ｎ４、シリサイド１０９ｎ４およびコンタクト１１０ｎ４を介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃはさらにコンタクト１１４ｎ４を介して第２メタル配線１１５ａに接続され、１１５ａには基準電源Ｖｓｓが供給される。ここで、第２メタル配線１１５ａは、行方向と垂直な方向に延在する。
第２メタル配線により供給される選択アドレス信号ＸＡ０～ＸＡ３のいずれかが入力されるゲート配線１０６ｄは、コンタクト１１１ｃを介して第１メタル配線１１３ｅに接続される。第１メタル配線１１３ｅは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＡ０～ＸＡ３は、行方向と垂直な方向へ延在しており、行方向と平行に延在している第１メタル配線１１３ｅと行方向と垂直な方向に延在している選択アドレス信号ＸＡ０～ＸＡ３のいずれかひとつの交点に、コンタクト１１４ｃを配置して、選択アドレス信号ＸＡｈ（ｈ＝０～３）をゲート配線１０６ｄに接続する。図では、選択アドレス信号ＸＡ０の第２メタル配線１１５ｉと第１メタル配線１１３ｅの交点にコンタクト１１４ｃを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１のゲートには、選択アドレス信号ＸＡ０が入力される。
本図では、選択アドレス信号線ＸＡ２～ＸＡ３は省略してあるが、ＸＡ０、ＸＡ１と同様な配置で、さらに左側に、行方向に対して垂直な形で配置される。
なお、選択アドレス信号ＸＡ１（第２メタル配線１１５ｊ）と第１メタル配線１１３ｅとの交点には、破線にてコンタクト１１４ｚが描かれているが、本図では、ここにはコンタクトは存在せず、もし、選択アドレス信号ＸＡ１（第２メタル配線１１５ｊ）を入力させたい場合には、ここの箇所にコンタクトを設けるという、架空のコンタクトの箇所を示している。
第２メタル配線により供給される選択アドレス信号ＸＢ０～ＸＢ３のいずれかが入力されるゲート配線１０６ｃは、コンタクト１１１ｂを介して第１メタル配線１１３ｆに接続される。第１メタル配線１１３ｆは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＢ０～ＸＢ３は、行方向と垂直な方向へ延在しており、第１メタル配線１１３ｆとの交点のいずれかひとつにコンタクト１１４ｂを配置して、選択アドレス信号ＸＢｉ（ｉ＝０～３）をゲート配線１０６ｃに接続する。図では、選択アドレス信号ＸＢ１の第２メタル配線１１５ｆと第１メタル配線１１３ｆの交点にコンタクト１１４ｂを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２のゲートには、選択アドレス信号ＸＢ１が入力される。
なお、選択アドレス信号ＸＢ２（第２メタル配線１１５ｇ）および選択アドレス信号ＸＢ３（第２メタル配線１１５ｈ）と第１メタル配線１１３ｆとの交点には、破線にてコンタクト１１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
第２メタル配線により供給される選択アドレス信号ＸＣ０～ＸＣ３のいずれかが入力されるゲート配線１０６ｅは、コンタクト１１１ａを介して第１メタル配線１１３ｇに接続される。第１メタル配線１１３ｇは、行に沿って平行な方向（図の右側）へ延在する。選択アドレス信号ＸＣ０～ＸＣ３は、行方向と垂直な方向へ延在しており、第１メタル配線１１３ｇとの交点のいずれかひとつにコンタクト１１４ａを配置して、選択アドレス信号ＸＣｊ（ｉ＝０～３）をゲート配線１０６ｅに接続する。図では、選択アドレス信号ＸＣ０の第２メタル配線１１５ｃと第１メタル配線１１３ｇの交点にコンタクト１１４ａを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３のゲートには、選択アドレス信号ＸＣ０が入力される。
選択アドレス信号ＸＣ１（第２メタル配線１１５ｂ）、選択アドレス信号ＸＣ２（第２メタル配線１１５ｐ）、選択アドレス信号ＸＣ３（第２メタル配線１１５ｑ）と第１メタル配線１１３ｇとの交点には、破線にてコンタクト１１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
第２メタル配線により供給される選択アドレス信号ＸＤ０～ＸＤ３のいずれかが入力されるゲート配線１０６ｆは、コンタクト１１１ｄを介して第１メタル配線１１３ｈに接続される。第１メタル配線１１３ｈは、行に沿って平行な方向（図の右側）へ延在する。選択アドレス信号ＸＤ０～ＸＤ３は、行方向と垂直な方向へ延在しており、行方向と平行に延在している第１メタル配線１１３ｈと行方向と垂直な方向に延在している選択アドレス信号ＸＤ０～ＸＤ３のいずれかひとつの交点に、コンタクト１１４ｄを配置して、選択アドレス信号ＸＤｊ（ｊ＝０～３）をゲート配線１０６ｆに接続する。図では、選択アドレス信号ＸＤ０の第２メタル配線１１５ｒと第１メタル配線１１３ｈの交点にコンタクト１１４ｄを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ４のゲートには、選択アドレス信号ＸＤ０が入力される。
本図では、選択アドレス信号線ＸＤ２～ＸＤ３は省略してあるが、ＸＤ０、ＸＤ１と同様な配置で、さらに右側に、行方向に対して垂直な形で配置される。
なお、選択アドレス信号ＸＤ１（第２メタル配線１１５ｓ）と第１メタル配線１１３ｈとの交点には、破線にてコンタクト１１４ｚが描かれているが、本図では、ここにはコンタクトは存在せず、もし、選択アドレス信号ＸＤ１（第２メタル配線１１５ｓ）を入力させたい場合には、ここの箇所にコンタクトを設けるという、架空のコンタクトの箇所を示している。
本図に従えば、本ＮＡＮＤデコーダには選択アドレスＸＡ０、ＸＢ１、ＸＣ０、ＸＤ０が入力されており、図２により、出力はＤＥＣＯＵＴ４となる。
ＮＡＮＤデコーダＢＬ２１１Ａは図の枠で囲った領域となり、縦方向の寸法はＬｙ２となる。
本発明によれば、電源配線、基準電源配線、および選択アドレス信号線を第２メタルでＮＡＮＤデコーダが２行４列に配置される行方向と垂直な方向に延在配置し、行方向に沿って平行に配置される第１メタル配線を介して、ＮＡＮＤデコーダの入力ゲートと前記第２メタルとの接続を行うことで、任意の選択アドレスをＮＡＮＤデコーダの入力に供給することが可能となり、第２メタルの最小ピッチで配置が可能な、面積が縮小された行選択デコーダが実現できる。
（実施例１０）
図１７ａ、図１７ｂ、図１７ｃに、実施例１０を示す。本実施例は図１５に示す等価回路を実現したＮＡＮＤデコーダであり、図１７ａは、本発明の４入力ＮＡＮＤデコーダレイアウト（配置）の平面図、図１７ｂは、図１７ａにおけるカットラインＡ－Ａ’に沿った断面図、図１７ｃは、図１７ａにおけるカットラインＢ－Ｂ’に沿った断面図を示す。
本実施例は、実施例８（図１２）と同様に、ＮＡＮＤデコーダ２１１ｋを構成するＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４が縦方向に１列に配置され、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２、Ｔｎ３、Ｔｎ４が縦方向に１列に配置される。
すなわち、本実施例において、ＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１が１行目に右側より配置され、２行目にＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２が配置され、３行目にＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３が配置され、４行目にＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ４が配置される。
さらに、本実施例では、実施例８と同じく、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２、Ｔｎ３、Ｔｎ４のソースとドレインの向きを上下逆に配置して、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４、ＮＭＯＳトランジスタＴｎ１の各ドレインが、コンタクトを介して共通に接続されていることである。
なお、図１７ａ、図１７ｂ、図１７ｃにおいて、図１２と同じ構造の箇所については、２００番台の対応する記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｐ、２０２ｎａ、２０２ｎｂが形成され、この平面状シリコン層２０２ｐ、２０２ｎａ、２０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｐ、２０２ｎａ、２０２ｎｂ）の表面に形成されるシリサイド層である。２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ４はｎ型シリコン柱、２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ４はｐ型シリコン柱、２０５はシリコン柱２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ４、２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ４を取り巻くゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ及び２０６ｈは、それぞれゲート配線である。シリコン柱２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ４の最上部には、それぞれｐ＋拡散層２０７ｐ１、２０７ｐ２、２０７ｐ３、２０７ｐ４が不純物注入等により形成され、シリコン柱２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ４の最上部には、それぞれｎ＋拡散層２０７ｎ１、２０７ｎ２、２０７ｎ３、２０７ｎ４が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｐ１、２０９ｐ２、２０９ｐ３、２０９ｐ４、２０９ｎ１、２０９ｎ２、２０９ｎ３、２０９ｎ４はそれぞれｐ＋拡散層２０７ｐ１、２０７ｐ２、２０７ｐ３、２０７ｐ４、ｎ＋拡散層２０７ｎ１、２０７ｎ２、２０７ｎ３、２０７ｎ４に接続されるシリサイド層、２１０ｐ１、２１０ｐ２、２１０ｐ３、２１０ｐ４、２１０ｎ１、２１０ｎ２、２１０ｎ３、２１０ｎ４は、シリサイド層２０９ｐ１、２０９ｐ２、２０９ｐ３、２０９ｐ４、２０９ｎ１、２０９ｎ２、２０９ｎ３、２０９ｎ４と第１メタル配線２１３ｂ、２１３ｂ、２１３ｂ、２１３ｂ、２１３ｂ、２１３ｄ、２１３ｄ、２１３ｃをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１メタル配線２１３ｅを接続するコンタクト、２１１ｂはゲート配線２０６ｄと第１メタル配線２１３ｈを接続するコンタクト、２１１ｃはゲート配線２０６ｃと第１メタル配線２１３ｆを接続するコンタクト、２１１ｄはゲート配線２０６ｅと第１メタル配線２１３ｇを接続するコンタクト、２１１ｅはゲート配線２０６ｈと第１メタル配線２１３ｉを接続するコンタクトである。
また、２１２ａ（図では上下に２個配置）は、下部拡散層２０２ｐを覆って接続するシリサイド層２０３と第１メタル配線２１３ａを接続するコンタクトである。
シリコン柱２０４ｎ１、下部拡散層２０２ｐ、上部拡散層２０７ｐ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１を構成し、シリコン柱２０４ｎ２、下部拡散層２０２ｐ、上部拡散層２０７ｐ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ２を構成し、シリコン柱２０４ｎ３、下部拡散層２０２ｐ、上部拡散層２０７ｐ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ３を構成し、シリコン柱２０４ｎ４、下部拡散層２０２ｐ、上部拡散層２０７ｐ４、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ４を構成し、シリコン柱２０４ｐ１、下部拡散層２０２ｎａ、上部拡散層２０７ｎ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１を構成し、シリコン柱２０４ｐ２、下部拡散層２０２ｎａ、上部拡散層２０７ｎ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ２を構成し、シリコン柱２０４ｐ３、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ３を構成し、シリコン柱２０４ｐ４、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ４、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ４を構成する。
また、ＰＭＯＳトランジスタＴｐ１およびＮＭＯＳトランジスタＴｎ１のゲート電極２０６にはゲート配線２０６ｂが接続され、さらに、ＮＭＯＳトランジスタＴｎ１のゲート電極２０６にはゲート配線２０６ａが接続される。ＰＭＯＳトランジスタＴｐ２およびＮＭＯＳトランジスタＴｎ２のゲート電極２０６にはゲート配線２０６ｄが接続され、さらに、ＮＭＯＳトランジスタＴｎ２のゲート電極２０６にはゲート配線２０６ｃが接続される。ＰＭＯＳトランジスタＴｐ３およびＮＭＯＳトランジスタＴｎ３のゲート電極２０６にはゲート配線２０６ｆが接続され、さらに、ＮＭＯＳトランジスタＴｎ３のゲート電極２０６にはゲート配線２０６ｅが接続される。ＰＭＯＳトランジスタＴｐ４およびＮＭＯＳトランジスタＴｎ４のゲート電極２０６にはゲート配線２０６ｇが接続され、さらに、ＮＭＯＳトランジスタＴｎ４のゲート電極２０６にはゲート配線２０６ｈが接続される。
ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４のソースは、下部拡散層２０２ｐとなり、シリサイド２０３及びコンタクト２１２ａ（図では上下２個配置）を介して第１メタル配線２１３ａに接続され、さらに、第１メタル配線２１３ａはコンタクト２１４ｄを介して第２メタル配線２１５ａに接続され、２１５ａには電源Ｖｃｃが供給される。ここで、第２メタル配線２１５ａは、行方向と垂直な方向へ延在する。ＰＭＯＳトランジスタＴｐ１のドレインである上部拡散層２０７ｐ１はシリサイド２０９ｐ１、コンタクト２１０ｐ１を介して第１メタル配線２１３ｂに接続され、第１メタル配線２１３ｂは出力ＤＥＣＯＵＴ０となる。ＰＭＯＳトランジスタＴｐ２のドレインである上部拡散層２０７ｐ２はシリサイド２０９ｐ２、コンタクト２１０ｐ２を介して第１メタル配線２１３ｂに接続される。また、ＰＭＯＳトランジスタＴｐ３のドレインである上部拡散層２０７ｐ３はシリサイド２０９ｐ３、コンタクト２１０ｐ３を介して第１メタル配線２１３ｂに接続される。さらに、ＰＭＯＳトランジスタＴｐ４のドレインである上部拡散層２０７ｐ４はシリサイド２０９ｐ４、コンタクト２１０ｐ４を介して第１メタル配線２１３ｂに接続される。ＮＭＯＳトランジスタＴｎ１のドレインである上部拡散層２０７ｎ１はシリサイド２０９ｎ１、コンタクト２１０ｎ１を介して第１メタル配線２１３ｂに接続される。ここで、上述したように、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４およびＮＭＯＳトランジスタＴｎ１のドレインがコンタクトを介して第１メタル配線２１３ｂに共通接続される。ＮＭＯＳトランジスタＴｎ１のソースとなる下部拡散層２０２ｎａはシリサイド層２０３を介してＮＭＯＳトランジスタＴｎ２のドレインと接続される。ＮＭＯＳトランジスタＴｎ２のソースである上部拡散層２０７ｎ２はシリサイド２０９ｎ２、コンタクト２１０ｎ２を介して第１メタル配線２１３ｄに接続される。また、ＮＭＯＳトランジスタＴｎ３のドレインである上部拡散層２０７ｎ３はシリサイド２０９ｎ３、コンタクト２１０ｎ３を介して第１メタル配線２１３ｄに接続される。ここで、ＮＭＯＳトランジスタＴｎ２のソースとＮＭＯＳトランジスタＴｎ３のドレインは、第１メタル配線２１３ｄを介して接続される。ＮＭＯＳトランジスタＴｎ３のソースは下部拡散層２０２ｎｂとシリサイド領域２０３を介してＮＭＯＳトランジスタＴｎ４のドレインと接続される。また、ＮＭＯＳトランジスタＴｎ４のソースとなる上部拡散層２０７ｎ４はシリサイド２０９ｎ４、コンタクト２１０ｎ４を介して第１メタル配線２１３ｃに接続され、２１３ｃはさらに、コンタクト２１４ｎ４を介して第２メタル配線２１５ｃに接続され、２１５ｃには基準電源Ｖｓｓが供給される。ここで、第２メタル配線２１５ｃは、行方向と垂直な方向に延在する。
第２メタル配線により供給される選択アドレス信号ＸＡ０～ＸＡ３のいずれかが入力されるゲート配線２０６ａは、コンタクト２１１ａを介して第１メタル配線２１３ｅに接続される。第１メタル配線２１３ｅは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＡ０～ＸＡ３は、行方向と垂直な方向へ延在しており、行方向と平行に延在している第１メタル配線２１３ｅと行方向と垂直な方向に延在している選択アドレス信号ＸＡ０～ＸＡ３のいずれかひとつの交点に、コンタクト２１４ａを配置して、選択アドレス信号ＸＡｈ（ｈ＝０～３）をゲート配線２０６ａに接続する。図では、選択アドレス信号ＸＡ０の第２メタル配線２１５ｄと第１メタル配線２１３ｅの交点にコンタクト２１４ａを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１のゲートには、選択アドレス信号ＸＡ０が入力される。
本図では、選択アドレス信号線ＸＡ２～ＸＡ３は省略してあるが、ＸＡ０、ＸＡ１と同様な配置で、さらに左側に、行方向に対して垂直な形で配置される。
なお、選択アドレス信号ＸＡ１（第２メタル配線２１５ｅ）と第１メタル配線２１３ｅとの交点には、破線にてコンタクト２１４ｚが描かれているが、本図では、ここにはコンタクトは存在せず、もし、選択アドレス信号ＸＡ１（第２メタル配線１１５ｅ）を入力させたい場合には、ここの箇所にコンタクトを設けるという、架空のコンタクトの箇所を示している。
第２メタル配線により供給される選択アドレス信号ＸＢ０が選択的に入力されるゲート配線２０６ｄはコンタクト２１１ｂを介して第１メタル配線２１３ｈに接続され、選択アドレス信号ＸＢ１～ＸＢ３のいずれかが入力されるゲート配線２０６ｃは、コンタクト２１１ｃを介して第１メタル配線２１３ｆに接続される。第１メタル配線２１３ｆは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＢ０～ＸＢ３は、行方向と垂直な方向へ延在しており、第１メタル配線２１３ｆあるいは第１メタル配線２１３ｈの交点のいずれかひとつにコンタクト２１４ｂを配置して、選択アドレス信号ＸＢｉ（ｉ＝０～３）をゲート配線２０６ｄあるいは２０６ｃに接続する。図では、選択アドレス信号ＸＢ０の第２メタル配線２１５ｂと第１メタル配線２１３ｈの交点にコンタクト２１４ｂを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２のゲートには、選択アドレス信号ＸＢ０が入力される。
選択アドレス信号ＸＢ１（第２メタル配線２１５ｆ）と第１メタル配線２１３ｆとの交点には、破線にてコンタクト２１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
なお、選択アドレス信号ＸＢ２～ＸＢ３は図面の都合上、省略してあるが、ＸＢ０、ＸＢ１と同様に、さらに左側に、行方向と垂直な方向に配置される。
第２メタル配線により供給される選択アドレス信号ＸＣ０～ＸＣ３のいずれかが入力されるゲート配線２０６ｅは、コンタクト２１１ｄを介して第１メタル配線２１３ｇに接続される。第１メタル配線２１３ｇは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＣ０～ＸＣ３は、行方向と垂直な方向へ延在しており、第１メタル配線２１３ｇとの交点のいずれかひとつにコンタクト２１４ｃを配置して、選択アドレス信号ＸＣｊ（ｉ＝０～３）をゲート配線２０６ｅに接続する。図では、選択アドレス信号ＸＣ０の第２メタル配線２１５ｇと第１メタル配線２１３ｇの交点にコンタクト２１４ｃを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３のゲートには、選択アドレス信号ＸＣ０が入力される。
なお、選択アドレス信号ＸＣ１（第２メタル配線２１５ｈ）と第１メタル配線２１３ｇの交点には、破線にてコンタクト２１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
なお、選択アドレス信号ＸＣ２～ＸＣ３は図面の都合上、省略してあるが、ＸＣ０、ＸＣ１と同様に、さらに左側に、行方向と垂直な方向に配置される。
第２メタル配線により供給される選択アドレス信号ＸＤ０～ＸＤ３のいずれかが入力されるゲート配線２０６ｈは、コンタクト２１１ｅを介して第１メタル配線２１３ｉに接続される。第１メタル配線２１３ｉは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＤ０～ＸＤ３は、行方向と垂直な方向へ延在しており、第１メタル配線２１３ｉとの交点のいずれかひとつにコンタクト２１４ｄを配置して、選択アドレス信号ＸＤｊ（ｉ＝０～３）をゲート配線２０６ｈに接続する。図では、選択アドレス信号ＸＤ０の第２メタル配線２１５ｉと第１メタル配線２１３ｉの交点にコンタクト２１４ｄを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ４のゲートには、選択アドレス信号ＸＤ０が入力される。
なお、選択アドレス信号ＸＤ１（第２メタル配線２１５ｊ）と第１メタル配線２１３ｉの交点には、破線にてコンタクト２１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
なお、選択アドレス信号ＸＤ２～ＸＤ３は図面の都合上、省略してあるが、ＸＤ０、ＸＤ１と同様に、さらに左側に、行方向と垂直な方向に配置される。
本実施例によれば、本行選択デコーダには選択アドレスＸＡ０、ＸＢ０、ＸＣ０、ＸＤ０が入力されており、図１４により、出力はＤＥＣＯＵＴ０となる。
また、行選択デコーダＢＬ２１１Ｂは図の枠で囲った領域となり、縦方向の寸法Ｌｙ５は、縦４行に対して、デッドスペースである拡散間隔が２．０個となる。
本発明によれば、電源配線、基準電源配線、および選択アドレス信号線を第２メタルで号選択デコーダが４行２列に配置される行方向と垂直な方向に延在配置し、行方向に沿って平行に配置される第１メタル配線を介して、ＮＡＮＤデコーダの入力ゲートと前記第２メタルとの接続を行うことで、任意の選択アドレスをＮＡＮＤデコーダの入力に供給することが可能となり、第２メタルの最小ピッチで配置が可能で、面積が縮小された行選択デコーダが実現できる。さらに、８個のＭＯＳトランジスタを４行２列に配置して、拡散間隔の箇所を削減することにより、横方向を縮小することができ、さらに面積が削減される。
（実施例１１）
以上の実施例では、基板上に形成された埋め込み酸化膜層（ＢＯＸ）などの絶縁膜上に平面状シリコンを配置したプロセスの例を用いて配置を説明したが、バルクのＣＭＯＳプロセスを用いても同様である。一例として、図１８に、図４の実施例を、バルクＣＭＯＳプロセスにて配置した実施例１１を示す。
図１８ａは、本発明の３入力ＮＡＮＤデコーダのレイアウト（配置）の平面図、図１８ｂは、図１８ａにおけるカットラインＡ－Ａ’に沿った断面図、図１８ｃは、図１８ａにおけるカットラインＢ－Ｂ’に沿った断面図、図１８ｄは、図１８ａにおけるカットラインＣ－Ｃ’に沿った断面図を示す。
図１８ａ、図１８ｂ、図１８ｃ、図１８ｄにおいて、図４ａ、図４ｂ、図４ｄ、図４ｆ、図４ｉと同じ構造の箇所については、同じ１００番台の対応する記号で示してある。
特許文献３の特許第４７５６２２１号公報を参照して、図４のＢＯＸプロセスと図１８のバルクＣＭＯＳプロセスでは、図１８ａの平面図では違いがない。図１８ｂ、図１８ｃ、図１８ｄの断面図において、異なる点がある。図１８ｂにおいて、１５０は、ｐ型シリコン基板である。１６０は、素子分離（アイソレーション）用の絶縁体である。また、１７０は、リーク防止の分離層となるｎ－領域である。このｐ型シリコン基板１５０、素子分離用の絶縁体１６０、リーク防止分離層１７０以外の、下層拡散層より上側の工程、構造はまったく同じであり、本発明の実施例１～１０までをバルクＣＭＯＳプロセスで実現できる。
以上、実施例１から実施例１１まで説明したが、本実施例では、デコーダの面積を最小にするために、デコーダを構成するトランジスタの数は、最小限の構成にしてある。ＮＡＮＤデコーダの動作速度を速めたい、あるいはインバータの駆動能力（電流量）を増加させる等の目的により、複数のトランジスタを並列に配置する等の変更は設計的事項として本発明に含まれる。また、デコーダをリセットするリセットトランジスタを設けたり、スタンドバイ（電流カット）機能を付加することも、設計事項に含まれる。
なお、本実施例の説明では、便宜上、ＰＭＯＳトランジスタのシリコン柱はｎ型シリコン、ＮＭＯＳシリコン柱はｐ型シリコン層と定義したが、微細化されたプロセスでは、不純物注入による濃度の制御が困難となるため、ＰＭＯＳトランジスタもＮＭＯＳトランジスタも、シリコン柱は不純物注入を行わない、いわゆる中性（イントリンジック：Ｉｎｔｒｉｎｓｉｃ）な半導体を用い、チャネルの制御、すなわちＰＭＯＳ、ＮＭＯＳの閾値は、金属ゲート材固有のワークファンクション（Ｗｏｒｋ　Ｆｕｎｃｔｉｎ）の差を利用する場合もある。
また、本実施例では、下部拡散層あるいは上部拡散層をシリサイド層で覆うようにしたが、低抵抗にするためにシリサイドを採用したものであり、他の低抵抗な材料でもかまわない。金属化合物の総称としてシリサイドと定義をしている。
本発明の本質は、メモリセルのピッチに合わせて、ＳＧＴの特徴であるところの、出力端子に接続されるトランジスタのドレインを下部拡散層を介して共通に接続することにより面積を縮小する、あるいは、出力端子に接続されるトランジスタのドレインを上部拡散層及びコンタクトを介して共通に接続することにより面積を縮小し、さらに、デコーダに入力される電源線、基準電源線および複数のアドレス選択線の配線方法を工夫することにより、配線領域を含めて面積が縮小されたデコーダを提供するものであり、この配置方法に従った場合において、ゲート配線の配線方法、配線位置、メタル配線の配線方法及び配線位置等は本実施例の図面に示したもの以外のものも、本発明の技術的範囲に属するものである。
Ｔｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４、Ｔｐ１１：ＰチャネルＭＯＳトランジスタ
Ｑｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４、Ｑｎ１１：ＮチャネルＭＯＳトランジスタ
１０１，２０１：埋め込み酸化膜層
１０２ｐ、１０２ｐａ、１０２ｐｂ、１０２ｎａ、１０２ｎｂ、１０２ｎｃ、２０２ｐ、２０２ｐａ、２０２ｐｂ、２０２ｎａ、２０２ｎｂ、２０２ｎｃ：平面状シリコン層
１０３、２０３：シリサイド層
１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４、１０４ｐ１１、２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ４、２０４ｐ１１：ｐ型シリコン柱
１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４、１０４ｎ１１、２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ４、２０４ｎ１１：ｎ型シリコン柱
１０５、２０５：ゲート絶縁膜
１０６、２０６：ゲート電極
１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ、１０６ｆ、１０６ｇ、１０６ｈ、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ、２０６ｈ：ゲート配線
１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ４、１０７ｐ１１、２０７ｐ１、２０７ｐ２、２０７ｐ３、２０７ｐ４、２０７ｐ１１：ｐ＋拡散層
１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ４、１０７ｎ１１、２０７ｎ１、２０７ｎ２、２０７ｎ３、２０７ｎ４、２０７ｎ１１：ｎ＋拡散層
１０８、２０８：シリコン窒化膜
１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ４、１０９ｐ１１、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ４、１０９ｎ１１、２０９ｐ１、２０９ｐ２、２０９ｐ３、２０９ｐ４、２０９ｐ１１、２０９ｎ１、２０９ｎ２、２０９ｎ３、２０９ｎ４、２０９ｎ１１：シリサイド層
１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｐ４、１１０ｐ１１、１１０ｎ１、１１０ｎ２、１１０ｎ３、１１０ｎ４、１１０ｎ１１、２１０ｐ１、２１０ｐ２、２１０ｐ３、２１０ｐ４、２１０ｐ１１、２１０ｎ１、２１０ｎ２、２１０ｎ３、２１０ｎ４、２１０ｎ１１：コンタクト
１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅ、１１１ｆ、１１１ｇ、２１１ａ、２１１ｂ、２１１ｃ、２１１ｄ、２１１ｅ、２１１ｆ、２１１ｇ：コンタクト
１１２ａ、１１２ｂ、２１２ａ、２１２ｂ：コンタクト
１１３ａ、１１３ｂ、１１３ｃ、１１３ｄ、１１３ｅ、１１３ｆ、１１３ｇ、１１３ｈ、１１３ｉ、１１３ｊ、２１３ａ、２１３ｂ、２１３ｃ、２１３ｄ、２１３ｅ、２１３ｆ、２１３ｇ、２１３ｈ、２１３ｉ、２１３ｊ：第１メタル配線
１１４ａ、１１４ｂ、１１４ｃ、１１４ｄ、２１４ａ、２１４ｂ、２１４ｃ、２１４ｄ：コンタクト
１１５ａ、１１５ｂ、１１５ｃ、１１５ｄ、１１５ｅ、１１５ｆ、１１５ｇ、１１５ｈ、１１５ｉ、１１５ｊ、１１５ｋ、１１５ｌ、１１５ｍ、１１５ｎ、１１５ｐ、１１５ｑ、１１５ｒ、１１５ｓ、１１５ａ、１１５ｂ、１１５ｃ、１１５ｄ、１１５ｅ、１１５ｆ、１１５ｇ、１１５ｈ、１１５ｉ、１１５ｊ、１１５ｋ、１１５ｌ、１１５ｍ、１１５ｎ、１１５ｐ、１１５ｑ、１１５ｒ、１１５ｓ、２１５ａ、２１５ｂ、２１５ｃ、２１５ｄ、２１５ｅ、２１５ｆ、２１５ｇ、２１５ｈ、２１５ｉ、２１５ｊ、２１５ｋ、２１５ｌ、２１５ｍ、２１５ｎ、２１５ｐ、２１５ｑ、２１５ｒ、２１５ｓ：第２メタル配線
１５０シリコン基板
１６０：素子分離用絶縁体
１７０：リーク防止分離層

Claims (25)

  1. 　ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上にｍ行ｎ列に配列することによりデコーダ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記デコーダ回路は、少なくとも、
    ｎ個のＰチャネルＭＯＳトランジスタと
    ｎ個のＮチャネルＭＯＳトランジスタと
    で構成され、
    前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
    ｋ番目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタとｋ番目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、
    ｓ番目（ｓ＝１～ｎ－１）のＮチャネルＭＯＳトランジスタのソースとｓ＋１番目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、電源線に接続され、ｎ番目のＮチャネルＭＯＳトランジスタのソースは、基準電源線に接続され、
    前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、各々入力信号線に接続され、
    前記電源線、前記基準電源線および前記入力信号線は、同一方向に延在することを特徴とする半導体装置。
  2. 前記ｎ個のＰチャネルトランジスタは、１行ｎ列に配置され、
    前記ｎ個のＮチャネルトランジスタは、１行ｎ列に配置され、
    前記電源線、前記基準電源線および前記入力信号線は、前記行方向と垂直方向に延在することを特徴とする、請求項１に記載の半導体装置。
  3. 前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、
    前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、
    行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、
    前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続されることを特徴とする請求項２に記載の半導体装置。
  4. 行に垂直に延在する入力信号は第２のメタル配線により構成され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続されることを特徴とする請求項２あるいは請求項３に記載の半導体装置。
  5. 前記デコーダ回路は、さらに、２行ｎ列に沿って配置された第１のインバータ
    を具備し、
    前記互いに共通に接続されたｎ個のＰチャネルＭＯＳトランジスタと前記１列目のＮチャネルＭＯＳトランジスタのドレイン領域が、前記第１のインバータの入力に接続され、
    前記第１のインバータの出力が、前記デコーダ回路の出力となることを特徴とする請求項２～請求項４のいずれかに記載の半導体装置。
  6. 前記ｎ個のＰチャネルトランジスタは、ｎ行１列に配置され、
    前記ｎ個のＮチャネルトランジスタは、ｎ行１列に配置され、
    前記電源線、前記基準電源線および前記入力信号線は、前記行方向と垂直な方向に延在することを特徴とする、請求項１に記載の半導体装置。
  7. 前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、
    前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、
    前記行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、
    前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続されることを特徴とする請求項６に記載の半導体装置。
  8. 行に垂直に延在する前記入力信号線は第２のメタル配線により構成され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、行に並行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続されることを特徴とする請求項６あるいは請求項７に記載の半導体装置。
  9. 前記デコーダ回路は、さらに、１行ｎ列に沿って配置された第１のインバータ
    を具備し、
    前記互いに共通に接続されたｎ個のＰチャネルＭＯＳトランジスタと前記１列目のＮチャネルＭＯＳトランジスタのドレイン領域が、前記第１のインバータの入力に接続され、
    前記第１のインバータの出力が、前記デコーダ回路の出力となることを特徴とする請求項６～請求項８のいずれかに記載の半導体装置。
  10. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上にｍ行ｎ列に配列することによりデコーダ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記デコーダ回路は、少なくとも、
    ｎ個のＰチャネルＭＯＳトランジスタと
    ｎ個のＮチャネルＭＯＳトランジスタと
    で構成され、
    前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
    ｋ番目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタとｋ番目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域が、コンタクトを介して互いに接続されており、
    ｓ番目（ｓ＝１～ｎ－１）のＮチャネルＭＯＳトランジスタのソースとｓ＋１番目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、電源線に接続され、ｎ番目のＮチャネルＭＯＳトランジスタのソースは、基準電源線に接続され、
    前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、各々入力信号線に接続され、
    前記電源線、前記基準電源線および前記入力信号線は、同一方向に延在することを特徴とする半導体装置。
  11. 前記ｎ個のＰチャネルトランジスタは、１行ｎ列に配置され、
    前記ｎ個のＮチャネルトランジスタは、１行ｎ列に配置され、
    前記電源線、前記基準電源線および前記入力信号線は、前記行方向と垂直方向に延在することを特徴とする、請求項１０に記載の半導体装置。
  12. 前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、行に平行な方向に延在する第１のメタル配線に接続され、
    前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、
    行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、
    前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続されることを特徴とする請求項１１に記載の半導体装置。
  13. 行に垂直に延在する入力信号は第２のメタル配線により構成され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続されることを特徴とする請求項１１あるいは請求項１２に記載の半導体装置。
  14. 前記デコーダ回路を列方向に複数個配置し、
    前記デコーダ回路の隣接するＰチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して共通接続され、
    前記デコーダ回路の隣接するＮチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して共通接続されることを特徴とする請求項１１～請求項１３のいずれか一項に記載の半導体装置。
  15. 前記デコーダ回路は、さらに、２行ｎ列に沿って配置された第１のインバータ
    を具備し、
    前記互いにコンタクトを介して共通に接続されたｎ個のＰチャネルＭＯＳトランジスタと前記第１列目のＮチャネルＭＯＳトランジスタのドレイン領域が、前記第１のインバータの入力に接続され、
    前記第１のインバータの出力が、前記デコーダ回路の出力となることを特徴とする請求項１１～請求項１４のいずれかに記載の半導体装置。
  16. 前記第１のインバータは、少なくとも、
    ｎ＋１番目のＰチャネルＭＯＳトランジスタと
    ｎ＋１番目のＮチャネルＭＯＳトランジスタと
    で構成され、
    前記ｎ個のＰチャネルＭＯＳトランジスタと前記ｎ＋１番目のＰチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して共通接続されて第１メタル配線に接続され、
    前記ｎ列目のＮチャネルＭＯＳトランジスタと前記ｎ＋１番目のＮチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して共通接続されて第１のメタル配線に接続され、
    前記行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、
    前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続されることを特徴とする請求項１１～請求項１５のいずれか一項に記載の半導体装置。
  17. 前記ｎ個のＰチャネルトランジスタは、ｎ行１列に配置され、
    前記ｎ個のＮチャネルトランジスタは、ｎ行１列に配置され、
    前記電源線、前記基準電源線および前記入力信号線は、前記行方向と垂直な方向に延在することを特徴とする、請求項１０に記載の半導体装置。
  18. 前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、
    前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、
    前記行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、
    前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続されることを特徴とする請求項１７に記載の半導体装置。
  19. 前記、行方向に垂直に延在する入力信号は第２のメタル配線により構成され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、行に沿った方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続されることを特徴とする請求項１７あるいは請求項１８に記載の半導体装置。
  20. 前記デコーダ回路は、さらに、１行２列に沿って配置された第１のインバータと
    を具備し、
    前記互いにコンタクトを介して共通に接続されたｎ個のＰチャネルＭＯＳトランジスタと前記１列目のＮチャネルＭＯＳトランジスタのドレイン領域が、前記第１のインバータの入力に接続され、
    前記第１のインバータの出力が、前記デコーダ回路の出力となることを特徴とする請求項１７～請求項１９のいずれかに記載の半導体装置。
  21. 前記第１のインバータは、少なくとも、
    ｎ＋１番目のＰチャネルＭＯＳトランジスタと
    ｎ＋１番目のＮチャネルＭＯＳトランジスタと
    で構成され、
    前記ｎ個のＰチャネルＭＯＳトランジスタと前記ｎ＋１番目のＰチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して共通接続されて第１メタル配線に接続され、
    前記ｎ列目のＮチャネルＭＯＳトランジスタと前記ｎ＋１番目のＮチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して共通接続されて第１のメタル配線に接続され、
    前記行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、
    前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続されることを特徴とする請求項１７～請求項２０のいずれか一項に記載の半導体装置。
  22. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりスタティック型メモリを構成する半導体装置であって、
    少なくとも６個のＭＯＳトランジスタが基板上に形成された絶縁膜上に配列されたスタティック型メモリセルが行列状に複数配置され、
    前記メモリセルのひとつの行線を指定する複数の行アドレス回路と、
    前記行アドレス回路からの信号により、前記スタティック型メモリセルのひとつの行を選択する複数の行デコーダを具備し、
    前記スタティック型メモリセルを構成する６個のＭＯＳトランジスタと、
    前記行デコーダを構成する複数のＭＯＳトランジスタの各々は、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記６個のトランジスタにより構成されるスタティック型メモリセルは、２行３列に配置され、
    前記行デコーダ回路は、少なくとも、
    １行ｎ列に並んだｎ個のＰチャネルＭＯＳトランジスタと
    １行ｎ列に並んだｎ個のＮチャネルＭＯＳトランジスタと
    インバータにより構成され、
    前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
    前記２行に配置されたｋ列目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタとｋ列目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタと１列目のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１列目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、
    ｓ列目（ｓ＝１～ｎ－１）のＮチャネルＭＯＳトランジスタのソースと前記第ｓ＋１列目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、行に垂直方向に延在した電源線に接続され、前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、行に垂直方向に延在した基準電源線に接続され、
    前記各々のゲートが互いに接続されるｎ個のトランジスタ対のゲートに接続される入力信号は、各々、行に垂直方向に延在した配線により供給されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタと前記１列目のＮチャネルＭＯＳトランジスタのドレインが前記インバータの入力ゲートに接続され、前記インバータの出力が、前記スタティック型メモリセルの行選択線に接続されることを特徴とする半導体装置。
  23. 前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、
    前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、
    前記、行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、
    前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続され、
    前記、行に垂直に延在する入力信号は第２のメタル配線により構成され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続されることを特徴とする請求項２２に記載の半導体装置。
  24. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりスタティック型メモリを構成する半導体装置であって、
    少なくとも６個のＭＯＳトランジスタが基板上に形成された絶縁膜上に配列されたスタティック型メモリセルが行列状に複数配置され、
    前記メモリセルのひとつの行線を指定する複数の行アドレス回路と、
    前記行アドレス回路からの信号により、前記スタティック型メモリセルのひとつの行を選択する複数の行デコーダを具備し、
    前記スタティック型メモリセルを構成する６個のＭＯＳトランジスタと、
    前記行デコーダを構成する複数のＭＯＳトランジスタの各々は、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記６個のトランジスタにより構成されるスタティック型メモリセルは、２行３列に配置され、
    前記行デコーダ回路は、少なくとも、
    １行ｎ列に並んだｎ個のＰチャネルＭＯＳトランジスタと
    １行ｎ列に並んだｎ個のＮチャネルＭＯＳトランジスタと
    インバータにより構成され、
    前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
    前記２行に配置されたｋ列目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタとｋ列目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタと１列目のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１列目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにコンタクトを介して接続されており、
    ｓ列目（ｓ＝１～ｎ－１）のＮチャネルＭＯＳトランジスタのソースとｓ＋１列目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、行に垂直方向に延在した電源線に接続され、前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、行に垂直方向に延在した基準電源線に接続され、
    前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートに接続される入力信号は、各々、行に垂直方向に延在した配線により供給されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタと前記１列目のＮチャネルＭＯＳトランジスタのドレインが前記インバータの入力ゲートに接続され、前記インバータの出力が、前記スタティック型メモリセルの行選択線に接続されることを特徴とする半導体装置。
  25. 前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、行に平行な方向に延在する第１のメタル配線に接続され、
    前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、
    前記、行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、
    前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続され、
    前記、行に垂直に延在する入力信号は第２のメタル配線により構成され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続されることを特徴とする請求項２４に記載の半導体装置。
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