DE102006024654A1 - Integriertes Halbleiterschaltkreisbauelement und Verfahren zur Herstellung desselben - Google Patents

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Tae-jung Yongin Lee
Sung-hoan Suwon Kim
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Abstract

Die Erfindung bezieht sich auf ein integriertes Halbleiterschaltkreisbauelement, das ein Halbleitersubstrat (100) mit einem ersten Dotierstoff, eine erste leitfähige Schichtstruktur (220), die auf dem Halbleitersubstrat ausgebildet ist, eine dielektrische Zwischenschicht (410), die auf der ersten leitfähigen Schichtstruktur ausgebildet ist, und eine zweite leitfähige Schichtstruktur (430) beinhaltet, die auf der dielektrischen Zwischenschicht ausgebildet ist, sowie auf ein Verfahren zur Herstellung eines derartigen integrierten Halbleiterschaltkreisbauelements. DOLLAR A Erfindungsgemäß beinhaltet das integrierte Halbleiterschaltkreisbauelement eine erste Vakuum-Ultraviolett-Blockierschicht (440), die auf der zweiten leitfähigen Schichtstruktur und der dielektrischen Zwischenschicht ausgebildet ist, um eine Vakuum-Ultraviolett-Strahlung zu blockieren, die auf das Halbleitersubstrat eingestrahlt wird. DOLLAR A Verwendung z. B. für integrierte Halbleiterschaltkreise von System-auf-Chip-Bauelementen, Mikrocontrollereinheiten und Anzeigetreibern.

Description

  • Die Erfindung bezieht sich auf ein integriertes Halbleiterschaltkreisbauelement und ein Verfahren zur Herstellung desselben.
  • Integrierte Halbleiterschaltkreisbauelemente wie ein System-auf-Chip (SOC), eine Mikrocontrollereinheit (MCU) und ein Anzeigetreiber-IC (DDI) beinhalten eine Mehrzahl von peripheren Bauelementen, wie einen Prozessor, einen Speicher, einen Logikschaltkreis, einen Audio- und Bildverarbeitungsschaltkreis und verschiedene Schnittstellenschaltkreise. Somit beinhalten die integrierten Halbleiterschaltkreisbauelemente Transistoren mit verschiedenen Treiberspannungen. Zum Beispiel können ein Treibertransistor für hohe Spannung (15V bis 30V), ein Treibertransistor für mittlere Spannung (4V bis 6V) und ein Treibertransistor für niedrige Spannung (1V bis 3V) in einem integrierten Halbleiterschaltkreisbauelement enthalten sein.
  • Insbesondere sollte eine Durchbruchspannung zwischen einem Drainbereich des Treibertransistors für hohe Spannung und einem Halbleitersubstrat ausreichend hoch sein, damit ein Treibertransistor für hohe Spannung normal arbeitet, selbst wenn eine hohe Spannung angelegt wird. So sind ein stark dotierter Bereich des Drainbereichs und eine Gateelektrode ausreichend voneinander beabstandet, um die Durchbruchspannung zu vergrößern, und die Dotierkonzentration eines schwach dotierten Bereichs des Drainbereichs und des Halbleitersubstrats ist reduziert, um einen Verarmungsbereich zu vergrößern. Demgemäß ist die Dicke einer Gateisolationsschicht des Treibertransistors für hohe Spannung größer als jene einer Gateisolationsschicht des Treibertransistors für niedrige Spannung.
  • Nach der Herstellung des Treibertransistors für hohe Spannung wird ein Back-End-Prozess zur Bildung einer Mehrlagenzwischenverbindungsleitung und einer Mehrlagenisolationsschicht durchgeführt. Ein nachfolgender Prozess ist üblicherweise ein Plasmaprozess, wie ein Ätzprozess der leitfähigen Schicht oder ein Veraschungsprozess der Photoresistschicht. Während des Plasmaprozesses werden Vakuum-Ultraviolettstrahlen (VUV-Strahlen) erzeugt, um das Halbleitersubstrat zu bestrahlen, und somit werden positive elektrische Ladungen (oder negative elektrische Ladungen) auf einer Gateisolationsschicht und/oder einer Bauelementisolationsschicht aufgebracht. Da die Dotierkonzentration des schwach dotierten Bereichs des Drainbereichs und des Halbleitersubstrats niedrig ist, verursacht eine geringe Änderung der elektrischen Ladungen, die durch die VUV-Strahlen verursacht wird, eine signifikante Änderung der Charakteristik des Treibertransistors für hohe Spannung.
  • Im Fall eines NMOS-Treibertransistors für hohe Spannung bilden positive elektrische Ladungen, die auf einer Gateisolationsschicht aufgebracht sind, einen Kanal unter der Gateisolationsschicht, wodurch ein Drain-off-Strom (Idoff) erhöht wird. Außerdem bilden positive elektrische Ladungen, die auf einer Bauelementisolationsschicht aufgebracht sind, eine Inversionsschicht auf der Bauelementisolationsschicht und eine p-Mulden-Grenzschicht und erzeugen einen Isolationsstrom (Isol) zwischen einem Drainbereich und einer n-Mulde eines benachbarten PMOS-Treibertransistors für hohe Spannung, wodurch ein Isolationseffekt reduziert wird.
    •
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines integrierten Halbleiterschaltkreisbauelements der eingangs genannten Art mit verbesserten Betriebscharakteristika sowie eines Verfahrens zur Herstellung eines derartigen integrierten Halbleiterschaltkreisbauelements zugrunde.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines integrierten Halbleiterbauelements mit den Merkmalen des Anspruchs 1 und eines zugehörigen Herstellungsverfahrens mit den Merkmalen des Anspruchs 15.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
    •
  • Vorteilhafte Ausführungsformen der Erfindung werden im Folgenden beschrieben und sind in den Zeichnungen dargestellt, in denen zeigen:
  • 1 ein Layout eines ersten integrierten Halbleiterschaltkreisbauelements,
  • 2 eine Querschnittansicht entlang einer Linie II-II' in 1,
  • 3A bis 6B Querschnittansichten, die den Effekt des ersten integrierten Halbleiterschaltkreisbauelements veranschaulichen,
  • 7 eine Querschnittansicht eines zweiten integrierten Halbleiterschaltkreisbauelements,
  • 8 eine Querschnittansicht eines dritten integrierten Halbleiterschaltkreisbauelements,
  • 9A bis 9F Querschnittansichten, die ein Verfahren zur Herstellung eines integrierten Halbleiterschaltkreisbauelements veranschaulichen, und
  • 10 ein Diagramm, das ein Resultat der Messung von Drain-off-Strömen nach der Herstellung eines NMOS-Treibertransistors für hohe Spannung und eines PMOS-Transistors sowie nach der Bildung einer SiON-Schicht auf einer ersten Zwischenverbindungsleitung von jedem des NMOS-Treibertransistors für hohe Spannung und des PMOS-Transistors zeigt.
  • Vorteile und Merkmale der Erfindung und der Verfahren zur Realisierung derselben werden durch Bezugnahme auf die folgende detaillierte Beschreibung von exemplarischen Ausführungsformen und die begleitenden Zeichnungen besser verständlich. Hierin ist ein Treibertransistor für hohe Spannung ein Transistor, an den eine Treiberspannung von 15V bis 30V angelegt wird, und ein Treibertransistor für niedrige Spannung ist ein Transistor, an den eine Treiberspannung von 3V oder weniger angelegt wird. Es ist jedoch offensichtlich, dass ein spezifischer Wert der Treiberspannung durch den Fachmann ohne weiteres geändert werden kann.
  • Bezugnehmend auf die 1 und 2 beinhaltet ein integriertes Halbleiterschaltkreisbauelement 1 gemäß einer ersten Ausführungsform der Erfindung ein Halbleitersubstrat 100 mit einem ersten Dotierstoff, einen NMOS-Treibertransistor 200 für hohe Spannung, einen PMOS-Treibertransistor 300 für hohe Spannung und eine Schichtstruktur 400 auf oberer Ebene. Hierin kann ein integriertes Halbleiterschaltkreisbauelement ein Inverter eines Anzeigetreiber-IC (DDI) sein, ist jedoch nicht darauf beschränkt.
  • Das Halbleitersubstrat 100 kann ein Siliciumsubstrat, ein SOI(Silicium-auf-Isolator)-Substrat, ein Galliumarsen-Substrat, ein Siliciumgermanium-Substrat, ein Keramiksubstrat, ein Quarz-Substrat oder ein Glassubstrat für ein Anzeigebauelement sein. Das Halbleitersubstrat 100 ist üblicherweise ein p-leitendes Substrat, und es kann eine p-leitende epitaxiale Schicht auf dem Halbleitersubstrat 100 aufgewachsen sein.
  • Eine Bauelementisolationsschicht 110, die auf dem Halbleitersubstrat 100 ausgebildet ist, definiert einen aktiven Bereich. Eine Isolationsschicht kann eine flache Grabenisolation (STI) oder eine Feldoxidisolation (FOX) sein, die durch einen lokalen Oxidations(LOCOS)-Prozess gebildet wird.
  • Eine p-Mulde 120 und eine n-Mulde 130 können gebildet werden, um einen Treibertransistor für hohe Spannung in dem Halbleitersubstrat 100 zu erhalten. Insbesondere ist die Dotierstoffkonzentration einer Mulde, die in einem Treibertransistor für hohe Spannung verwendet wird, niedriger als jene einer Mulde, die in einem Treibertransistor für niedrige Spannung verwendet wird. Die Konzentration des ersten Dotierstoffes der p-Mulde 120 und/oder der n-Mulde 130 kann zum Beispiel im Bereich von 1 × 1015Atome/cm3 bis 1 × 1017Atome/cm3liegen.
  • Der NMOS-Transistor 200 für hohe Spannung beinhaltet eine Gateelektrode 220, eine Gateisolationsschicht 210, einen Sourcebereich 230 und einen Drainbereich 240. Die Gateelektrode 220 ist eine leitfähige Schichtstruktur, die sich in einer spezifischen Richtung auf dem Halbleitersubstrat 100 erstreckt und gegenüber dem Halbleitersubstrat 100 durch die Gateisolationsschicht 210 isoliert ist. Die Gateisolationsschicht 210 besteht üblicherweise aus Siliciumoxid (SiOx). Insbesondere ist die Dicke einer Gateisolationsschicht eines Treibertransistors für hohe Spannung größer als jene einer Gateisolationsschicht eines Treibertransistors für niedrige Spannung. Die Gateisolationsschicht 210 des NMOS-Transistors 200 für hohe Spannung kann z.B. eine Dicke von 20nm bis 40nm aufweisen, und eine Gateisolationsschicht eines Transistors für niedrige Spannung kann eine Dicke von 3nm bis 15nm aufweisen. Das heißt, die Gateisolationsschicht des Treibertransistors für niedrige Spannung ist dünn, wodurch die Treibergeschwindigkeit eines Halbleiterbauelements erhöht wird, und die Gateisolationsschicht 210 des NMOS-Transistos 200 für hohe Spannung ist dick, wodurch er ein ausreichendes Maß an hoher Stressfestigkeit bei einer hohen Spannung von 15V oder mehr hat.
  • Der Sourcebereich 230 und der Drainbereich 240 sind auf beiden Seitenwänden der Gateelektrode 220 angeordnet. Insbesondere bilden der Sourcebereich 230 und der Drainbereich 240 des NMOS-Treibertransistors für hohe Spannung eine doppelt diffundierte Drainstruktur mit Maskeninseln (MIDDD-Struktur) für ein Treiben mit hoher Spannung. Das heißt, schwach dotierte Bereiche 232 und 242 mit einem zweiten Dotierstoff sind in der Gateelektrode 220 angeordnet und sind somit in dem Halbleitersubstrat 100 ausgebildet, und stark dotierte Bereiche 234 und 244 sind von der Gateelektrode 220 durch ein vorgegebenes Intervall beabstandet und sind flacher als die schwach dotierten Bereiche 232 und 242 ausgebildet. Eine Durchbruchspannung kann erhöht werden, wenn die stark dotierten Bereiche 234 und 244, an die eine hohe Spannung angelegt wird, durch einen ausreichend großen Abstand von der Gateelektrode 220 beabstandet sind.
  • Insbesondere ist die Dotierstoffkonzentration der schwach dotierten Bereiche 232 und 242 des NMOS-Treibertransistors 200 für hohe Spannung niedriger als jene der schwach dotierten Bereiche, die in einem Treibertransistor für niedrige Spannung verwendet werden. Die Konzen tration des ersten Dotierstoffes in den schwach dotierten Bereichen 232 und 242 kann zum Beispiel in einem Bereich von 1 × 1014Atome/cm3 bis 1 × 1016Atome/cm3 liegen. Die Breite eines Verarmungsbereichs an Grenzen zwischen der p-Mulde 120 und den schwach dotierten Bereichen 232 und 242 nimmt dabei zu, wenn die p-Mulde 120 und die schwach dotierten Bereiche 232 und 242 schwach dotiert sind. Da eine Durchbruchspannung ausreichend zunimmt, ist ein stabiler Betrieb möglich, selbst wenn eine hohe Spannung an den Drainbereich 240 angelegt wird.
  • Wenngleich der Sourcebereich 230 und der Drainbereich 240 in der ersten Ausführungsform der Erfindung eine MIDDD-Struktur bilden, können sie stattdessen auch eine schwach diffundierte Drainstruktur (LDD-Struktur), eine Masken-LDD-Struktur (MLDD-Struktur) oder eine laterale doppelt diffundierte MOS-Struktur (LDMOS-Struktur) aufweisen, solange sie für ein Treiben mit hoher Spannung geeignet sind.
  • Der PMOS-Treibertransistor 300 für hohe Spannung beinhaltet eine Gateelektrode 320, eine Gateisolationsschicht 310, einen Sourcebereich 330 und einen Drainbereich 340. Der PMOS-Treibertransistor 300 für hohe Spannung ist komplementär zu dem NMOS-Treibertransistor 200 für hohe Spannung, und eine Beschreibung desselben wird nicht gegeben.
  • Die Schichtstruktur 400 auf oberer Ebene beinhaltet eine dielektrische Zwischenschicht 410, einen Kontakt 523, eine erste Zwischenverbindungsleitung 430, eine erste Vakuum-Ultraviolett-Blockierschicht (VUV-Blockierschicht) 440, eine erste intermetallische dielektrische Schicht 450, einen ersten Durchkontakt 463, eine zweite Zwischenverbindungsleitung 470, eine zweite intermetallische dielektrische Schicht 480, einen zweiten Durchkontakt 493, eine dritte Zwischenverbindungsleitung 495 und eine Passivierungsschicht 496.
  • Die dielektrische Zwischenschicht 410 ist auf dem NMOS-Treibertransistor 200 für hohe Spannung, dem PMOS-Treibertransistor 300 für hohe Spannung und dem Halbleitersubstrat 100 ausgebildet. Die dielektrische Zwischenschicht 410 ist aus einem dielektrischen Material mit niedriger Dielektrizitätskonstante gebildet. Für das dielektrische Material mit niedriger Dielektrizitätskonstante für die dielektrische Zwischenschicht 410 kann wenigstens eines eingesetzt werden, das aus der Gruppe ausgewählt ist, die zum Beispiel aus einer aufschmelzbaren Oxidschicht (FOX-Schicht), einer Torensilazen(TOSZ)-Schicht, einer undotierten Silikatglas(USG)-Schicht, einer Borsilikatglas(BSG)-Schicht, einer Phosphosilikatglas(PSG)-Schicht einer Borphosphosilikatglas(BPSG)-Schicht, einer plasmaunterstützten Tetraethylorthosilikat(PE-TEOS)-Schicht, einer Fluoridsilikat(FSG)-Schicht, einer durch ein Plasma hoher Dichte gebildeten Schicht (HDP-Schicht), einem plasmaunterstützten Oxid und einer Stapelschicht aus diesen Schichten besteht. Die gesamte Dielektrizitätskonstante einer Zwischenverbindungsleitung des integrierten Halbleiterschaltkreisbauelements 1 und eine Widerstands-Kapazitäts(RC)-Verzögerung können reduziert werden.
  • In der ersten Ausführungsform der Erfindung beinhaltet die dielektrische Zwischenschicht 410 eine PEOX-Schicht 411, eine BPSG-Schicht 412 und eine PE-TEOS-Schicht 412. Hierbei wird die PEOX-Schicht 411 als eine Pufferschicht verwendet, und die BPSG-Schicht 412 weist eine überlegene Zwischenraum-Füllcharakteristik auf und reduziert somit eine durch die Gateelektroden 220 und 320 verursachte Stufe. Die PE-TEOS-Schicht 413 stellt einen überlegenen Durchsatz bereit, und somit kann die dielektrische Zwischenschicht 410 schnell bis zu einer vorgegebenen Dicke gebildet werden.
  • Der Kontakt 423 ist in einem vorgegebenen Bereich der dielektrischen Zwischenschicht 410 ausgebildet, um die Source-/Drainbereiche 230, 240, 330, 340, die Gateelektroden 220 und 320 des NMOS- und des PMOS-Treibertransistors 200 und 300 für hohe Spannung und die erste Zwischenverbindungsleitung 430 elektrisch zu verbinden. Der Kontakt 423 kann aus einem Metallmaterial wie Kupfer, Titan oder Wolfram gebildet werden.
  • Außerdem kann eine erste Barrierenstruktur 422 um den Kontakt 423 herum ausgebildet sein, um zu verhindern, dass ein Material des Kontakts 423 zu der dielektrischen Zwischenschicht 410 diffundiert. Die erste Barrierenstruktur 422 kann z.B. aus Ti, TiN, Ti/TiN, Ta, TaN, Ta/TaN oder Ta/TiN gebildet werden.
  • Die erste Zwischenverbindungsleitung 430 ist auf der dielektrischen Zwischenschicht 410 ausgebildet und ist eine leitfähige Schichtstruktur, die mit den Source-/Drainbereichen 230, 240, 330, 340 und den Gateelektroden 220 und 320 der NMOS- und PMOS-Treibertransistoren 200 und 300 für hohe Spannung verbunden ist. Die erste Zwischenverbindungsleitung 430 kann aus Aluminium mit einer Dicke von etwa 500nm gebildet sein. Wenngleich nicht gezeigt, kann des Weiteren ein Haftfilm aus Ti/TiN zwischen der ersten Zwischenverbindungsleitung 430 und dem Kontakt 423 ausgebildet sein, wenn die erste Zwischenverbindungsleitung 430 eine Aluminium-Zwischenverbindungsleitung ist, um die Haftung zwischen der ersten Zwischenverbindungsleitung 430 und dem Kontakt 423 zu verbessern, und des Weiteren kann ein Antireflektions-Beschichtungsfilm aus Ti, TiN oder Ti/TiN auf der ersten Zwischenverbindungsleitung 430 ausgebildet sein, um eine diffuse Reflektion von Aluminium während eines Photolithographieprozesses zu verhindern.
  • In der ersten Ausführungsform der Erfindung dient die erste Zwischenverbindungsleitung 430 zum Anlegen einer Massespannung an den Sourcebereich 230 des NMOS-Treibertransistors 200 für hohe Spannung, einer Leistungsversorgungsspannung an den Sourcebereich 330 des PMOS-Treibertransistors 300 für hohe Spannung und einer vorgegebenen Signalspannung an den Drainbereich 240 des NMOS-Treibertransistors 200 für hohe Spannung und den Drainbereich 340 des PMOS-Treibertransistors 300 für hohe Spannung.
  • Die erste VUV-Blockierschicht 440 ist auf der gesamten Oberfläche der ersten Zwischenverbindungsleitung 430 und der dielektrischen Zwischenschicht 410 ausgebildet und blockiert VUV-Strahlen, die auf das Halbleitersubstrat 100 eingestrahlt werden. Die erste VUV-Blockierschicht 440 ist aus einem Material mit einer kleineren Bandlücke als jener von Siliciumoxid (SiOx) gebildet. Die Gateisolationsschichten 210 und 310 und/oder die Bauelementisolationsschicht 110 sind hauptsächlich aus Siliciumoxid (SiOx) gebildet. Somit wird ein Elektron-Loch-Paar (EHP) gebildet und positive elektrische Ladungen und/oder negative elektrische Ladungen werden auf den Gateisolationsschichten 210 und 310 und/oder der Bauelementisolationsschicht 110 akkumuliert, wenn ein VUV-Strahl mit einer höheren Energie als der Bandlücke von Siliciumoxid (SiOx) eingestrahlt wird. Die aufgebrachten positiven elektrischen Ladungen und/oder negativen elektrischen Ladungen vergrößern einen Drain-off-Strom (Idoff) und einen Isolationsstrom (Isol). Da die erste VUV-Blockierschicht 440, die über den Gateisolationsschichten 210 und 310 ausgebildet ist, und die Bauelementisolationsschicht 110 aus einem Material mit einer kleineren Bandlücke als jener von Siliciumoxid (SiOx) gebildet sind, kann der VUV-Strahl vor Erreichen der Gateisolationsschichten 210 und 310 und der Bauelementisolationsschicht 110 absorbiert werden.
  • Ein Material mit einer kleineren Bandlücke als jener von Siliciumoxid (SiOx) kann eine Nitridschicht oder speziell eine SiN-Schicht oder SiON-Schicht sein, ist jedoch nicht darauf beschränkt. Die SiN-Schicht kann aufgrund einer besseren VUV-Absorptionscharakteristik als jener der SiON-Schicht mit einer Dicke von 5nm oder mehr gebildet werden, und die SiON-Schicht kann mit einer Dicke von 50nm oder mehr gebildet werden. Außerdem wird die VUV-Absorption mit zunehmender picke der SiN-Schicht oder der SiON-Schicht verbessert, die Dicke der SiN-Schicht oder der SiON-Schicht kann jedoch gemäß der Charakteristik des integrierten Halbleiterschaltkreisbauelements 1 eingestellt werden.
  • Wenn die erste VUV-Blockierschicht 440 eine Nitridschicht ist, kann sie außerdem externe Ionen oder Feuchtigkeit daran hindern, in das Halbleitersubstrat 100 zu gelangen. Die erste intermetallische Blockierschicht 440 kann aufgrund eines Fertigungsprozesses externe Ionen oder Feuchtigkeit beinhalten. Die externen Ionen oder die Feuchtigkeit können diffundieren und auf den Gateisolationsschichten 210 und 310 und/oder der Bauelementisolationsschicht 110 abgeschieden werden. Die abgeschiedenen externen Ionen oder die Feuchtigkeit vergrößern den Drain-off-Strom (Idoff) und den Isolationsstrom (Isol). Da die erste VUV-Blockierschicht 440 die externen Ionen oder die Feuchtigkeit blockieren kann, bevor die externen Ionen oder die Feuchtigkeit an den Gateisolationsschichten 210 und 310 und/oder der Bauelementisolationsschicht 110 ankommen, können der Drain-off-Strom (Idoff) und der Isolationsstrom (Isol) reduziert werden.
  • Die erste intermetallische dielektrische Schicht 450 ist auf der ersten VUV-Blockierschicht 440 ausgebildet. Die erste intermetallische dielektrische Schicht 450 weist ein dielektrisches Material mit einer niedrigen Dielektrizitätskonstante auf, das wenigstens ein Material sein kann, das aus der Gruppe ausgewählt ist, die zum Beispiel aus einer aufschmelzbaren Oxid(FOX)-Schicht, einer Torensilazen(TOSZ)-Schicht, einer undotierten Silikatglas(USG)-Schicht, einer Borsilikatglas(BSG)-Schicht, einer Phosphosilikatglas(PSG)-Schicht, einer Borphosphosilikatglas (BPSG)-Schicht, einer plasmaunterstützten Tetraethylorthosilikat(PE-TEOS)-Schicht, einer Fluoridsilikat(FSG)-Schicht, einer durch ein Plasma hoher Dichte gebildeten Schicht (HDP-Schicht), einem plasmaun terstützten Oxid und einer Stapelschicht aus diesen Schichten besteht. Die Gesamtdielektrizitätskonstante einer Zwischenverbindungsleitung des integrierten Halbleiterschaltkreisbauelements 1 und eine Widerstands-Kapazitäts(RC)-Verzögerung können reduziert werden.
  • In der ersten Ausführungsform der Erfindung werden eine HDP-Schicht 451 und eine PE-TEOS-Schicht 452 sequentiell aufgebracht. In einer Ausführungsform werden die HDP-Schicht 451 und die PE-TEOS-Schicht 452 durch Plasmadeposition aufgebracht. Plasmadeposition ist dahingehend vorteilhaft, dass die Deposition bei niedriger Temperatur durchgeführt werden kann. Wenngleich VUV-Strahlen bei Verwendung eines Plasmas eingestrahlt werden können, absorbiert die erste VUV-Blockierschicht 440 die eingestrahlten VUV-Strahlen, wodurch verhindert wird, dass das integrierte Halbleiterschaltkreisbauelement 1 durch die eingestrahlten VUV-Strahlen geschädigt wird.
  • Außerdem kann die erste intermetallische dielektrische Schicht 450 externe Ionen oder Feuchtigkeit beinhalten, die erste VUV-Blockierschicht 440 absorbiert jedoch die externen Ionen oder die Feuchtigkeit, wodurch verhindert wird, dass das integrierte Halbleiterschaltkreisbauelement 1 durch die externen Ionen oder die Feuchtigkeit geschädigt wird.
  • Die HDP-Schicht 451 weist eine überlegene Lückenfüllcharakterisitk auf und reduziert somit eine Stufe, die durch die erste Zwischenverbindungsleitung 430 erzeugt wird. Die PE-TEOS-Schicht 452 stellt einen überlegenen Durchsatz bereit und somit kann die erste intermetallische dielektrische Schicht 450 schnell mit einer vorgegebenen Dicke gebildet werden.
  • Der erste Durchkontakt 463 ist in einem vorgegebenen Bereich der ersten intermetallischen dielektrischen Schicht 450 gebildet, um die erste Zwischenverbindungsleitung 430 und die zweite Zwischenverbindungs leitung 470 elektrisch zu verbinden. Der erste Durchkontakt 462 kann aus einem Metallmaterial gebildet werden, wie Kupfer, Titan oder Wolfram. Eine zweite Barrierenstruktur 462 wird um den ersten Durchkontakt 463 herum gebildet, um zu verhindern, dass ein Material aus dem ersten Durchkontakt 463 in die erste intermetallische dielektrische Schicht 450 diffundiert.
  • Die zweite Zwischenverbindungsleitung 470 ist auf der ersten intermetallischen dielektrischen Schicht 450 ausgebildet und ist mit der ersten Zwischenverbindungsleitung 430 elektrisch verbunden. Die zweite Zwischenverbindungsleitung 470 kann hauptsächlich aus Aluminium gebildet sein. Die zweite intermetallische dielektrische Schicht 480 ist aus einem Material mit niedriger Dielektrizitätskonstante auf der zweiten Zwischenverbindungsleitung 470 gebildet. Der zweite Durchkontakt 493 ist in einem vorgegebenen Bereich der zweiten intermetallischen dielektrischen Schicht 480 gebildet, um die zweite Zwischenverbindungsleitung 470 und die dritte Zwischenverbindungsleitung 495 elektrisch zu verbinden. Die Passivierungsschicht 496 ist auf der dritten Zwischenverbindungsleitung 495 ausgebildet, um das integrierte Halbleiterschaltkreisbauelement 1 zu schützen.
  • Die 3A bis 4B sind Ansichten, die den Effekt des integrierten Halbleiterschaltkreisbauelements gemäß der ersten Ausführungsform der Erfindung veranschaulichen. Hierbei zeigen die 3A und 4A einen Fall, in dem das integrierte Halbleiterschaltkreisbauelement 1 die erste VUV-Blockierschicht 440 nicht beinhaltet, und die 3B und 4B zeigen einen Fall, in dem das integrierte Halbleiterschaltkreisbauelement 1 die erste VUV-Blockierschicht 440 beinhaltet.
  • Bezugnehmend auf die 3A und 3B werden positive elektrische Ladungen auf der Gateisolationsschicht 210 des NMOS-Treibertransistors 200 für hohe Spannung akkumuliert, wenn ein VUV-Strahl auf das integ rierte Halbleiterschaltkreisbauelement 1 eingestrahlt wird. Nach Akkumulieren von positiven elektrischen Ladungen auf der Gateisolationsschicht 210 werden negative elektrische Ladungen auf der Oberfläche der p-Mulde 120 akkumuliert, wodurch eine Inversionsschicht 122 gebildet wird. Insbesondere kann die Inversionsschicht 122 leicht gebildet werden, da die p-Mulde 120 des NMOS-Treibertransistors 200 für hohe Spannung eine niedrige Dotierstoffkonzentration aufweist. Somit kann ein Drain-off-Strom Idoff erzeugt werden, ohne dass eine Spannung, die größer als eine Schwellenspannung ist, an die Gateelektrode 220 angelegt wird.
  • Andererseits werden in den 3B und 4B keine positiven elektrischen Ladungen auf der Gateisolationsschicht 210 des NMOS-Treibertransistors 200 für hohe Spannung akkumuliert, da der eingestrahlte VUV-Strahl durch die erste VUV-Blockierschicht 440 absorbiert wird. Als ein Ergebnis wird kein Drain-off-Strom Idoff erzeugt.
  • Bezugnehmend auf die 4A und 4B werden nach Einstrahlung eines VUV-Strahls auf das integrierte Halbleiterbauelement 1 von 4A positive elektrische Ladungen auf der Bauelementisolationsschicht 110 des NMOS-Treibertransistors für hohe Spannung und des PMOS-Treibertransistors für hohe Spannung (siehe 200 und 300 von 2) akkumuliert. Spezieller wird, wenn die Bauelementisolationsschicht 110 eine Siliciumoxid(SiOx)-Schicht ist und der VUV-Strahl eine Energie aufweist, die größer als die Bandlücke der Siliciumoxdschicht ist, ein Elektron-Loch-Paar gebildet, und positive elektrische Ladungen werden auf der Bauelementisolationsschicht 110 benachbart zu der p-Mulde 120 und der n-Mulde 130 akkumuliert. Wenn positive elektrische Ladungen auf der Bauelementisolationsschicht 110 akkumuliert werden, werden negative elektrische Ladungen auf den Oberflächen der p-Mulde 120 und der n-Mulde 130 benachbart zu der Bauelementisolationsschicht 110 akkumuliert. Somit wird die Inversionsschicht 122 in der p-Mulde 120 gebil det, und eine Akkumulationsschicht 132, in der positive elektrische Ladungen akkumuliert sind, wird in der n-Mulde 130 gebildet. Da die p-Mulde 120 und die n-Mulde 130 eine niedrige Dotierstoffkonzentration aufweisen, können die Inversionsschicht 122 und die Akkumulationsschicht 132 leicht gebildet werden. Somit kann ein Isolationsstrom Isol durch die Inversionsschicht 122 zwischen dem Drainbereich 230 des NMOS-Treibertransistors 200 für hohe Spannung und einer n-Mulde des PMOS-Treibertransistors 300 für hohe Spannung gebildet werden. Als ein Ergebnis ist die Isolation zwischen dem NMOS-Treibertransistor 200 für hohe Spannung und dem PMOS-Treibertransistor 300 für hohe Spannung degradiert.
  • Andererseits werden in 4B keine positiven elektrischen Ladungen auf der Bauelementisolationsschicht 110 akkumuliert, die den NMOS-Treibertransistor 200 für hohe Spannung und den PMOS-Treibertransistor 300 für hohe Spannung elektrisch isoliert, da der eingestrahlte VUV-Strahl durch die erste VUV-Blockierschicht 440 absorbiert wird. Als ein Ergebnis wird kein Isolationsstrom Isol erzeugt.
  • Wenngleich lediglich der Fall, in dem der VUV-Strahl eingestrahlt wird und somit positive elektrische Ladungen auf der Gateisolationsschicht 210 und der Bauelementisolationsschicht 110 akkumuliert werden, in den 3 und 4 beschrieben ist, ist für den Fachmann ersichtlich, dass auch negative elektrische Ladungen durch eine an ein Halbleitersubstrat angelegte Substratvorspannung akkumuliert werden können. Somit ist es auch offensichtlich, dass ein Drain-oft-Strom Idoff und ein Isolationsstrom Isol in der gleichen Weise erzeugt werden können, wenn negative elektrische Ladungen akkumuliert werden.
  • Die 5A bis 6B sind Ansichten, die den Effekt des integrierten Halbleiterschaltkreisbauelements gemäß der ersten Ausführungsform der Erfindung veranschaulichen, wobei in jeder der 5A und 6A ein integ riertes Halbleiterschaltkreisbauelement ohne eine erste VUV-Blockierschicht 440 gezeigt ist und die 5B und 6B einen integrierten Halbleiterschaltkreis mit einer VUV-Blockierschicht 440 zeigen.
  • Bezugnehmend auf die 5A und 5B diffundieren in dem integrierten Halbleiterschaltkreis 1 von 5A externe Ionen oder Feuchtigkeit aus einer Mehrzahl von intermetallischen dielektrischen Schichten (450 und 480 von 2), und somit können negative elektrische Ladungen auf der Gateisolationsschicht 310 des PMOS-Treibertransistors 400 mit hoher Spannung akkumuliert werden. Nach Akkumulierung von negativen elektrischen Ladungen auf der Gateisolationsschicht 310 werden auch positive Ladungen akkumuliert, wodurch eine Inversionsschicht 134 gebildet wird. Insbesondere kann die Inversionsschicht 134 leicht gebildet werden, da die n-Mulde 130 des PMOS-Treibertransistors 300 für hohe Spannung eine niedrige Dotierstoffkonzentration aufweist. Somit kann ein Drain-oft-Strom Idoff erzeugt werden, ohne dass eine Spannung, die höher als eine Schwellenspannung ist, an die Gateelektrode 320 angelegt wird.
  • Andererseits werden in 5B, da externe Ionen oder Feuchtigkeit durch die erste VUV-Blockierschicht 440 absorbiert werden, die aus Nitrid gebildet ist, keine negativen elektrischen Ladungen auf der Gateisolationsschicht 310 des PMOS-Treibertransistors 300 für hohe Spannung akkumuliert.
  • Bezugnehmend auf 6A diffundieren externe Ionen oder Feuchtigkeit von einer Mehrzahl von intermetallischen dielektrischen Schichten (siehe 450 und 480 von 2), und somit können negative elektrische Ladungen auf der Bauelementisolationsschicht 110 akkumuliert werden, die den NMOS-Treibertransistor für hohe Spannung und den PMOS-Treibertransistor für hohe Spannung (siehe 200 und 300 von 2) elektrisch isoliert. Nach Akkumulierung von negativen elektrischen La dungen auf der Bauelementisolationsschicht 110 werden positive elektrische Ladungen auf den Oberflächen der p-Mulde 120 und der n-Mulde 130 benachbart zu der Bauelementisolationsschicht 110 akkumuliert. Somit wird die Inversionsschicht 134 in der n-Mulde 130 gebildet, und die Akkumulationsschicht 124, in der positive elektrische Ladungen akkumuliert werden, wird in der p-Mulde 120 gebildet. Die Inversionsschicht 134 und die Akkumulierungsschicht 124 können leicht gebildet werden, da die p-Mulde 120 und die n-Mulde 130 des NMOS-Treibertransistors für hohe Spannung und des PMOS-Treibertransistors für hohe Spannung eine niedrige Dotierstoffkonzentration aufweisen. Somit kann ein Isolationsstrom Isol durch die Inversionsschicht 134 zwischen dem Drainbereich 340 des PMOS-Treibertransistors 300 und der p-Mulde 120 des NMOS-Treibertransistors 200 für hohe Spannung gebildet werden. Als ein Ergebnis ist die Isolation zwischen dem NMOS-Treibertransistor 200 für hohe Spannung und dem PMOS-Treibertransistor 300 für hohe Spannung degradiert.
  • Andererseits werden in 6B keine negativen elektrischen Ladungen auf der Bauelementisolationsschicht 110 akkumuliert, die den NMOS-Treibertransistor 200 für hohe Spannung und den PMOS-Treibertransistor 300 für hohe Spannung elektrisch isoliert, da die externen Ionen oder die Feuchtigkeit von der aus Nitrid gebildeten, ersten VUV-Blockierschicht absorbiert werden. Als ein Ergebnis wird kein Isolationsstrom Isol erzeugt.
  • Wenngleich nur der Fall, in dem negative elektrische Ladungen auf der Gateisolationsschicht 310 und der Bauelementisolationsschicht 110 akkumuliert werden, in den 5 und 6 beschrieben ist, ist für den Fachmann ersichtlich, dass auch positive elektrische Ladungen durch eine an ein Halbleitersubstrat angelegte Substratvorspannung akkumuliert werden können. Somit ist offensichtlich, dass ein Drain-oft-Strom Idoff und ein Isolationsstrom Isol in der gleichen Weise erzeugt werden können, wenn positive elektrische Ladungen akkumuliert werden.
  • 7 stellt ein integriertes Halbleiterschaltkreisbauelement 2 gemäß einer zweiten Ausführungsform der Erfindung dar. Komponenten, die jeweils die gleiche Funktion wie bei der Beschreibung der in 2 gezeigten Ausführungsformen aufweisen, sind jeweils durch die gleichen Bezugszeichen bezeichnet, und auf ihre wiederholte Beschreibung wird verzichtet. Der integrierte Halbleiterschaltkreis 2 unterscheidet sich von dem integrierten Halbleiterschaltkreis 1 gemäß der ersten Ausführungsform der Erfindung dahingehend, dass des Weiteren eine zweite VUV-Blockierschicht 475, die VUV-Strahlen blockiert, die auf das Halbleitersubstrat 100 eingestrahlt werden, auf der gesamten Oberfläche einer zweiten Zwischenverbindungsleitung 470 und einer zweiten intermetallischen dielektrischen Schicht 480 ausgebildet ist. Die zweite VUV-Blockierschicht 475 blockiert die auf das Halbleitersubstrat 100 eingestrahlten VUV-Strahlen, externe Ionen und Feuchtigkeit. Die erste VUV-Blockierschicht 440 ist aus einem Material mit einer kleineren Bandlücke als jener von Siliciumoxid (SiOx) gebildet. Zum Beispiel kann die erste VUV-Blockierschicht 440 eine SiN-Schicht oder eine SiON-Schicht sein, ist jedoch nicht darauf beschränkt.
  • Da die erste VUV-Blockierschicht 440 und die zweite VUV-Blockierschicht 475 in dem integrierten Halbleiterschaltkreisbauelement 2 gemäß der zweiten Ausführungsform der vorliegenden Erfindung ausgebildet sind, kann das integrierte Halbleiterschaltkreisbauelement 2 dem integrierten Halbleiterschaltkreisbauelement 1 gemäß einer ersten Ausführungsform der vorliegenden Erfindung hinsichtlich dem Blockieren von VUV-Strahlen und dem Absorbieren von externen Ionen und Feuchtigkeit überlegen sein.
  • In einer Ausführungsform kann eine VUV-Blockierschicht nur auf der gesamten Oberfläche der zweiten Zwischenverbindungsleitung 470 und der zweiten intermetallischen dielektrischen Schicht 480 ausgebildet sein. Aufgrund von VUV-Strahlen, die während eines Prozesses zur Herstellung der ersten intermetallischen dielektrischen Schicht 450 eingestrahlt werden, oder aufgrund von externen Ionen und Feuchtigkeit, die in der ersten intermetallischen dielektrischen Schicht 450 enthalten sind, kann jedoch eine Schädigung verursacht werden.
  • 8 stellt ein integriertes Halbleiterschaltkreisbauelement 3 gemäß einer dritten Ausführungsform der Erfindung dar. Bezugnehmend auf 8 unterscheidet sich der integrierte Halbleiterschaltkreis 3 von dem integrierten Halbleiterschaltkreis 1 gemäß der ersten Ausführungsform der Erfindung dahingehend, dass des Weiteren eine erste Oxidschicht 435 zwischen der gesamten Oberfläche der ersten Zwischenverbindungsleitung 430 und der dielektrischen Zwischenschicht 410 und der ersten VUV-Blockierschicht 440 enthalten ist. Die erste Oxidschicht 435 dient als ein Puffer zwischen der gesamten Oberfläche der ersten Zwischenverbindungsleitung 430 und der dielektrischen Zwischenschicht 410 und der ersten VUV-Blockierschicht 440. In einer Ausführungsform können eine zweite Oxidschicht und eine zweite VUV-Blockierschicht sequentiell auf der gesamten Oberfläche einer ersten intermetallischen dielektrischen Schicht und einer zweiten Zwischenverbindungsleitung gebildet werden.
  • Die 9A bis 9F veranschaulichen ein Verfahren zur Herstellung eines integrierten Halbleiterschaltkreisbauelements gemäß der Erfindung. Bezugnehmend auf 9A wird ein Halbleitersubstrat 100 bereitgestellt. Die Bauelementisolationsschicht 110 ist auf dem Halbleitersubstrat 100 ausgebildet, um einen aktiven Bereich zu definieren. Der NMOS-Treibertransistor 200 für hohe Spannung und der PMOS-Treibertransistor 300 für hohe Spannung sind auf dem aktiven Bereich ausgebildet.
  • Als nächstes wird die dielektrische Zwischenschicht 410 auf dem NMOS-Treibertransistor 200 für hohe Spannung, dem PMOS-Treibertransistor für hohe Spannung und dem Halbleitersubstrat 100 gebildet. Die dielektrische Zwischenschicht 410 kann aus einem Material mit niedriger Dielektrizitätskonstante gebildet werden. In dieser Ausführungsform der Erfindung werden die PEOX-Schicht 411, die BPSG-Schicht 412 und die PE-TEOS-Schicht 413 sequentiell gebildet.
  • Als nächstes werden Kontaktöffnungen 421 gebildet, welche die Source/Drainbereiche 230 und 240 des NMOS-Treibertransistors 200 für hohe Spannung und die Source-/Drainbereiche 330 und 340 des PMOS-Treibertransistors 300 für hohe Spannung freilegen, indem ein typischer Ätzprozess an der dielektrischen Zwischenschicht 410 durchgeführt wird.
  • Bezugnehmend auf 9B wird eine erste Barrierenschicht konform entlang des Profils der Seiten und der Böden der Kontaktöffnungen 421 und der Oberseite der dielektrischen Zwischenschicht 410 durchgeführt. Die erste Barrierenschicht kann aus Ti, TiN, Ti/TiN, Ta, TaN, Ta/TaN oder Ta/TiN unter Verwendung von chemischer Gasphasenabscheidung (CVD) oder Sputtern gebildet werden.
  • Als nächstes wird eine Metallschicht auf der ersten Barrierenschicht 440 durch Aufbringen eines leitfähigen Materials gebildet, wie Cu, Ti oder W, um die Kontaktöffnungen 421 ausreichend zu füllen. Hierbei ist es bevorzugt, dass Ti oder W unter Verwendung von CVD oder Sputtern aufgebracht werden, da Cu leicht in die dielektrische Zwischenschicht 410 diffundieren kann.
  • Als nächstes werden die Metallschicht und die erste Barrierenschicht 440 unter Verwendung von chemisch-mechanischem Polieren (CMP) poliert, bis die Oberfläche der dielektrischen Zwischenschicht 410 freigelegt ist, wodurch ein Kontakt 423 gebildet wird, der die Kontaktöffnungen 421 füllt. Zu diesem Zeitpunkt verbleibt die erste Barrierenschicht an den Seitenwänden und dem Boden des Kontakts 423 als erste Barrierenschichtstruktur 422.
  • Bezugnehmend auf 9C wird eine erste leitfähige Zwischenverbindungsleitungsschicht auf der dielektrischen Zwischenschicht 410 aufgebracht und dann strukturiert, wodurch eine erste Zwischenverbindungsleitung 430 gebildet wird. Hierbei wird Aluminium für die erste leitfähige Zwischenverbindungsleitungsschicht verwendet und unter Verwendung von CVD oder Sputtern aufgebracht.
  • Wenngleich nicht gezeigt, kann, wenn die erste Zwischenverbindungsleitung 430 eine Aluminium-Zwischenverbindungsleitung ist, ein Haftfilm aus Ti/TiN zwischen der ersten Zwischenverbindungsleitung 430 und dem Kontakt 423 gebildet werden, um die Haftung zwischen der ersten Zwischenverbindungsleitung 430 und dem Kontakt 423 zu verbessern, und des Weiteren kann ein Antireflexbeschichtungsfilm aus Ti, TiN oder Ti/TiN auf der ersten Zwischenverbindungsleitung 430 gebildet werden, um eine diffuse Reflektion von Aluminium während eines Photolithographieprozesses zu verhindern.
  • Bezugnehmend auf 9D wird die erste VUV-Blockierschicht 440, die VUV-Strahlen blockiert, die auf das Halbleitersubstrat 100 eingestrahlt werden, auf der gesamten Oberfläche der ersten Zwischenverbindungsleitung 430 und der dielektrischen Zwischenschicht 410 gebildet. Die erste VUV-Blockierschicht 440 wird zum Beispiel aus einem Material mit einer kleineren Bandlücke als jener von Siliciumoxid (SiOx) gebildet, wie Nitrid. Speziell kann eine SiN-Schicht oder eine SiON-Schicht mittels CVD gebildet werden.
  • Bezugnehmend auf 9E wird die erste intermetallische dielektrische Schicht 450 auf der ersten VUV-Blockierschicht 440 gebildet. In der ersten Ausführungsform der vorliegenden Erfindung werden eine HDP-Schicht 451 und eine PE-TEOS-Schicht 452 sequentiell aufgebracht. Hierbei werden die HDP-Schicht 451 und die PE-TEOS-Schicht 452 durch Plasmadeposition gebildet. Plasmadeposition ist dahingehend vorteilhaft, dass die Deposition bei niedriger Temperatur durchgeführt werden kann. Wenngleich VUV-Strahlen eingestrahlt werden können, wenn ein Plasma verwendet wird, absorbiert die erste VUV-Blockierschicht 440 die eingestrahlten VUV-Strahlen, wodurch verhindert wird, dass das integrierte Halbleiterschaltkreisbauelement 1 durch die eingestrahlten VUV-Strahlen geschädigt wird.
  • Bezugnehmend auf 9F wird eine Photoresiststruktur 465 auf der ersten intermetallischen dielektrischen Schicht 450 gebildet, wodurch erste Kontaktöffnungen 461 gebildet werden, welche die erste Zwischenverbindungsleitung 430 freilegen. Danach wird die Photoresiststruktur 465 durch einen Veraschungsprozess unter Verwendung eines Hochtemperatur-Sauerstoffplasmas entfernt. VUV-Strahlen können eingestrahlt werden, wenn ein Plasma verwendet wird, die erste VUV-Blockierschicht 440 absorbiert jedoch die VUV-Strahlen und verhindert so, dass der integrierte Halbleiterschaltkreis 1 geschädigt wird.
  • Wieder bezugnehmend auf 2 wird eine zweite Barrierenschicht konform entlang des Profils der Seiten und des Bodens der ersten Durchkontaktöffnungen 461 und der Oberseite der dielektrischen Zwischenschicht 410 gebildet. Als nächstes wird eine Metallschicht mittels Aufbringen eines leitfähigen Materials, wie Cu, Ti oder W, auf der ersten Barrierenschicht gebildet, um die ersten Kontaktöffnungen 461 ausreichend zu füllen. Als nächstes werden die Metallschicht und die zweite Barrierenschicht unter Verwendung von CMP poliert, bis die Oberfläche der ersten intermetallischen dielektrischen Schicht 450 freigelegt ist, wodurch der erste Durchkontakt 463 gebildet wird, der die ersten Durchkontaktöffnungen 461 füllt.
  • Die zweite Zwischenverbindungsleitung 470 wird auf der ersten intermetallischen dielektrischen Schicht 450 gebildet. Die zweite intermetallische dielektrische Schicht 480, die zweiten Durchkontaktöffnungen 491, dritte Barrierenschichtstrukturen 492 und ein zweiter Durchkontakt 493 werden gebildet.
  • Die dritte Zwischenverbindungsleitung 495 wird auf der zweiten intermetallischen dielektrischen Schicht 480 gebildet, und die Passivierungsschicht 496, die das integrierte Halbleiterbauelement 1 schützt, wird auf der dritten Zwischenverbindungsleitung 495 gebildet.
  • Wenngleich das Verfahren zur Herstellung eines integrierten Halbleiterschaltkreisbauelements gemäß einer Ausführungsform der Erfindung beschrieben wurde, können durch den Fachmann ohne Weiteres Verfahren zur Herstellung von integrierten Halbleiterschaltkreisbauelementen gemäß anderen Ausführungsformen der Erfindung technologisch ins Auge gefasst werden. Somit wird eine Erläuterung derselben nicht gegeben.
  • Ein experimentelles Beispiel wird nachstehend unter Bezugnahme auf 10 für illustrative Zwecke beschrieben, und Anwendungen können durch den Fachmann ohne Weiteres ins Auge gefasst werden.
  • Bezugnehmend auf 10 werden zweiundvierzig NMOS-Treibertransistoren für hohe Spannung und zweiundvierzig PMOS-Treibertransistoren für hohe Spannung gebildet, die jeweils eine Breite von 25μm und eine Länge von 4μm aufweisen, und anschließend werden eine SiON-Schicht mit einer Dicke von 26nm auf einer ersten Zwischenverbindungsleitung in jedem von elf NMOS-Treibertransistoren N1 bis N11 für hohe Spannung und elf PMOS-Treibertransistoren P1 bis P11 für hohe Spannung, eine SiON-Schicht mit einer Dicke von 60nm auf einer ersten Zwischenverbindungsleitung in jedem von fünfundzwanzig NMOS-Treibertransistoren N12 bis N36 für hohe Spannung und fünfundzwanzig PMOS-Treibertransistoren P12 bis P36 für hohe Spannung, und in einer ersten Zwischenverbindungsleitung in jedem von sechs NMOS-Treibertransistoren N37 bis N42 für hohe Spannung und sechs PMOS-Treibertransistoren P37 bis P42 für hohe Spannung keine SiON-Schicht gebildet.
  • Als nächstes wird ein Drain-off-Strom Idoff von jedem der zweiundvierzig NMOS-Treibertransistoren für hohe Spannung und der zweiundvierzig PMOS-Treibertransistoren für hohe Spannung gemessen, und die Resultate sind in 10 gezeigt. Bezugnehmend auf 10 zeigt die x-Achse eine Anzahl von Transistoren, und die y-Achse zeigt einen Drain-off-Strom Idoff. In dem experimentellen Beispiel werden negative elektrische Ladungen auf einer Gateisolationsschicht akkumuliert. Somit ist der Drain-off--Strom Idoff der NMOS-Treibertransistoren N1 bis N42 für hohe Spannung bei etwa 0,5pA/μm konstant. Andererseits nimmt die Dicke der SiON-Schicht in den PMOS-Treibertransistoren P1 bis P42 für hohe Spannung zu und der Drain-oft-Strom Idoff nimmt ab. Das heißt, der Drain-oft-Strom Idoff in den PMOS-Treibertransistoren P37 bis P42 für hohe Spannung ohne SiON-Schicht beträgt etwa 5pA/μm, der Drain-off-Strom Idoff in den PMOS-Treibertransistoren P1 bis P11 für hohe Spannung mit einer SiON-Schicht mit einer Dicke von 26nm beträgt etwa 50pA/μm, und der Drain-off-Strom Idoff in den PMOS-Treibertransistoren P12 bis P36 für hohe Spannung mit einer SiON-Schicht mit einer Dicke von 60nm ist dem Drain-off-Strom Idoff in den NMOS-Treibertransistoren N1 bis N42 mit hoher Spannung ähnlich.
  • Wie vorstehend beschrieben, stellt ein integriertes Halbleiterschaltkreisbauelement und ein Verfahren zur Herstellung desselben gemäß der Erfindung wenigstens die folgenden Vorteile bereit. Erstens verhindert eine VUV-Blockierschicht, dass VUV-Strahlen in ein Halbleitersubstrat eingestrahlt werden und externe Ionen oder Feuchtigkeit in das Halbleitersubstrat eindringen. Zweitens kann die Betriebscharakteristik eines integrierten Halbleiterschaltkreises durch Reduzieren eines Leckstroms, wie eines Drain-off-Stroms Idoff und eines Isolationsstroms Isol, verbessert werden.

Claims (28)

  1. Integriertes Halbleiterschaltkreisbauelement mit – einem Halbleitersubstrat (100), das einen ersten Dotierstoff beinhaltet, – einer ersten leitfähigen Schichtstruktur (220), die auf dem Halbleitersubstrat ausgebildet ist, – einer dielektrischen Zwischenschicht (410), die auf der ersten leitfähigen Schichtstruktur ausgebildet ist, und – einer zweiten leitfähigen Schichtstruktur (430), die auf der dielektrischen Zwischenschicht ausgebildet ist, gekennzeichnet durch – eine erste Vakuum-Ultraviolett(VUV)-Blockierschicht (440), die auf der zweiten leitfähigen Schichtstruktur (430) und der dielektrischen Zwischenschicht (410) ausgebildet ist, um einen VUV-Strahl zu blockieren, der auf das Halbleitersubstrat (100) eingestrahlt wird.
  2. Integriertes Halbleiterschaltkreisbauelement nach Anspruch 1, das des Weiteren eine erste Oxidschicht unter der ersten VUV-Blockierschicht umfasst.
  3. Integriertes Halbleiterschaltkreisbauelement nach Anspruch 1 oder 2, wobei die erste VUV-Blockierschicht aus einem Material mit einer kleineren Bandlücke als jener von Siliciumoxid gebildet ist.
  4. Integriertes Halbleiterschaltkreisbauelement nach einem der Ansprüche 1 bis 3, wobei die erste VUV-Blockierschicht Nitrid beinhaltet.
  5. Integriertes Halbleiterschaltkreisbauelement nach Anspruch 4, wobei die erste VUV-Blockierschicht eine SiN-Schicht oder eine SiON-Schicht ist.
  6. Integriertes Halbleiterschaltkreisbauelement nach einem der Ansprüche 1 bis 5, wobei die erste leitfähige Schichtstruktur eine Gateelektrode eines Treibertransistors für hohe Spannung ist.
  7. Integriertes Halbleiterschaltkreisbauelement nach Anspruch 6, wobei der Treibertransistor für hohe Spannung Source-/Drainbereiche beinhaltet, die aus einem schwach dotierten Bereich mit einem zweiten Dotierstoff und einem stark dotieren Bereich bestehen, wobei der schwach dotierte Bereich an der Gateelektrode angeordnet und in dem Halbleitersubstrat ausgebildet ist und einen von dem Halbleitersubstrat verschiedenen Leitfähigkeitstyp aufweist und der stark dotierte Bereich mit einem vorgegebenen Abstand von der Gateelektrode beabstandet ist, flacher als der schwach dotierte Bereich ausgebildet ist und einen von dem Halbleitersubstrat verschiedenen Leitfähigkeitstyp aufweist.
  8. Integriertes Halbleiterschaltkreisbauelement nach einem der Ansprüche 1 bis 7, wobei die Dotierstoffkonzentration des ersten Dotierstoffes im Bereich von 1 × 1015Atome/cm3 bis 1 × 1017Atome/cm3 liegt.
  9. Integriertes Halbleiterschaltkreisbauelement nach Anspruch 7 oder 8, wobei die Dotierstoffkonzentration des zweiten Dotierstoffes in einem Bereich von 1 × 1014Atome/cm3 bis 1 × 1016Atome/cm3 liegt.
  10. Integriertes Halbleiterschaltkreisbauelement nach einem der Ansprüche 1 bis 9, das des Weiteren eine intermetallische dielektri sche Schicht beinhaltet, die auf der ersten VUV-Blockierschicht mittels Plasmadeposition ausgebildet ist.
  11. Integriertes Halbleiterschaltkreisbauelement nach Anspruch 10, wobei die intermetallische dielektrische Schicht eine erste dielektrische Schicht und eine zweite dielektrische Schicht beinhaltet, die sequentiell gebildet sind, wobei die erste dielektrische Schicht eine bessere Zwischenraumfüllcharakteristik als die zweite dielektrische Schicht aufweist.
  12. Integriertes Halbleiterschaltkreisbauelement nach Anspruch 10 oder 11, das des Weiteren eine dritte leitfähige Schichtstruktur, die auf der intermetallischen dielektrischen Schicht ausgebildet ist, und eine zweite VUV-Blockierschicht beinhaltet, die auf der gesamten Oberfläche der dritten leitfähigen Schichtstruktur und der intermetallischen dielektrischen Schicht ausgebildet ist, um die VUV-Strahlung zu blockieren, die auf das Halbleitersubstrat eingestrahlt wird.
  13. Integriertes Halbleiterschaltkreisbauelement nach Anspruch 12, das des Weiteren eine zweite Oxidschicht unter der zweiten VUV-Blockierschicht beinhaltet.
  14. Integriertes Halbleiterschaltkreisbauelement nach Anspruch 12 oder 13, wobei die zweite VUV-Blockierschicht aus einem Material mit einer kleineren Bandlücke als jener von Siliciumoxid ausgebildet ist.
  15. Verfahren zur Herstellung eines integrierten Halbleiterschaltkreisbauelements, das die folgenden Schritte umfasst: – Bilden einer ersten leitfähigen Schichtstruktur (220) auf einem Halbleitersubstrat (100) mit einem ersten Dotierstoff, – Bilden einer dielektrischen Zwischenschicht (410) auf der ersten leitfähigen Schichtstruktur, – Bilden einer zweiten leitfähigen Schichtstruktur (430) auf der dielektrischen Zwischenschicht und – Bilden einer ersten Vakuum-Ultraviolett(VUV)-Blockierschicht (440) auf der gesamten Oberfläche der zweiten leitfähigen Schichtstruktur und der dielektrischen Zwischenschicht, um eine VUV-Strahlung zu blockieren, die auf das Halbleitersubstrat eingestrahlt wird.
  16. Verfahren nach Anspruch 15, das des Weiteren das Bilden einer ersten Oxidschicht unter der ersten VUV-Blockierschicht umfasst.
  17. Verfahren nach Anspruch 15 oder 16, wobei die erste VUV-Blockierschicht aus einem Material mit einer kleineren Bandlücke als jener von Siliciumoxid gebildet wird.
  18. Verfahren nach einem der Ansprüche 15 bis 17, wobei die erste VUV-Blockierschicht Nitrid beinhaltet.
  19. Verfahren nach Anspruch 17, wobei die erste VUV-Blockierschicht eine SiN-Schicht oder eine SiON-Schicht ist.
  20. Verfahren nach einem der Ansprüche 15 bis 19, wobei die erste leitfähige Schichtstruktur eine Gateelektrode eines Treibertransistors für hohe Spannung ist.
  21. Verfahren nach Anspruch 20, wobei der Treibertransistor für hohe Spannung Source-/Drainbereiche beinhaltet, die aus einem schwach dotierten Bereich mit einem zweiten Dotierstoff und einem stark dotierten Bereich bestehen, wobei der schwach dotierte Bereich an der Gateelektrode angeordnet und in dem Halbleiter substrat ausgebildet ist und einen von dem Halbleitersubstrat verschiedenen Leitfähigkeitstyp aufweist und der stark dotierte Bereich mit einem vorgegebenen Abstand von der Gateelektrode beabstandet ist, flacher als der schwach dotierte Bereich ausgebildet ist und einen von dem Halbleitersubstrat verschiedenen Leitfähigkeitstyp aufweist.
  22. Verfahren nach einem der Ansprüche 15 bis 21, wobei die Dotierstoffkonzentration des ersten Dotierstoffes in einem Bereich von 1 × 1015Atome/cn3 bis 1 × 1016Atome/cm3 liegt.
  23. Verfahren nach Anspruch 21 oder 22, wobei die Dotierstoffkonzentration des zweiten Dotierstoffes in einem Bereich von 1 × 1014Atome/cm3 bis 1 × 1017Atome/cm3 liegt.
  24. Verfahren nach einem der Ansprüche 15 bis 23, das des Weiteren das Bilden einer intermetallischen dielektrischen Schicht auf der ersten VUV-Blockierschicht mittels einer Plasmadeposition beinhaltet.
  25. Verfahren nach Anspruch 24, wobei das Bilden der intermetallischen dielektrischen Schicht das sequentielle Bilden einer ersten dielektrischen Schicht und einer zweiten dielektrischen Schicht beinhaltet, wobei die erste dielektrische Schicht eine bessere Zwischenraumfüllcharakteristik als die zweite dielektrische Schicht aufweist.
  26. Verfahren nach Anspruch 24 oder 25, das des Weiteren nach dem Bilden der intermetallischen dielektrischen Schicht das Bilden einer dritten leitfähigen Schichtstruktur auf der intermetallischen dielektrischen Schicht und einer zweiten VUV-Blockierschicht auf der Oberfläche der dritten leitfähigen Schichtstruktur und der in termetallischen dielektrischen Schicht beinhaltet, um die VUV-Strahlung zu blockieren, die auf das Halbleitersubstrat eingestrahlt wird.
  27. Verfahren nach Anspruch 26, das des Weiteren vor dem Bilden der zweiten VUV-Blockierschicht das Bilden einer zweiten Oxidschicht auf der Oberfläche der dritten leitfähigen Schichtstruktur und der intermetallischen dielektrischen Schicht beinhaltet.
  28. Verfahren nach Anspruch 26 oder 27, wobei die zweite VUV-Blockierschicht aus einem Material mit einer kleineren Bandlücke als jener von Siliciumoxid gebildet wird.
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