KR100878402B1 - 다층 배선을 구비한 반도체 장치 및 그 형성 방법 - Google Patents

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Abstract

다층 배선의 중첩 영역에서 단락과 배선의 스텝 커버리지를 개선할 수 있는 다층 배선을 구비한 반도체 장치 및 그 형성 방법을 제공한다.
본 발명에 따른 다층 배선을 구비한 반도체 장치는 반도체 기판; 상기 반도체 기판 상부면에 일렬로 형성된 적어도 세 개의 제 1 배선; 상기 제 1 배선을 포함한 상기 반도체 기판을 순차적으로 덮은 패시베이션막(passivation layer)과 제 1 절연층; 상기 제 1 배선 중 중앙의 제 1 연결 배선의 패시베이션막과 상기 제 1 절연층 사이에 형성된 제 2 배선; 상기 제 1 절연층과 패시베이션막을 관통하고, 상기 제 1 연결 배선의 양측에 구비된 제 1 양측 배선에 각각 연결된 제 3 패드 배선; 및 상기 제 3 패드 배선과 상기 제 1 절연층을 덮는 제 2 절연층을 포함한다.
본 발명에 따른 다층 배선을 구비한 반도체 장치의 형성 방법에 따라 다층 배선의 밀도를 향상시키고, 다층 배선을 형성하는 과정 중 식각 공정에서 각각의 배선이 손상되거나, 다층 배선 사이의 절연층이 들뜨게 되어 스텝 커버리지(Step Coverage)의 불량에 의해 각각의 배선이 단락되는 것을 패시베이션막에 의해 방지하므로 신뢰성이 향상된 다층 배선의 반도체 장치를 제공할 수 있다.
다층 배선, 반도체 장치, IPD(Integrated Passive Device), 배선 밀도

Description

다층 배선을 구비한 반도체 장치 및 그 형성 방법{Semiconductor device with multi-layer metal line and method of manufacturing the same}
본 발명은 다층 배선을 구비한 반도체 장치 및 그 형성 방법에 관한 것으로, 특히 다층 배선의 중첩 영역에서 단락과 배선의 스텝 커버리지를 개선할 수 있는 다층 배선을 구비한 반도체 장치 및 그 형성 방법에 관한 것이다.
최근 반도체 소자의 고집적화 및 동작속도의 고속화에 대한 요구가 높아져 가고 있다. 그러나 기존에 단층 배선을 갖는 반도체 집적회로의 경우 고집적화에 따른 점유면적의 감소로 금속배선의 폭이 줄어들게 되어 배선의 전기저항이 증가하고, 그 결과 전력소모도 증가 된다. 따라서, 고집적화에 따른 배선의 전기저항의 증가를 최대한 억제하면서 동작 속도를 향상시키기 위하여 배선의 다층화가 제안되었다.
한편 금속 배선의 재료에 있어서는 순수알루미늄으로 배선을 형성할 경우에 발생되는 알루미늄 스파이크를 방지하기 위하여 4% 미만의 실리콘이 함유된 알루미늄을 주로 사용해왔으나, 신뢰성 개선을 위하여 구리를 이용하여 다마센(damascene) 방법으로 형성된 배선이 제안되었다.
종래의 다층 배선을 가지는 반도체 장치의 제조 공정은 도 1a에서 소자분리를 위한 필드 산화막(3)이 형성된 제 1 도전형의 반도체 기판(1)의 상면에 제 1 절연막(5), 제 1 배선(7), 제 2 절연막(9), 제 2 배선(11) 및 제 3 절연막(13)을 순차적으로 적층한다. 그 후 패터닝(patterning) 공정에 의해 패턴을 형성한 후, 소정 영역의 제 3 절연막(13)을 제 2 도전층(11)의 표면이 노출될 때까지 에칭하여 비아 홀(15)을 형성하고, 형성된 비아 홀(15)에 구리가 함유된 알루미늄을 충진하여 비아를 형성한다.
이와 같이 비아를 형성함에 의해 종래의 실리콘만이 함유된 알루미늄 배선에 비해 힐록(Hillock) 및 전기적 이동(electro-migration) 특성이 개선되며, 이러한 비아를 통하여 제 2 배선과 또 다른 배선(도시하지 않음)이 연결될 수 있다.
그러나, 이와 같이 다층 구조의 배선을 형성할 경우, 통상적인 패터닝 공정중 포토레지스트의 제거 공정에서 알루미늄의 입계(grain boundary)에 석출되는 구리성분과 수분(H2O), 유기용제 등과의 화학적 반응에 의해 하층 배선이 치명적인 손상을 입게 된다.
즉, 하층 배선의 표면이 노출되도록 그 상면의 절연막을 식각한 후에 상기 절연막 상면에 잔류하는 포토레지스트의 제거공정은 플라즈마 에싱(Plasma ashing), 황산 등의 유기 용제에 담금(dipping), 헹굼(rinse), 건조(dry)의 순으로 진행된다. 이때, 구리가 포함된 알루미늄 배선의 노출된 부분이 유기용제 및 물에 직접 닿게 되어 알루미늄 입계에 존재하는 구리성분이 OH기와 반응함에 의해 검은 점으로 변색되며, 1∼수 ㎛의 직경 크기로 조직이 떨어져 나가게 된다. 이로 인해 배선의 손상이 발생하게 된다.
이와 같이 하층 배선이 손상된 상태에서 상층 배선을 증착할 경우, 스텝 커버리지(Step Coverage)가 불량하게 되어 상층 배선이 단락되거나 접촉 면적의 감소로 인하여 접촉 저항이 증가함에 의해 소자의 전기적 특성이 크게 저하된다.
즉, 도 1b에 도시된 바와 같이 구리가 첨가된 알루미늄으로 된 제 3 도전층을 형성한 후에 패터닝하여 상층 배선(17)을 형성하면, 스텝 커버리지의 불량으로 인하여 상층 배선과 하층 배선의 일부가 단락되었음을 알 수 있다.
이와 같이 종래에 다층 배선의 형성과정에서 하층 배선과의 연결 비아홀을 형성한 후에 잔류하는 포토레지스트를 제거하는 공정에서 연결 비아홀을 통해 하층 배선이 노출됨에 의해 배선이 치명적인 손상을 입게 되어 신뢰성 있는 반도체 장치를 얻을 수 없었다.
본 발명은 다층 배선의 중첩 영역에서 스텝 커버리지(Step Coverage)가 불량하게 되어 상층 배선이 단락되거나 접촉 면적의 감소로 인하여 접촉 저항이 증가하는 문제점을 해소할 수 있는 다층 배선을 구비한 반도체 장치를 제공하는데 목적이 있다.
본 발명의 다른 목적은 다층 배선의 중첩 영역에서 단락과 배선 밀도를 개선할 수 있는 다층 배선을 구비한 반도체 장치의 형성 방법을 제공하는 데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 실시예는 반도체 기판; 상기 반도체 기판 상부면에 일렬로 형성된 적어도 세 개의 제 1 배선; 상기 제 1 배선을 포함한 상기 반도체 기판을 순차적으로 덮은 패시베이션막(passivation layer)과 제 1 절연층; 상기 제 1 배선중 중앙의 제 1 연결 배선의 패시베이션막과 상기 제 1 절연층 사이에 형성된 제 2 배선; 상기 제 1 절연층과 패시베이션막을 관통하고, 상기 제 1 연결 배선의 양측에 구비된 제 1 양측 배선에 각각 연결된 제 3 패드 배선; 및 상기 제 3 패드 배선과 상기 제 1 절연층을 덮는 제 2 절연층을 포함하는 다층 배선을 구비한 반도체 장치에 관한 것이다.
본 발명의 실시예는 상기 제 2 절연층에 둘러싸여 상기 제 1 절연층의 상부면에 형성된 제 3 연결 배선을 더 포함하는 것을 특징으로 한다.
본 발명의 실시예는 상기 적어도 세 개의 제 1 배선은 디자인 룰에 따라 서로의 이격 거리를 갖는 것을 특징으로 한다.
본 발명의 실시예에서 상기 제 2 배선은 상기 제 1 연결 배선에 교차적으로 형성되어 상기 제 1 양측 배선의 상부면의 상기 패시베이션막의 비아까지 형성되고, 상기 제 1 양측 배선을 서로 전기적으로 연결하는 것을 특징으로 한다.
본 발명의 실시예에서 상기 제 1 연결 배선은 상기 제 3 패드 배선과 동일한 층에서 이격된 적어도 두 개의 다른 제 3 패드 배선에 전기적으로 연결되는 것을 특징으로 한다.
본 발명의 실시예에서 상기 제 1 배선은 Rh, Pd, Pt, W, Mo, Ti, Ta, Al, Hf, Zr, Ir, WN, MoN, TiN, TaN, AlN, HfN, ZrN, TaSiN, RuO2 및 IrO2으로 이루어진 군 중 선택된 적어도 하나로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에서 상기 제 2 배선은 다마센 공정에 따라 형성된 구리 배선인 것을 특징으로 한다.
본 발명의 실시예에서 상기 제 1 절연층과 제 2 절연층은 각각 FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG(Undoped Silicate Glass), BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 FSG(Fluoride Silicate Glass) 중 선택된 어느 하나로 이루어지는 것을 특징으로 한다.
또한, 본 발명의 실시예는 반도체 기판 상에 중앙의 제 1 연결 배선과 상기 제 1 연결 배선 양측의 제 1 양측 배선을 포함하는 다수의 제 1 배선 및 패시베이션막(passivation layer)을 순차적으로 형성하는 단계; 상기 제 1 연결 배선의 패 시베이션막에 교차하여 상기 제 1 양측 배선에 전기적으로 연결되는 제 2 배선을 형성하고, 상기 제 2 배선과 상기 패시베이션막을 덮는 제 1 절연층을 형성하는 단계; 상기 제 1 절연층과 상기 패시베이션막을 관통하고 상기 제 2 배선에 이격되어 상기 제 1 양측 배선에 각각 연결된 제 3 패드 배선을 형성하는 단계; 상기 제 3 패드 배선을 덮는 제 2 절연층을 형성하는 단계; 및 상기 제 2 절연층에 둘러싸인 제 3 연결 배선을 상기 제 2 절연층에 형성하는 단계를 포함하는 다층 배선을 구비한 반도체 장치의 형성 방법에 관한 것이다.
본 발명의 실시예에서 상기 다수의 제 1 배선 및 패시베이션막을 순차적으로 형성하는 단계는 Rh, Pd, Pt, W, Mo, Ti, Ta, Al, Hf, Zr, Ir, WN, MoN, TiN, TaN, AlN, HfN, ZrN, TaSiN, RuO2 및 IrO2으로 이루어진 군 중 선택된 적어도 하나를 CVD(Chemical Vapor Deposition) 방법 또는 PVD(Physical Vapor Deposition) 방법으로 증착하고 패터닝하여 다수의 제 1 배선을 형성하는 단계; 및 상기 다수의 제 1 배선을 포함한 반도체 기판에 SiN, SiO2 및 SiON 중 선택된 어느 하나로 이루어진 패시베이션막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시예는 다수의 제 1 배선 및 패시베이션막을 순차적으로 형성하는 단계에서 상기 제 1 연결 배선은 상기 제 3 패드 배선과 동일한 층에서 이격되어 구비된 적어도 두 개의 다른 제 3 패드 배선에 전기적으로 연결되도록 형성되는 것을 특징으로 한다.
본 발명의 실시예에서 상기 제 2 배선 및 상기 제 1 절연층을 형성하는 단계는 상기 제 1 양측 배선 각각의 상부면에 형성된 상기 패시베이션막의 일부 영역에 대해 식각 공정을 수행하여 상기 제 1 양측 배선의 상부면을 노출시키는 비아를 형성하는 단계; 상기 비아를 포함하여 상기 제 1 연결 배선의 패시베이션막 상부 영역에 제 2 배선을 형성하는 단계; 및 상기 제 2 배선을 포함하여 상기 패시베이션막을 덮는 제 1 절연층을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시예는 상기 제 2 배선을 형성하는 단계에서 상기 제 2 배선은 다마센(damascene) 공정에 의해 형성된 구리 배선인 것을 특징으로 한다.
본 발명의 실시예에서 상기 제 1 절연층을 형성하는 단계는 FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG(Undoped Silicate Glass), BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 FSG(Fluoride Silicate Glass)중 선택된 어느 하나의 재질을 ALD(Atomic Layer Deposition), PEALD(Plasma Enhanced Atomic Layer Deposition), MOCVD(Metal Organic Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)중 어느 하나의 방법을 수행하여 상기 제 1 절연층을 형성하는 것을 특징으로 한다.
본 발명의 실시예에서 상기 제 2 절연층을 형성하는 단계는 FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG(Undoped Silicate Glass), BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 FSG(Fluoride Silicate Glass)중 선택된 어느 하나의 재질을 ALD(Atomic Layer Deposition), PEALD(Plasma Enhanced Atomic Layer Deposition), MOCVD(Metal Organic Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)중 어느 하나의 방법을 수행하여 상기 제 2 절연층을 형성하는 것을 특징으로 한다.
본 발명의 실시예는 상기 다수의 제 1 배선 및 패시베이션막(passivation layer)을 순차적으로 형성하는 단계에서 상기 제 1 양측 배선은 각각 상기 제 1 연결 배선에 대해 디자인 룰에 따라 이격 거리를 가지도록 형성되는 것을 특징으로 한다.
상기한 바와 같이 본 발명은 다층 배선의 밀도를 향상시키고, 다층 배선을 형성하는 과정 중 식각 공정에서 각각의 배선이 손상되거나, 다층 배선 사이의 절연층이 들뜨게 되어 스텝 커버리지(Step Coverage)의 불량에 의해 각각의 배선이 단락되는 것을 패시베이션막에 의해 방지하므로 신뢰성이 향상된 다층 배선의 반도체 장치를 제공할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
도 2a는 본 발명의 실시예에 따른 다층 배선을 구비한 반도체 장치의 상부면을 투시한 상부 투시도이고, 도 2b는 도 2a의 A-A선을 따라 절단한 단면을 도시한 단면도로서, 예를 들어 IPD(Integrated Passive Device)와 같은 반도체 장치의 구조에 관한 단면을 일례로 들어 설명한다.
도 2a와 도 2b에 도시된 바와 같이 본 발명의 실시예에 따른 다층 배선을 구비한 반도체 장치는, 반도체 기판(100) 상에 구비된 다수의 제 1 배 선(111,112,113), 패시베이션막(passivation layer: 114)이 형성된 제 1 연결 배선(112) 상에 구비되어 양측의 제 1 배선(111,113)을 전기적으로 연결시키는 제 2 배선(120), 제 1 배선(111,112,113)과 제 2 배선(120)을 덮는 제 1 절연층(130), 제 1 절연층(130)을 관통하여 제 1 양측 배선(111,113)에 연결된 제 3 패드 배선(141), 제 3 패드 배선(141) 사이에서 제 1 절연층(130) 상에 형성된 제 3 연결 배선(142), 및 제 3 패드 배선(141)을 덮고 제 3 연결 배선(142)을 외부로 노출시키는 제 2 절연층(150)을 포함한다.
다수의 제 1 배선(111,112,113)은 제 1 양측 배선(111,113) 및 다른 제 3 패드 배선(141')을 전기적으로 연결하는 제 1 연결 배선(112)을 포함하고, 예를 들어 Rh, Pd, Pt, W, Mo, Ti, Ta, Al, Hf, Zr, Ir, WN, MoN, TiN, TaN, AlN, HfN, ZrN, TaSiN, RuO2,IrO2 및 이들의 합성물을 이용하여 형성할 수 있다. 여기서, 제 1 양측 배선(111,113)과 제 1 연결 배선(112) 사이의 이격 거리는 디자인 룰(design rule)에 따라 배선 밀도를 향상시키기 위한 최소 거리로 설정될 수 있다.
패시베이션막(114)은 SiN, SiO2, SiON 등으로 이루어져 다수의 제 1 배선(111,112,113)을 포함한 기판(100) 상에 형성되고, 도 2b에 도시된 바와 같이 제 1 양측 배선(111,113) 각각의 상부면 일측에 패터닝 과정에 의해 제 1 양측 배선(111,113) 각각의 상부면을 노출시키는 비아(115)를 구비하여 제 2 배선(120)이 제 1 양측 배선(111,113)을 서로 전기적으로 연결하기 위한 통로를 이룰 수 있다.
또한, 이러한 패시베이션막(114)은 제 2 배선(120) 또는 제 3 패드 배선(141)을 형성하는 과정에서 제 1 배선(111,112,113)이 손상되거나, 제 1 절연 층(130)이 들뜨게 되어 스텝 커버리지(Step Coverage)의 불량에 의해 제 2 배선(120)이 단락되는 것을 방지하여, 제 1 배선(111,112,113)과 제 2 배선(120)을 보호하는 기능을 수행할 수 있다.
제 2 배선(120)은 예컨대, 구리 등의 금속을 다마센(damascene) 방법을 통해 패터닝(patterning)하여 패시베이션막(114)으로 덮여진 제 1 연결 배선(112) 상에 교차하여 형성되고, 패시베이션막(114)이 없는 제 1 양측 배선(111,113)의 비아(115)에 충진되어 비아(115)를 통해 양측의 제 1 양측 배선(111,113)을 전기적으로 연결할 수 있다. 물론, 제 2 배선(120)은 구리 이외에 Al 등의 전기전도성 금속을 이용하여 형성할 수도 있다.
제 3 패드 배선(141)은 각각 제 2 절연층(150)에 덮이고 제 1 절연층(130)을 관통하여 제 1 양측 배선(111,113)에 개별적으로 연결되어, 제 1 양측 배선(111,113) 각각에 대해 전기적 연결을 이룰 수 있다.
제 3 연결 배선(142)은 제 1 절연층(130) 상에서 제 2 절연층(150)에 둘러싸여 상부면이 외부로 노출되며 다른 배선에 대한 연결을 위해 형성되고, 노출된 상부면에 다른 배선(도시하지 않음)과 절연층을 구비할 수 있다.
제 1 절연층(130)과 제 2 절연층(150)은 FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG(Undoped Silicate Glass), BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass) 등을 각각 이용하여 ALD(Atomic Layer Deposition), PEALD(Plasma Enhanced Atomic Layer Deposition), MOCVD(Metal Organic Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 방법을 통해 형성할 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 다층 배선을 구비한 반도체 장치는 제 2 배선(120)이 패시베이션막(114)으로 덮여진 제 1 연결 배선(112) 상에 교차하여 형성되어 양측의 제 1 양측 배선(111,113)을 전기적으로 연결하고, 제 3 패드 배선(141)이 제 2 배선(120)에 닿지 않고 이격되어 양측의 제 1 양측 배선(111,113)에 각각 직접적으로 연결되므로 다층 배선의 중첩 영역에서 단락과 배선 밀도를 개선할 수 있다.
이하, 본 발명의 실시예에 따른 다층 배선을 구비한 반도체 장치의 제조 방법을 도 3a 내지 도 3d를 참조하여 설명한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 다층 배선을 구비한 반도체 장치의 제조 과정을 설명하기 위한 공정 단면도로서, 도 2a의 A-A선을 따라 절단한 단면에 관한 공정 단면도를 도시한다.
본 발명의 실시예에 따른 다층 배선을 구비한 반도체 장치의 제조 과정은 먼저, 도 3a에 도시된 바와 같이 반도체 기판(100)에 다수의 제 1 배선(111,112,113)을 형성하고, 형성된 제 1 배선(111,112,113)에 대해 패시베이션막(114)을 도포하여 형성한다.
여기서, 다수의 제 1 배선(111,112,113)은 예를 들어, Rh, Pd, Pt, W, Mo, Ti, Ta, Al, Hf, Zr, Ir, WN, MoN, TiN, TaN, AlN, HfN, ZrN, TaSiN, RuO2,IrO2 및 이들의 합성물을 CVD(Chemical Vapor Deposition) 방법 또는 PVD(Physical Vapor Deposition) 방법을 이용하여 증착하고 패터닝하여, 제 1 양측 배선(111,113) 및 다른 제 3 패드 배선(141')을 전기적으로 연결하는 제 1 연결 배선(112)을 형성한다.
또한, 패시베이션막(114)은 이렇게 형성된 다수의 제 1 배선(111,112,113)에 대해 실란 가스를 이용한 화학반응을 통해 SiN, SiO2 또는 SiON으로 이루어진 막으로 형성하고, 제 1 양측 배선(111,113)의 상부면중 어느 일측에 구비된 패시베이션막(114)의 일부에 대해 식각 공정을 수행하여 제 1 양측 배선(111,113)의 상부면을 노출시키는 비아(115)를 형성할 수 있다. 이와 같은 패시베이션막(114)은 제 2 배선(120) 또는 제 3 패드 배선(141)을 형성하는 과정 중 식각 공정에서 제 1 배선(111,112,113)이 손상되거나, 제 1 절연층(130)이 들뜨게 되어 스텝 커버리지(Step Coverage)의 불량에 의해 제 2 배선(120)이 단락되는 것을 방지할 수 있다.
제 1 배선(111,112,113)에 대해 비아(115)를 구비한 패시베이션막(114)을 형성한 후, 도 3b에 도시된 바와 같이 패시베이션막(114)의 상부에 제 1 절연층(130)을 형성하고, 제 1 절연층(130)에서 비아(115)를 포함한 제 1 연결 배선(112)의 영역을 식각하여 제 2 배선(120)의 재질을 충진한다.
여기서, 제 1 절연층(130)은 FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG(Undoped Silicate Glass), BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 FSG(Fluoride Silicate Glass)중 선택된 어느 하나의 재질을 ALD(Atomic Layer Deposition), PEALD(Plasma Enhanced Atomic Layer Deposition), MOCVD(Metal Organic Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 방법을 통해 형성할 수 있다.
또한, 제 2 배선(120)의 재질은 제 1 배선(111,112,113)의 재질과 동일한 재질을 이용하거나, 또는 구리 등의 금속을 다마센(damascene) 방법을 통해 패터닝(patterning)하여 패시베이션막(114)으로 덮여진 제 1 연결 배선(112) 상에 교차하고 비아(115)에 충진되어 비아(115)를 통해 양측의 제 1 양측 배선(111,113)을 전기적으로 연결하도록 형성된다. 물론, 제 2 배선(120)을 형성한 후, 제 2 배선(120)의 평탄화를 위해 CMP(Chemical Mechanical Polishing) 공정을 수행할 수 있다.
제 2 배선(120)을 형성한 후, 도 3c에 도시된 바와 같이 제 1 절연층(130)이 제 2 배선(120)을 덮도록 형성하고, 제 1 양측 배선(111,113)의 패시베이션막(114)중 일부 및 제 1 절연층(130)을 관통하는 트렌치를 형성하며, 이러한 트렌치에 전기 전도성의 금속을 충진 및 패터닝하여 제 1 절연층(130)에 대해 돌출된 패턴의 제 3 패드 배선(141)을 각각 형성할 수 있다.
제 3 패드 배선(141)을 각각 형성한 후, 제 3 패드 배선(141)을 포함한 제 1 절연층(130)의 상부에 제 2 절연층(150)을 형성하고, 제 2 절연층(150)은 제 1 절연층(130)과 동일하게 FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG(Undoped Silicate Glass), BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 FSG(Fluoride Silicate Glass)중 선택된 어느 하나의 재질을 ALD(Atomic Layer Deposition), PEALD(Plasma Enhanced Atomic Layer Deposition), MOCVD(Metal Organic Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 방법을 통해 형성할 수 있다.
제 2 절연층(150)을 형성한 후, 도 3d에 도시된 바와 같이 제 2 절연층(150)을 관통하는 트렌치를 형성하며, 이러한 트렌치에 전기 전도성의 금속을 충진 및 패터닝하여 제 2 절연층(130)에 둘러싸이고 상부면이 노출된 패턴의 제 3 연결 배선(142)을 형성할 수 있다.
이와 같은 과정에 따른 본 발명의 실시예에 따른 다층 배선을 구비한 반도체 장치의 제조 과정은 다층 배선의 밀도를 향상시키고, 제 2 배선(120) 또는 제 3 패드 배선(141)을 형성하는 과정 중 식각 공정에서 제 1 배선(111,112,113)이 손상되거나, 제 1 절연층(130)이 들뜨게 되어 스텝 커버리지(Step Coverage)의 불량에 의해 제 2 배선(120)이 단락되는 것을 패시베이션막(114)에 의해 방지하므로 신뢰성이 향상된 다층 배선의 반도체 장치를 제공할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
도 1a와 도 1b는 종래에 다층 배선을 구비한 반도체 장치의 제조 과정을 설명하기 위한 공정 단면도.
도 2는 본 발명의 실시예에 따른 다층 배선을 구비한 반도체 장치의 단면을 도시한 단면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 다층 배선을 구비한 반도체 장치의 제조 과정을 설명하기 위한 공정 단면도.

Claims (16)

  1. 반도체 기판;
    상기 반도체 기판 상부면에 일렬로 형성된 적어도 세 개의 제 1 배선;
    상기 제 1 배선을 포함한 상기 반도체 기판을 순차적으로 덮은 패시베이션막(passivation layer)과 제 1 절연층;
    상기 제 1 배선 중 중앙의 제 1 연결 배선의 패시베이션막과 상기 제 1 절연층 사이에 형성된 제 2 배선;
    상기 제 1 절연층과 패시베이션막을 관통하고, 상기 제 1 연결 배선의 양측에 구비된 제 1 양측 배선에 각각 연결된 제 3 패드 배선; 및
    상기 제 3 패드 배선과 상기 제 1 절연층을 덮는 제 2 절연층
    을 포함하는 다층 배선을 구비한 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 절연층에 둘러싸여 상기 제 1 절연층의 상부면에 형성된 제 3 연결 배선을 더 포함하는 것을 특징으로 하는 다층 배선을 구비한 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 적어도 세 개의 제 1 배선은 디자인 룰에 따라 서로의 이격 거리를 갖는 것을 특징으로 하는 다층 배선을 구비한 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 배선은 상기 제 1 연결 배선에 교차적으로 형성되어 상기 제 1 양측 배선의 상부면의 상기 패시베이션막의 비아까지 형성되고, 상기 제 1 양측 배선을 서로 전기적으로 연결하는 것을 특징으로 하는 다층 배선을 구비한 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 연결 배선은 상기 제 3 패드 배선과 동일한 층에서 이격된 적어도 두 개의 다른 제 3 패드 배선에 전기적으로 연결되는 것을 특징으로 하는 다층 배선을 구비한 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 배선은 Rh, Pd, Pt, W, Mo, Ti, Ta, Al, Hf, Zr, Ir, WN, MoN, TiN, TaN, AlN, HfN, ZrN, TaSiN, RuO2 및 IrO2으로 이루어진 군 중 선택된 적어도 하나로 이루어지는 것을 특징으로 하는 다층 배선을 구비한 반도체 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 배선은 다마센 공정에 따라 형성된 구리 배선인 것을 특징으로 하는 다층 배선을 구비한 반도체 장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 절연층과 제 2 절연층은 각각 FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG(Undoped Silicate Glass), BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 FSG(Fluoride Silicate Glass) 중 선택된 어느 하나로 이루어지는 것을 특징으로 하는 다층 배선을 구비한 반도체 장치.
  9. 반도체 기판 상에 중앙의 제 1 연결 배선과 상기 제 1 연결 배선 양측의 제 1 양측 배선을 포함하는 다수의 제 1 배선 및 패시베이션막(passivation layer)을 순차적으로 형성하는 단계;
    상기 제 1 연결 배선의 패시베이션막에 교차하여 상기 제 1 양측 배선에 전기적으로 연결되는 제 2 배선을 형성하고, 상기 제 2 배선과 상기 패시베이션막을 덮는 제 1 절연층을 형성하는 단계;
    상기 제 1 절연층과 상기 패시베이션막을 관통하고 상기 제 2 배선에 이격되어 상기 제 1 양측 배선에 각각 연결된 제 3 패드 배선을 형성하는 단계;
    상기 제 3 패드 배선을 덮는 제 2 절연층을 형성하는 단계; 및
    상기 제 2 절연층에 둘러싸인 제 3 연결 배선을 상기 제 2 절연층에 형성하는 단계
    를 포함하는 다층 배선을 구비한 반도체 장치의 형성 방법.
  10. 제 9 항에 있어서,
    상기 다수의 제 1 배선 및 패시베이션막을 순차적으로 형성하는 단계는
    Rh, Pd, Pt, W, Mo, Ti, Ta, Al, Hf, Zr, Ir, WN, MoN, TiN, TaN, AlN, HfN, ZrN, TaSiN, RuO2 및 IrO2으로 이루어진 군 중 선택된 적어도 하나를 CVD(Chemical Vapor Deposition) 방법 또는 PVD(Physical Vapor Deposition) 방법으로 증착하고 패터닝하여 다수의 제 1 배선을 형성하는 단계; 및
    상기 다수의 제 1 배선을 포함한 반도체 기판에 SiN, SiO2 및 SiON 중 선택된 어느 하나로 이루어진 패시베이션막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 다층 배선을 구비한 반도체 장치의 형성 방법.
  11. 제 9 항에 있어서,
    다수의 제 1 배선 및 패시베이션막을 순차적으로 형성하는 단계에서
    상기 제 1 연결 배선은 상기 제 3 패드 배선과 동일한 층에서 이격되어 구비된 적어도 두 개의 다른 제 3 패드 배선에 전기적으로 연결되도록 형성되는 것을 특징으로 하는 다층 배선을 구비한 반도체 장치의 형성 방법.
  12. 제 9 항에 있어서,
    상기 제 2 배선 및 상기 제 1 절연층을 형성하는 단계는
    상기 제 1 양측 배선 각각의 상부면에 형성된 상기 패시베이션막의 일부 영역에 대해 식각 공정을 수행하여 상기 제 1 양측 배선의 상부면을 노출시키는 비아를 형성하는 단계;
    상기 비아를 포함하여 상기 제 1 연결 배선의 패시베이션막 상부 영역에 제 2 배선을 형성하는 단계; 및
    상기 제 2 배선을 포함하여 상기 패시베이션막을 덮는 제 1 절연층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 다층 배선을 구비한 반도체 장치의 형성 방법.
  13. 제 12 항에 있어서,
    상기 제 2 배선을 형성하는 단계에서
    상기 제 2 배선은 다마센(damascene) 공정에 의해 형성된 구리 배선인 것을 특징으로 하는 다층 배선을 구비한 반도체 장치의 형성 방법.
  14. 제 9 항에 있어서,
    상기 제 1 절연층을 형성하는 단계는
    FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG(Undoped Silicate Glass), BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 FSG(Fluoride Silicate Glass)중 선택된 어느 하나의 재질을 ALD(Atomic Layer Deposition), PEALD(Plasma Enhanced Atomic Layer Deposition), MOCVD(Metal Organic Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)중 어느 하나의 방법을 수행하여 상기 제 1 절연층을 형성하는 것을 특징으로 하는 다층 배선을 구비한 반도체 장치의 형성 방법.
  15. 제 9 항에 있어서,
    상기 제 2 절연층을 형성하는 단계는
    FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG(Undoped Silicate Glass), BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 FSG(Fluoride Silicate Glass)중 선택된 어느 하나의 재질을 ALD(Atomic Layer Deposition), PEALD(Plasma Enhanced Atomic Layer Deposition), MOCVD(Metal Organic Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)중 어느 하나의 방법을 수행하여 상기 제 2 절연층을 형성하는 것을 특징으로 하는 다층 배선을 구비한 반도체 장치의 형성 방법.
  16. 제 9 항에 있어서,
    상기 다수의 제 1 배선 및 패시베이션막(passivation layer)을 순차적으로 형성하는 단계에서
    상기 제 1 양측 배선은 각각 상기 제 1 연결 배선에 대해 디자인 룰에 따라 이격 거리를 가지도록 형성되는 것을 특징으로 하는 다층 배선을 구비한 반도체 장치의 형성 방법.
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